JP3495312B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/408—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、 半導体記憶回路
に関し、特にダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）のリフレッシュ回路技術に関する。
に関し、特にダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）のリフレッシュ回路技術に関する。
【０００２】
【従来の技術】従来技術について図面を参照して説明す
る。ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）は、メモリセル容量によりデータを記憶する揮発
性メモリである。図４（ａ）に、ＤＲＡＭのメモリセル
周辺の構成を概略的に示す。同図に示すように、１対の
ディジット線Ｄ，ＤＢを単位としてセンスアンプＳＡが
配置され、ディジット線Ｄ，ＤＢとワード線ＷＬとの所
定の交差部には、メモリセルＭＣが配置される。
る。ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）は、メモリセル容量によりデータを記憶する揮発
性メモリである。図４（ａ）に、ＤＲＡＭのメモリセル
周辺の構成を概略的に示す。同図に示すように、１対の
ディジット線Ｄ，ＤＢを単位としてセンスアンプＳＡが
配置され、ディジット線Ｄ，ＤＢとワード線ＷＬとの所
定の交差部には、メモリセルＭＣが配置される。
【０００３】メモリセルＭＣは、メモリセル容量Ｃｍと
メモリセルトランジスタＴｍとから構成され、メモリセ
ル容量Ｃｍの一方の電極にはメモリセル容量対極レベル
ＨＶＣＤが与えられ、他方の電極は、メモリセルトラン
ジスタＴｍのソースに接続される。メモリセルトランジ
スタＴｍのゲートはワード線ＷＬに接続され、そのドレ
インはディジット線Ｄ／ＤＢに接続される。
メモリセルトランジスタＴｍとから構成され、メモリセ
ル容量Ｃｍの一方の電極にはメモリセル容量対極レベル
ＨＶＣＤが与えられ、他方の電極は、メモリセルトラン
ジスタＴｍのソースに接続される。メモリセルトランジ
スタＴｍのゲートはワード線ＷＬに接続され、そのドレ
インはディジット線Ｄ／ＤＢに接続される。
【０００４】通常、メモリセル容量Ｃｍに蓄えられたデ
ータ（以下、「メモリセルデータ」と称す）は、そのま
までは消失するため、ＤＲＡＭ特有のいわゆるリフレッ
シュ動作が行われる。このリフレッシュ動作では、ワー
ド線ＷＬを立ち上げてメモリセルＭＣを選択し、このメ
モリセルＭＣからディジット線上に読み出されたメモリ
セルデータをセンスアンプＳＡで増幅した後、同一のメ
モリセルＭＣにデータが書き戻される。
ータ（以下、「メモリセルデータ」と称す）は、そのま
までは消失するため、ＤＲＡＭ特有のいわゆるリフレッ
シュ動作が行われる。このリフレッシュ動作では、ワー
ド線ＷＬを立ち上げてメモリセルＭＣを選択し、このメ
モリセルＭＣからディジット線上に読み出されたメモリ
セルデータをセンスアンプＳＡで増幅した後、同一のメ
モリセルＭＣにデータが書き戻される。
【０００５】以下、図４（ｂ）に示すタイミングチャー
トを参照しながら、リフレッシュ動作を詳細に説明す
る。内部の後述のＲＡＳＢ信号がハイレベルからロウレ
ベルに変化すると、その時のアドレス（図示なし）で指
定されるワード線ＷＬが選択され、このワード線ＷＬが
ハイレベルに駆動される。ワード線ＷＬが選択される
と、メモリセルトランジスタＴｍがオンとなり、メモリ
セル容量Ｃｍに蓄えられたメモリセルデータがディジッ
ト線Ｄ上に現れる。
トを参照しながら、リフレッシュ動作を詳細に説明す
る。内部の後述のＲＡＳＢ信号がハイレベルからロウレ
ベルに変化すると、その時のアドレス（図示なし）で指
定されるワード線ＷＬが選択され、このワード線ＷＬが
ハイレベルに駆動される。ワード線ＷＬが選択される
と、メモリセルトランジスタＴｍがオンとなり、メモリ
セル容量Ｃｍに蓄えられたメモリセルデータがディジッ
ト線Ｄ上に現れる。
【０００６】ここで、ディジット線Ｄ，ＤＢの初期レベ
ルは、メモリセル容量対極レベルＨＶＣＤのレベルと同
じで、センスアンプＳＡを駆動する電源レベルの半分の
レベルである。このディジット線のレベルはメモリセル
容量Ｃｍに蓄えられた電荷により変化する。すなわち、
ワード線ＷＬが選択されると、メモリセル容量Ｃｍに蓄
えられたメモリセルデータの電位Ｖｃｅｌｌが、ディジ
ット線Ｄの容量とメモリセル容量Ｃｍとの比により決定
されるレベルになる。メモリセルデータがハイレベルの
場合、図４（ｂ）に示すように、ディジット線Ｄのレベ
ルは、メモリセル容量対極レベルＨＶＣＤより高いレベ
ルとなる。一方のディジット線ＤＢのレベルは、メモリ
セル容量対極レベルＨＶＣＤのままである。
ルは、メモリセル容量対極レベルＨＶＣＤのレベルと同
じで、センスアンプＳＡを駆動する電源レベルの半分の
レベルである。このディジット線のレベルはメモリセル
容量Ｃｍに蓄えられた電荷により変化する。すなわち、
ワード線ＷＬが選択されると、メモリセル容量Ｃｍに蓄
えられたメモリセルデータの電位Ｖｃｅｌｌが、ディジ
ット線Ｄの容量とメモリセル容量Ｃｍとの比により決定
されるレベルになる。メモリセルデータがハイレベルの
場合、図４（ｂ）に示すように、ディジット線Ｄのレベ
ルは、メモリセル容量対極レベルＨＶＣＤより高いレベ
ルとなる。一方のディジット線ＤＢのレベルは、メモリ
セル容量対極レベルＨＶＣＤのままである。
【０００７】続いて、ディジット線対Ｄ，ＤＢの電位差
がセンスアンプＳＡにより増幅され、ＲＡＳＢ信号がロ
ウレベルからハイレベルとなってリセットされると、ワ
ード線ＷＬがロウレベルに駆動され、メモリセルトラン
ジスタＴｍがオフになる。これにより、ワード線ＷＬが
ロウレベルに駆動されるまで増幅されていたディジット
線上のデータが再びメモリセル容量Ｃｍに蓄えられる。
がセンスアンプＳＡにより増幅され、ＲＡＳＢ信号がロ
ウレベルからハイレベルとなってリセットされると、ワ
ード線ＷＬがロウレベルに駆動され、メモリセルトラン
ジスタＴｍがオフになる。これにより、ワード線ＷＬが
ロウレベルに駆動されるまで増幅されていたディジット
線上のデータが再びメモリセル容量Ｃｍに蓄えられる。
【０００８】これがメモリセルデータを回復させるため
のリフレッシュ動作であり、メモリセル容量Ｃｍに再び
蓄積される事を再書き込み（リストア）と呼び、そのと
きにメモリセル容量Ｃｍに与えられるレベルを再書き込
みレベル（リストアレベル）と呼ぶ。十分にリストアさ
れず、リストアレベルが不足すると、メモリセルのホー
ルド時間（メモリセルデータの保持時間）が短くなり、
メモリセルデータの保持特性が悪化する。ＲＡＳＢ信号
のロウレベル期間が長いほど、ワード線が選択されてい
る期間な長くなり、リストアが十分に行われ、リストア
レベルは良くなる。このＲＡＳＢ信号のロウレベル期間
のことをｔＲＡＳ期間と呼ぶ。
のリフレッシュ動作であり、メモリセル容量Ｃｍに再び
蓄積される事を再書き込み（リストア）と呼び、そのと
きにメモリセル容量Ｃｍに与えられるレベルを再書き込
みレベル（リストアレベル）と呼ぶ。十分にリストアさ
れず、リストアレベルが不足すると、メモリセルのホー
ルド時間（メモリセルデータの保持時間）が短くなり、
メモリセルデータの保持特性が悪化する。ＲＡＳＢ信号
のロウレベル期間が長いほど、ワード線が選択されてい
る期間な長くなり、リストアが十分に行われ、リストア
レベルは良くなる。このＲＡＳＢ信号のロウレベル期間
のことをｔＲＡＳ期間と呼ぶ。
【０００９】リフレッシュ動作には、２通りの仕様があ
る。１つがＣＢＲリフレッシュであり、もう１つがＣＢ
Ｒセルフリフレッシュ（以下、セルフリフレッシュとよ
ぶ）である。なお、ＣＢＲリフレッシュは、「ＣＡＳ
ＢＥＦＯＲＥ ＲＡＳ」リフレッシュの略称で、ＤＲＡ
ＭのＦＰ（ファストページ）又はＥＤＯ（エクステンデ
ィッド・データアウト）の時代に、外部のロウアドレス
ストローブ信号ＲＡＳを入力する前に外部のカラムアド
レスストローブ信号ＣＡＳを入力するとリフレッシュに
エントリした事に由来している。しかし、シンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）では、クロックによるコマンド
制御を行う事になり、その意味合いは現在では薄くなっ
てきている。
る。１つがＣＢＲリフレッシュであり、もう１つがＣＢ
Ｒセルフリフレッシュ（以下、セルフリフレッシュとよ
ぶ）である。なお、ＣＢＲリフレッシュは、「ＣＡＳ
ＢＥＦＯＲＥ ＲＡＳ」リフレッシュの略称で、ＤＲＡ
ＭのＦＰ（ファストページ）又はＥＤＯ（エクステンデ
ィッド・データアウト）の時代に、外部のロウアドレス
ストローブ信号ＲＡＳを入力する前に外部のカラムアド
レスストローブ信号ＣＡＳを入力するとリフレッシュに
エントリした事に由来している。しかし、シンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）では、クロックによるコマンド
制御を行う事になり、その意味合いは現在では薄くなっ
てきている。
【００１０】ＣＢＲリフレッシュ時には、外部から入力
されたコマンドを受け、図５において、内部の後述のＹ
ＲＦ信号が１ショットでハイレベルになる。これがトリ
ガーとなり、リフレッシュを行う。次にセルフリフレッ
シュ時には、外部入力に関係なくＹＲＦ信号が１ショッ
トを繰り返す。これによりリフレッシュを自動的に行
う。動作の詳細については後述するが、ここでは、ＣＢ
Ｒリフレッシュとセルフリフレッシュとでは、ＹＲＦ信
号の発生の仕方について、外部入力によるか、内部での
自動生成によるかが違うのみで、このＹＲＦ信号によ
り、内部のリフレッシュ動作がコントロールされている
点では全く同じである。
されたコマンドを受け、図５において、内部の後述のＹ
ＲＦ信号が１ショットでハイレベルになる。これがトリ
ガーとなり、リフレッシュを行う。次にセルフリフレッ
シュ時には、外部入力に関係なくＹＲＦ信号が１ショッ
トを繰り返す。これによりリフレッシュを自動的に行
う。動作の詳細については後述するが、ここでは、ＣＢ
Ｒリフレッシュとセルフリフレッシュとでは、ＹＲＦ信
号の発生の仕方について、外部入力によるか、内部での
自動生成によるかが違うのみで、このＹＲＦ信号によ
り、内部のリフレッシュ動作がコントロールされている
点では全く同じである。
【００１１】次に、図５に、リフレッシュ動作におい
て、内部のＲＡＳＢ信号を発生する従来の回路例を示
す。同図に示すように、この回路は、ＮＯＲ（否定的論
理和ゲート）７１，７２から構成され、ＮＯＲ７１の出
力部はＮＯＲ７２の一方の入力部に接続され、ＮＯＲ７
２の出力部はＮＯＲ７１の一方の入力部に接続される。
ＮＯＲ７１の他方の入力部にはＹＲＦ信号が与えられ、
ＮＯＲ７２の他方の入力部には後述のＲＴＯ信号が与え
られる。このＲＴＯ信号は、ＹＲＦ信号と同様に内部で
発生されるものであって、ワード線の非活性化を規定す
るものである。
て、内部のＲＡＳＢ信号を発生する従来の回路例を示
す。同図に示すように、この回路は、ＮＯＲ（否定的論
理和ゲート）７１，７２から構成され、ＮＯＲ７１の出
力部はＮＯＲ７２の一方の入力部に接続され、ＮＯＲ７
２の出力部はＮＯＲ７１の一方の入力部に接続される。
ＮＯＲ７１の他方の入力部にはＹＲＦ信号が与えられ、
ＮＯＲ７２の他方の入力部には後述のＲＴＯ信号が与え
られる。このＲＴＯ信号は、ＹＲＦ信号と同様に内部で
発生されるものであって、ワード線の非活性化を規定す
るものである。
【００１２】ここで、各信号について説明する。図６
に、ＹＲＦ信号、ＲＴＯ信号、ＲＡＳＢ信号、及びセル
フリフレッシュモードのエントリ信号である後述のＳＲ
Ｓ信号の波形を表す。ＳＲＳ信号は、セルフリフレッシ
ュ時のみハイレベルになる信号であり、セルフリフレッ
シュのエントリ及びイグジットを規定する。ＹＲＦ信号
は、前述の通り、ＣＢＲリフレッシュ時は、外部コマン
ドより生成されるハイレベルの１ショット信号であり、
セルフリフレッシュ時は、内部により自動生成されるハ
イレベルの１ショット信号である。このＹＲＦ信号によ
り、その後のリフレッシュ動作が規定される。
に、ＹＲＦ信号、ＲＴＯ信号、ＲＡＳＢ信号、及びセル
フリフレッシュモードのエントリ信号である後述のＳＲ
Ｓ信号の波形を表す。ＳＲＳ信号は、セルフリフレッシ
ュ時のみハイレベルになる信号であり、セルフリフレッ
シュのエントリ及びイグジットを規定する。ＹＲＦ信号
は、前述の通り、ＣＢＲリフレッシュ時は、外部コマン
ドより生成されるハイレベルの１ショット信号であり、
セルフリフレッシュ時は、内部により自動生成されるハ
イレベルの１ショット信号である。このＹＲＦ信号によ
り、その後のリフレッシュ動作が規定される。
【００１３】ＲＴＯ信号は、ワード線の非活性化を規定
する信号であり、後述のＲＡＳＢ信号がハイレベルにな
ると、これから若干の遅延差（ＲＡＳＢ信号から数Ｎ
Ｓ）をもってロウレベルになり、ＲＡＳＢ信号がロウレ
ベルになってセンス動作が終了（ＲＡＳＢ信号がロウレ
ベルになってから数１０ＮＳ）するのを待って、ハイレ
ベルになる信号である。ＲＡＳＢ信号は、図５にもある
通り、ＹＲＦ信号とＲＴＯ信号から生成される信号であ
り、ワード線の選択期間を規定する信号である。通常の
初期状態では、ＳＲＳ信号はロウレベル、ＹＲＦ信号は
ロウレベル、ＲＴＯ信号はロウレベル、ＲＡＳＢ信号は
ハイレベルであり、ＮＯＲ７２の出力はロウレベルにな
っている。
する信号であり、後述のＲＡＳＢ信号がハイレベルにな
ると、これから若干の遅延差（ＲＡＳＢ信号から数Ｎ
Ｓ）をもってロウレベルになり、ＲＡＳＢ信号がロウレ
ベルになってセンス動作が終了（ＲＡＳＢ信号がロウレ
ベルになってから数１０ＮＳ）するのを待って、ハイレ
ベルになる信号である。ＲＡＳＢ信号は、図５にもある
通り、ＹＲＦ信号とＲＴＯ信号から生成される信号であ
り、ワード線の選択期間を規定する信号である。通常の
初期状態では、ＳＲＳ信号はロウレベル、ＹＲＦ信号は
ロウレベル、ＲＴＯ信号はロウレベル、ＲＡＳＢ信号は
ハイレベルであり、ＮＯＲ７２の出力はロウレベルにな
っている。
【００１４】以下、図６に示すタイミングチャートに基
づき、図５に示す回路の動作について説明する。ＣＢＲ
リフレッシュ時には、外部からのコマンドにより、ＹＲ
Ｆ信号がハイレベルになる。それを受け、ＮＯＲ７１の
出力であるＲＡＳＢ信号がロウレベルに変化する。また
ＮＯＲ７２の出力もハイレベルになる。その後、ＹＲＦ
信号が、ロウレベルになる。次に、数１０ＮＳの遅れで
ＲＴＯ信号がハイレベルになる。これを受け、ＮＯＲ７
２の出力がロウレベルになる。これを受け、ＮＯＲ７１
の出力であるＲＡＳＢ信号がハイレベルになる。これを
受け、ＲＴＯ信号が、数ＮＳの遅れでロウレベルにな
る。以下、外部コマンドの入力がある度に、この一連の
動作を繰り返す。
づき、図５に示す回路の動作について説明する。ＣＢＲ
リフレッシュ時には、外部からのコマンドにより、ＹＲ
Ｆ信号がハイレベルになる。それを受け、ＮＯＲ７１の
出力であるＲＡＳＢ信号がロウレベルに変化する。また
ＮＯＲ７２の出力もハイレベルになる。その後、ＹＲＦ
信号が、ロウレベルになる。次に、数１０ＮＳの遅れで
ＲＴＯ信号がハイレベルになる。これを受け、ＮＯＲ７
２の出力がロウレベルになる。これを受け、ＮＯＲ７１
の出力であるＲＡＳＢ信号がハイレベルになる。これを
受け、ＲＴＯ信号が、数ＮＳの遅れでロウレベルにな
る。以下、外部コマンドの入力がある度に、この一連の
動作を繰り返す。
【００１５】セルフリフレッシュ時には、ＳＲＦ（セル
フリフレッシュ）コマンドの入力により、ＳＲＳ信号が
ハイレベルになる。これを受け、ＹＲＦ信号は、外部コ
マンド入力ではなく、内部で自動生成される。その後の
動作は、ＣＢＲリフレッシュの場合と全く同様である。
これらのＲＡＳＢ信号のクロッキングにより、図４に示
すワード線ＷＬが選択され、メモリセルＭＣに再書き込
み（リストア）が行われるのである。なお、ＣＢＲリフ
レッシュ時及びセルフリフレッシュ時には、内部カウン
タによりアドレスが自動生成され、メモリアレイ内のワ
ード線ＷＬが順次選択されていく。このように従来は、
ＣＢＲリフレッシュ時もセルフリフレッシュ時も、同じ
信号経路でＲＡＳＢ信号が生成され、リフレッシュ動作
が行われている。
フリフレッシュ）コマンドの入力により、ＳＲＳ信号が
ハイレベルになる。これを受け、ＹＲＦ信号は、外部コ
マンド入力ではなく、内部で自動生成される。その後の
動作は、ＣＢＲリフレッシュの場合と全く同様である。
これらのＲＡＳＢ信号のクロッキングにより、図４に示
すワード線ＷＬが選択され、メモリセルＭＣに再書き込
み（リストア）が行われるのである。なお、ＣＢＲリフ
レッシュ時及びセルフリフレッシュ時には、内部カウン
タによりアドレスが自動生成され、メモリアレイ内のワ
ード線ＷＬが順次選択されていく。このように従来は、
ＣＢＲリフレッシュ時もセルフリフレッシュ時も、同じ
信号経路でＲＡＳＢ信号が生成され、リフレッシュ動作
が行われている。
【００１６】
【発明が解決しようとする課題】ところで、製品の仕様
上、セルフリフレッシュ時の消費電流（平均動作電流）
は、ＣＢＲリフレッシュ時の消費電流よりも少ないこと
が要求されており、この消費電流は、動作サイクルに依
存する。このため、セルフリフレッシュの動作サイクル
をＣＢＲリフレッシュの動作サイクルよりも長く規定す
ることにより、セルフリフレッシュ時の消費電流を抑え
ている。
上、セルフリフレッシュ時の消費電流（平均動作電流）
は、ＣＢＲリフレッシュ時の消費電流よりも少ないこと
が要求されており、この消費電流は、動作サイクルに依
存する。このため、セルフリフレッシュの動作サイクル
をＣＢＲリフレッシュの動作サイクルよりも長く規定す
ることにより、セルフリフレッシュ時の消費電流を抑え
ている。
【００１７】しかしながら、上述のように、同じ信号経
路でＲＡＳＢ信号が生成されることに起因して、セルフ
リフレッシュ時もＣＢＲリフレッシュ時も、メモリセル
への再書き込み期間を与えるｔＲＡＳ期間は同じとな
る。ここで、ＣＢＲリフレッシュ時に比較して、セルフ
リフレッシュ時の動作サイクルは長いから、メモリセル
の非選択期間も長くなり、メモリセルのデータ保持時間
は、ｔＲＡＳ期間が短くなった場合と等価になる。この
ため、ＣＢＲリフレッシュ時に比較してセルフリフレッ
シュ時のリストアレベルが不十分となり、メモリセルの
データ保持時間（ホールド時間）が短くなるという問題
がある。
路でＲＡＳＢ信号が生成されることに起因して、セルフ
リフレッシュ時もＣＢＲリフレッシュ時も、メモリセル
への再書き込み期間を与えるｔＲＡＳ期間は同じとな
る。ここで、ＣＢＲリフレッシュ時に比較して、セルフ
リフレッシュ時の動作サイクルは長いから、メモリセル
の非選択期間も長くなり、メモリセルのデータ保持時間
は、ｔＲＡＳ期間が短くなった場合と等価になる。この
ため、ＣＢＲリフレッシュ時に比較してセルフリフレッ
シュ時のリストアレベルが不十分となり、メモリセルの
データ保持時間（ホールド時間）が短くなるという問題
がある。
【００１８】本発明は、上記事情に鑑みてなされたもの
で、低消費電流が要求されるセルフリフレッシュを使用
した場合であっても、十分なリストアレベルを得ること
がでる半導体記憶回路を提供することを目的とする。
で、低消費電流が要求されるセルフリフレッシュを使用
した場合であっても、十分なリストアレベルを得ること
がでる半導体記憶回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記課題を解決するた
め、本発明は以下の構成を有する。すなわち、本発明
は、メモリセルに保持されたデータを回復させるための
リフレッシュ機能を備えた半導体記憶回路において、Ｃ
ＢＲリフレッシュ時を基準としてセルフリフレッシュ時
にワード線の非活性化を規定する信号を遅延させ、前記
ＣＢＲリフレッシュ時に比べて前記ワード線が選択され
ている期間が長くなるように、前記信号の遅延量を切り
換える回路系（例えば後述する遅延量切換回路ブロック
４０に相当する構成要素）を備えたことを特徴とする。
め、本発明は以下の構成を有する。すなわち、本発明
は、メモリセルに保持されたデータを回復させるための
リフレッシュ機能を備えた半導体記憶回路において、Ｃ
ＢＲリフレッシュ時を基準としてセルフリフレッシュ時
にワード線の非活性化を規定する信号を遅延させ、前記
ＣＢＲリフレッシュ時に比べて前記ワード線が選択され
ている期間が長くなるように、前記信号の遅延量を切り
換える回路系（例えば後述する遅延量切換回路ブロック
４０に相当する構成要素）を備えたことを特徴とする。
【００２０】前記回路系は、前記ワード線の非活性化を
規定する信号をそのまま通過させる第１の信号経路（例
えば後述する信号経路Ｂに相当する構成要素）と、前記
ワード線の非活性化を規定する信号を所定時間だけ遅延
させて通過させる第２の信号経路（例えば後述する信号
経路Ａに相当する構成要素）と、前記ＣＢＲリフレッシ
ュ時に前記第１の信号経路を選択すると共に前記セルフ
リフレッシュ時に前記第２の信号経路を選択する経路選
択回路（例えば後述する経路選択回路Ｃに相当する構成
要素）と、を含んで構成されたことを特徴とする。前記
経路選択回路は、テストモード時に、前記第１の信号経
路を固定的に選択することを特徴とする。また、セルフ
リフレッシュモードのイグジット時に、前記ワード線が
選択されている期間を前記ＣＢＲリフレッシュ時と同じ
にしたことを特徴とする。
規定する信号をそのまま通過させる第１の信号経路（例
えば後述する信号経路Ｂに相当する構成要素）と、前記
ワード線の非活性化を規定する信号を所定時間だけ遅延
させて通過させる第２の信号経路（例えば後述する信号
経路Ａに相当する構成要素）と、前記ＣＢＲリフレッシ
ュ時に前記第１の信号経路を選択すると共に前記セルフ
リフレッシュ時に前記第２の信号経路を選択する経路選
択回路（例えば後述する経路選択回路Ｃに相当する構成
要素）と、を含んで構成されたことを特徴とする。前記
経路選択回路は、テストモード時に、前記第１の信号経
路を固定的に選択することを特徴とする。また、セルフ
リフレッシュモードのイグジット時に、前記ワード線が
選択されている期間を前記ＣＢＲリフレッシュ時と同じ
にしたことを特徴とする。
【００２１】換言すれば、本発明は、リフレッシュ機能
を備える半導体記憶回路において、内部ＲＯＷ系信号の
リセットを行う信号経路をセルフリフレッシュとＣＢＲ
リフレッシュとで切換える回路系を有する。これによ
り、セルフリフレッシュ時には、イグジット時を除き、
ｔＲＡＳ期間を伸ばし、リストアレベルを確保する。ま
た、テストモード時に、内部ＲＯＷ系信号のリセットを
行う信号経路をＣＢＲリフレッシュ時の信号経路に固定
することにより、セルフリフレッシュイグジット時のホ
ールド時間を判定することが可能となり、実力のないワ
ーストセルを把握することが可能となる。
を備える半導体記憶回路において、内部ＲＯＷ系信号の
リセットを行う信号経路をセルフリフレッシュとＣＢＲ
リフレッシュとで切換える回路系を有する。これによ
り、セルフリフレッシュ時には、イグジット時を除き、
ｔＲＡＳ期間を伸ばし、リストアレベルを確保する。ま
た、テストモード時に、内部ＲＯＷ系信号のリセットを
行う信号経路をＣＢＲリフレッシュ時の信号経路に固定
することにより、セルフリフレッシュイグジット時のホ
ールド時間を判定することが可能となり、実力のないワ
ーストセルを把握することが可能となる。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態にかかる半導体記憶回路について説明する。な
お、本実施の形態の説明で使用する信号のうち、前述の
従来技術の説明で使用した信号については同じ意味内容
であり、重複する説明を省略する。本実施の形態にかか
る半導体記憶回路は、メモリセルに保持されたデータを
回復させるためのリフレッシュ機能を備えるＤＲＡＭで
あって、図１に示すＲＡＳＢ信号生成用の回路（以下、
「ＲＡＳＢ生成回路」と称す）を備える。同図に示され
るように、このＲＡＳＢ生成回路は、インバータ１０、
否定的論理積ゲート（ＮＡＮＤ）２０、インバータ３
０、遅延量切換回路ブロック４０、およびＲＡＳ系初段
回路ブロック５０から構成され、ＹＲＦ信号、ＳＲＳ信
号、ＲＴＯ信号、およびテストモード時にハイレベルと
なるＴＥＳＴＭＯＤＥ信号を入力してＲＡＳＢ信号を出
力する。
施の形態にかかる半導体記憶回路について説明する。な
お、本実施の形態の説明で使用する信号のうち、前述の
従来技術の説明で使用した信号については同じ意味内容
であり、重複する説明を省略する。本実施の形態にかか
る半導体記憶回路は、メモリセルに保持されたデータを
回復させるためのリフレッシュ機能を備えるＤＲＡＭで
あって、図１に示すＲＡＳＢ信号生成用の回路（以下、
「ＲＡＳＢ生成回路」と称す）を備える。同図に示され
るように、このＲＡＳＢ生成回路は、インバータ１０、
否定的論理積ゲート（ＮＡＮＤ）２０、インバータ３
０、遅延量切換回路ブロック４０、およびＲＡＳ系初段
回路ブロック５０から構成され、ＹＲＦ信号、ＳＲＳ信
号、ＲＴＯ信号、およびテストモード時にハイレベルと
なるＴＥＳＴＭＯＤＥ信号を入力してＲＡＳＢ信号を出
力する。
【００２３】すなわち、インバータ１０の入力部にはテ
ストモード時にハイレベルとなるＴＥＳＴＭＯＤＥ信号
が与えられる。ＮＡＮＤ２０の一方の入力部には、イン
バータ１０の出力部が接続され、他方の入力部にはＳＲ
Ｓ信号が与えられる。インバータ３０の入力部にはＮＡ
ＮＤ２０の出力部が接続される。インバータ３０から出
力される信号はＴＳＲＳ信号となる。このＴＳＲＳ信号
は、ＴＥＳＴＭＯＤＥ信号がロウレベルの場合（通常の
動作モード時）、ＳＲＳ信号と同じ論理値をとり、ＴＥ
ＳＴＭＯＤＥ信号がハイレベルの場合（テストモード
時）、ロウレベルに固定される。すなわち、ＴＳＲＳ信
号は、通常の動作モード時にはＳＲＳ信号として振る舞
い、テストモード時にはロウレベルに固定される。
ストモード時にハイレベルとなるＴＥＳＴＭＯＤＥ信号
が与えられる。ＮＡＮＤ２０の一方の入力部には、イン
バータ１０の出力部が接続され、他方の入力部にはＳＲ
Ｓ信号が与えられる。インバータ３０の入力部にはＮＡ
ＮＤ２０の出力部が接続される。インバータ３０から出
力される信号はＴＳＲＳ信号となる。このＴＳＲＳ信号
は、ＴＥＳＴＭＯＤＥ信号がロウレベルの場合（通常の
動作モード時）、ＳＲＳ信号と同じ論理値をとり、ＴＥ
ＳＴＭＯＤＥ信号がハイレベルの場合（テストモード
時）、ロウレベルに固定される。すなわち、ＴＳＲＳ信
号は、通常の動作モード時にはＳＲＳ信号として振る舞
い、テストモード時にはロウレベルに固定される。
【００２４】遅延量切換回路ブロック４０は、ＣＢＲリ
フレッシュ時を基準としてセルフリフレッシュ時にワー
ド線の非活性化を規定するＲＴＯ信号を遅延させるよう
に、このＲＴＯ信号の遅延量を切り換えるためのもので
あって、上述のＴＳＲＳ信号に基づきＲＴＯ信号の遅延
量を切り換え、ＲＴＯ信号をＲＲＴＯ信号として出力す
る。ＲＡＳ系初段回路ブロック５０は、ＹＲＦ信号とＲ
ＲＴＯ信号とにより規定されるｔＲＡＳ期間を有するＲ
ＡＳＢ信号を出力するものである。
フレッシュ時を基準としてセルフリフレッシュ時にワー
ド線の非活性化を規定するＲＴＯ信号を遅延させるよう
に、このＲＴＯ信号の遅延量を切り換えるためのもので
あって、上述のＴＳＲＳ信号に基づきＲＴＯ信号の遅延
量を切り換え、ＲＴＯ信号をＲＲＴＯ信号として出力す
る。ＲＡＳ系初段回路ブロック５０は、ＹＲＦ信号とＲ
ＲＴＯ信号とにより規定されるｔＲＡＳ期間を有するＲ
ＡＳＢ信号を出力するものである。
【００２５】図２に、遅延量切換回路ブロック４０およ
びＲＡＳ系初段回路ブロック５０の構成例を示す。ま
ず、遅延量切換回路ブロック４０は、ＲＴＯ信号を遅延
させずにそのまま通過させる信号経路Ｂと、ＲＴＯ信号
を所定の時間だけ遅延させて通過させる偶数段のインバ
ータ列（インバータ４１〜４４）からなる信号経路Ａ
と、ＣＢＲリフレッシュ時に信号経路Ｂを選択すると共
にセルフリフレッシュ時に信号経路Ａを選択する経路選
択回路Ｃとから構成される。信号経路Ａ（インバータ列
の初段を構成するインバータ４１の入力部）と信号経路
Ｂとには、上述のＲＴＯ信号が共通に与えられる。
びＲＡＳ系初段回路ブロック５０の構成例を示す。ま
ず、遅延量切換回路ブロック４０は、ＲＴＯ信号を遅延
させずにそのまま通過させる信号経路Ｂと、ＲＴＯ信号
を所定の時間だけ遅延させて通過させる偶数段のインバ
ータ列（インバータ４１〜４４）からなる信号経路Ａ
と、ＣＢＲリフレッシュ時に信号経路Ｂを選択すると共
にセルフリフレッシュ時に信号経路Ａを選択する経路選
択回路Ｃとから構成される。信号経路Ａ（インバータ列
の初段を構成するインバータ４１の入力部）と信号経路
Ｂとには、上述のＲＴＯ信号が共通に与えられる。
【００２６】経路選択回路Ｃは、信号経路Ａを経由した
信号を受けるトランスファゲート４５と、信号経路Ｂを
経由した信号を受けるトランスファゲート４６と、ＴＳ
ＲＳ信号を反転させるインバータ４７とから構成され
る。トランスファゲート４５は、ＴＳＲＳ信号による制
御の下に、信号経路Ａを経由したＲＴＯ信号を通過させ
るためのもので、Ｐ−ｃｈトランジスタ４５ＰとＮ−ｃ
ｈトランジスタ４５Ｎから構成される。これらＰ−ｃｈ
トランジスタ４５ＰおよびＮ−ｃｈトランジスタ４５Ｎ
の電流経路の一端側は、信号経路Ａの最終段を構成する
インバータ４４の出力部に共通接続される。Ｎ−ｃｈト
ランジスタ４５ＮのゲートにはＴＳＲＳ信号が与えら
れ、Ｐ−ｃｈトランジスタ４５ＰのゲートにはＴＳＲＳ
信号の反転信号（インバータ４７の出力信号）が与えら
れる。
信号を受けるトランスファゲート４５と、信号経路Ｂを
経由した信号を受けるトランスファゲート４６と、ＴＳ
ＲＳ信号を反転させるインバータ４７とから構成され
る。トランスファゲート４５は、ＴＳＲＳ信号による制
御の下に、信号経路Ａを経由したＲＴＯ信号を通過させ
るためのもので、Ｐ−ｃｈトランジスタ４５ＰとＮ−ｃ
ｈトランジスタ４５Ｎから構成される。これらＰ−ｃｈ
トランジスタ４５ＰおよびＮ−ｃｈトランジスタ４５Ｎ
の電流経路の一端側は、信号経路Ａの最終段を構成する
インバータ４４の出力部に共通接続される。Ｎ−ｃｈト
ランジスタ４５ＮのゲートにはＴＳＲＳ信号が与えら
れ、Ｐ−ｃｈトランジスタ４５ＰのゲートにはＴＳＲＳ
信号の反転信号（インバータ４７の出力信号）が与えら
れる。
【００２７】トランスファゲート４６は、ＴＳＲＳ信号
による制御の下に、信号経路Ｂを経由したＲＴＯ信号を
通過させるためのもので、Ｐ−ｃｈトランジスタ４６Ｐ
とＮ−ｃｈトランジスタ４６Ｎから構成される。これら
Ｐ−ｃｈトランジスタ４６ＰおよびＮ−ｃｈトランジス
タ４６Ｎの電流経路の一端側は、信号経路Ｂに共通接続
される。Ｐ−ｃｈトランジスタ４６ＰのゲートにはＴＳ
ＲＳ信号が与えられ、Ｎ−ｃｈトランジスタ４５Ｎのゲ
ートにはＴＳＲＳ信号の反転信号（インバータ４７の出
力信号）が与えられる。このトランスファゲート４６の
電流経路の他端側と、上述のトランスファゲート４５の
電流経路の他端側とは共通接続され、この遅延量切換回
路ブロック４０の出力部となる。
による制御の下に、信号経路Ｂを経由したＲＴＯ信号を
通過させるためのもので、Ｐ−ｃｈトランジスタ４６Ｐ
とＮ−ｃｈトランジスタ４６Ｎから構成される。これら
Ｐ−ｃｈトランジスタ４６ＰおよびＮ−ｃｈトランジス
タ４６Ｎの電流経路の一端側は、信号経路Ｂに共通接続
される。Ｐ−ｃｈトランジスタ４６ＰのゲートにはＴＳ
ＲＳ信号が与えられ、Ｎ−ｃｈトランジスタ４５Ｎのゲ
ートにはＴＳＲＳ信号の反転信号（インバータ４７の出
力信号）が与えられる。このトランスファゲート４６の
電流経路の他端側と、上述のトランスファゲート４５の
電流経路の他端側とは共通接続され、この遅延量切換回
路ブロック４０の出力部となる。
【００２８】ＲＡＳ系初段回路ブロック５０は、ＮＯＲ
（否定的論理和ゲート）５１，５２からなるフリップフ
ロップより構成される。すなわち、ＮＯＲ５１の出力部
はＮＯＲ５２の一方の入力部に接続され、ＮＯＲ５２の
出力部はＮＯＲ５１の一方の入力部に接続される。ＮＯ
Ｒ５１の他方の入力部にはＹＲＦ信号が与えられ、ＮＯ
Ｒ５２の他方の入力部には、上述の遅延量切換回路ブロ
ック４０の出力部が接続される。ＮＯＲ５１の出力部
は、このＲＡＳ系初段回路ブロック５０の出力部とな
る。
（否定的論理和ゲート）５１，５２からなるフリップフ
ロップより構成される。すなわち、ＮＯＲ５１の出力部
はＮＯＲ５２の一方の入力部に接続され、ＮＯＲ５２の
出力部はＮＯＲ５１の一方の入力部に接続される。ＮＯ
Ｒ５１の他方の入力部にはＹＲＦ信号が与えられ、ＮＯ
Ｒ５２の他方の入力部には、上述の遅延量切換回路ブロ
ック４０の出力部が接続される。ＮＯＲ５１の出力部
は、このＲＡＳ系初段回路ブロック５０の出力部とな
る。
【００２９】ここで、ＲＡＳＢ信号について説明する。
例えばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）において
は、ＡＣＴ（アクティブ）コマンドが外部より入力され
る事により、内部のＲＡＳＢ信号がハイレベルからロウ
レベルになる。これを受け、内部のＲＯＷ系回路が活性
化され、アドレスにより選択されたワード線が活性化さ
れる。このＲＡＳＢ信号のリセットはＰＲＥ（プリチャ
ージ）コマンドが外部より入力される事により行われ
る。以上がＲＯＷ系回路の通常動作となっている。ＣＢ
Ｒリフレッシュ時には、外部よりＲＥＦ（ＣＢＲリフレ
ッシュ）コマンドが入力され、このコマンド信号を受
け、ＹＲＦ信号のハイレベルの１ショットが出力され
る。これを受け、ＲＡＳＢ信号がハイレベルからロウレ
ベルとなる。
例えばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）において
は、ＡＣＴ（アクティブ）コマンドが外部より入力され
る事により、内部のＲＡＳＢ信号がハイレベルからロウ
レベルになる。これを受け、内部のＲＯＷ系回路が活性
化され、アドレスにより選択されたワード線が活性化さ
れる。このＲＡＳＢ信号のリセットはＰＲＥ（プリチャ
ージ）コマンドが外部より入力される事により行われ
る。以上がＲＯＷ系回路の通常動作となっている。ＣＢ
Ｒリフレッシュ時には、外部よりＲＥＦ（ＣＢＲリフレ
ッシュ）コマンドが入力され、このコマンド信号を受
け、ＹＲＦ信号のハイレベルの１ショットが出力され
る。これを受け、ＲＡＳＢ信号がハイレベルからロウレ
ベルとなる。
【００３０】次に、ＲＴＯ信号について説明する。この
信号はＲＯＷ系の回路動作の内、選択されたワード線が
活性化され、メモリセルデータがディジット線に現れ、
センスアンプにより増幅されるのを待ってロウレベルか
らハイレベルになる信号である。この信号がハイレベル
になっていないと、ＲＡＳＢ信号がリセットされないよ
うになっている。製品のスペックによってもＡＣＴコマ
ンドからＰＲＥコマンド入力の時間（クロック数）は規
定されているが、ユーザーの誤コマンド入力を保護し、
セルデータの破壊を防いでいる。
信号はＲＯＷ系の回路動作の内、選択されたワード線が
活性化され、メモリセルデータがディジット線に現れ、
センスアンプにより増幅されるのを待ってロウレベルか
らハイレベルになる信号である。この信号がハイレベル
になっていないと、ＲＡＳＢ信号がリセットされないよ
うになっている。製品のスペックによってもＡＣＴコマ
ンドからＰＲＥコマンド入力の時間（クロック数）は規
定されているが、ユーザーの誤コマンド入力を保護し、
セルデータの破壊を防いでいる。
【００３１】このＲＴＯ信号を利用し、ＣＢＲリフレッ
シュ動作を行っている。ＲＴＯ信号がハイレベル（セン
ス動作完了）になる事により、ＲＡＳＢ信号を外部コマ
ンド入力する事なくリセット（ロウレベルからハイレベ
ル）するのである。また、ＲＡＳＢ信号のリセット（ロ
ウレベルからハイレベル）によりＲＴＯ信号のリセット
（ハイレベルからロウレベル）が行われる。この一連の
動作がＣＢＲリフレッシュ時に行われる。
シュ動作を行っている。ＲＴＯ信号がハイレベル（セン
ス動作完了）になる事により、ＲＡＳＢ信号を外部コマ
ンド入力する事なくリセット（ロウレベルからハイレベ
ル）するのである。また、ＲＡＳＢ信号のリセット（ロ
ウレベルからハイレベル）によりＲＴＯ信号のリセット
（ハイレベルからロウレベル）が行われる。この一連の
動作がＣＢＲリフレッシュ時に行われる。
【００３２】セルフリフレッシュ時には、ＳＲＦ（セル
フリフレッシュ）コマンドが入力される事により、内部
で自動的（ある一定周期）にＹＲＦ信号がクロッキング
し、リフレッシュを行う。上述のＣＢＲリフレッシュと
の違いは、ＣＢＲリフレッシュ時には外部からのＲＥＦ
コマンド入力によりＹＲＦ信号が生成される事に対し、
セルフリフレッシュ時には回路内部でＹＲＦ信号が自動
生成される点である。
フリフレッシュ）コマンドが入力される事により、内部
で自動的（ある一定周期）にＹＲＦ信号がクロッキング
し、リフレッシュを行う。上述のＣＢＲリフレッシュと
の違いは、ＣＢＲリフレッシュ時には外部からのＲＥＦ
コマンド入力によりＹＲＦ信号が生成される事に対し、
セルフリフレッシュ時には回路内部でＹＲＦ信号が自動
生成される点である。
【００３３】次に、この図１および図２に示す回路の動
作について、図３に示すタイミングチャートを参照して
説明する。セルフリフレッシュモードにエントリする前
の初期状態のレベルについては、ＴＥＳＴＭＯＤＥ信号
およびＳＲＳ信号はロウレベルである。そのため、図１
のＮＡＮＤ２０の出力はハイレベルであり、これを受け
てインバータ３０が出力するＴＳＲＳ信号はロウレベル
である。図２において、ＴＳＲＳ信号のロウレベルを受
けるインバータ４７の出力はハイレベルになる。そのた
め、Ｐ−ｃｈトランジスタ４６Ｐ、Ｎ−ｃｈトランジス
タ４６Ｎはオン状態になり、また、Ｐ−ｃｈトランジス
タ４５Ｐ、Ｎ−ｃｈトランジスタ４５Ｎはオフ状態にな
る。これにより、図２において、ＲＴＯ信号は、図中の
信号経路Ｂおよびトランスファゲート４６を経由してＲ
ＲＴＯ信号として出力される。この場合、ＲＴＯ信号
は、ほとんど遅延されることなくＲＡＳ系初段回路ブロ
ック５０に出力される。
作について、図３に示すタイミングチャートを参照して
説明する。セルフリフレッシュモードにエントリする前
の初期状態のレベルについては、ＴＥＳＴＭＯＤＥ信号
およびＳＲＳ信号はロウレベルである。そのため、図１
のＮＡＮＤ２０の出力はハイレベルであり、これを受け
てインバータ３０が出力するＴＳＲＳ信号はロウレベル
である。図２において、ＴＳＲＳ信号のロウレベルを受
けるインバータ４７の出力はハイレベルになる。そのた
め、Ｐ−ｃｈトランジスタ４６Ｐ、Ｎ−ｃｈトランジス
タ４６Ｎはオン状態になり、また、Ｐ−ｃｈトランジス
タ４５Ｐ、Ｎ−ｃｈトランジスタ４５Ｎはオフ状態にな
る。これにより、図２において、ＲＴＯ信号は、図中の
信号経路Ｂおよびトランスファゲート４６を経由してＲ
ＲＴＯ信号として出力される。この場合、ＲＴＯ信号
は、ほとんど遅延されることなくＲＡＳ系初段回路ブロ
ック５０に出力される。
【００３４】ここで、ＳＲＦコマンドを入力すると、セ
ルフリフレッシュモードにエントリする。このセルフリ
フレッシュモードからイグジットする場合、ＳＲＳ信号
をハイレベルにする。ＳＲＳ信号がハイレベルになれ
ば、セルフリフレッシュモードとなり、セルフリフレッ
シュモードからイグジットする。図１より、ＴＥＳＴＭ
ＯＤＥ信号がロウレベルであればインバータ１０の出力
がハイレベルであり、またセルフリフレッシュモードに
エントリしていれば、ＳＲＳ信号がハイレベルであるた
め、ＮＡＮＤ２０の出力はロウレベルになる。これを受
けてインバータ３０が出力するＴＳＲＳ信号はハイレベ
ルとなる。
ルフリフレッシュモードにエントリする。このセルフリ
フレッシュモードからイグジットする場合、ＳＲＳ信号
をハイレベルにする。ＳＲＳ信号がハイレベルになれ
ば、セルフリフレッシュモードとなり、セルフリフレッ
シュモードからイグジットする。図１より、ＴＥＳＴＭ
ＯＤＥ信号がロウレベルであればインバータ１０の出力
がハイレベルであり、またセルフリフレッシュモードに
エントリしていれば、ＳＲＳ信号がハイレベルであるた
め、ＮＡＮＤ２０の出力はロウレベルになる。これを受
けてインバータ３０が出力するＴＳＲＳ信号はハイレベ
ルとなる。
【００３５】ＴＳＲＳ信号がハイレベルになると、図２
において、インバータ４７の出力はロウレベルになる。
これにより、Ｐ−ｃｈトランジスタ４５ＰおよびＮ−ｃ
ｈトランジスタ４５Ｎはオン状態になり、Ｐ−ｃｈトラ
ンジスタ４６ＰおよびＮ−ｃｈトランジスタ４６Ｎはオ
フ状態になる。この結果、ＲＴＯ信号の信号経路が信号
経路Ｂから信号経路Ａに切り替わり、ＲＴＯ信号は、信
号経路Ａおよびトランスファゲート４５を経由して、Ｒ
ＲＴＯ信号として出力される。この場合、ＲＴＯ信号
は、インバータ４１〜４４により所定の時間だけ遅延さ
れ、ＲＲＴＯ信号としてＲＡＳ系初段回路ブロック５０
に出力される。
において、インバータ４７の出力はロウレベルになる。
これにより、Ｐ−ｃｈトランジスタ４５ＰおよびＮ−ｃ
ｈトランジスタ４５Ｎはオン状態になり、Ｐ−ｃｈトラ
ンジスタ４６ＰおよびＮ−ｃｈトランジスタ４６Ｎはオ
フ状態になる。この結果、ＲＴＯ信号の信号経路が信号
経路Ｂから信号経路Ａに切り替わり、ＲＴＯ信号は、信
号経路Ａおよびトランスファゲート４５を経由して、Ｒ
ＲＴＯ信号として出力される。この場合、ＲＴＯ信号
は、インバータ４１〜４４により所定の時間だけ遅延さ
れ、ＲＲＴＯ信号としてＲＡＳ系初段回路ブロック５０
に出力される。
【００３６】このように、ＴＥＳＴＭＯＤＥ信号がロウ
レベル（以下ノーマル時と呼称する）の場合、セルフリ
フレッシュモードにエントリする前は、経路選択回路Ｃ
により信号経路Ｂが選択され、セルフリフレッシュモー
ドにエントリした後は信号経路Ａが選択される。また、
ノーマル時の場合、セルフリフレッシュモードをイグジ
ットする前は信号経路Ａが選択され、イグジット後は信
号経路Ｂが選択される。また、ＴＥＳＴＭＯＤＥ信号が
ハイレベル（以下テストモード時と呼称する）の場合
は、セルフリフレッシュモードのエントリの有無に関わ
らず、経路選択回路Ｃは、信号経路Ｂを固定的に選択す
る。図２に示す例の場合、信号経路Ａと信号経路Ｂとの
違いは、４段のインバータ列（インバータ４１〜４４）
での遅延分だけ、信号経路Ａでの遅延時間が長くなる点
である。
レベル（以下ノーマル時と呼称する）の場合、セルフリ
フレッシュモードにエントリする前は、経路選択回路Ｃ
により信号経路Ｂが選択され、セルフリフレッシュモー
ドにエントリした後は信号経路Ａが選択される。また、
ノーマル時の場合、セルフリフレッシュモードをイグジ
ットする前は信号経路Ａが選択され、イグジット後は信
号経路Ｂが選択される。また、ＴＥＳＴＭＯＤＥ信号が
ハイレベル（以下テストモード時と呼称する）の場合
は、セルフリフレッシュモードのエントリの有無に関わ
らず、経路選択回路Ｃは、信号経路Ｂを固定的に選択す
る。図２に示す例の場合、信号経路Ａと信号経路Ｂとの
違いは、４段のインバータ列（インバータ４１〜４４）
での遅延分だけ、信号経路Ａでの遅延時間が長くなる点
である。
【００３７】次に、リフレッシュコマンド（セルフリフ
レッシュ、またはＣＢＲリフレッシュ）が入力される
と、ＹＲＦ信号がロウレベルからハイレベルになる。こ
れを受け、ＮＯＲ５１から出力されるＲＡＳＢ信号はロ
ウレベルになる。この時、ＲＲＴＯ信号がロウレベルの
ため、ＮＯＲ５２の出力はロウレベルからハイレベルに
なる。ＹＲＦ信号は、その後、数ＮＳでロウレベルにな
る。この時点では、ＲＡＳＢ信号はロウレベルのままで
ある。センス終了後、ＲＴＯ信号がハイレベルになる
と、ＲＲＴＯ信号がハイレベルになる。ノーマル時のセ
ルフリフレッシュ時のみ信号経路Ｂが選択され、その他
は信号経路Ａが選択される。ＲＲＴＯ信号のハイレベル
を受け、ＮＯＲ５２の出力がロウレベルになり、ＮＯＲ
５１から出力されるＲＡＳＢ信号がハイレベルになっ
て、ＲＯＷ系回路がリセットされる。その後、このＲＡ
ＳＢ信号のハイレベルを受け、ＲＴＯ信号及びＲＲＴＯ
信号がロウレベルになる。以後、この一連の動作を繰り
返す。
レッシュ、またはＣＢＲリフレッシュ）が入力される
と、ＹＲＦ信号がロウレベルからハイレベルになる。こ
れを受け、ＮＯＲ５１から出力されるＲＡＳＢ信号はロ
ウレベルになる。この時、ＲＲＴＯ信号がロウレベルの
ため、ＮＯＲ５２の出力はロウレベルからハイレベルに
なる。ＹＲＦ信号は、その後、数ＮＳでロウレベルにな
る。この時点では、ＲＡＳＢ信号はロウレベルのままで
ある。センス終了後、ＲＴＯ信号がハイレベルになる
と、ＲＲＴＯ信号がハイレベルになる。ノーマル時のセ
ルフリフレッシュ時のみ信号経路Ｂが選択され、その他
は信号経路Ａが選択される。ＲＲＴＯ信号のハイレベル
を受け、ＮＯＲ５２の出力がロウレベルになり、ＮＯＲ
５１から出力されるＲＡＳＢ信号がハイレベルになっ
て、ＲＯＷ系回路がリセットされる。その後、このＲＡ
ＳＢ信号のハイレベルを受け、ＲＴＯ信号及びＲＲＴＯ
信号がロウレベルになる。以後、この一連の動作を繰り
返す。
【００３８】ここで重要な点は、上述の回路動作でも分
かるとおり、図２において、信号経路Ａが選択された場
合、ＲＴＯ信号は遅延されるため、ＲＲＴＯ信号がハイ
レベルになるタイミングが遅くなる。この結果、信号経
路Ａを選択した場合の方が信号経路Ｂを選択した場合よ
りもｔＲＡＳ期間（ＲＡＳＢ信号がロウレベルの期間）
が長くなるという事である。そのため、動作サイクルの
長いセルフリフレッシュ時であっても、十分なリストア
レベルを得ることが可能となるのである。したがって、
リフレッシュ動作のサイクルの長さに応じてＲＡＳＢ信
号の波形（ｔＲＡＳ期間）が調整され、適切なリストア
レベルが得られることとなる。
かるとおり、図２において、信号経路Ａが選択された場
合、ＲＴＯ信号は遅延されるため、ＲＲＴＯ信号がハイ
レベルになるタイミングが遅くなる。この結果、信号経
路Ａを選択した場合の方が信号経路Ｂを選択した場合よ
りもｔＲＡＳ期間（ＲＡＳＢ信号がロウレベルの期間）
が長くなるという事である。そのため、動作サイクルの
長いセルフリフレッシュ時であっても、十分なリストア
レベルを得ることが可能となるのである。したがって、
リフレッシュ動作のサイクルの長さに応じてＲＡＳＢ信
号の波形（ｔＲＡＳ期間）が調整され、適切なリストア
レベルが得られることとなる。
【００３９】ここで、製品のスペック上、セルフリフレ
ッシュモードをイグジットした次のサイクルにおいて、
スペック上のリフレッシュコマンドのサイクルｔＲＣ１
を満足させるため、ＳＲＳ信号がロウレベルになり、セ
ルフリフレッシュモードをイグジットした場合、ＲＴＯ
信号の信号経路をＣＢＲリフレッシュ時の信号経路Ｂに
戻す必要がある。したがって、セルフリフレッシュ時に
は、信号経路Ａを選択することにより、ＲＡＳＢ信号の
リセットを伸ばし、リストアレベルを良くするのである
が、リフレッシュコマンドのサイクルｔＲＣ１を満足す
る必要上、セルフリフレッシュモードのイグジット時の
最後のメモリセルに関しては、ＲＴＯ信号はＣＢＲリフ
レッシュと同等の信号経路Ｂを通らざるを得ず、ｔＲＡ
Ｓ期間はＣＢＲリフレッシュ時と同じとなる。このた
め、セルフリフレッシュモードのイグジット時の最後の
メモリセルのリストアレベルが必ずしも十分とはならな
い。
ッシュモードをイグジットした次のサイクルにおいて、
スペック上のリフレッシュコマンドのサイクルｔＲＣ１
を満足させるため、ＳＲＳ信号がロウレベルになり、セ
ルフリフレッシュモードをイグジットした場合、ＲＴＯ
信号の信号経路をＣＢＲリフレッシュ時の信号経路Ｂに
戻す必要がある。したがって、セルフリフレッシュ時に
は、信号経路Ａを選択することにより、ＲＡＳＢ信号の
リセットを伸ばし、リストアレベルを良くするのである
が、リフレッシュコマンドのサイクルｔＲＣ１を満足す
る必要上、セルフリフレッシュモードのイグジット時の
最後のメモリセルに関しては、ＲＴＯ信号はＣＢＲリフ
レッシュと同等の信号経路Ｂを通らざるを得ず、ｔＲＡ
Ｓ期間はＣＢＲリフレッシュ時と同じとなる。このた
め、セルフリフレッシュモードのイグジット時の最後の
メモリセルのリストアレベルが必ずしも十分とはならな
い。
【００４０】しかしながら、セルフリフレッシュモード
のイグジット時の最後のメモリセルにより、製品のホー
ルドの実力が必ず決定される事は、確率的に極めて低い
（これは、ホールド実力ワーストセルがセルフイグジッ
ト時の最後のセルとなる確率が低いという意味であ
る）。その他のセルフリフレッシュ時のメモリセルに関
しては、ｔＲＡＳ期間が長くなるため、リストアレベル
が良くなる。このことは、セルフリフレッシュモードの
イグジット時の最後のメモリセルを除いて、メモリセル
のデータ保持時間にガードバンドを設けた事になり、全
体としてデータ保持時間が改善されることを意味する。
のイグジット時の最後のメモリセルにより、製品のホー
ルドの実力が必ず決定される事は、確率的に極めて低い
（これは、ホールド実力ワーストセルがセルフイグジッ
ト時の最後のセルとなる確率が低いという意味であ
る）。その他のセルフリフレッシュ時のメモリセルに関
しては、ｔＲＡＳ期間が長くなるため、リストアレベル
が良くなる。このことは、セルフリフレッシュモードの
イグジット時の最後のメモリセルを除いて、メモリセル
のデータ保持時間にガードバンドを設けた事になり、全
体としてデータ保持時間が改善されることを意味する。
【００４１】次に、テストモード時の動作を説明する。
テストモードとは、ユーザーが誤ってエントリしないよ
うに特殊な外部コマンド（モードレジスタセット時、特
殊アドレス入力にてエントリ）にて内部動作解析、選別
時短等を行うためのモードである。このテストモードは
何種類も存在し、それぞれにアドレスが割り当てられ、
使用するテストモードを任意にセレクトする事が可能と
なっている。このテストモードの一つに図１のＴＥＳＴ
ＭＯＤＥ信号を割り当てる。設定された特殊外部コマン
ドにより、このＴＥＳＴＭＯＤＥ信号がロウレベルから
ハイレベルになる。
テストモードとは、ユーザーが誤ってエントリしないよ
うに特殊な外部コマンド（モードレジスタセット時、特
殊アドレス入力にてエントリ）にて内部動作解析、選別
時短等を行うためのモードである。このテストモードは
何種類も存在し、それぞれにアドレスが割り当てられ、
使用するテストモードを任意にセレクトする事が可能と
なっている。このテストモードの一つに図１のＴＥＳＴ
ＭＯＤＥ信号を割り当てる。設定された特殊外部コマン
ドにより、このＴＥＳＴＭＯＤＥ信号がロウレベルから
ハイレベルになる。
【００４２】このＴＥＳＴＭＯＤＥ信号がハイレベルに
なると、インバータ１０の出力がロウレベルになり、Ｎ
ＡＮＤ２０の出力が、ＳＲＳ信号のレベルに関わらずハ
イレベルになる。それを受け、インバータ３０から出力
されるＴＳＲＳ信号がロウレベルになる。これにより、
ＲＴＯ信号の信号経路は、必ず信号経路Ｂに固定される
事になる。このテストモードを加える事によって、セル
フリフレッシュ時に信号経路Ｂが選択され、ＲＴＯ信号
が遅延されなくなるので、ｔＲＡＳ期間を短くすること
が可能となる。したがって、ホールドの実力（限界値）
を知る事が可能になり、セルフリフレッシュ時にリスト
アの状態を的確に把握する事が可能となる。
なると、インバータ１０の出力がロウレベルになり、Ｎ
ＡＮＤ２０の出力が、ＳＲＳ信号のレベルに関わらずハ
イレベルになる。それを受け、インバータ３０から出力
されるＴＳＲＳ信号がロウレベルになる。これにより、
ＲＴＯ信号の信号経路は、必ず信号経路Ｂに固定される
事になる。このテストモードを加える事によって、セル
フリフレッシュ時に信号経路Ｂが選択され、ＲＴＯ信号
が遅延されなくなるので、ｔＲＡＳ期間を短くすること
が可能となる。したがって、ホールドの実力（限界値）
を知る事が可能になり、セルフリフレッシュ時にリスト
アの状態を的確に把握する事が可能となる。
【００４３】上述の実施の形態によれば、セルフリフレ
ッシュ時、外部コマンド入力の時間がサイクルｔＲＣ１
のスペックを満足することが可能となる。また、セルフ
リフレッシュモードのイグジット時の最後のメモリセル
を除き、ＣＢＲリフレッシュに比べてｔＲＡＳ期間を長
くしてリストアを行うことにより、データ保持特性の実
力値を向上させる事が可能になる。さらに、テストモー
ドで、ｔＲＡＳ期間をＣＢＲリフレッシュ時と同等に設
定することにより、セルフリフレッシュ時のデータ保持
時間の実力値の測定が可能になる。
ッシュ時、外部コマンド入力の時間がサイクルｔＲＣ１
のスペックを満足することが可能となる。また、セルフ
リフレッシュモードのイグジット時の最後のメモリセル
を除き、ＣＢＲリフレッシュに比べてｔＲＡＳ期間を長
くしてリストアを行うことにより、データ保持特性の実
力値を向上させる事が可能になる。さらに、テストモー
ドで、ｔＲＡＳ期間をＣＢＲリフレッシュ時と同等に設
定することにより、セルフリフレッシュ時のデータ保持
時間の実力値の測定が可能になる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
メモリセルに保持されたデータを回復させるためのリフ
レッシュ機能を備えた半導体記憶回路において、ＣＢＲ
リフレッシュ時を基準としてセルフリフレッシュ時にワ
ード線の非活性化を規定する信号を遅延させるように、
前記信号の遅延量を切り換える回路系を備えたので、低
消費電流が要求されるセルフリフレッシュを使用した場
合であっても、十分なリストアレベルを得ることがで
き、従ってＣＢＲリフレッシュ時に比較してメモリセル
のデータ保持時間が劣化することがなくなる。
メモリセルに保持されたデータを回復させるためのリフ
レッシュ機能を備えた半導体記憶回路において、ＣＢＲ
リフレッシュ時を基準としてセルフリフレッシュ時にワ
ード線の非活性化を規定する信号を遅延させるように、
前記信号の遅延量を切り換える回路系を備えたので、低
消費電流が要求されるセルフリフレッシュを使用した場
合であっても、十分なリストアレベルを得ることがで
き、従ってＣＢＲリフレッシュ時に比較してメモリセル
のデータ保持時間が劣化することがなくなる。
【図１】 本発明の実施の形態にかかる半導体記憶回路
が備えるＲＡＳＢ生成回路の構成を示すブロック図であ
る。
が備えるＲＡＳＢ生成回路の構成を示すブロック図であ
る。
【図２】 本発明の実施の形態にかかる遅延量切換回路
ブロックとＲＡＳ系回路初段ブロック図の回路図であ
る。
ブロックとＲＡＳ系回路初段ブロック図の回路図であ
る。
【図３】 本発明の実施の形態にかかる半導体記憶回路
のリフレッシュ動作を説明するためのタイミングチャー
トである。
のリフレッシュ動作を説明するためのタイミングチャー
トである。
【図４】 ＤＲＡＭのリフレッシュ動作を説明するため
の図である。
の図である。
【図５】 従来技術にかかるリフレッシュ動作に関連す
る回路の構成図である。
る回路の構成図である。
【図６】 従来例にかかるリフレッシュ動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１０，３０：インバータ
２０：否定的論理積ゲート（ＮＡＮＤ）
４０：遅延量切換回路ブロック
４１〜４４：インバータ
４５，４６：トランスファゲート
４５Ｐ，４６Ｐ：Ｐ−ｃｈトランジスタ
４５Ｎ，４６Ｎ：Ｎ−ｃｈトランジスタ
４７：インバータ
５０：ＲＡＳ系初段回路ブロック
５１，５２：否定的論理和ゲート（ＮＯＲ）
Ａ，Ｂ：信号経路
Ｃ：経路選択回路
Ｃｍ：メモリセル容量
Ｔｍ：メモリセルトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401 - 11/406
G11C 29/00
Claims (4)
- 【請求項１】 メモリセルに保持されたデータを回復さ
せるためのリフレッシュ機能を備えた半導体記憶回路に
おいて、 ＣＢＲリフレッシュ時を基準としてセルフリフレッシュ
時にワード線の非活性化を規定する信号を遅延させ、前
記ＣＢＲリフレッシュ時に比べて前記ワード線が選択さ
れている期間が長くなるように、前記信号の遅延量を切
り換える回路系を備えたことを特徴とする半導体記憶回
路。 - 【請求項２】 前記回路系は、 前記ワード線の非活性化を規定する信号をそのまま通過
させる第１の信号経路と、 前記ワード線の非活性化を規定する信号を所定時間だけ
遅延させて通過させる第２の信号経路と、 前記ＣＢＲリフレッシュ時に前記第１の信号経路を選択
すると共に前記セルフリフレッシュ時に前記第２の信号
経路を選択する経路選択回路と、 を含んで構成されたことを特徴とする請求項１に記載さ
れた半導体記憶回路。 - 【請求項３】 前記経路選択回路は、 テストモード時に、前記第１の信号経路を固定的に選択
することを特徴とする請求項２に記載された半導体記憶
回路。 - 【請求項４】 セルフリフレッシュモードのイグジット
時に、前記ワード線が選択されている期間を前記ＣＢＲ
リフレッシュ時と同じにしたことを特徴とする請求項１
または２の何れかに記載された半導体記憶回路。
Priority Applications (3)
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|---|---|---|---|
| JP2000092200A JP3495312B2 (ja) | 2000-03-29 | 2000-03-29 | 半導体記憶回路 |
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| JP2001283586A JP2001283586A (ja) | 2001-10-12 |
| JP3495312B2 true JP3495312B2 (ja) | 2004-02-09 |
Family
ID=18607564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000092200A Expired - Fee Related JP3495312B2 (ja) | 2000-03-29 | 2000-03-29 | 半導体記憶回路 |
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| JP (1) | JP3495312B2 (ja) |
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| US7167400B2 (en) * | 2004-06-22 | 2007-01-23 | Micron Technology, Inc. | Apparatus and method for improving dynamic refresh in a memory device |
| JP4282716B2 (ja) | 2006-12-27 | 2009-06-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
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| JP5583319B2 (ja) * | 2007-10-31 | 2014-09-03 | マイクロン テクノロジー， インク． | 半導体記憶装置及びその制御方法 |
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| JP3704188B2 (ja) * | 1996-02-27 | 2005-10-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| JPH10112186A (ja) | 1996-10-04 | 1998-04-28 | Sony Corp | 半導体記憶装置 |
| JP3251882B2 (ja) * | 1997-08-13 | 2002-01-28 | 株式会社東芝 | 半導体記憶装置 |
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2000
- 2000-03-29 JP JP2000092200A patent/JP3495312B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-23 US US09/815,802 patent/US6445637B2/en not_active Expired - Lifetime
- 2001-03-27 KR KR10-2001-0015918A patent/KR100462085B1/ko not_active IP Right Cessation
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| KR100462085B1 (ko) | 2004-12-17 |
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