KR100958804B1 - 반도체 메모리 소자의 로우 액티브 시간 제어회로 - Google Patents

반도체 메모리 소자의 로우 액티브 시간 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 로우 패스 관련 기술에 관한 것이다. 본 발명은 테스트 모드를 통해 최적의 로우 액티브 시간(tRAS)을 검증할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 테스트모드 로우 액티브 시간 증가신호 및 테스트모드 로우 액티브 시간 감소신호에 응답하여 로우 액티브 신호를 지연시키기 위한 가변 지연 수단과, 상기 로우 액티브 신호 및 상기 가변 지연 수단으로부터 출력된 지연신호를 논리조합하여 로우 액티브 시간 종료신호를 출력하기 위한 논리 조합 수단을 구비하는 반도체 메모리 소자의 로우 액티브 시간 제어회로가 구비된다.
Figure R1020030098432
로우 액티브 시간, 로우 프리차지, 리프레시, 테스트 모드, 딜레이

Description

반도체 메모리 소자의 로우 액티브 시간 제어회로{ROW ACTIVE TIME CONTROL CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}
도 1은 오토 리프레시 동작시의 tRAS, tRP, tRFC를 정의한 타이밍 다이어그램.
도 2는 종래기술에 따른 로우 액티브 시간(tRAS) 제어회로의 회로도.
도 3은 본 발명의 일 실시예에 따른 로우 액티브 시간(tRAS) 제어회로의 회로도.
도 4는 상기 도 3의 가변 지연부(200)의 다른 구현예를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 가변 지연부
satvb : 로우 액티브 신호
trasmin : tRAS 종료신호
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 로우 패스 관련 기술에 관한 것이다.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 과정을 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 셀의 데이터를 센싱하여 증폭시킨 후 셀에 재기록하는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
리프레시 모드에는 노말 동작 중에 특정 조합의 커맨드 신호를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않을 때 예컨대, 파워다운 모드에서 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하게 된다.
예컨대, DRAM의 동작에서 오토 리프레시 커맨드가 인가 되었을 때, 로우 액티브 및 프리차지 동작이 스펙에 정해진 시간 내에 완료되어야 한다. 워드라인이 활성화되어 있는 구간인 로우 액티브 시간(tRAS)은 회로 내부의 딜레이에 의해서 결정되며, 일정한 지연 시간 이후에 로우 액티브 신호를 비활성화시킨다. 로우 액티브 신호가 비활성화 상태를 유지하는 구간이 로우 프리차지 시간(tRP)으로 정해진다.
도 1은 오토 리프레시 동작시의 tRAS, tRP, tRFC를 정의한 타이밍 다이어그램이다.
외부로부터 오토 리프레시 커맨드가 인가되어 오토 리프레시 커맨드 신호(Aref)가 활성화되면, 로우 액티브 신호(ras)가 활성화된다.
한편, 로우 액티브 신호(ras)의 활성화 시점으로부터 일정 시간동안 지연된 시점에서 로우 프리차지 신호(rpcz)가 활성화된다. 이때, 로우 프리차지 신호(rpcz)에 의해 로우 액티브 신호(ras)가 다시 비활성화 된다.
여기서, 로우 액티브 시간(tRAS)은 로우 액티브 신호(ras)가 활성화된 구간을 나타내며, 로우 프리차지 시간(tRP)은 로우 프리차지 신호(rpcz)에 의해 로우 액티브 신호(ras)가 비활성화된 후 다음 오토 리프레시 커맨드 신호(Aref)가 활성화될 때까지의 구간을 나타낸다. 따라서, 로우 사이클 시간(tRFC)은 로우 액티브 시간(tRAS)과 로우 프리차지 시간(tRP)을 더한 시간이 된다.
한편, 로우 액티브 시간(tRAS) 동안에는 워드라인 활성화(이때, 전하 공유가 일어남), 비트라인 감지증폭 및 재저장 동작이 수행되며, 로우 프리차지 시간(tRP)에는 워드라인 비활성화 및 비트라인 프리차지 동작이 수행된다.
그런데, 전술한 오토 리프레시 동작이 제대로 수행되기 위해서는 셀 데이터 를 감지증폭하여 재저장할 수 있을 정도(스토리지 노드를 90%(또는 95%) 이상 충/방전할 수 있을 정도)의 최소한의 로우 액티브 시간(tRASmin)이 보장되어야 하며, 너무 길어도 좋지 않다.
만일, 로우 액티브 시간(tRAS)이 너무 짧으면 셀 데이터를 캐패시터에 충분히 저장할 수 없어 셀 데이터를 잃는 경우가 발생할 수 있으며, 로우 액티브 시간(tRAS)이 필요 이상으로 길어지면 전류 소모가 증가하는 문제점이 있다. 따라서, 최적화된 로우 액티브 시간(tRAS)의 제어가 필수적이다.
이러한 로우 액티브 시간(tRAS)의 확보는 액티브 커맨드 인가시에도 필요하나, 특히 별도의 프리차지 커맨드 없이 프리차지를 수행해야 하는 오토 리프레시 동작시 필수적이다.
도 2는 종래기술에 따른 로우 액티브 시간(tRAS) 제어회로의 회로도이다.
도 2를 참조하면, 종래기술에 따른 로우 액티브 시간(tRAS) 제어회로는, 로우 액티브 신호(satvb)를 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력신호(en)를 지연시키기 위한 가변 지연부(100)와, 인버터(INV1)의 출력신호(en)와 가변 지연부(100)의 출력신호(en_dly)를 입력으로 하여 tRAS 종료신호(trasmin)를 출력하기 위한 낸드 게이트(NAND1)로 구성된다.
여기서, 가변 지연부(100)는 직렬 연결된 다수의 딜레이(10, 12, 13)와, 가변 지연부(100)의 지연 시간을 결정하기 위한 다수의 메탈 옵션(mo1∼mo5)로 구성된다.
한편, 도면에서는 메탈 옵션 m1, mo2, mo5가 연결되고, 메탈 옵션 mo4, mo3 가 끊어져 인버터(INV1)의 출력신호(en)가 2개의 딜레이를 거쳐 출력된다.
따라서, 오토 리프레시 커맨드가 인가되어 로우 액티브 신호(satvb)가 논리레벨 로우로 활성화되면 메탈 옵션(mo1∼mo5)의 상태에 따른 가변 지연부(100)의 지연 시간 후에 tRAS 종료신호(trasmin)가 논리레벨 로우가 활성화된다. 이 경우, 로우 액티브 시간(tRAS)은 로우 액티브 신호(satvb)가 활성화된 시점으로부터 tRAS 종료신호(trasmin)가 활성화될 때까지의 시간 즉, 가변 지연부(100)의 지연 시간과 일치하게 된다.
반도체 메모리 칩이 제작된 이후에는 테스트 과정을 거쳐 해당 칩의 로우 액티브 시간(tRAS)이 적절한지를 파악하고, 최적화된 로우 액티브 시간(tRAS)에 대응하는 메탈 옵션으로 셋팅해야 한다.
그러나, 종래에는 메탈 옵션을 이용하기 때문에 테스트시 메탈 옵션 변경을 위해서는 FIB(focused ion beam)를 이용해야 하며, 테스트 결과를 실제 공정에 반영하기 위하여 마스크 변경을 수행해야 한다. 따라서, 로우 액티브 시간(tRAS)을 검증하는데 많은 시간이 소요되고, 테스트의 신뢰성에 문제가 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 모드를 통해 최적의 로우 액티브 시간(tRAS)을 검증할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트모드 로우 액티브 시간 증가신호 및 테스트모드 로우 액티브 시간 감소신호에 응답하여 로우 액티브 신호를 지연시키기 위한 가변 지연 수단과, 상기 로우 액티브 신호 및 상기 가변 지연 수단으로부터 출력된 지연신호를 논리조합하여 로우 액티브 시간(tRAS) 종료신호를 출력하기 위한 논리 조합 수단을 구비하는 반도체 메모리 소자의 로우 액티브 시간 제어회로가 구비된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 로우 액티브 시간(tRAS) 제어회로의 회로도이다.
도 3을 참조하면, 본 실시예에 따른 로우 액티브 시간(tRAS) 제어회로는, 로우 액티브 신호(satvb)를 입력으로 하는 인버터(INV2)와, 테스트모드 tRAS 증가신호(Tm_trasinc) 및 테스트모드 tRAS 감소신호(Tm_trasdec)에 응답하여 인버터(INV2)의 출력신호(en)를 지연시키기 위한 가변 지연부(200)와, 인버터(INV2)의 출력신호(en)와 가변 지연부(200)의 출력신호(Tm_en_dly)를 입력으로 하여 tRAS 종료신호(trasmin)를 출력하기 위한 낸드 게이트(NAND2)로 구성된다.
한편, 가변 지연부(200)는 인버터(INV2)의 출력신호(en)를 입력으로 하는 인 버터(INV3)와, 인버터(INV3)의 출력신호를 입력으로 하는 제1 딜레이(20)와, 제1 딜레이(20)의 출력신호 및 테스트모드 tRAS 증가신호(Tm_trasinc)를 입력으로 하는 낸드 게이트(NAND3)와, 낸드 게이트(NAND3)의 출력신호와 인버터(INV2)의 출력신호(en)를 입력으로 하는 낸드 게이트(NAND4)와, 낸드 게이트(NAND4)의 출력신호를 입력으로 하는 제2 딜레이(22)와, 제2 딜레이(22)의 출력신호를 입력으로 하는 제3 딜레이(24)와, 제2 딜레이(22)의 출력신호 및 테스트모드 tRAS 감소신호(Tm_trasdec)를 입력으로 하는 낸드 게이트(NAND5)와, 낸드 게이트(NAND5)의 출력신호를 입력으로 하는 인버터(INV4)와, 제3 딜레이(24)의 출력신호 및 인버터(INV4)의 출력신호를 입력으로 하여 지연신호(Tm_en_dly)를 출력하기 위한 노아 게이트(NOR1)를 구비한다.
이하, 상기 회로의 동작을 살펴본다.
먼저, 노말 모드에서는 테스트모드 tRAS 증가신호(Tm_trasinc) 및 테스트모드 tRAS 감소신호(Tm_trasdec)가 모두 논리레벨 로우이므로 제1 딜레이(20) 및 제3 딜레이(24)를 통과하는 신호 경로는 차단되고, 그 신호 경로의 말단에 위치한 낸드 게이트(NAND4) 및 노아 게이트(NOR1)는 인버터로 동작하게 된다. 따라서, 노말 모드에서는 인버터(INV2)의 출력신호(en)가 제2 딜레이(22) 및 제3 딜레이(24)에 의한 지연시간을 거쳐 지연신호(Tm_en_dly)로 출력된다. 이 경우, tRAS 종료신호(trasmin)는 로우 액티브 신호(satvb)가 활성화된 이후 제2 딜레이(22) 및 제3 딜레이(24)에 의한 지연시간 후에 활성화되며, 이때 로우 액티브 시간(tRAS)은 제2 딜레이(22) 및 제3 딜레이(24)에 의한 지연시간에 해당한다.
다음으로, 테스트 모드에서 테스트모드 tRAS 증가신호(Tm_trasinc)가 논리레벨 하이로 활성화되고, 테스트모드 tRAS 감소신호(Tm_trasdec)가 논리레벨 로우로 비활성화된 경우에는 낸드 게이트(NAND4)에서 제1 딜레이(20)를 통과하는 신호 경로를 선택하기 때문에 가변 지연부(200)의 지연시간은 제1 딜레이(20), 제2 딜레이(22) 및 제3 딜레이(24)에 의한 지연시간이 된다. 이 경우, tRAS 종료신호(trasmin)는 로우 액티브 신호(satvb)가 활성화된 이후 제1 딜레이(20), 제2 딜레이(22) 및 제3 딜레이(24)에 의한 지연시간 후에 활성화되며, 이때 로우 액티브 시간(tRAS)은 제1 딜레이(20), 제2 딜레이(22) 및 제3 딜레이(24)에 의한 지연시간에 해당한다.
다음으로, 테스트 모드에서 테스트모드 tRAS 증가신호(Tm_trasinc)가 논리레벨 로우로 비활성화되고, 테스트모드 tRAS 감소신호(Tm_trasdec)가 논리레벨 하이로 활성화된 경우에는 낸드 게이트(NAND4)에서 제1 딜레이(20)를 통과하는 신호 경로를 차단하고, 노아 게이트(NOR1)에서 제3 딜레이(24)를 통과하는 신호 경로를 차단하기 때문에 가변 지연부(200)의 지연시간은 제2 딜레이(22)에 의한 지연시간이 된다. 이 경우, tRAS 종료신호(trasmin)는 로우 액티브 신호(satvb)가 활성화된 이후 제2 딜레이(22)에 의한 지연시간 후에 활성화되며, 이때 로우 액티브 시간(tRAS)은 제2 딜레이(22)에 의한 지연시간에 해당한다.
여기서, 제2 딜레이(22)는 스펙에 대응하는 로우 액티브 시간(tRAS)에 해당하는 지연값을 가지도록 설계하고, 제1 및 제3 딜레이(20 및 24)는 로우 액티브 시간(tRAS)의 미세 조정을 위해 작은 지연값을 가지도록 설계하는 것이 바람직하다.
본 실시예에 따른 로우 액티브 시간(tRAS) 제어회로는 전술한 바와 같이 테스트 모드를 이용하여 로우 액티브 시간(tRAS)을 다양하게 튜닝할 수 있으며, 이에 따라 로우 액티브 시간(tRAS)에 대한 검증 시간을 크게 줄일 수 있다. 테스트 결과 지연값을 조절할 필요가 있다면 테스트 모드 신호의 입력단에 접지전압(Vss) 또는 전원전압(Vdd)을 연결해 주면 추가적인 마스크 변경을 통한 재작업이 필요없게 된다.
도 4는 상기 도 3의 가변 지연부(200)의 다른 구현예를 나타낸 회로도이다.
도 4를 참조하면, 가변 지연부(300)는 입력신호(en)를 각각 다른 지연값만큼 지연시켜 지연신호(Tm_en_dly)로서 선택적으로 출력하기 위한 3개의 지연 경로를 구비한다.
먼저, 제1 경로는 스펙에 대응하는 정상 지연값을 가지는 제1 딜레이(30)와, 그의 출력신호를 선택적으로 출력하기 위한 제1 트랜스퍼 게이트(TG1)를 포함하며, 제1 트랜스퍼 게이트(TG1)의 제어를 위해 테스트모드 tRAS 증가신호(Tm_trasinc)를 입력으로 하는 인버터(INV4)와, 테스트모드 tRAS 감소신호(Tm_trasdec)를 입력으로 하는 인버터(INV5)와, 인버터 INV4 및 INV5의 출력신호를 입력으로 하는 낸드 게이트(NAND6)와, 낸드 게이트(NAND6)의 출력을 입력으로 하는 인버터(INV6)를 구비한다.
다음으로, 제2 경로는 스펙에 대응하는 정상 지연값 보다 적은 지연값을 가지는 제2 딜레이(32)와, 그의 출력신호를 선택적으로 출력하기 위한 제2 트랜스퍼 게이트(TG2)를 포함하며, 제2 트랜스퍼 게이트(TG2)의 제어를 위해 테스트모드 tRAS 감소신호(Tm_trasdec)를 입력으로 하는 인버터(INV7)를 구비한다.
또한, 제3 경로는 스펙에 대응하는 정상 지연값 보다 큰 지연값을 가지는 제3 딜레이(34)와, 그의 출력신호를 선택적으로 출력하기 위한 제3 트랜스퍼 게이트(TG3)를 포함하며, 제3 트랜스퍼 게이트(TG3)의 제어를 위해 테스트모드 tRAS 증가신호(Tm_trasinc)를 입력으로 하는 인버터(INV8)를 구비한다.
이하, 상기 회로의 동작을 살펴본다.
먼저, 노말 모드에서는 테스트모드 tRAS 증가신호(Tm_trasinc) 및 테스트모드 tRAS 감소신호(Tm_trasdec)가 모두 논리레벨 로우이므로 제1 트랜스퍼 게이트(TG1)가 턴온되고 제2 및 제3 트랜스퍼 게이트(TG2 및 TG3)는 턴오프된다. 따라서, 입력신호(en)는 제1 딜레이(30)에 의한 지연시간을 거쳐 지연신호(Tm_en_dly)로 출력된다. 이 경우, tRAS 종료신호(trasmin)는 로우 액티브 신호(satvb)가 활성화된 이후 제1 딜레이(30)에 의한 지연시간 후에 활성화되며, 이때 로우 액티브 시간(tRAS)은 제1 딜레이(30)에 의한 지연시간에 해당한다.
다음으로, 테스트 모드에서 테스트모드 tRAS 증가신호(Tm_trasinc)가 논리레벨 로우로 비활성화되고, 테스트모드 tRAS 감소신호(Tm_trasdec)가 논리레벨 하이로 활성화된 경우에는 제2 트랜스퍼 게이트(TG2)가 턴온되고 제1 및 제3 트랜스퍼 게이트(TG1 및 TG3)는 턴오프된다. 따라서, 입력신호(en)는 제2 딜레이(32)에 의한 지연시간을 거쳐 지연신호(Tm_en_dly)로 출력된다. 이 경우, tRAS 종료신호(trasmin)는 로우 액티브 신호(satvb)가 활성화된 이후 제2 딜레이(32)에 의한 지연시간 후에 활성화되며, 이때 로우 액티브 시간(tRAS)은 제2 딜레이(32)에 의한 지연시간에 해당한다.
다음으로, 테스트 모드에서 테스트모드 tRAS 증가신호(Tm_trasinc)가 논리레벨 하이로 활성화되고, 테스트모드 tRAS 감소신호(Tm_trasdec)가 논리레벨 로우로 비활성화된 경우에는 제3 트랜스퍼 게이트(TG3)가 턴온되고 제1 및 제2 트랜스퍼 게이트(TG1 및 TG2)는 턴오프된다. 따라서, 입력신호(en)는 제3 딜레이(34)에 의한 지연시간을 거쳐 지연신호(Tm_en_dly)로 출력된다. 이 경우, tRAS 종료신호(trasmin)는 로우 액티브 신호(satvb)가 활성화된 이후 제3 딜레이(34)에 의한 지연시간 후에 활성화되며, 이때 로우 액티브 시간(tRAS)은 제3 딜레이(34)에 의한 지연시간에 해당한다.
상기 도 4와 같이 가변 지연부를 구현하는 경우에도 테스트 모드를 이용하여 로우 액티브 시간(tRAS)을 다양하게 튜닝할 수 있으며, 이에 따라 로우 액티브 시간(tRAS)에 대한 검증 시간을 크게 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 로우 액티브 신호(satvb)와 tRAS 종료신호(trasminb)가 로우(low) 액티브 신호인 경우를 일례로 들어 설명하였으나, 각 신호의 액티브 행태에 따라 사용된 논리 게이트를 다른 논리 게이트로 변경할 수 있으며, 경우에 따라서는 그 위치가 달라지거나 사용되지 않을 수도 있다.
전술한 본 발명은 테스트 모드를 통해 최적의 로우 액티브 시간(tRAS)을 검증할 수 있으며, 이에 따라 로우 액티브 시간(tRAS)의 검증에 소요되는 시간을 크게 줄일 수 있다.

Claims (6)

  1. 삭제
  2. 테스트모드 로우 액티브 시간 증가신호 및 테스트모드 로우 액티브 시간 감소신호에 응답하여 로우 액티브 신호를 지연시키기 위한 가변 지연 수단과,
    상기 로우 액티브 신호 및 상기 가변 지연 수단으로부터 출력된 지연신호를 논리조합하여 로우 액티브 시간 종료신호를 출력하기 위한 논리 조합 수단을 구비하며,
    상기 가변 지연 수단은,
    상기 로우 액티브 신호의 반전신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호를 입력으로 하는 제1 딜레이;
    상기 제1 딜레이의 출력신호 및 테스트모드 로우 액티브 시간 증가신호를 입력으로 하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력신호와 상기 로우 액티브 신호의 반전신호를 입력으로 하는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력신호를 입력으로 하는 제2 딜레이;
    상기 제2 딜레이의 출력신호를 입력으로 하는 제3 딜레이;
    상기 제2 딜레이의 출력신호 및 상기 테스트모드 로우 액티브 시간 감소신호를 입력으로 하는 제3 낸드 게이트;
    상기 제3 낸드 게이트의 출력신호를 입력으로 하는 제2 인버터; 및
    상기 제3 딜레이의 출력신호 및 상기 제2 인버터의 출력신호를 입력으로 하여 상기 지연신호를 출력하기 위한 노아 게이트를 구비하는 반도체 메모리 소자의 로우 액티브 시간 제어회로.
  3. 삭제
  4. 테스트모드 로우 액티브 시간 증가신호 및 테스트모드 로우 액티브 시간 감소신호에 응답하여 로우 액티브 신호를 지연시키기 위한 가변 지연 수단과,
    상기 로우 액티브 신호 및 상기 가변 지연 수단으로부터 출력된 지연신호를 논리조합하여 로우 액티브 시간 종료신호를 출력하기 위한 논리 조합 수단을 구비하며,
    상기 가변 지연 수단은 상기 로우 액티브 신호를 각각 다른 지연값만큼 지연시켜 상기 지연신호로서 선택적으로 출력하기 위한 제1 내지 제3 지연 경로를 구비하며,
    상기 제1 경로는,
    스펙에 대응하는 정상 지연값을 가지는 제1 딜레이;
    테스트모드 로우 액티브 시간 증가신호를 입력으로 하는 제1 인버터;
    상기 테스트모드 로우 액티브 시간 감소신호를 입력으로 하는 제2 인버터;
    상기 제1 및 제2 인버터의 출력신호를 입력으로 하는 제1 낸드 게이트; 및
    상기 낸드 게이트의 출력신호에 응답하여 상기 제1 딜레이의 출력신호를 선택적으로 출력하기 위한 제1 트랜스퍼 게이트를 구비하는 반도체 메모리 소자의 로우 액티브 시간 제어회로.
  5. 제4항에 있어서,
    상기 제2 경로는,
    스펙에 대응하는 상기 정상 지연값 보다 적은 지연값을 가지는 제2 딜레이와,
    상기 테스트모드 로우 액티브 시간 감소신호에 응답하여 상기 제2 딜레이의 출력신호를 선택적으로 출력하기 위한 제2 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 로우 액티브 시간 제어회로.
  6. 제5항에 있어서,
    상기 제3 경로는,
    스펙에 대응하는 상기 정상 지연값 보다 큰 지연값을 가지는 제3 딜레이와,
    상기 테스트모드 로우 액티브 시간 증가신호에 응답하여 상기 제3 딜레이의 출력신호를 선택적으로 출력하기 위한 제3 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 로우 액티브 시간 제어회로.
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