KR100728905B1 - 반도체 메모리의 가변 지연장치 및 그 제어방법 - Google Patents

반도체 메모리의 가변 지연장치 및 그 제어방법 Download PDF

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Abstract

본 발명은 지연소자 어레이에 의해 서로 다른 지연시간이 결정되는 복수개의 지연패스, 입력신호를 상기 복수개의 지연패스 중 하나에 따른 지연시간만큼 지연시켜 출력하는 지연수단, 스위칭 신호에 따라 상기 복수개의 지연패스를 연결시키기 위한 스위칭수단, 및 상기 복수개의 지연패스 중에서 하나를 연결시킬 수 있도록 상기 스위칭 신호 레벨을 제어하는 스위칭 제어수단을 포함한다.
지연패스, 가변, 테스트 모드

Description

반도체 메모리의 가변 지연장치 및 그 제어방법{Variable Delay Apparatus of Semiconductor Memory and Control Method of the Same}
도 1은 종래의 기술에 따른 지연장치가 적용된 반도체 메모리의 리프레시 신호 발생장치의 구성을 나타낸 블록도,
도 2는 도 1의 분주부 출력에 따른 리프레시 신호 파형도,
도 3은 고온조건에 따른 종래기술의 각부 출력 타이밍도,
도 4는 저온조건에 따른 종래기술의 각부 출력 타이밍도,
도 5는 본 발명에 따른 가변 지연장치가 적용된 반도체 메모리의 리프레시 신호 발생장치의 구성을 나타낸 블록도,
도 6은 본 발명에 따른 가변 지연장치의 내부 구성을 나타낸 회로도,
도 7은 고온조건에 따른 본 발명의 각부 출력 타이밍도,
도 8은 저온조건에 따른 본 발명의 각부 출력 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 분주부 200: 타이머
300: 래치 400: 가변 지연부
420: 지연시간 가변부 421: 지연소자 어레이
422: 지연시간 설정부 423: 스위칭부
424: 스위칭 제어부 440: 지연부
460: 모드 판단부 500: 제 1 펄스 발생부
600: 제 2 펄스 발생부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 가변 지연장치 및 그 제어방법에 관한 것이다.
종래의 기술에 따른 지연장치가 적용된 반도체 메모리의 리프레시 신호 발생장치는 도 1에 도시된 바와 같이, 인에이블 신호(Enable)에 따라 적어도 둘 이상의 분주신호 즉, 제 1 분주신호(X16) 및 제 2 분주신호(X4)를 출력하는 분주부(10), 상기 인에이블 신호(Enable)에 따라 소정간격으로 클럭(CLK)을 출력하는 타이머(20), 상기 타이머(20)의 출력을 입력받는 제 1 인버터(IV1), 상기 타이머(20)의 출력을 입력받는 지연부(40), 상기 제 1 인버터(IV1)의 출력과 상기 지연부(40)의 출력을 입력받는 낸드 게이트(ND1), 상기 타이머(20)의 출력을 입력받는 제 1 펄스 발생부(50), 상기 제 1 펄스 발생부(50)의 출력을 입력받는 제 2 인버터(IV2), 입력단에 상기 낸드 게이트(ND1)의 출력을 입력받고, 제 1 제어단자와 제 2 제어단자에 각각 상기 제 2 인버터(IV2)의 출력과 상기 제 1 펄스 발생부(50)의 출력을 입력받는 제 1 패스 게이트(PG1), 제 3 인버터(IV3) 및 제 4 인버터(IV4)로 구성되어 상기 제 1 패스 게이트(PG1)의 출력을 입력받는 래치(30), 상기 래치(30)의 출력을 입력받는 제 5 인버터(IV5), 입력단에 상기 제 1 분주신호(X16)를 입력받고 제 1 제어단자와 제 2 제어단자에 각각 상기 래치(30)의 출력과 상기 제 5 인버터(IV5)의 출력을 입력받는 제 2 패스 게이트(PG2), 입력단에 상기 제 2 분주신호(X4)를 입력받고 제 1 제어단자와 제 2 제어단자에 각각 상기 제 5 인버터(IV5)의 출력과 상기 래치(30)의 출력을 입력받는 제 3 패스 게이트(PG3), 상기 제 2 패스 게이트(PG2) 또는 제 3 패스 게이트(PG3)의 출력을 입력받아 리프레시 신호(PSRF)를 출력하는 제 2 펄스 발생부(60)를 포함한다.
상기 종래기술에 따른 지연부(40)는 저항과 커패시터와 같은 수동소자로 구성될 수 있고, 고정된 지연시간만큼 입력을 지연시켜 출력하며, 소자 특성상 온도변화에 따라 지연시간이 증감된다.
이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 분주부(10)는 X1, X2, X4, X8, X16, …과 같은 분주신호 들을 출력하고, 그 중에서 X4와 X16을 이용하는 것으로 가정한다.
이때 종래기술은 고온조건(Hot)에서 반도체 메모리가 동작할 경우 셀 데이터 보존 신뢰성이 저하될 수 있으므로 X4에 동기되는 리프레시 신호(PSRF)를 출력하고, 반도체 메모리가 저온조건(Cold) 조건에서 동작할 경우 상기 고온조건에 비해 셀 데이터 보존 신뢰성이 높으므로 전류소비를 감소시킬 목적으로 상기 X16에 동기되는 리프레시 신호(PSRF)를 출력하여 그에 따른 리프레시 동작이 이루어지도록 하였다.
상기 온도조건 판단은 지연부(40)의 지연시간이 온도에 영향을 받는 것을 이 용한다. 즉, 고온조건에서는 지연시간이 증가하고, 저온조건에서는 지연시간이 감소하는 것을 이용하여 온도조건을 판단하고 상술한 바와 같이, 온도조건에 맞도록 리프레시 신호(PSRF)의 출력 타이밍을 조절하는 것이며, 이를 도 3을 참조하여 설명하면 다음과 같다.
먼저, 반도체 메모리가 적용된 시스템 특히 모바일 시스템을 사용하는 온도조건은 수시로 변할 수 있다.
따라서 주기적으로 온도조건을 판단해야 하므로 시스템의 특성에 맞도록 온도조건 판단을 위한 시간간격을 상기 타이머(20)를 이용하여 설정한다. 즉, 타이머(20)가 상기 설정된 시간간격마다 클럭(CLK)을 출력한다.
상기 제 1 인버터(IV1) 및 지연부(40)를 통해 도 3과 같이, 반전된 클럭(CLKB)과 지연된 클럭(CLK_D)이 출력된다.
상기 낸드 게이트(ND1)가 상기 반전된 클럭(CLKB)과 상기 지연된 클럭(CLK_D)을 논리 연산하여 TEMPB를 출력한다.
한편, 상기 제 1 펄스 발생부(50)는 상기 클럭(CLK)을 입력받아 펄스를 출력하고 상기 펄스가 하이인 구간동안 상기 TEMPB가 제 1 패스 게이트(PG1) 및 래치(30)를 거쳐 TEMP가 출력된다.
상기 TEMP가 로우일 경우 제 2 패스 게이트(PG2)를 통해 저온조건에 맞는 리프레시 신호(PSRF)를 생성하기 위한 제 1 분주신호(X16)가 출력되고, 상기 TEMP가 하이일 경우 제 3 패스 게이트(PG3)를 통해 고온조건에 맞는 리프레시 신호(PSRF)를 생성하기 위한 제 2 분주신호(X4)가 출력된다.
상기 제 2 펄스 발생부(60)가 상기 제 1 분주신호(X16) 또는 제 2 분주신호(X4)를 입력받아 펄스를 발생시킴으로써 리프레시 신호(PSRF)를 출력한다.
이때 반도체 메모리가 고온조건(HOT)에서 동작한다고 가정하면, 도 3에 도시된 바와 같이, CLK_D가 점선으로 표시된 파형이 되어야 하고, 그에 따라 TEMPB도 점선으로 표시된 파형이 되어야 하며, 그에 따라 TEMP가 하이로 되어 고온조건에 맞는 상기 제 2 분주신호(X4) 타이밍에 따른 리프레시 신호(PSRF) 발생이 이루어져야 한다.
그러나 제조공정, 스큐(Skew), 소자의 특성차이 등으로 인하여 상기 지연소자의 지연시간 변동폭이 일정하지 않고 이를 일정하게 조정하는 것이 불가능하다.
따라서 실제로는 도 3과 같이, PULSE가 하이인 구간동안 TEMPB가 하이로 되어 고온조건 임에도 불구하고 저온조건에 맞는 상기 제 1 분주신호(X16) 타이밍에 따른 리프레시 신호(PSRF) 발생이 이루어지게 된다.
한편, 반도체 메모리가 저온조건(COLD)에서 동작한다고 가정하면, 도 4에 도시된 바와 같이, CLK_D가 점선으로 표시된 파형이 되어야 하고, 그에 따라 TEMPB도 점선으로 표시된 파형이 되어야 하며, 그에 따라 TEMP가 로우로 되어 저온조건에 맞는 상기 제 1 분주신호(X16) 타이밍에 따른 리프레시 신호(PSRF) 발생이 이루어져야 한다.
그러나 실제로는 도 4와 같이, PULSE가 하이인 구간동안 TEMPB가 로우로 되어 저온조건 임에도 불구하고 고온조건에 맞는 상기 제 2 분주신호(X4) 타이밍에 따른 리프레시 신호(PSRF) 발생이 이루어지게 된다.
종래의 기술에 따른 반도체 메모리의 지연장치는 다음과 같은 문제점이 있다.
첫째, 지연시간의 가변이 불가능하므로 이를 사용하는 시스템의 동작환경 변화에 대응하지 못한다.
둘째, 온도조건에 따라 지연장치의 지연시간 변동이 발생하는데 그 변동량이 균일하지 않고 가변시키는 것도 불가능하므로 이를 사용하는 시스템의 오동작을 초래할 수 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 지연시간을 가변 시킬 수 있도록 한 반도체 메모리의 가변 지연장치 및 그 제어방법을 제공함에 그 목적이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 가변 지연장치가 적용되는 시스템의 동작 테스트를 거쳐 최적의 조건으로 지연시간을 가변시킬 수 있도록 한 반도체 메모리의 가변 지연장치 및 그 제어방법을 제공함에 또 다른 목적이 있다.
본 발명에 따른 반도체 메모리의 가변 지연장치는 지연소자 어레이에 의해 서로 다른 지연시간이 결정되는 복수개의 지연패스; 입력신호를 상기 복수개의 지연패스 중 하나에 따른 지연시간만큼 지연시켜 출력하는 지연수단; 스위칭 신호에 따라 상기 복수개의 지연패스를 연결시키기 위한 스위칭수단; 및 상기 복수개의 지 연패스 중에서 하나를 연결시킬 수 있도록 상기 스위칭 신호 레벨을 제어하는 스위칭 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 가변 지연장치는 테스트 모드에 따라 서로 다른 지연시간을 갖는 복수개의 지연패스 중에서 하나가 선택적으로 연결되거나 디폴트 지연패스가 연결되는 지연시간 가변수단, 입력신호를 상기 지연시간 가변수단에서 연결된 지연 패스에 따른 지연시간만큼 지연시켜 출력하는 지연수단, 및 상기 테스트 모드 판단에 따라 상기 지연시간 가변수단의 디폴트 지연패스를 차단하는 모드 판단수단을 포함함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리의 가변 지연장치 제어방법은 디폴트 지연패스를 포함하여 서로 다른 지연시간을 갖는 복수개의 지연패스, 상기 복수개의 지연패스의 연결 여부를 결정하는 복수개의 스위칭수단을 갖는 반도체 메모리의 가변 지연장치 제어방법에 있어서, 상기 디폴트 지연패스에 따른 신호 지연시간이 설정된 지연시간을 만족하는지 판단하는 단계; 상기 판단결과 설정된 지연시간을 만족하지 못하면, 상기 복수개의 스위칭수단을 제어하여 상기 디폴트 지연패스 이외의 지연패스를 선택적으로 연결시키는 단계; 및 상기 선택적으로 연결된 지연패스 중에서 설정된 지연시간을 만족하는 지연패스를 연결상태로 고정시키는 단계를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 가변 지연장치 제어방법은 디폴트 지연패스를 포함하여 서로 다른 지연시간을 갖는 복수개의 지연패스, 상기 복수개의 지연패스의 연결 여부를 결정하는 복수개의 스위칭수단을 갖는 반도체 메모리의 가변 지 연장치 제어방법에 있어서, 상기 디폴트 지연패스에 따른 신호 지연시간이 설정된 지연시간을 만족하는지 판단하는 단계; 상기 판단결과 설정된 지연시간을 만족하지 못하면, 테스트 모드 신호 입력을 통해 상기 복수개의 스위칭수단을 제어하여 상기 디폴트 지연패스 이외의 지연패스를 선택적으로 연결시키는 단계; 및
상기 선택적으로 연결된 지연패스 중에서 설정된 지연시간을 만족하는 지연패스가 결정되면 상기 테스트 모드 신호 입력을 차단하고, 상기 결정된 지연패스의 연결상태를 고정하고 상기 디폴트 지연패스를 차단하는 단계를 포함함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 가변 지연장치가 적용된 반도체 메모리의 리프레시 신호 발생장치의 바람직한 실시예를 설명하면 다음과 같다.
도 5는 본 발명에 따른 가변 지연장치가 적용된 반도체 메모리의 리프레시 신호 발생장치의 구성을 나타낸 블록도, 도 6은 본 발명에 따른 가변 지연장치의 내부 구성을 나타낸 회로도, 도 7은 고온조건에 따른 본 발명의 각부 출력 타이밍도, 도 8은 저온조건에 따른 본 발명의 각부 출력 타이밍도이다.
본 발명에 따른 가변 지연장치가 적용된 반도체 메모리의 리프레시 신호 발생장치는 도 5에 도시된 바와 같이, 인에이블 신호(Enable)에 따라 적어도 둘 이상의 분주신호 즉, 제 1 분주신호(X16) 및 제 2 분주신호(X4)를 출력하는 분주부(100), 상기 인에이블 신호(Enable)에 따라 소정간격으로 클럭(CLK)을 출력하는 타이머(200), 상기 타이머(200)의 출력을 입력받는 제 1 인버터(IV11), 상기 타이머(200)의 출력을 입력받는 가변 지연부(400), 상기 제 1 인버터(IV11)의 출력과 상 기 가변 지연부(400)의 출력을 입력받는 낸드 게이트(ND11), 상기 타이머(200)의 출력을 입력받는 제 1 펄스 발생부(500), 상기 제 1 펄스 발생부(500)의 출력을 입력받는 제 2 인버터(IV12), 입력단에 상기 낸드 게이트(ND11)의 출력을 입력받고, 제 1 제어단자와 제 2 제어단자에 각각 상기 제 2 인버터(IV12)의 출력과 상기 제 1 펄스 발생부(500)의 출력을 입력받는 제 1 패스 게이트(PG11), 제 3 인버터(IV13) 및 제 4 인버터(IV14)로 구성되어 상기 제 1 패스 게이트(PG11)의 출력을 입력받는 래치(300), 상기 래치(300)의 출력을 입력받는 제 5 인버터(IV15), 입력단에 상기 제 1 분주신호(X16)를 입력받고 제 1 제어단자와 제 2 제어단자에 각각 상기 래치(300)의 출력과 상기 제 5 인버터(IV15)의 출력을 입력받는 제 2 패스 게이트(PG12), 입력단에 상기 제 2 분주신호(X4)를 입력받고 제 1 제어단자와 제 2 제어단자에 각각 상기 제 5 인버터(IV15)의 출력과 상기 래치(300)의 출력을 입력받는 제 3 패스 게이트(PG13), 상기 제 2 패스 게이트(PG12) 또는 제 3 패스 게이트(PG13)의 출력을 입력받아 리프레시 신호(PSRF)를 출력하는 제 2 펄스 발생부(600)를 포함한다.
상기 본 발명에 따른 가변 지연부(400)는 도 6에 도시된 바와 같이, 테스트 모드에 따라 서로 다른 지연시간을 갖는 복수개의 지연패스 중에서 하나가 선택적으로 연결되거나 디폴트(Default) 지연패스가 연결되는 지연시간 가변부(420), 상기 타이머(200)에서 출력된 클럭(CLK)을 상기 지연시간 가변부(420)에서 연결된 지연 패스에 따른 지연시간만큼 지연시켜 출력하는 지연부(440), 상기 테스트 모드 판단에 따라 상기 지연시간 가변부(420)의 디폴트 지연패스를 차단하는 모드 판단 부(460)를 포함한다.
상기 지연시간 가변부(420)는 상기 복수개의 지연패스의 서로 다른 지연시간을 결정하는 지연소자 어레이(421), 노멀 동작상태에서 상기 복수개의 지연패스 중 하나를 연결시키기 위한 지연시간 설정부(422), 테스트 모드에서 상기 복수개의 지연패스 중 하나를 연결시키기 위한 스위칭부(423), 및 스위칭 제어신호에 따라 노멀 동작상태에서 상기 지연패스 중 하나의 연결상태가 유지되도록 상기 스위칭부를 제어하는 스위칭 제어부(424)를 포함한다.
상기 지연소자 어레이(421)는 상기 지연부(440)와 접지단 사이에 직렬 연결된 제 1 내지 제 9 저항(R20 ~ R28), 상기 제 1 내지 제 9 저항(R20 ~ R28)의 각 연결노드와 접지단 사이에 연결된 제 1 내지 제 9 커패시터(C20 ~ C28)를 포함한다.
상기 지연시간 설정부(422)는 일단이 접지된 제 1 내지 제 8 퓨즈(FUSE<0> ~ FUSE<7>)를 포함한다.
상기 스위칭부(423)는 제 1 내지 제 8 노아 게이트(NR20 ~ NR27), 상기 제 1 내지 제 8 노아 게이트(NR20 ~ NR27)의 출력을 입력받는 제 6 내지 제 13 인버터(IV20 ~ IV27), 게이트에 상기 제 6 내지 제 13 인버터(IV20 ~ IV27)의 출력을 입력받는 제 1 내지 제 8 트랜지스터(M20 ~ M27)를 포함한다.
상기 제 1 내지 제 8 노아 게이트(NR20 ~ NR27)는 제 1 입력단이 상기 제 1 내지 제 8 퓨즈(FUSE<0> ~ FUSE<7>)를 통해 접지단과 연결되고 제 2 입력단에 테스트 모드 신호(TRIM<0> ~ TRIM<7>)가 입력된다. 그리고 상기 제 1 내지 제 8 트랜지 스터(M20 ~ M27)의 드레인이 상기 지연소자 어레이(421)의 연결노드에 연결되고, 소오스가 상기 지연부(440)에 연결된다.
이때 지연소자 어레이(421)의 연결노드와 상기 제 1 내지 제 8 트랜지스터(M20 ~ M27)를 통해 상기 복수개의 지연패스가 형성된다. 그리고 각 지연패스는 상기 제 1 내지 제 8 트랜지스터(M20 ~ M27)의 게이트 레벨에 따라 연결 또는 차단된다.
즉, 제 1 트랜지스터(M20)를 통해 저항(R20)과 커패시터(C20)의 RC 딜레이 만큼의 지연시간을 갖는 지연패스가 형성되고, 제 2 트랜지스터(M21)를 통해 제 1 및 제 2 저항(R20, R21)과 제 1 및 제 2 커패시터(C20, C21)의 RC 딜레이 만큼의 지연시간을 갖는 지연패스가 형성되며, 최종적으로 제 8 트랜지스터(M27)를 통해 제 1 내지 제 8 저항(R20 ~ R27)과 제 1 내지 제 8 커패시터(C20 ~ C27)의 RC 딜레이 만큼의 지연시간을 갖는 지연패스가 형성된다. 상기 복수개의 지연패스 중에서 제 1 트랜지스터(M20)를 통해 형성된 지연패스의 지연시간이 가장 작고, 제 2 내지 제 8 트랜지스터(M21 ~ M27) 순으로 증가하며, 제 8 트랜지스터(M27)를 통해 형성된 지연패스의 지연시간이 가장 크다. 또한 초기 동작상태를 판단하기 위해 상기 제 4 및 제 5 저항(R23, R24)의 연결노드에서 트랜지스터를 거치지 않고 퓨즈(FUSEen)를 통해 지연부(440)에 연결되는 디폴트 지연패스가 형성된다.
상기 스위칭 제어부(424)는 파워 업 신호(pwrup)를 입력받는 제 14 인버터(IV28), 게이트에 상기 제 14 인버터(IV28)의 출력을 공통 입력받고 드레인이 접지된 제 9 내지 제 16 트랜지스터(M28 ~ M35), 상기 제 9 내지 제 16 트랜지스터(M28 ~ M35)의 소오스에 연결된 제 1 내지 제 8 래치(L0 ~ L7)를 포함한다.
상기 제 1 내지 제 8 래치(L0 ~ L7)의 출력은 상기 제 1 내지 제 8 퓨즈(FUSE<0> ~ FUSE<7>))와 상기 제 1 내지 제 8 노아 게이트(NR20 ~ NR27)의 연결노드에 연결된다.
상기 지연부(440)는 상기 타이머(200)에서 출력된 클럭(CLK)을 입력받는 제 15 인버터(IV29), 상기 지연시간 가변부(420)에서 선택된 지연패스를 통해 지연된 상기 제 15 인버터(IV29)의 출력을 입력받는 제 16 인버터(IV30), 상기 제 16 인버터(IV30)의 출력을 입력받는 제 17 인버터(IV31), 상기 제 15 인버터(IV29)의 출력과 상기 제 17 인버터(IV31)의 출력을 입력받아 지연된 클럭(CLK)을 출력하는 제 2 낸드 게이트(ND20)를 포함한다.
상기 모드 판단부(460)는 테스트 모드 신호(TRIM<0> ~ TRIM<7>)를 두개씩 입력받는 제 9 내지 제 12 노아 게이트(NR28 ~ NR31), 상기 제 9 내지 제 12 노아 게이트(NR28 ~ NR31)의 출력을 두개씩 입력받는 제 3 및 제 4 낸드 게이트(ND21, ND22), 상기 제 3 및 제 4 낸드 게이트(ND21, ND22)의 출력을 입력받는 제 13 노아 게이트(NR32), 상기 제 13 노아 게이트(NR32)의 출력을 입력받는 제 18 인버터(IV32), 제 1 제어단자에 상기 제 18 인버터(IV32)의 출력을 입력받고 제 2 제어단자에 상기 제 13 노아 게이트(NR32)의 출력을 입력받으며 입력단이 상기 퓨즈(FUSEen)와 연결되고 출력단이 상기 제 16 인버터(IV30)의 입력단과 연결되는 제 4 패스 게이트(PG20)를 포함한다.
상술한 본 발명의 실시예는 서로 다른 지연시간을 갖는 지연패스를 8개로 하 고, 테스트 모드 진행에 앞서 현재 동작상태를 판단하기 위한 별도의 디폴트 지연패스를 추가한 것으로, 실제 회로 설계시는 본 발명 실시예의 구성원리에 따른 간단한 설계변경으로 지연패스의 증가 또는 감소가 가능하다. 이때 디폴트 지연패스는 상기 지연패스 들 중에서 중간정도의 지연시간을 갖는 지연소자 어레이(421)의 연결노드와 연결하여 형성하는 것이 바람직하다.
이와 같이 구성된 본 발명에 따른 실시예의 동작을 설명하면 다음과 같다.
먼저, 본 발명은 리프레시 신호가 실제 사용환경에 따른 온도조건에서 정상적으로 발생되도록 하기 위해 테스트 모드를 통해 고온 및 저온조건에서 상기 가변 지연부(400)의 지연시간을 최적화 해야 한다.
이를 위해 테스트 모드에 진입하지 않은 상태에서 테스트 장소의 온도조건을 고온 또는 저온으로 만든 후 도 5의 장치를 통해 디폴트 지연패스에 따른 리프레시 신호 출력이 정상적으로 이루어지는지 판단한다.
이때 테스트 모드에 진입하지 않으면 테스트 모드 신호(TRIM<0> ~ TRIM<7>)가 모두 로우 이므로 모드 판단부(460)의 제 4 패스 게이트(PG20)가 온 상태이고, 그에 따라 제 1 내지 제 4 저항(R20 ~ R23) 및 제 1 내지 제 4 커패시터(C20 ~ C23)에 따른 지연시간을 갖는 디폴트 지연패스가 연결된다.
그리고 상기 테스트 모드 신호(TRIM<0> ~ TRIM<7>)가 모두 로우이고, 제 1 내지 제 8 노아 게이트(NR20 ~ NR27)의 제 1 입력단은 제 1 내지 제 8 퓨즈(FUSE<0> ~ FUSE<7>)를 통해 접지되어 있으므로 하이를 출력하고, 그에 따라 제 1 내지 제 8 트랜지스터(M20 ~ M27)가 모두 오프되어 상기 디폴트 지연패스 이외의 모든 지연패스는 차단상태를 유지한다.
상기 디폴트 지연패스를 통한 리프레시 신호(PSRF) 출력 판단결과, 고온조건일 경우 리프레시 신호(PSRF)가 도 5의 분주부(100)에서 출력된 제 2 분주신호(X4)에 따라 발생되어야 한다.
그러나 상기 도 3과 같이, 실제 요구되는 지연시간에 비해 실제 지연시간이 짧아 제 1 분주신호(X16)에 따라 리프레시 신호(PSRF)가 발생되면, 가변 지연부(400)의 지연시간을 증가시켜야 한다. 단, 최적 지연시간은 바로 알 수 없으므로 테스트 모드로 진입하여 테스트를 수행하고 최적의 지연패스가 연결되도록 한다.
따라서 디폴트 지연패스에 따른 지연시간보다 큰 지연시간을 갖는 지연패스들에 해당하는 테스트 모드 신호(TRIM<4> ~ TRIM<7>)를 순차적으로 하이로 만들어가며 리프레시 신호(PSRF) 출력을 판단하고, 정상적인 리프레시 신호(PSRF) 출력이 이루어지는 지연패스에 해당하는 퓨즈를 컷팅하여 그 지연패스가 연결되도록 한다.
이때 테스트 모드에 진입하면, 예를 들어, 테스트 모드 신호(TRIM<4>)를 하이로 만들면, 모드 판단부(460)의 제 4 패스 게이트(PG20)가 오프되어 디폴트 지연패스가 차단된다.
상기 하이 레벨의 테스트 모드 신호(TRIM<4>)를 입력받는 제 5 노아 게이트(NR24)는 로우를 출력하고 그에 따라 제 5 트랜지스터(M24)가 온 되어 해당 지연패스가 연결된다. 이와 같이 테스트 모드 진행에 따른 최적의 지연패스가 선택되면 상기 제 5 노아 게이트(NR24)의 제 1 입력단에 연결된 제 5 퓨즈(FUSE<4>)를 컷팅한다. 따라서 상기 제 5 노아 게이트(NR24)의 제 1 입력단에 하이가 입력되고, 노 멀(Normal) 동작시 상기 테스트 모드 신호(TRIM<4>)가 로우이므로 제 5 트랜지스터(M24)의 온 상태가 유지되어 지연패스가 계속 연결상태를 유지한다. 또한 디폴트 지연패스 상의 퓨즈(FUSEen)를 컷팅하여 디폴트 지연패스가 차단되도록 한다.
이때 상기 제 5 노아 게이트(NR24)의 제 1 입력단 레벨은 스위칭 제어부(424)에 의해 하이로 유지된다. 즉, 파워 업 신호(pwrup)는 초기 로우에서 전원레벨이 기설정된 레벨이상이 됨에 따라 하이로 변하는 신호로서, 상기 파워 업 신호(pwrup)의 초기 로우 레벨이 제 14 인버터(IV29)에 의해 하이가 되고 그에 따라 제 9 내지 제 16 트랜지스터(M28 ~ M35)가 온 되고 상기 제 1 내지 제 8 래치(L0 ~ L7)의 출력이 하이로 된다. 이어서 파워 업 신호(pwrup)가 하이로 되어 상기 제 9 내지 제 16 트랜지스터(M28 ~ M35)가 오프되어도 제 1 내지 제 8 래치(L0 ~ L7)의 출력은 하이로 유지된다.
한편, 상기 디폴트 지연패스를 통한 리프레시 신호(PSRF) 출력 판단결과, 저온조건일 경우 리프레시 신호(PSRF)가 도 5의 분주부(100)에서 출력된 제 1 분주신호(X16)에 따라 발생되어야 한다.
그러나 상기 도 4와 같이, 실제 요구되는 지연시간에 비해 실제 지연시간이 길어 제 2 분주신호(X4)에 따라 리프레시 신호(PSRF)가 발생되면, 가변 지연부(400)의 지연시간을 감소시켜야 한다. 단, 최적 지연시간은 바로 알 수 없으므로 테스트 모드로 진입하여 테스트를 수행하고 최적의 지연패스가 연결되도록 한다.
따라서 디폴트 지연패스에 따른 지연시간보다 작은 지연시간을 갖는 지연패스들에 해당하는 테스트 모드 신호(TRIM<2> ~ TRIM<0>)를 순차적으로 하이로 만들 어가며 리프레시 신호(PSRF) 출력을 판단하고, 정상적인 리프레시 신호(PSRF) 출력이 이루어지는 지연패스에 해당하는 퓨즈를 컷팅하여 그 지연패스가 연결되도록 한다.
이때 테스트 모드에 진입하면, 예를 들어, 테스트 모드 신호(TRIM<2>)를 하이로 만들면, 모드 판단부(460)의 제 4 패스 게이트(PG20)가 오프되어 디폴트 지연패스가 차단된다.
상기 하이 레벨의 테스트 모드 신호(TRIM<2>)를 입력받는 제 3 노아 게이트(NR22)는 로우를 출력하고 그에 따라 제 3 트랜지스터(M22)가 온 되어 해당 지연패스가 연결된다. 이와 같이 테스트 모드 진행에 따른 최적의 지연패스가 선택되면 상기 제 3 노아 게이트(NR22)의 제 1 입력단과 연결된 제 3 퓨즈(FUSE<2>)를 컷팅한다. 따라서 상기 제 3 노아 게이트(NR22)의 제 1 입력단에 하이가 입력되고, 노멀 동작시 상기 테스트 모드 신호(TRIM<2>)가 로우이므로 제 3 트랜지스터(M22)의 온 상태가 유지되어 지연패스가 계속 연결상태를 유지한다. 또한 디폴트 지연패스 상의 퓨즈(FUSEen)를 컷팅하여 디폴트 지연패스가 차단되도록 한다.
이와 같이 가변 지연부(400)의 지연패스 설정이 완료되고 노멀 동작상태에서 인에이블신호가 입력되면, 타이머(200)가 클럭(CLK)을 출력한다.
그리고 상기 제 1 인버터(IV11) 및 가변 지연부(400)를 통해 반전된 클럭(CLKB)과 지연된 클럭(CLK_D)이 출력된다.
상기 낸드 게이트(ND11)가 상기 반전된 클럭(CLKB)과 상기 지연된 클럭(CLK_D)을 논리연산하여 TEMPB를 출력한다.
한편, 상기 제 1 펄스 발생부(500)는 상기 클럭(CLK)을 입력받아 펄스를 출력하고 상기 펄스가 하이인 구간동안 상기 TEMPB가 제 1 패스 게이트(PG11) 및 래치(300)를 거쳐 TEMP가 출력된다.
상기 TEMP가 로우일 경우 제 2 패스 게이트(PG12)를 통해 저온조건에 맞는 리프레시 신호(PSRF)를 생성하기 위한 제 1 분주신호(X16)가 출력되고, 상기 TEMP가 하이일 경우 제 3 패스 게이트(PG13)를 통해 고온조건에 맞는 리프레시 신호(PSRF)를 생성하기 위한 제 2 분주신호(X4)가 출력된다.
상기 제 2 펄스 발생부(600)가 상기 제 1 분주신호(X16) 또는 제 2 분주신호(X4)를 입력받아 펄스를 발생시킴으로써 리프레시 신호(PSRF)를 출력한다.
이때 반도체 메모리가 고온조건(HOT)에서 동작한다고 가정하면, CLK_D와 TEMPB가 도 7과 같이 출력되고 그에 따라 TEMP가 하이로 되어 고온조건에 맞는 상기 제 2 분주신호(X4) 타이밍에 따른 리프레시 신호(PSRF)가 정상적으로 발생된다.
한편, 반도체 메모리가 저온조건(COLD)에서 동작한다고 가정하면, CLK_D와 TEMPB가 도 8과 같이 출력되고 그에 따라 TEMP가 로우로 되어 저온조건에 맞는 상기 제 1 분주신호(X16) 타이밍에 따른 리프레시 신호(PSRF)가 정상적으로 발생된다.
상술한 본 발명은 가변 지연장치를 리프레시 신호 발생장치에 적용한 실시예를 설명한 것일 뿐, 실제 지연시간 가변이 요구되는 어떠한 시스템에도 적용이 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 가변 지연장치 및 그 제어방법은 다음과 같은 효과가 있다.
첫째, 지연장치의 지연시간을 원하는 수준으로 가변 시킬 수 있다.
둘째, 지연장치가 적용되는 시스템의 동작 테스트를 거쳐 최적의 지연시간 설정이 가능하므로 지연시간 오류로 인한 시스템 오동작을 방지하여 시스템의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (29)

  1. 지연소자 어레이에 의해 서로 다른 지연시간이 결정되는 복수개의 지연패스;
    입력신호를 상기 복수개의 지연패스 중 하나에 따른 지연시간만큼 지연시켜 출력하는 지연수단;
    스위칭 신호에 따라 상기 복수개의 지연패스를 연결 또는 차단시키기 위한 스위칭수단; 및
    상기 복수개의 지연패스 중에서 하나를 연결시킬 수 있도록 상기 스위칭 신호 레벨을 제어하는 스위칭 제어수단을 포함하는 반도체 메모리의 가변 지연장치.
  2. 제 1 항에 있어서,
    상기 복수개의 지연패스 중에서 하나는 상기 스위칭수단을 경유하지 않고 지연소자 어레이의 연결노드 중 하나와 상기 지연수단에 직접 연결된 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  3. 제 1 항에 있어서,
    상기 지연소자 어레이는
    상기 지연수단과 접지단 사이에 직렬 연결된 복수개의 저항, 및
    상기 복수개의 저항의 각 연결노드와 접지단 사이에 연결된 복수개의 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  4. 제 1 항에 있어서,
    상기 지연수단은
    소정 신호를 입력받는 인버터,
    상기 인버터의 출력과 상기 복수개의 지연패스 중에서 연결된 지연패스를 통해 지연된 상기 인버터의 출력을 입력받는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  5. 제 1 항에 있어서,
    상기 스위칭수단은
    게이트에 상기 스위칭신호가 입력되고 드레인이 상기 지연소자 어레이의 연결노드에 연결되고, 소오스가 상기 지연수단에 연결된 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  6. 제 1 항에 있어서,
    상기 스위칭 제어수단은
    파워 업(Power up) 신호를 입력받는 인버터,
    게이트에 상기 인버터의 출력을 공통 입력받고 드레인이 접지된 복수개의 트랜지스터,
    상기 복수개의 트랜지스터의 소오스에 연결되어 상기 스위칭 신호를 출력하 는 복수개의 래치, 및
    일단이 접지되고 타단이 상기 스위칭수단에 연결된 복수개의 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  7. 테스트 모드에 따라 서로 다른 지연시간을 갖는 복수개의 지연패스 중에서 하나가 선택적으로 연결되거나 디폴트 지연패스가 연결되는 지연시간 가변수단;
    입력신호를 상기 지연시간 가변수단에서 연결된 지연 패스에 따른 지연시간만큼 지연시켜 출력하는 지연수단; 및
    상기 테스트 모드 판단에 따라 상기 지연시간 가변수단의 디폴트 지연패스를 차단하는 모드 판단수단을 포함하는 반도체 메모리의 가변 지연장치.
  8. 제 7 항에 있어서,
    상기 지연시간 가변수단은
    상기 복수개의 지연패스의 서로 다른 지연시간을 결정하는 지연소자 어레이,
    상기 지연소자 어레이의 연결노드 중 하나와 상기 지연수단에 직접 연결된 디폴트 지연패스,
    노멀 동작상태에서 상기 복수개의 지연패스 중 하나를 연결시키기 위한 지연시간 설정부,
    테스트 모드에서 상기 복수개의 지연패스 중 하나를 연결시키기 위한 스위칭부, 및
    스위칭 제어신호에 따라 노멀 동작상태에서 상기 지연패스 중 하나가 연결상태를 유지하도록 상기 스위칭부를 제어하는 스위칭 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  9. 제 8 항에 있어서,
    상기 지연소자 어레이는
    상기 지연부와 접지단 사이에 직렬 연결된 복수개의 저항, 및
    상기 복수개의 저항의 각 연결노드와 접지단 사이에 연결된 복수개의 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  10. 제 8 항에 있어서,
    상기 지연시간 설정부는 일단이 접지된 복수개의 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  11. 제 8 항에 있어서,
    상기 스위칭부는
    제 1 입력이 상기 복수개의 퓨즈의 타단과 연결되고 제 2 입력에 테스트 모드 신호가 입력되는 복수개의 노아 게이트,
    상기 복수개의 노아 게이트의 출력을 입력받는 복수개의 인버터, 및
    게이트에 상기 복수개의 인버터의 출력이 입력되고 드레인이 상기 지연소자 어레이의 연결노드에 연결되고, 소오스가 상기 지연부에 연결된 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  12. 제 11 항에 있어서,
    상기 복수개의 트랜지스터와 상기 지연소자 어레이의 연결노드를 통해 상기 복수개의 지연패스가 구성되는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  13. 제 8 항에 있어서,
    상기 스위칭 제어부는
    파워 업 신호에 따라 상기 스위칭 제어신호를 소정 레벨로 유지시키도록 구성됨을 특징으로 하는 반도체 메모리의 가변 지연장치.
  14. 제 8 항에 있어서,
    상기 스위칭 제어부는
    상기 파워 업 신호를 입력받는 인버터,
    게이트에 상기 인버터의 출력을 공통 입력받고 드레인이 접지된 복수개의 트랜지스터, 및
    상기 복수개의 트랜지스터의 소오스에 연결되어 상기 스위칭 제어신호를 출력하는 복수개의 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연 장치.
  15. 제 7 항에 있어서,
    상기 지연수단은
    소정 신호를 입력받는 인버터,
    상기 인버터의 출력과 상기 지연시간 가변부에서 연결된 지연패스를 통해 지연된 상기 인버터의 출력을 입력받는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  16. 제 7 항에 있어서,
    상기 모드 판단수단은 복수개의 테스트 모드 신호 중에서 하나가 인에이블되면 상기 디폴트 지연패스를 차단하도록 구성됨을 특징으로 하는 반도체 메모리의 가변 지연장치.
  17. 제 7 항에 있어서,
    상기 모드 판단수단은
    복수개의 테스트 모드 신호를 두개씩 입력 받는 복수개의 제 1 노아 게이트,
    상기 복수개의 제 1 노아 게이트의 출력을 두개씩 입력받는 복수개의 낸드 게이트,
    상기 복수개의 낸드 게이트의 출력을 입력받는 제 2 노아 게이트,
    상기 제 2 노아 게이트의 출력을 입력받는 인버터, 및
    상기 디폴트 지연패스의 경로상에 연결되고 상기 인버터의 출력과 상기 제 2 노아 게이트의 출력에 따라 온/오프 되는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  18. 제 17 항에 있어서,
    상기 스위칭 소자는 제 1 제어단자에 상기 인버터의 출력을 입력받고 제 2 제어단자에 상기 제 2 노아 게이트의 출력을 입력받는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 가변 지연장치.
  19. 디폴트 지연패스를 포함하여 서로 다른 지연시간을 갖는 복수개의 지연패스, 상기 복수개의 지연패스의 연결 여부를 결정하는 복수개의 스위칭수단을 갖는 반도체 메모리의 가변 지연장치 제어방법에 있어서,
    상기 디폴트 지연패스에 따른 신호 지연시간이 설정된 지연시간을 만족하는지 판단하는 단계;
    상기 판단결과 설정된 지연시간을 만족하지 못하면, 상기 복수개의 스위칭수단을 제어하여 상기 디폴트 지연패스 이외의 지연패스를 선택적으로 연결시키는 단계; 및
    상기 선택적으로 연결된 지연패스 중에서 설정된 지연시간을 만족하는 지연패스를 연결상태로 고정시키는 단계를 포함하는 반도체 메모리의 가변 지연장치 제 어방법.
  20. 제 19 항에 있어서,
    상기 디폴트 지연패스 이외의 지연패스를 선택적으로 연결시키는 단계는 테스트 모드에서 이루어짐을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
  21. 제 19 항에 있어서,
    상기 디폴트 지연패스 이외의 지연패스를 선택적으로 연결시키는 단계는
    상기 복수개의 지연패스에 일대일 대응되고 적어도 둘 이상의 비트(bit)로 이루어지며 상기 연결 시켜야 할 지연패스에 해당하는 비트가 인에이블된 테스트 모드 신호를 상기 복수개의 스위칭수단의 제어단에 입력시키는 단계인 것을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
  22. 제 19 항에 있어서,
    상기 설정된 지연시간을 만족하는 지연패스를 연결상태로 고정시키는 단계는
    상기 설정된 지연시간을 만족하는 지연패스에 대응되는 스위칭수단이 노멀 동작상태에서 온 상태를 유지하도록 상기 스위칭수단의 제어단 레벨을 고정시키는 단계임을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
  23. 제 22 항에 있어서,
    상기 제어단 레벨은 소정 신호를 래치시켜 생성하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
  24. 제 23 항에 있어서,
    상기 소정 신호는 파워 업(power up) 신호인 것을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
  25. 제 19 항에 있어서,
    상기 설정된 지연시간을 만족하는 지연패스를 연결상태로 고정시키는 단계는 상기 디폴트 지연패스를 차단시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
  26. 디폴트 지연패스를 포함하여 서로 다른 지연시간을 갖는 복수개의 지연패스, 상기 복수개의 지연패스의 연결 여부를 결정하는 복수개의 스위칭수단을 갖는 반도체 메모리의 가변 지연장치 제어방법에 있어서,
    상기 디폴트 지연패스에 따른 신호 지연시간이 설정된 지연시간을 만족하는지 판단하는 단계;
    상기 판단결과 설정된 지연시간을 만족하지 못하면, 테스트 모드 신호 입력을 통해 상기 복수개의 스위칭수단을 제어하여 상기 디폴트 지연패스 이외의 지연 패스를 선택적으로 연결시키는 단계; 및
    상기 선택적으로 연결된 지연패스 중에서 설정된 지연시간을 만족하는 지연패스가 결정되면 상기 테스트 모드 신호 입력을 차단하고, 상기 결정된 지연패스의 연결상태를 고정하고 상기 디폴트 지연패스를 차단하는 단계를 포함하는 반도체 메모리의 가변 지연장치 제어방법.
  27. 제 26 항에 있어서,
    상기 테스트 모드 신호 입력을 통해 상기 복수개의 스위칭수단을 제어하는 단계는
    적어도 둘 이상의 비트(bit)로 이루어지며 상기 연결 시켜야 할 지연패스에 해당하는 비트가 인에이블된 테스트 모드 신호를 상기 복수개의 스위칭수단의 제어단에 입력시키는 단계인 것을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
  28. 제 26 항에 있어서,
    상기 결정된 지연패스의 연결상태를 고정하는 단계는
    상기 지연패스에 대응되는 스위칭수단의 제어단 레벨을 고정시키는 단계임을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
  29. 제 28 항에 있어서,
    상기 제어단 레벨은 파워 업(power up) 신호를 래치시켜 생성하는 것을 특징으로 하는 반도체 메모리의 가변 지연장치 제어방법.
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JPH1083677A (ja) 1996-09-09 1998-03-31 Hitachi Ltd 半導体記憶装置及び半導体集積回路
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