JP2001014896A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 テストコストが増大することなく、リフレッ
シュ時における消費電流を低減することができる半導体
記憶装置を提供する。 【解決手段】 リフレッシュ周期を決定するための基本
クロックを発生する基本周期発生回路８ａにおいて、テ
スト時には遅延バッファ２４の遅延時間を追加した周期
で発振させる。このようにすることによって、より厳し
い条件におけるセルフリフレッシュ動作のテストをする
ことが可能となる。たとえば、リングオシレータの特性
が低温において発振周期が長くなるような回路構成の場
合においても低温テストを実施することなく低温におけ
る動作を保証することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的にはリフレッシュ動作を必要とする
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関
する。

【０００２】

【従来の技術】大容量の半導体記憶装置として最も一般
的なダイナミックランダムアクセスメモリは、メモリセ
ルに貯えられた電荷をある周期でリフレッシュする動作
が必要である。

【０００３】ダイナミックランダムアクセスメモリ（以
下ＤＲＡＭと称する）は、このリフレッシュ動作の周期
を決定する基本クロックを発生する基本周期発生回路を
内蔵している。メモリセルに貯えられた電荷をリフレッ
シュする周期（以下リフレッシュ周期という）は、この
基本周期発生回路が発生する基本クロックを分周して決
定される。

【０００４】図７は、従来のＤＲＡＭが内蔵する基本周
期発生回路の構成を示す回路図である。

【０００５】図７を参照して、この基本周期発生回路は
制御信号ＯＮを一方の入力に受けるＮＡＮＤ回路２０２
と、ＮＡＮＤ回路２０２の出力を受ける直列に接続され
た６段のインバータ２０４〜２１４とを含む。インバー
タ２１４の出力はＮＡＮＤ回路２０２の他方の入力に与
えられる。また、インバータ２１４の出力は、この基本
周期発生回路の出力信号であるクロック信号ＵＣＬＫと
なる。

【０００６】図８は、図７に示した回路が出力するクロ
ックをもとに決定されるリフレッシュ周期の温度依存性
およびメモリセルリークに対するリフレッシュ周期の限
界実力値の温度依存性を説明するための図である。

【０００７】図８を参照して、曲線Ｌ１２は、図７に示
した基本周期発生回路が発生するクロック信号ＵＣＬＫ
によって決定されるリフレッシュ周期の温度による変化
を示す曲線である。一般的に、図７に示したような発振
回路は、温度が上昇すると各インバータの遅延が大きく
なる傾向があり、したがって、温度が高くなればリフレ
ッシュ回路の周期は長くなる傾向がある。

【０００８】一方、曲線Ｌ１１は、メモリセルリークに
対するリフレッシュ周期の実力値を示す図である。ＤＲ
ＡＭのメモリセルには微小なリーク電流が生じており、
したがって一定の周期よりも短い周期でリフレッシュ動
作を行なわなければメモリセルに貯えられた情報は失わ
れてしまう。リフレッシュ周期の実力値とはこのリフレ
ッシュ周期をどこまで長くしても誤動作が生じないかの
限界値を示すものである。

【０００９】通常は、リフレッシュ周期の実力値を決定
する主原因となるメモリセルのリークはジャンクション
リークである。温度が高くなるほどジャンクションリー
クによるリーク電流は大きくなる。したがって、温度が
高くなればなるほど短い周期でリフレッシュを行なう必
要がある。これを示したのが曲線Ｌ１１である。

【００１０】ここで、曲線Ｌ１１と曲線Ｌ１２とが交差
する点Ｐ１１の温度より高い温度範囲は、実際にリフレ
ッシュが行なわれる周期がリフレッシュ周期の実力値よ
りも長くなってしまうため、誤動作を起こす温度範囲で
ある。

【００１１】一方、点Ｐ１１における温度よりも低い温
度においては、リフレッシュ周期の実力値を示すＬ１１
は、リフレッシュ周期を示す曲線Ｌ１２よりも上に位置
しており、誤動作は生じない。

【００１２】一般的な用途に用いられるＤＲＡＭの動作
温度の保証範囲は、およそ０℃〜７０℃位の範囲であ
る。図８でわかるように、この温度保証範囲において
は、より高温の方がリフレッシュ周期の実力値がリフレ
ッシュが行なわれる周期に接近するため、より厳しい動
作条件であるといえる。したがって、一般的な特性を持
つＤＲＡＭの温度保証範囲における動作を保証するため
には出荷時には温度保証範囲の上限である７０℃よりも
やや高い温度で出荷テストを実施しておけば品質上の問
題は生じない。

【００１３】

【発明が解決しようとする課題】しかし、図８に示すよ
うなリフレッシュ周期の実力値と、実際のリフレッシュ
周期の変化の温度依存性があてはまらない場合がある。

【００１４】まず、このような温度特性の製品を考慮し
なければならない理由を述べる。リフレッシュ周期、す
なわち基本周期発生回路のクロックによって決定される
リフレッシュ動作の周期は、短くすればするほど動作可
能な温度領域は広くなる。しかし、一方リフレッシュ周
期を短くするとリフレッシュ動作を行なっている際の消
費電流は増えてしまう。特に、高温におけるセルフリフ
レッシュの動作を保証するために余裕を持ってセルフリ
フレッシュ周期を設定すれば、すなわち周期を短く設定
すれば、低温において周期が短くなりすぎてセルフリフ
レッシュ時の動作電流が大きくなってしまう。すなわ
ち、動作温度範囲を広くしつつ、かつセルフリフレッシ
ュ動作時の消費電流を抑えるのは非常に困難である。

【００１５】現実的な策として適当であると考えられる
のは、まず、セルフリフレッシュ周期を決定する基本周
期発生回路の温度依存性をなるべく小さくし、そして、
リフレッシュ周期の設定値をリフレッシュ周期の実力値
ぎりぎりに設定することであると思われる。しかし、セ
ルフリフレッシュ周期の温度依存性を小さくすることは
可能であっても、現実に全く変わらない基本周期発生回
路を作るのは不可能である。

【００１６】図９は、図８に対してリフレッシュ周期の
実力値とリフレッシュ回路の周期の変化の温度依存性が
それぞれ異なっている例を説明するための図である。

【００１７】図９を参照して、曲線Ｌ１４は、温度依存
性をなくす最大限の努力をした基本周期発生回路を内蔵
する製品のリフレッシュ周期の温度依存性を示す曲線で
ある。曲線Ｌ１４は、図８の曲線Ｌ１２に対して温度依
存性は小さくなっているが、低温においてややリフレッ
シュ周期が長くなる特性を示す。また、曲線Ｌ１３は、
メモリセルリークに対するリフレッシュ周期の実力値が
ほとんど温度に依存しない製品の例を示す曲線である。
このような製品は、ＤＲＡＭを量産した際に発生する場
合がある。先に説明したように、メモリセルのリークは
ジャンクションリークによるものが主な原因であるが、
大量に数を作った場合にはすべての製品がそうなるわけ
ではなく、全く異なる原因でリフレッシュ周期の実力値
が決定される場合がある。

【００１８】リフレッシュ周期の実力値に温度依存性が
ほとんどなく、かつ、実際にリフレッシュ動作が実施さ
れるリフレッシュ周期が低温で長くなると、曲線Ｌ１３
と曲線Ｌ１４とが交差する点Ｐ１２よりも低い温度範囲
においてセルフリフレッシュ動作が誤動作する可能性が
出てくる。すなわち、このような特性を持つ製品の場合
においては、温度保証範囲内での最低温度、たとえば０
℃において出荷テストを実施しないと品質を保証するこ
とができない。

【００１９】低温にて出荷テストを実施しなければ品質
が保証できないとなると、製品のテストコストが大きく
なってしまうという問題点がある。これは、低温テスト
を行なうための設備は高額でありコストがかさむので、
これが製品の単価に反映し製品の単価が高くなってしま
うためである。

【００２０】つまり、図８で説明した特性を持つ製品で
あれば、高温試験をすることで品質は十分保証でき、テ
ストコストも低く抑えられる。しかし、リフレッシュ時
の消費電流を抑えるという性能面においては性能はそれ
ほど高くはない。一方、製品の性能を上げるために、セ
ルフリフレッシュ周期を決定する基本周期発生回路の温
度依存性を抑えると、低温におけるテストを実施しなけ
ればならずテストコストを増大させる結果となってしま
う。

【００２１】本発明の目的は、セルフリフレッシュ周期
の温度依存性を少なくするために、温度依存性が少ない
基本周期発生回路を採用しても、テストコストの増大を
招かず、かつ、十分品質が保証できる特殊テスト機能を
内部に持つＤＲＡＭを提供することである。

【００２２】

【課題を解決するための手段】請求項１に記載の半導体
装置は、行列状に配列された複数のメモリセルと、複数
のメモリセルに保持されたデータを一定の周期でセルフ
リフレッシュする制御を行なうリフレッシュ回路とを備
え、リフレッシュ回路は、リフレッシュ周期の基準クロ
ックを発生するクロック発生回路を含み、クロック発生
回路は、テスト時に外部から与えられるテスト信号に応
じて基準クロックの周期を通常動作時より長くする。

【００２３】請求項２に記載の半導体装置は、請求項１
に記載の半導体記憶装置の構成に加えて、クロック発生
回路は、セルフリフレッシュが行なわれるときに活性化
され、入力された信号を第１の遅延時間後に出力する発
振制御部と、発振制御部の出力信号をさらに第２の遅延
時間後に出力するテスト遅延付加回路と、テスト信号が
非活性時には、発振制御部の出力信号を発振制御部の入
力信号として帰還し、テスト信号が活性化時にはテスト
遅延付加回路の出力信号を発振制御部の入力信号として
帰還するセレクト回路とを含み、クロック信号は、発信
制御部の出力の変化に応じて周期が定められる。

【００２４】請求項３に記載の半導体装置は、請求項２
に記載の半導体記憶装置の構成に加えて、発振制御部
は、セルフリフレッシュが行なわれるときに活性化され
る活性化信号を一方の入力に受け、セレクト回路の出力
を他方の入力にうけるＮＡＮＤ回路と、ＮＡＮＤ回路の
出力を受ける直列に接続された第１偶数個のインバータ
を含み、テスト遅延付加回路は、第１偶数個のインバー
タの出力をうける直列に接続された第２偶数個のインバ
ータを含む。

【００２５】請求項４に記載の半導体装置は、請求項２
に記載の半導体記憶装置の構成に加えて、テスト遅延付
加回路は、外部からデータを設定する設定保持部と、設
定保持部が保持するデータに基づき第２の遅延時間を変
化させる可変遅延回路とを有する。

【００２６】請求項５に記載の半導体装置は、請求項４
に記載の半導体記憶装置の構成に加えて、設定保持部
は、第２の遅延時間の変化分に対応して設けられる複数
のヒューズ素子を含む。

【００２７】請求項６に記載の半導体装置は、請求項４
に記載の半導体記憶装置の構成に加えて、可変遅延回路
は、発振制御部の出力を遅延する直列に接続される複数
の遅延バッファ回路と、設定保持部に設定されたデータ
に応じて複数の遅延バッファのいずれかを選択しセレク
ト回路に出力する遅延時間選択回路とを含む。

【００２８】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００２９】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置２０の構成を示す概略ブロック
図である。

【００３０】図１を参照して、半導体記憶装置２０は、
行列状に配列される複数のメモリセルＭＣを有するメモ
リアレイ１ａと、メモリアレイ１ａにおける行選択に関
連する動作を行なうロウ系周辺回路１ｂとを含む。

【００３１】メモリアレイ１ａは、メモリセルＭＣの各
行に対応して設けられるワード線ＷＬと、メモリセルＭ
Ｃの各列に対応して設けられるビット線対ＢＬＰとを含
む。図１においては、１本のワード線ＷＬと１つのビッ
ト線対ＢＬＰとこれらの交差部に配置されるメモリセル
ＭＣを代表的に示す。

【００３２】ロウ系周辺回路１ｂは、ビット線対ＢＬＰ
それぞれに対して設けられ、活性化時対応のビット線対
の電位を相補的に増幅するセンスアンプ回路と、活性化
時各ビット線対ＢＬＰの電位を所定電位レベルにプリチ
ャージするビット線プリチャージ回路などを含む。

【００３３】半導体記憶装置２０は、さらに、外部から
アドレス信号を受けるアドレスバッファ１０と、外部か
ら制御信号を受ける制御信号入力バッファ７と、制御信
号をデコードするコマンドデコーダ５と、アレイ活性化
制御回路４と、アレイ活性化制御回路４からの活性化信
号ＡＣＴに従ってロウ系周辺回路１ｂの動作を制御する
ロウ系制御回路２ｂと、このロウ系制御回路２ｂの制御
の下に、ロウアドレスラッチ３から与えられるロウアド
レス信号ＲＡ０をデコードしそのデコード結果に従って
対応するメモリアレイ１ａのアドレス指定されたワード
線を選択状態へ駆動するロウ選択回路２ａと、ロウアド
レスラッチ３とを含む。

【００３４】ロウ選択回路２ａは、ロウデコーダおよび
このロウデコーダの出力信号に従ってアドレス指定され
たワード線を選択状態／非選択状態へ駆動するワード線
ドライブ回路を含む。

【００３５】ロウアドレスラッチ３は、アレイ活性化制
御回路４からのアドレス信号を取込み、ラッチしかつ出
力する。アレイ活性化制御回路４は、コマンドデコーダ
５からの動作モード指示信号を受けこれに従って制御信
号を生成する。アレイ活性化制御回路４は、コマンドデ
コーダ５からのアレイ活性化信号φａとプリチャージ指
示信号φｐとに従って活性化信号ＡＣＴの活性／非活性
を制御する。

【００３６】コマンドデコーダ５は、クロック信号ＣＬ
Ｋの立上がりエッジで外部からの信号／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳおよび／ＷＥを取込む制御信号入力バッフ
ァ７から与えられる信号をクロック信号ＣＬＫに同期し
てデコードし、これらの信号の状態に応じて動作モード
指示信号を生成する。

【００３７】アドレスバッファ１０は、クロック信号Ｃ
ＬＫの立上がりエッジに同期して、外部からのアドレス
信号ＡＤを取込み内部アドレス信号ＡＤｉを生成する。

【００３８】半導体記憶装置２０は、さらに、リフレッ
シュ動作を行なうためにコマンドデコーダ５からのリフ
レッシュモード指示信号ＯＮに従ってリフレッシュに必
要な制御信号を生成するリフレッシュ制御回路８と、リ
フレッシュ制御回路８の制御の下に活性化されてリフレ
ッシュされるべきメモリセルを指定するためのリフレッ
シュアドレスを生成するリフレッシュカウンタ９と、リ
フレッシュ制御回路８の制御の下にアドレスバッファ１
０からの内部アドレス信号ＡＤｉおよびリフレッシュカ
ウンタ９からのリフレッシュアドレスＡＤｉＲのいずれ
かを選択してロウアドレスラッチ３へ与えるマルチプレ
クサ６を含む。

【００３９】リフレッシュ制御回路８は、コマンドデコ
ーダ５からリフレッシュ指示信号ＯＮが与えられると、
応じてリフレッシュの基本周期を示すクロック信号ＵＣ
ＬＫを発生する基本周期発生回路８ａと、クロック信号
ＵＣＬＫに同期してリフレッシュ動作に必要な制御信号
を発生する分周回路８ｂとを含む。

【００４０】図２は、図１に示した基本周期発生回路８
ａの構成を示す回路図である。図２を参照して、基本周
期発生回路８ａは、リフレッシュ指示信号ＯＮに応じて
活性化しクロック信号ＵＣＬＫを出力する発振制御部２
２と発振制御部２２の出力を受けて遅延する遅延用バッ
ファ２４と、テスト信号ＴＥＳＴに応じて発振制御部２
２の出力と遅延バッファ２４の出力のいずれかを選択し
て発振制御部２２の入力部分に与えるセレクト回路２６
とを含む。

【００４１】発振制御部２２は、リフレッシュ指示信号
ＯＮおよびセレクト回路２６の出力信号を受けるＮＡＮ
Ｄ回路２８と、ＮＡＮＤ回路２８の出力を受ける直列に
接続された４つのインバータ３０〜３６とを含む。イン
バータ３６の出力信号は発振制御部２２の出力信号とな
り、これはすなわちクロック信号ＵＣＬＫである。

【００４２】遅延バッファ２４は、クロック信号ＵＣＬ
Ｋを受けて反転するインバータ３８と、インバータ３８
の出力を受けて反転するインバータ４０とを含む。

【００４３】セレクト回路２６は、入力ノードＮＩ１に
インバータ４０の出力が接続され、入力ノードＮＩ２に
インバータ３６の出力が接続される。そして出力ノード
ＮＯ１からはテスト信号ＴＥＳＴに応じて選択された入
力ノードＮＩ１、ＮＩ２のいずれか一方に入力された信
号が出力される。セレクト回路２６は、テスト信号ＴＥ
ＳＴを受けて反転するインバータ４２と、入力ノードＮ
Ｉ１と出力ノードＮＯ１との間に並列に接続されるＰチ
ャネルＭＯＳトランジスタ４４、ＮチャネルＭＯＳトラ
ンジスタ４６と、入力ノードＮＩ１と出力ノードＮＯ１
との間に並列に接続されるＰチャネルＭＯＳトランジス
タ４８、ＮチャネルＭＯＳトランジスタ５０とを含む。

【００４４】ＮチャネルＭＯＳトランジスタ４６のゲー
トおよびＰチャネルＭＯＳトランジスタ４８のゲートに
はテスト信号ＴＥＳＴが与えられる。ＰチャネルＭＯＳ
トランジスタ４４のゲートおよびＮチャネルＭＯＳトラ
ンジスタ５０のゲートにはインバータ４２の出力が与え
られる。

【００４５】インバータ３０〜４０は、図には特別示さ
ないが、遅延時間の温度依存性を少なくするため、温度
補償回路が組み込まれる。たとえば、インバータ３０〜
４０に対しての電源ノードからの供給電流を一定に保つ
ような回路が組み込まれている。

【００４６】つぎに、基本周期発生回路８ａの動作を簡
単に説明する。まず、通常のセルフリフレッシュ動作時
にはテスト信号ＴＥＳＴはＬレベルである。リフレッシ
ュ動作を実施するために、リフレッシュ指示信号ＯＮが
Ｈレベルになる。セレクト回路２６においては、Ｐチャ
ネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳト
ランジスタ４６は非導通状態となる。一方、Ｐチャネル
ＭＯＳトランジスタ４８およびＮチャネルＭＯＳトラン
ジスタ５０は導通状態となる。したがって、入力ノード
ＮＩ２に入力されるクロック信号ＵＣＬＫが出力ノード
ＮＯ１から出力され、基本周期発生回路８ａは図２に示
すＡで示した経路が活性化されるリングオシレータとし
て動作する。

【００４７】一方、テスト時においてリフレッシュが行
なわれる場合には、テスト信号ＴＥＳＴがＨレベルにさ
れリフレッシュ指示信号ＯＮはＨレベルとされる。

【００４８】セレクト回路２６においては、Ｐチャネル
ＭＯＳトランジスタ４４およびＮチャネルＭＯＳトラン
ジスタ４６が導通状態となり、ＰチャネルＭＯＳトラン
ジスタ４８およびＮチャネルＭＯＳトランジスタ５０は
非導通状態となる。このテスト動作時においては、セレ
クト回路２６は入力ノードＮＩ１に入力された信号を出
力ノードＮＯ１から出力する。したがって、テスト動作
時においては、図２においてＢで示した経路が活性化さ
れるリングオシレータとしてこの基本周期発生回路８ａ
は動作する。

【００４９】すなわち、通常動作時におけるセルフリフ
レッシュ動作においては、経路Ａで決まる基本周期を有
するクロック信号ＵＣＬＫが発生され、テスト時におい
ては経路Ｂで決まる基本周期を有するクロック信号ＵＣ
ＬＫが出力される。経路Ｂは経路Ａよりも遅延バッファ
２４の遅延時間分すなわちインバータ３８、４０のイン
バータ２段の遅延分だけ基本周期が長くなる。

【００５０】図３は、実施の形態１の半導体記憶装置を
使用して実施するテストを説明するための図である。

【００５１】図３を参照して、曲線Ｌ２は、図９に示し
た曲線Ｌ１４に相当する。すなわち、図２において説明
した基本周期発生回路８ａによって定まる通常動作モー
ドでのリフレッシュ周期の変化を示す曲線である。一
方、曲線Ｌ３は、図９で説明した曲線Ｌ１３に対応す
る。すなわち、温度依存性の少ないリーク不良が生じて
いる場合のメモリセルリークに対するリフレッシュ周期
の実力値を示す曲線である。メモリセルのリーク電流が
大きい低温誤動作品では、この場合、曲線Ｌ３と曲線Ｌ
２が交差する点Ｐ１よりも温度が低い領域においてリフ
レッシュ周期の実力値よりも長いリフレッシュ周期でリ
フレッシュ動作が行なわれるため誤動作が生ずる。すな
わち、図９で説明したように温度保証範囲の中で低温部
分において誤動作が生じている場合を示す。

【００５２】次に、図２の回路においてテスト信号ＴＥ
ＳＴをＨレベルとすると、リフレッシュ周期が遅延バッ
ファ２４の分だけ長くなるので、曲線Ｌ１に示すように
リフレッシュ動作が行なわれる周期が通常動作モード時
よりも長くなる。

【００５３】したがって、同じメモリセルリークを有す
る場合にはより一層過酷な試験となる。この場合では、
曲線Ｌ１と曲線Ｌ３が交差する点Ｐ２よりも低い温度範
囲においてリフレッシュが行なわれる周期よりも実力値
の方が下回ってしまうため誤動作が起こることになる。
このようなテストモードにおいてテストを実施すれば、
温度保証範囲の上限温度よりもやや高い温度すなわち一
般的に出荷テストが実施される温度においてリフレッシ
ュテストを行なってもリークの大きい不良デバイスを排
除することができる。

【００５４】図４は、実施の形態１における低温正常動
作品のテストを説明するための図である。

【００５５】図４を参照して、曲線Ｌ１および曲線Ｌ２
は図３に示した特性と同様であるので説明は繰返さな
い。曲線Ｌ４は、図３に示した曲線Ｌ３よりもリークが
小さいためメモリセルリークに対するリフレッシュ周期
の実力値は図３に示した曲線Ｌ３よりも長くなってい
る。

【００５６】したがって、曲線Ｌ２と曲線Ｌ４とは温度
保証範囲において交差しておらず常にメモリセルリーク
に対するリフレッシュ周期の実力値の方がリフレッシュ
回路によって実施されるリフレッシュ動作の周期よりも
長いため誤動作は起きていない。

【００５７】このような場合でも、テストモードにおい
てより厳しい条件でテストを行なえば、点Ｐ３よりも温
度が低い領域においては、リフレッシュ周期の実力値よ
りもテスト時におけるリフレッシュ動作が行なわれる周
期が長くなるため誤動作が起こるが、図２に示した遅延
バッファ２４の遅延量を適切に選定することにより、温
度保証範囲の上限よりもやや高いテスト温度付近におい
ては誤動作は生じない。したがって、低温正常動作品は
テストを実施しても正常に動作する。

【００５８】以上説明したように、実施の形態１に示し
た半導体記憶装置は、テストモードにおいてセルフリフ
レッシュ周期の温度依存性を考慮し通常時よりもセルフ
リフレッシュ周期を長くして試験をすることができるた
め、低温において実際に動作させて試験しなくても低温
誤動作品を検出し排除することができる。したがって、
低温テスト設備を使用しないでよいためテストコストを
抑えつつかつ高性能な製品を高品質で生産することがで
きる。

【００５９】［実施の形態２］図５は、実施の形態２に
おいて図２に示した基本周期発生回路８ａに代えて用い
られる基本周期発生回路８ａａの構成を示す回路図であ
る。

【００６０】図５を参照して、基本周期発生回路８ａａ
は、リフレッシュ指示信号ＯＮによって活性化されクロ
ック信号ＵＣＬＫを出力する発振制御部６２と、クロッ
ク信号ＵＣＬＫを受けて遅延させる遅延回路６４と、選
択回路６４が出力する遅延時間が異なる複数の出力信号
のいずれかを選択するための遅延時間選択回路６６と、
内部に設定された情報に従って遅延時間選択回路に対し
て遅延時間を選択するための制御信号ＴＥＡ、ＴＥＢ、
ＴＥＣ等を出力する設定回路６８と、入力ノードＮＩ１
ａに遅延時間選択回路６６の出力信号を受け入力ノード
ＮＩ２ａにクロック信号ＵＣＬＫを受けテスト信号ＴＥ
ＳＴに応じて入力ノードＮＩ１ａ、ＮＩ２ａのいずれか
一方に与えられた信号を出力ノードＮＯ１ａから出力し
て発振制御部６２の入力部分に与えるセレクト回路７０
とを含む。

【００６１】発振制御部６２は、セレクト回路７０の出
力信号およびリフレッシュ指示信号ＯＮを受けるＮＡＮ
Ｄ回路７２と、ＮＡＮＤ回路７２の出力を受ける直列に
接続された４つのインバータ７４〜８０とを含む。イン
バータ８０の出力ノードからはクロック信号ＵＣＬＫが
出力される。

【００６２】遅延回路６４は、クロック信号ＵＣＬＫを
うけて遅延させノードＮＯＡに出力する遅延バッファ６
４Ａと、遅延バッファ６４Ａの出力を受けて遅延させノ
ードＮＯＢに出力する遅延バッファ６４Ｂと、遅延バッ
ファ６４Ｂの出力を遅延させノードＮＯＣに出力する遅
延バッファ６４Ｃとを含む。

【００６３】遅延バッファ６４Ａは、クロック信号ＵＣ
ＬＫを受けて反転するインバータ８２と、インバータ８
２の出力を受けて反転しノードＮＯＡに出力するインバ
ータ８４とを含む。遅延バッファ６４Ｂは、インバータ
８４の出力を受けて反転するインバータ８６と、インバ
ータ８６の出力を受けて反転しノードＮＯＢに出力する
インバータ８８とを含む。遅延バッファ６４Ｃは、イン
バータ８８の出力を受けて反転するインバータ９０と、
インバータ９０の出力を受けて反転し、ノードＮＯＣに
出力するインバータ９２とを含む。

【００６４】遅延時間選択回路６６は、制御信号ＴＥＡ
がＬレベルになったときにノードＮＯＡをノードＮＩ１
ａに接続する接続回路６６Ａと、制御信号ＴＥＢがＬレ
ベルになったときにノードＮＯＢをノードＮＩ１ａに接
続する接続回路６６Ｂと、制御信号ＴＥＣがＬレベルに
なったときにノードＮＯＣをノードＮＩ１ａに接続する
接続回路６６Ｃとを含む。

【００６５】接続回路６６Ａは、制御信号ＴＥＡを受け
て反転するインバータ９４と、ノードＮＯＡとノードＮ
Ｉ１ａとの間に接続されゲートに制御信号ＴＥＡを受け
るＰチャネルＭＯＳトランジスタ９６と、ノードＮＯＡ
とノードＮＩ１ａとの間に接続されインバータ９４の出
力をゲートに受けるＮチャネルＭＯＳトランジスタ９８
とを含む。

【００６６】接続回路６６Ｂは、制御信号ＴＥＢを受け
て反転するインバータ１００と、ノードＮＯＢとノード
ＮＩ１ａとの間に接続されゲートに制御信号ＴＥＢを受
けるＰチャネルＭＯＳトランジスタ１０２と、ノードＮ
ＯＢとノードＮＩ１ａとの間に接続されゲートにインバ
ータ１００の出力を受けるＮチャネルＭＯＳトランジス
タ１０４とを含む。

【００６７】接続回路６６Ｃは、制御信号ＴＥＣを受け
て反転するインバータ１０６と、ノードＮＯＣとノード
ＮＩ１ａとの間に接続されゲートに制御信号ＴＥＣを受
けるＰチャネルＭＯＳトランジスタ１０８と、ノードＮ
ＯＣとノードＮＩ１ａとの間に接続されゲートにインバ
ータ１０６の出力を受けるＮチャネルＭＯＳトランジス
タ１１０とを含む。

【００６８】設定回路６８は、電源ノードと接地ノード
との間に直列に接続されるヒューズ素子ＨＡと抵抗素子
ＲＡとを含む。ヒューズ素子ＨＡと抵抗素子ＲＡとの接
続ノードからは制御信号ＴＥＡが出力される。

【００６９】設定回路６８は、さらに、電源ノードと接
地ノードとの間に直列に接続されるヒューズ素子ＨＢと
抵抗素子ＲＢとを含む。ヒューズ素子ＨＢと抵抗素子Ｒ
Ｂとの接続ノードからは制御信号ＴＥＢが出力される。

【００７０】設定回路６８は、さらに、電源ノードと接
地ノードとの間に直列に接続されるヒューズ素子ＨＣと
抵抗素子ＲＣとを含む。ヒューズ素子ＨＣと抵抗素子Ｒ
Ｃとの接続ノードからは制御信号ＴＥＣが出力される。

【００７１】セレクト回路７０は、テスト信号ＴＥＳＴ
を受けて反転するインバータ１１２と、ゲートにインバ
ータ１１２の出力を受けノードＮＩ１ａとノードＮＯ１
ａとの間に接続されるＰチャネルＭＯＳトランジスタ１
１４と、ゲートにテスト信号ＴＥＳＴを受けノードＮＩ
１ａとノードＮＯ１ａとの間に接続されるＮチャネルＭ
ＯＳトランジスタ１１６と、ゲートにテスト信号ＴＥＳ
Ｔを受けノードＮＩ２ａとノードＮＯ１ａとの間に接続
されるＰチャネルＭＯＳトランジスタ１１８と、ゲート
にインバータ１１２の出力を受けノードＮＩ２ａとノー
ドＮＯ１ａとの間に接続されるＮチャネルＭＯＳトラン
ジスタ１２０と含む。

【００７２】設定回路６８に含まれるヒューズ素子Ｈ
Ａ、ＨＢ、ＨＣ…のいずれか１つのヒューズ素子がブロ
ーされると、制御信号ＴＥＡ、ＴＥＢ、ＴＥＣ…のうち
いずれか１つがＬレベルとなる。すると、テスト信号Ｔ
ＥＳＴが活性化されるテスト時には制御信号ＴＥＡ、Ｔ
ＥＢ、ＴＥＣ…のうちいずれか１つによって選択された
遅延時間に対応する周期を有するクロック信号ＵＣＬＫ
がこの基本周期発生回路８ａａからは出力される。

【００７３】遅延回路６４に含まれる遅延バッファは必
要に応じて遅延段数を増加させ、応じて遅延時間選択回
路６６に含まれる接続回路や設定回路６８に含まれるヒ
ューズ素子および抵抗素子は追加される。

【００７４】図６は、図５に示した基本周期発生回路８
ａａにおいて切断されるヒューズ素子とそのときの制御
信号およびテスト時に遅延追加になるインバータの段数
の関係を示した図である。

【００７５】図５、図６を参照して、設定回路６８に含
まれるヒューズがいずれも切断されない場合において
は、ヒューズ素子ＨＡの抵抗成分は抵抗素子ＲＡの抵抗
成分に比べて小さいため制御信号ＴＥＡにはＨレベルが
出力される。同様な理由で制御信号ＴＥＢ、ＴＥＣもＨ
レベルとなっている。

【００７６】ヒューズＨＡが切断された場合には、制御
信号ＴＥＡはＬレベルとなる。他の制御信号ＴＥＢ、Ｔ
ＥＣ…はＨレベルである。このとき、通常動作時におい
てはノードＮＩ２ａを介してＮＡＮＤ回路７２にクロッ
ク信号ＵＣＬＫが帰還される。テスト時には、ノードＮ
ＯＡ、ＮＩ１ａを経由してＮＡＮＤ回路７２にクロック
信号ＵＣＬＫが帰還される。このときにテスト時に遅延
追加になるインバータの段数ｎは、インバータ８２、８
４の２段である。したがって、テスト時のほうがクロッ
ク信号ＵＣＬＫの周期はインバータ２段分長くなる。

【００７７】次にヒューズＨＢのみが切断された場合を
考えると、制御信号ＴＥＢのみがＬレベルとなり他の制
御信号はＨレベルを保つ。このときに通常動作時に対し
てテスト時に遅延追加になるインバータの段数ｎはイン
バータ８２、８４、８６、８８の４段である。

【００７８】ヒューズＨＣのみが切断された場合には、
制御信号ＴＥＣのみがＬレベルとなり他の制御信号はＨ
レベルを保つ。したがってテスト時に遅延追加になる段
数ｎはインバータ８２〜９２で示される６段である。

【００７９】図５には示さないが、さらにインバータの
遅延段数を８段にした場合には、対応するヒューズをカ
ットして８段のインバータの帰還をかけることにより、
通常時に対してテスト時に遅延追加になる段数をさらに
増加させることもできる。

【００８０】すなわち、実施の形態２においては、実施
の形態１の半導体装置の有する機能に加えて、さらに、
テスト時にリングオシレータのループに追加される遅延
回路６４の遅延時間を調整する機能を持つ。

【００８１】実施の形態１においては、製品設計時に通
常動作時におけるセルフリフレッシュの周期に対してテ
スト時にどの程度セルフリフレッシュの周期を長くしな
ければいけないか検討し、製品を試作したときにテスト
時のセルフリフレッシュ周期が適当でなかった場合には
再度マスク変更等による調整をせねばならなかった。

【００８２】これに対して実施の形態２においては、ヒ
ューズブローによりこの時間を調整することが可能であ
るため、マスクの再作成および再試作による設計期間の
延長分を短縮することが可能である。

【００８３】このヒューズブローの工程は、ＤＲＡＭに
おいては、不良メモリセルの冗長回路による救済工程に
おいて通常用いられているものであるため、そのときに
同時に切断すればよいため特にコストの増加は生じな
い。

【００８４】いずれのヒューズを切断すればよいかは以
下の手順によって定める。まず、常温と低温（温度保証
最低温度）において通常動作モードすなわちテスト信号
ＴＥＳＴがＬレベルの場合におけるセルフリフレッシュ
周期を実際に測定し温度依存性を確認する。…（１） 次に、複数のチップを使用して常温ですべてのヒューズ
位置をそれぞれ一ヶ所ずつカットした場合におけるテス
ト信号ＴＥＳＴをＨレベルにした場合のセルフリフレッ
シュ周期を測定し、通常動作モードにおけるセルフリフ
レッシュ周期との変化量を確認する。…（２） そして、（１）で低温において測定しておいた通常動作
モードにおけるセルフリフレッシュ周期の変化をカバー
できる変化量となる位置のヒューズをカットしそれを量
産に適用する。…（３） 以上のような回路構成とし、（１）〜（３）の手順にて
試作時の最後の段階でヒューズ素子の切断位置を決定す
ることにより、より信頼性の高い品質コントロールが可
能となる。

【００８５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８６】

【発明の効果】請求項１〜３に記載の半導体記憶装置
は、テストモードにおいてセルフリフレッシュ周期の温
度依存性を考慮し通常時よりもセルフリフレッシュ周期
を長くして試験をすることができるため、低温において
実際に動作させて試験しなくても低温誤動作品を検出し
排除することができる。したがって、低温テスト設備を
使用しないでよいためテストコストを抑えつつかつ高性
能な製品を高品質で生産することができる。

【００８７】請求項４〜６に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置が奏する効果に加え
て、さらに、テスト時に追加される遅延回路の遅延時間
を調整する機能を持つため、より信頼性の高い品質コン
トロールが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置２０
の構成を示す概略ブロック図である。

【図２】 図１に示した基本周期発生回路８ａの構成を
示す回路図である。

【図３】 実施の形態１の半導体記憶装置を使用して実
施するテストを説明するための図である。

【図４】 実施の形態１における低温正常動作品のテス
トを説明するための図である。

【図５】 実施の形態２において図２に示した基本周期
発生回路８ａに代えて用いられる基本周期発生回路８ａ
ａの構成を示す回路図である。

【図６】 図５に示した基本周期発生回路８ａａにおい
て切断されるヒューズ素子とそのときの制御信号および
テスト時に遅延追加になるインバータの段数の関係を示
した図である。

【図７】 従来のＤＲＡＭが内蔵する基本周期発生回路
の構成を示す回路図である。

【図８】 図７に示した回路が出力するクロックをもと
に決定されるリフレッシュ周期の温度依存性およびメモ
リセルリークに対するリフレッシュ周期の限界実力値の
温度依存性を説明するための図である。

【図９】 図８に対してリフレッシュ周期の実力値とリ
フレッシュ回路の周期の変化の温度依存性がそれぞれ異
なっている例を説明するための図である。

【符号の説明】

１ａ メモリアレイ、１ｂ ロウ系周辺回路、２ａ ロ
ウ選択回路、２ｂ ロウ系制御回路、３ ロウアドレス
ラッチ、４ アレイ活性化制御回路、５ コマンドデコ
ーダ、６ マルチプレクサ、７ 制御信号入力バッフ
ァ、８ リフレッシュ回路、８ａ 基本周期発生回路、
８ｂ 分周回路、１０ アドレスバッファ、２０ 半導
体記憶装置、２２ 発振制御部、２４ 遅延バッファ、
２６ セレクト回路、２８ ＮＡＮＤ回路、３０〜４２
インバータ、４４，４８ ＰチャネルＭＯＳトランジ
スタ、４６，５０ ＮチャネルＭＯＳトランジスタ、６
２発振制御部、６４ 遅延回路、６４Ａ，６４Ｂ，６４
Ｃ 遅延バッファ、６６遅延時間選択回路、６６Ａ，６
６Ｂ，６６Ｃ 接続回路、６８ 設定回路、７０セレク
ト回路、ＨＡ，ＨＢ，ＨＣ ヒューズ素子、ＲＡ，Ｒ
Ｂ，ＲＣ 抵抗素子、７２ ＮＡＮＤ回路、７４〜９
２，９４，１００，１０６，１１２ インバータ、９
６，１０２，１０８，１１４，１１８ ＰチャネルＭＯ
Ｓトランジスタ、９８，１０４，１１０，１１６，１２
０ ＮチャネルＭＯＳトランジスタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 行列状に配列された複数のメモリセル
   と、 前記複数のメモリセルに保持されたデータを一定の周期
   でセルフリフレッシュする制御を行なうリフレッシュ回
   路とを備え、 前記リフレッシュ回路は、 リフレッシュ周期の基準クロックを発生するクロック発
   生回路を含み、 前記クロック発生回路は、テスト時に外部から与えられ
   るテスト信号に応じて基準クロックの周期を通常動作時
   より長くする、半導体記憶装置。
2. 【請求項２】 前記クロック発生回路は、 前記セルフリフレッシュが行なわれるときに活性化さ
   れ、入力された信号を第１の遅延時間後に出力する発振
   制御部と、 前記発振制御部の出力信号をさらに第２の遅延時間後に
   出力するテスト遅延付加回路と、 前記テスト信号が非活性時には、前記発振制御部の出力
   信号を前記発振制御部の入力信号として帰還し、前記テ
   スト信号が活性化時には前記テスト遅延付加回路の出力
   信号を前記発振制御部の入力信号として帰還するセレク
   ト回路とを含み、 前記クロック信号は、前記発信制御部の出力の変化に応
   じて周期が定められる、請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 前記発振制御部は、 セルフリフレッシュが行なわれるときに活性化される活
   性化信号を一方の入力に受け、前記セレクト回路の出力
   を他方の入力にうけるＮＡＮＤ回路と、 前記ＮＡＮＤ回路の出力を受ける直列に接続された第１
   偶数個のインバータを含み、 前記テスト遅延付加回路は、 前記第１偶数個のインバータの出力をうける直列に接続
   された第２偶数個のインバータを含む、請求項２に記載
   の半導体記憶装置。
4. 【請求項４】 前記テスト遅延付加回路は、 外部からデータを設定する設定保持部と、 設定保持部が保持するデータに基づき前記第２の遅延時
   間を変化させる可変遅延回路とを有する、請求項２に記
   載の半導体記憶装置。
5. 【請求項５】 前記設定保持部は、 前記第２の遅延時間の変化分に対応して設けられる複数
   のヒューズ素子を含む、請求項４に記載の半導体記憶装
   置。
6. 【請求項６】 前記可変遅延回路は、 前記発振制御部の出力を遅延する直列に接続される複数
   の遅延バッファ回路と、 前記設定保持部に設定されたデータに応じて前記複数の
   遅延バッファのいずれかを選択し前記セレクト回路に出
   力する遅延時間選択回路とを含む、請求項４に記載の半
   導体記憶装置。