KR100712492B1 - 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법 - Google Patents

반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법 Download PDF

Info

Publication number
KR100712492B1
KR100712492B1 KR1020010037633A KR20010037633A KR100712492B1 KR 100712492 B1 KR100712492 B1 KR 100712492B1 KR 1020010037633 A KR1020010037633 A KR 1020010037633A KR 20010037633 A KR20010037633 A KR 20010037633A KR 100712492 B1 KR100712492 B1 KR 100712492B1
Authority
KR
South Korea
Prior art keywords
refresh
dram
pulse
self
response
Prior art date
Application number
KR1020010037633A
Other languages
English (en)
Other versions
KR20030001826A (ko
Inventor
신동학
한규한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010037633A priority Critical patent/KR100712492B1/ko
Publication of KR20030001826A publication Critical patent/KR20030001826A/ko
Application granted granted Critical
Publication of KR100712492B1 publication Critical patent/KR100712492B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention

Abstract

셀프 리프레쉬 테스트 모드 신호에 응답하여 DRAM의 외부에서 인가되는 외부 리프레쉬 펄스의 주기를 직접 제어하여 상기 외부 리프레쉬 펄스의 주기 변화에 따른 메모리 셀 테스트, 리프레쉬 관련 로직 및 셀프 리프레쉬 발진기의 특성을 효율적으로 테스트 할 수 있는 리프레쉬 회로가 개시된다. 상기 DRAM의 셀프 리프레쉬 회로는 테스트 모드 신호 또는 전원 차단 신호에 응답하여 리프레쉬 인에이블 신호를 발생하는 리프레쉬 인에이블 신호 발생회로, 상기 리프레쉬 인에이블 신호에 응답하여 리프레쉬 펄스를 발생하는 펄스 발생회로 및 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스 또는 상기 DRAM의 외부로부터 입력되는 외부 펄스를 선택하는 선택회로를 구비하며, 상기 DRAM은 상기 선택회로의 출력신호 및 상기 리프레쉬 인에이블 신호에 응답하여 셀프 리프레쉬를 수행한다. 상기 DRAM의 셀프 리프레쉬 회로는 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스를 상기 DRAM의 외부로 출력하는 출력버퍼를 더 구비하며, 상기 외부 펄스의 주기 또는 폭을 가변할 수 있는 것이 바람직하다.

Description

반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법{Self refresh circuit and self refresh method for dynamic random access memory}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 셀프 리프레쉬 회로의 블락 다이어 그램이다.
도 2는 도 1의 셀프 리프레쉬 타이밍 다이어 그램을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로의 블락 다이어 그램이다.
도 4는 도 3의 셀프 리프레쉬 타이밍 다이어 그램을 나타낸다.
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 DRAM의 셀프 리프레쉬 회로 및 방법에 관한 것이다.
일반적으로 DRAM에 공급되는 전원이 중단될 경우 DRAM에 저장된 데이터를 보존하는 방법으로 셀프 리프레쉬 동작(self refresh operation)을 사용한다. 셀프 리프레쉬 동작은 외부에서 입력되는 명령신호에 의하여 자체적으로 내부 어드레스를 순차적으로 변화시키면서 DRAM의 리프레쉬를 수행한다.
도 1은 종래의 반도체 메모리 장치의 셀프 리프레쉬 회로의 블락 다이어 그램이다. 도 1을 참조하면, 리프레쉬 회로(10)는 전원 모드 컨트롤러(1), 셀프 리프레쉬 발진기(3), 뱅크 및 로우 어드레스 카운터(7), 라스(RAS) 컨트롤러(5) 및 코어(9)를 구비한다.
도 2는 도 1의 리프레쉬 회로(10)의 셀프 리프레쉬 타이밍 다이어 그램을 나타낸다. 이하 도 1 및 2를 참조하여 셀프 리프레쉬 동작이 상세히 설명되어진다.
전원 모드 컨트롤러(1)는 DRAM의 전원전압 공급 중단 신호(power down; PwrDn)의 활성화(예컨대 논리 '하이')에 응답하여 리프레쉬 인에이블 신호(Refresh-en)를 활성화시킨다. 셀프 리프레쉬 발진기(3)는 리프레쉬 인에이블 신호(Refresh-en)에 응답하여 리프레쉬 펄스(RFSH)를 발생한다.
뱅크 및 로우 어드레스 카운터(7)는 리프레쉬 인에이블 신호(Refresh-en) 및 리프레쉬 펄스(RFSH)에 응답하여 리프레쉬를 수행할 뱅크 및 로우 어드레스 순차적으로 증가하는 카운팅 어드레스(RRAdd)를 발생한다.
라스(RAS) 컨트롤러(5)는 로우 어드레스 스트로브 신호(row address strobe signal; 이하 'RAS'라 한다.)에 관련되는 신호를 제어하는 부분으로, 카운팅 어드레스(RRAdd), 리프레쉬 펄스(RFSH) 및 리프레쉬 인에이블 신호(Refresh-en)에 응답하여 코어(9)의 비트 라인 센스 엠프를 활성화시키는 비트 라인 센스 엠프 인에이블 신호(Bsense) 및 비트 라인을 프리차지하기 위한 프리차지 신호(Prech) 및 DRAM 메모리 셀의 리프레쉬를 위하여 순차적으로 카운트되는 로우 어드레스(Row Addr)를 출력한다.
코어(9)는 메모리 셀들과 이 메모리 셀들의 데이터를 감지 증폭하는 센스 엠프가 배치되는 영역으로, 전원전압 공급 중단 시간 동안 비트 라인 센스 엠프 인에이블 신호(Bsense), 프리차지 신호(Prech) 및 로우 어드레스(Row Addr)에 응답하여 메모리 셀의 셀프 리프레쉬를 수행한다.
그러나 종래의 셀프 리프레쉬 회로(10)는 셀프 리프레쉬 발진기(3)의 출력 신호인 리프레쉬 펄스(RFSH)를 가변 시킬 수 없으므로, 비트 라인 센스 엠프 인에이블 신호(Bsense) 및 프리차지 신호(Prech)의 간격을 변화시킬 수 없었다. 따라서 리프레쉬 주기의 변화시키면서 코어(9)의 메모리 셀 테스트를 할 수 없는 문제점이 있다.
또한, 로직 테스트로서 셀프 리프레쉬 동작 시 메모리 장치 내부에서 발생하는 뱅크 및 로우 어드레스(RRAdd)가 정상적으로 변화하는지, 예컨대 리프레쉬 펄스(RFSH)가 10회 토글(toggle)하는 경우 뱅크 및 로우 어드레스(RRAdd)가 10회 토글하는지를 정확하게 테스트 할 수 없는 문제점이 있다.
그리고 리프레쉬 펄스(RFSH)를 외부로 출력시킬 수 있는 장치가 없으므로 리프레쉬 펄스(RFSH)의 주기를 테스트 할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 리프레쉬 주기를 소정의 값으로 변경시키면서 리프레쉬 주기에 따른 메모리의 셀의 특성 테스트, 셀프 리프레쉬 로 직 및 셀프 리프레쉬 주기 특성을 테스트 할 수 있는 리프레쉬 회로 및 이에 대한 방법을 제공하는 것이다.
따라서 상기 기술적 과제를 달성하기 위한 DRAM의 셀프 리프레쉬 회로는 테스트 모드 신호 또는 전원 차단 신호에 응답하여 리프레쉬 인에이블 신호를 발생하는 리프레쉬 인에이블 신호 발생회로, 상기 리프레쉬 인에이블 신호에 응답하여 리프레쉬 펄스를 발생하는 펄스 발생회로 및 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스 또는 상기 DRAM의 외부로부터 입력되는 외부 펄스를 선택하는 선택회로를 구비하며, 상기 DRAM은 상기 선택회로의 출력신호 및 상기 리프레쉬 인에이블 신호에 응답하여 셀프 리프레쉬를 수행한다.
상기 DRAM의 셀프 리프레쉬 회로는 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스를 상기 DRAM의 외부로 출력하는 출력버퍼를 더 구비하며, 상기 외부 펄스의 주기 또는 폭을 가변할 수 있는 것이 바람직하다.
또한 본 발명의 기술적 과제를 달성하기 위한 DRAM의 셀프 리프레쉬 방법은 (a) 테스트 모드 신호 또는 전원 차단 신호에 응답하여 리프레쉬 인에이블 신호를 발생하는 단계, (b) 상기 리프레쉬 인에이블 신호에 응답하여 리프레쉬 펄스를 발생하는 단계, (c) 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스 또는 상기 DRAM의 외부로부터 입력되는 외부 펄스를 선택하는 단계, 및 (d) 상기 선택회로의 출력신호 및 상기 리프레쉬 인에이블 신호에 응답하여 상기 DRAM의 셀프 리프레쉬를 수행하는 단계를 구비한다.
상기 DRAM의 셀프 리프레쉬 방법은 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스를 상기 DRAM의 외부로 출력하는 단계를 더 구비하며, 제 4항에 있어서, 상기 외부 펄스의 주기 또는 폭을 가변할 수 있는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로(100)의 블락 다이어 그램이다. 도 3을 참조하면, 셀프 리프레쉬 회로(100)는 전원 모드 컨트롤러(power mode controller; 11), 셀프 리프레쉬 발진기(self refresh oscillator; 13), 선택회로(15), 전송 회로(17), RAS 컨트롤러(19), 뱅크 및 로우 어드레스 카운터(21), 코어(23) 및 출력버퍼(25)를 구비한다.
도 4는 도 3의 셀프 리프레쉬 타이밍 다이어 그램을 나타낸다. 셀프 리프레쉬 동작은 당업계에서 잘 알려져 있으므로, 이하에서는 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 셀프 리프레쉬 회로(100) 및 그 동작만을 상세히 설명한다.
셀프 리프레쉬 회로(100)는 순간적으로 전원전압의 공급이 중단될 경우 또는 사용자의 선택에 따라 DRAM을 셀프 리프레쉬 모드로 동작시킬 수 있다.
전원 모드 컨트롤러(11)는 논리회로(11a)를 구비하며, 논리회로(11a)는 DRAM에 공급되는 전원전압의 중단 신호(Pwrdn) 또는 사용자의 선택에 따라 DRAM을 셀프 리프레쉬 모드로 동작시킬 수 있는 셀프 리프레쉬 테스트 모드 신호(S.R TestMode)에 응답하여 리프레쉬 인에이블 신호(Refresh-en)를 셀프 리프레쉬 발진기(13), RAS 컨트롤러(19) 및 뱅크 및 로우 어드레스 카운터(21)로 출력한다. 본 발명에서는 사용자의 선택에 따라 DRAM을 셀프 리프레쉬 모드로 동작시키는 경우를 중심으로 설명한다.
셀프 리프레쉬 발진기(13)는 리프레쉬 인에이블 신호(Refresh-en)에 응답하여 소정의 펄스 주기 및 펄스 폭을 갖는 리프레쉬 펄스(RFSH)를 발생시킨다.
선택회로(15)는 멀티플렉서로 구성될 수 있으며, 셀프 리프레쉬 테스트 모드 신호(S.R TestMode)에 응답하여 리프레쉬 펄스(RFSH) 또는 외부 리프레쉬 펄스(RFSH-EXT)를 RAS 컨트롤러(19) 및 뱅크 및 로우 어드레스 카운터(21)로 출력한다. 외부 리프레쉬 펄스(RFSH-EXT)는 DRAM의 외부에서 소정의 입력 수단(예컨대 입력 핀)을 이용하여 소정의 주기 및 펄스 폭을 갖는 펄스로, 외부 리프레쉬 펄스(RFSH-EXT) 주기 및 펄스 폭은 DRAM의 외부에서 가변 할 수 있다.
예컨대 선택회로(15)의 선택단자에 전기적으로 접속된 셀프 리프레쉬 테스트 모드 신호(S.R TestMode)가 활성화되는 경우, 선택회로(15)는 단자(A)로 입력되는 외부 리프레쉬 펄스(RFSH-EXT)를 선택하여 내부 리프레쉬 신호(RFSH_INT)를 출력한다.
그러나 셀프 리프레쉬 테스트 모드 신호(S.R TestMode)가 비활성화되는 경 우, 선택회로(15)는 단자(B)로 입력되는 리프레쉬 펄스(RFSH)를 선택하여 내부 리프레쉬 신호(RFSH_INT)로 출력한다. 또한, 선택회로(15)의 출력신호(RFSH_INT)인 리프레쉬 펄스(RFSH) 또는 외부 리프레쉬 펄스(RFSH-EXT)는 도 1의 리프레쉬 펄스(RFSH)와 동일한 기능을 수행한다.
전송 회로(17)는 모스 트랜지스터로 구성되는 전송 게이트(transmission gate)이며, 전송 회로(17)는 셀프 리프레쉬 테스트 모드 신호(S.R TestMode)가 활성화되는 경우 리프레쉬 펄스(RFSH)를 출력버퍼(25)로 출력한다, 출력버퍼(25)는 DRAM에 구비된 소정의 출력버퍼로 DRAM의 외부에서 리프레쉬 펄스(RFSH)를 테스트 하기 위하여 사용된다.
뱅크 및 로우 어드레스 카운터(21)는 리프레쉬 인에이블 신호(Refresh-en) 및 내부 리프레쉬 펄스(RFSH_INT)에 응답하여 리프레쉬될 뱅크 및 로우 어드레스 순차적으로 증가하는 카운팅 어드레스(RRAdd)를 발생한다.
라스(RAS) 컨트롤러(19)는 카운팅 어드레스(RRAdd), 리프레쉬 인에이블 신호(Refresh-en) 및 선택회로(15)의 출력신호인 내부 리프레쉬 펄스(RFSH_INT)에 응답하여, 비트 라인 센스 엠프를 활성화시키는 비트 라인 센스 엠프 인에이블 신호(Bsense) 및 비트 라인을 프리차지하기 위한 프리차지 신호(Prech) 및 셀프 리프레쉬를 위하여 순차적으로 카운트되는 로우 어드레스(Row Addr)를 출력한다.
코어(23)는 메모리 셀들과 이 메모리 셀들의 데이터를 감지 증폭하는 센스 엠프가 배치되는 영역이며, 전원전압 공급 중단 신호(PwrDn)가 활성화되는 동안 또는 셀프 리프레쉬 테스트 모드 신호(S.R TestMode)가 활성화되는 동안에 비트 라인 센스 엠프 인에이블 신호(Bsense), 프리차지 신호(Prech) 및 로우 어드레스(Row Addr)에 응답하여 셀프 리프레쉬를 수행한다.
따라서 본 발명은 테스트하기 위하여 셀프 리프레쉬 테스트 모드 신호(S.R TestMode)를 활성화시키고 DRAM의 외부로부터 인가되는 외부 리프레쉬 펄스(RFSH-EXT)의 주기를 직접 제어하여 뱅크 및 로우 어드레스 카운터(21)의 동작을 제어할 수 있으므로 외부 리프레쉬 펄스(RFSH-EXT)의 주기 변화에 따른 메모리 셀의 특성을 테스트 할 수 있는 장점이 있다.
또한, DRAM의 외부에서 인가되는 외부 리프레쉬 펄스(RFSH-EXT)의 개수 및 폭을 사용자가 직접 제어할 수 있으므로 외부 리프레쉬 펄스(RFSH-EXT)의 개수의 변화에 따른 셀프 리프레쉬를 위한 뱅크 및 로우 어드레스 카운터(21)의 출력신호인 카운팅 어드레스(RRAdd) 및 RAS 컨트롤러(19)의 출력 어드레스(Row Addr)의 변화를 테스트 할 수 있는 장점이 있다.
그리고 전송 회로(17) 및 출력버퍼(25)를 이용하여 출력버퍼 출력을 테스트하여 리프레쉬 펄스(RFSH)의 주기를 DRAM의 외부에서 테스트 할 수 있으므로 DRAM의 정상적인 동작 시의 셀프 리프레쉬 주기 특성을 테스트 할 수 있는 장점이 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것 이다.
상술한 바와 같이 본 발명에 따른 리프레쉬 회로는 테스트를 하는 경우 셀프 리프레쉬 테스트 모드 신호(S.R TestMode)를 활성화시켜 DRAM의 외부로부터 인가되는 외부 리프레쉬 펄스(RFSH-EXT)를 직접 제어하여 뱅크 및 로우 어드레스 카운터(21)의 동작을 제어할 수 있으므로 외부 리프레쉬 펄스(RFSH-EXT)의 주기 변화에 따른 메모리 셀의 특성을 테스트 할 수 있는 장점이 있다.
또한, DRAM의 외부에서 인가되는 외부 리프레쉬 펄스(RFSH-EXT)의 개수 및 폭을 사용자가 직접 제어할 수 있으므로 외부 리프레쉬 펄스(RFSH-EXT)의 개수의 변화에 따른 셀프 리프레쉬를 위한 뱅크 및 로우 어드레스 카운터(21)의 출력신호인 카운팅 어드레스(RRAdd) 및 RAS 컨트롤러(19)의 출력 어드레스(Row Addr)의 변화를 테스트 할 수 있는 장점이 있다.
그리고 전송 회로(17) 및 출력버퍼(25)를 이용하여 출력버퍼 출력을 테스트하여 리프레쉬 펄스(RFSH)의 주기를 DRAM의 외부에서 테스트 할 수 있으므로 DRAM의 정상적인 동작 시의 셀프 리프레쉬 주기 특성을 테스트 할 수 있는 장점이 있다.

Claims (6)

  1. DRAM의 셀프 리프레쉬 회로에 있어서,
    테스트 모드 신호 또는 전원 차단 신호에 응답하여 리프레쉬 인에이블 신호 를 발생하는 리프레쉬 인에이블 신호 발생회로;
    상기 리프레쉬 인에이블 신호에 응답하여 리프레쉬 펄스를 발생하는 펄스 발생회로;
    상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스 또는 상기 DRAM의 외부로부터 입력되는 외부 펄스를 선택하는 선택회로를 구비하며,
    상기 DRAM은 상기 선택회로의 출력신호 및 상기 리프레쉬 인에이블 신호에 응답하여 셀프 리프레쉬를 수행하는 것을 특징으로 하는 DRAM의 셀프 리프레쉬 회로.
  2. 제 1항에 있어서, 상기 DRAM의 셀프 리프레쉬 회로는,
    상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스를 상기 DRAM의 외부로 출력하는 출력버퍼를 더 구비하는 것을 특징으로 하는 DRAM의 셀프 리프레쉬 회로.
  3. 제 1항에 있어서, 상기 외부 펄스의 주기 또는 폭을 가변할 수 있는 것을 특징으로 하는 DRAM의 셀프 리프레쉬 회로.
  4. DRAM의 셀프 리프레쉬 방법에 있어서,
    (a) 테스트 모드 신호 또는 전원 차단 신호에 응답하여 리프레쉬 인에이블 신호를 발생하는 단계;
    (b) 상기 리프레쉬 인에이블 신호에 응답하여 리프레쉬 펄스를 발생하는 단계;
    (c) 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스 또는 상기 DRAM의 외부로부터 입력되는 외부 펄스를 선택하는 단계; 및
    (d) 상기 선택회로의 출력신호 및 상기 리프레쉬 인에이블 신호에 응답하여 상기 DRAM의 셀프 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 하는 DRAM의 셀프 리프레쉬 방법.
  5. 제 4항에 있어서, 상기 DRAM의 셀프 리프레쉬 방법은,
    상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스를 상기 DRAM의 외부로 출력하는 단계를 더 구비하는 것을 특징으로 하는 DRAM의 셀프 리프레쉬 방법.
  6. 제 4항에 있어서, 상기 외부 펄스의 주기 또는 폭을 가변할 수 있는 것을 특징으로 하는 DRAM의 셀프 리프레쉬 방법.
KR1020010037633A 2001-06-28 2001-06-28 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법 KR100712492B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010037633A KR100712492B1 (ko) 2001-06-28 2001-06-28 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010037633A KR100712492B1 (ko) 2001-06-28 2001-06-28 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법

Publications (2)

Publication Number Publication Date
KR20030001826A KR20030001826A (ko) 2003-01-08
KR100712492B1 true KR100712492B1 (ko) 2007-05-02

Family

ID=27711876

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010037633A KR100712492B1 (ko) 2001-06-28 2001-06-28 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법

Country Status (1)

Country Link
KR (1) KR100712492B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100469152B1 (ko) * 2002-07-15 2005-02-02 주식회사 하이닉스반도체 반도체 메모리 장치
KR100548566B1 (ko) * 2003-07-24 2006-02-02 주식회사 하이닉스반도체 메모리 장치의 셀프 리프레쉬 주기 측정 방법 및 그 장치
KR100974209B1 (ko) * 2004-07-22 2010-08-06 주식회사 하이닉스반도체 메모리 장치의 셀프 리프레쉬 주기 제어장치
KR100625791B1 (ko) * 2004-10-29 2006-09-20 주식회사 하이닉스반도체 용도에 따른 제품을 구별할 수 있는 반도체메모리소자
KR100802075B1 (ko) 2006-08-31 2008-02-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR101020289B1 (ko) * 2008-12-26 2011-03-07 주식회사 하이닉스반도체 셀프리프레쉬 테스트회로
KR101094915B1 (ko) 2009-10-29 2011-12-15 주식회사 하이닉스반도체 반도체 메모리 장치의 셀프 리프레쉬 테스트 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001163A (ko) * 1992-06-04 1994-01-10 기다오까 다까시 셀프-리프레쉬 기능을 테스트하는데 요구되는 시간을 단축하는데 적합한 다이나믹 랜덤 액세스 메모리 장치
KR19990013336A (ko) * 1997-07-16 1999-02-25 기타오카다카시 고속으로 워드선을 연속적으로 선택하여 테스트할 수 있는 반도체 기억 장치
KR20000065733A (ko) * 1999-04-08 2000-11-15 김영환 셀프리프레쉬 발진주기 측정장치
JP2001014896A (ja) * 1999-06-24 2001-01-19 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001163A (ko) * 1992-06-04 1994-01-10 기다오까 다까시 셀프-리프레쉬 기능을 테스트하는데 요구되는 시간을 단축하는데 적합한 다이나믹 랜덤 액세스 메모리 장치
KR19990013336A (ko) * 1997-07-16 1999-02-25 기타오카다카시 고속으로 워드선을 연속적으로 선택하여 테스트할 수 있는 반도체 기억 장치
KR20000065733A (ko) * 1999-04-08 2000-11-15 김영환 셀프리프레쉬 발진주기 측정장치
JP2001014896A (ja) * 1999-06-24 2001-01-19 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR20030001826A (ko) 2003-01-08

Similar Documents

Publication Publication Date Title
US6219292B1 (en) Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method
KR970023464A (ko) 테스트 회로가 설치된 반도체 메모리
JPH05274872A (ja) 半導体記憶装置
KR100474421B1 (ko) 반도체 기억 장치 및 그 테스트 방법과 테스트 회로
KR100712492B1 (ko) 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법
KR0185725B1 (ko) 반도체 기억장치
GB2313937A (en) Refresh counter for SRAM and method of testing the same
US7263021B2 (en) Refresh circuit for use in semiconductor memory device and operation method thereof
US5150329A (en) Dynamic memory with a refresh control circuit
US6445637B2 (en) Semiconductor memory device with a refresh function
KR20050054194A (ko) 메모리 장치의 타이밍 제어 방법
KR100265589B1 (ko) 동기식 기억장치
US6108248A (en) Column address strobe signal generator for synchronous dynamic random access memory
US6925023B2 (en) Semiconductor memory device and electronic device
US6288957B1 (en) Semiconductor memory device having test mode and method for testing semiconductor therewith
KR100800384B1 (ko) 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법
US7113439B2 (en) Refresh methods for RAM cells featuring high speed access
US20050002255A1 (en) Semiconductor memory device and electronic device
KR100286346B1 (ko) 에스디램의 리프레쉬 회로
KR100397901B1 (ko) 반도체 기억 장치
KR20050118526A (ko) 짧은 주기의 셀프 리프레시 모드를 가지는 반도체 메모리장치
KR100287889B1 (ko) 셀프 리프레쉬 회로
KR100792364B1 (ko) 고전압 발생 장치 및 이를 포함하는 반도체 메모리 장치
KR20060131512A (ko) 동적 메모리 장치, 동적 메모리 장치의 리프레시 제어 회로및 동적 메모리 시스템
KR20220135634A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100413

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee