KR100474421B1 - 반도체 기억 장치 및 그 테스트 방법과 테스트 회로 - Google Patents

반도체 기억 장치 및 그 테스트 방법과 테스트 회로 Download PDF

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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

어드레스 조합의 워스트 케이스에 있어서의 동작 체크를 행할 수 있는 반도체 기억 장치 및 그 테스트 방법을 제공한다. 테스트시에는, 우선 메모리 셀 어레이(30)에 특정한 데이터를 기록한다. 다음에 테스트 신호(TE1)를 "1"로 하고, 테스트 모드로 설정한다. 다음에 데이터 스토어 회로(51) 내에 테스트용 리프레시 어드레스를 기억시킨다. 다음에 제 1 테스트용 어드레스를 어드레스 단자(21)에 인가한다. 이 인가에 의해 제 1 테스트용 어드레스에 의거하여 보통의 판독 또는 기록이 행하여진다. 다음에 제 2 테스트용 어드레스를 어드레스 단자(21)에 인가한다. 이 인가에 의해, 우선 테스트용 리프레시 어드레스에 의거한 리프레시가 행하여지고, 뒤이어 제 2 테스트용 어드레스에 의거한 보통의 판독 또는 기록이 행하여진다. 다음에 메모리 셀 어레이(30)의 데이터 체크를 행하여 이상의 유무를 판정한다.

Description

반도체 기억 장치 및 그 테스트 방법과 테스트 회로{SEMICONDUCTOR STORAGE DEVICE, ITS TESTING METHOD, AND TEST CIRCUIT}
본 발명은 반도체 기억 장치 및 그 테스트 방법과 해당 반도체 기억 장치에 내장된 테스트 회로에 관한 것이다.
반도체 기억 장치는, 출하 전에 있어서 여러가지의 테스트가 필요하고, 이 때문에 내부에 미리 테스트 회로가 마련되는 경우가 많다.
도 1은, 이와 같은 테스트 회로를 갖는 반도체 기억 장치, 구체적으로는 의사 SRAM(Static Random Access Merory)의 구성예를 도시한 블록도이다. 이 종래의 반도체 기억 장치의 구성은, 예를 들면, 일본 특개평1-125796호에 개시된다. 이 반도체 기억 장치는 이하의 구성을 갖는다.
메모리 어레이(1)는 데이터를 기억하는 복수의 메모리 셀을 갖는다. 센스 앰프(2)는 메모리 어레이(1)에 접속되고 메모리 어레이(1)로부터의 데이터를 증폭한다. 열 I/O 회로(3)는 메모리 어레이(1) 중의 메모리 셀의 비트선에 접속되고 이 비트선을 선택적으로 액티브로 한다. 열 디코더(4)는, 외부 어드레스(A8 내지 A15)의 입력을 받음과 함께, 열 I/O 회로(3)에 접속되고, 이 외부 어드레스를 열 I/O 회로(3)에 입력함으로써, 열 I/O 회로(3)는 이 외부 어드레스에 의거하여 비트선을 선택적으로 액티브로 한다. 또한 데이터 기록 또는 판독용의 메인 앰프/기록 버퍼(5)가 마련된다.
또한, 멀티플렉서(8)는 리프레시 제어 회로(12)의 출력측에 접속됨과 함께 어드레스 카운터(9)의 출력측에 접속되고, 리프레시 제어 회로(12)로부터의 출력 신호에 따라, 외부 입력된 외부 어드레스(A0 내지 A7) 또는 어드레스 카운터(9)로부터 출력된 리프레시 어드레스의 어느 하나를 선택하여 출력한다. 멀티플렉서(8)의 출력측은 행 디코더(7)에 접속되고, 선택한 외부 어드레스(A0 내지 A7) 또는 리프레시 어드레스의 어느 하나가 행 디코더(7)에 입력된다. 행 디코더(7)는 워드 드라이버(6)에 접속되고, 외부 어드레스(A0 내지 A7) 또는 리프레시 어드레스의 어느 하나가 워드 드라이버(6)에 입력된다. 워드 드라이버(6)는 메모리 어레이(1) 중의 메모리 셀의 워드선에 접속되고, 외부 어드레스(A0 내지 A7) 또는 리프레시 어드레스에 의거하여 이 워드선을 선택적으로 액티브로 한다.
테스트 모드 판정 회로(10)는, /CE 신호(/는 부논리의 신호를 나타낸다) 및 /RFSH 신호의 입력을 받고, 테스트 모드인지의 여부를 판정하고, 이 판정 결과를 테스트 신호로서 출력한다. 출력 컨트롤 회로(14)는 해당 테스트 모드 판정 회로(10)의 출력측에 접속되고, 해당 테스트 모드 판정 회로(10)로부터 출력된 테스트 신호에 의해 제어되고, I/O 출력 전환 신호를 출력한다. 또한 출력 컨트롤 회로(14)는 타이머 회로(11) 및 I/O 출력 전환 회로(15)에 접속되고, 테스트시에는, I/O 출력 전환 회로(15)를 제어하고, 타이머 회로(11)로부터 출력된 분주 신호를 I/O 출력 전환 회로(15)를 통하여 I/O7 단자로부터 출력한다.
리프레시 제어 회로(12)는, /CE 신호 및 /RFSH 신호의 입력을 받고, 이들 신호가 일정한 조건을 충족시키는 때, 메모리 셀의 리프레시 동작을 행하게 하는 회로이다. 상기 타이머 회로(11)는, 일정 시간마다 리프레시 요구 신호를 출력함과 함께, 리프레시 제어 회로(12)에 접속되고, 리프레시 요구 신호가 리프레시 제어 회로(12)에 입력된다. 타이밍 발생 회로(13)는 이 리프레시 제어 회로(12)에 접속되고, 리프레시 제어 회로(12)로부터 출력된 리프레시 제어 신호의 입력을 받음과 함께, /RE 신호, /OE 신호, 및 CS 신호의 외부 입력을 받고, 내부 동기 신호를 출력하여 회로 전체의 동작을 제어한다.
이와 같은 구성에 있어서, /CE 신호가 하이 레벨(H)로부터 로우 레벨(L)로 변화한 때, /RFSH 신호가 로우 레벨(L)이면, 테스토 모드 판정 회로(10)에 의해 테스토 모드라고 판정된다. 이 때, 테스트 모드 판정 회로(10)는, 출력 컨트롤 회로(14)를 통하여 신호를 출력하고, 타이머 회로(11)를 발진시킨다. 이로써, 리프레시 제어 회로(12)는 어드레스 카운터(9)를 동작시킴과 함께, 멀티플렉서(8)를 제어하여 해당 어드레스 카운터(9)의 리프레시 어드레스(n 번지)를 메모리 셀의 로우 어드레스로서 멀티플렉서(8)로부터 출력시킨다. 또한 칼럼 어드레스로서는, 외부 어드레스(A8 내지 A15)가 열 디코더(4)에 입력된다.
이와 같이 하여, 로우 어드레스가 n 번지, 칼럼 어드레스가 A8 내지 A15에 의해 지정되는 소정의 번지의 메모리 셀이 선택되고, 해당 셀의 데이터 내용의 판독이 행하여진다. 따라서, 미리 이들 번지의 셀에 특정한 데이터를 기록하여 두고, 테스토 모드시에 직접 셀의 내용을 판독함으로써, 올바르게 데이터가 기록되며 또한 판독되어 있는지의 여부를 정확하게 판정할 수 있다. 즉, 타이머 회로(11) 및 어드레스 카운터(9)가 정상적으로 동작하고 있는지의 여부를 정확하게 판정할 수 있다.
또한, 테스트 모드로 설정될 때, 타이머 회로(11)가 발진하는데, 해당 타이머 회로(11)의 분주 출력이 출력 전환 회로(15)를 통하여 I/O7 단자로부터 출력된다. 따라서, 이 분주 출력를 체크함으로써, 타이머 회로(11)가 정상적으로 동작하고 있는지위 여부를 정확하게 판단할 수 있다.
상술한 의사 SRAM은, DRAM(Dynamic RAM)과 같은 메모리 셀 구조를 가지며, SRAM과 같은 사용 조건을 갖는 반도체 기억 장치로서, 내부에 있어서 일정 시간이 경과할 때마다 메모리 셀의 셀프 리프레시를 할 필요가 있다.
그런데 이 셀프 리프레시를 행하는 메모리 셀의 어드레스 즉, 리프레시 어드레스는 회로 내부에서 생성된다. 따라서 외부로부터 공급되는 판독/기록 어드레스와 전혀 관계가 없다.
이 때문에, 워스트 케이스로서, 예를 들면, 비트선을 공통으로 하고, 서로 이웃하는 2개의 워드선이 연속하여 활성화 되는 경우도 발생한다. 그리고 이와 같은 경우에, 프리차지 부족이나, 필드 절연막하의 근소한 리크 전류의 영향으로, 기억 동작에 오동작이 생기는 경우가 있다.
그러나 상술한 반도체 기억 장치가 행하는 테스트는, 단지, 타이머 회로(11)의 동작 체크를 함과 함께, 어드레스 카운터(9)의 카운트 값을 순차적으로 바꾸어 메모리 셀의 데이터를 판독하여 보는 것을 행하는것 뿐으로, 상술한 오동작이 생길 우려가 있는 워스트 케이스에 있어서의 동작 체크 즉 테스트를 의도적으로 행할 수 없는 결점이 있다. 즉, 상술한 반도체 기억 장치는, 워스트 케이스에 한하지 않고 임의의 조건하에 있어서, 동작 체크 즉 테스트를 확실하게 행할 수 없는 결점이 있다.
도 1은 종래의 반도체 기억 장치의 구성예를 도시한 블록도.
도 2는 본 발명의 한 실시 형태의 구성을 도시한 블록도.
도 3은 동 실시 형태의 노멀 동작을 설명하기 위한 타이밍 차트.
도 4는 동 실시 형태의 테스트시의 동작을 설명하기 위한 타이밍 차트.
도 5는 동 실시 형태의 테스트시의 동작을 설명하기 위한 플로우 차트.
도 6은 동 실시 형태의 테스트시의 동작을 설명하기 위한 플로우 차트.
도 7은 도 2의 회로 구성에 포함되는 멀티플렉서의 회로 구성의 한 예를 도시한 회로도.
본 발명은, 상술한 사정을 고려하여 이루어진 것으로, 그 목적은, 임의의 조건하에 있어서의 동작 체크를 행할 수 있는 반도체 기억 장치를 제공하는데 있다.
또한, 본 발명의 목적은, 반도체 기억 장치에 내장되고, 임의의 조건하에 있어서의 동작 체크를 행할 수 있는 테스트 회로를 제공하는데 있다.
또한, 본 발명의 목적은, 임의의 조건하에 있어서의 반도체 기억 장치의 동작 체크를 행할 수 있는 테스트 방법을 제공하는데 있다.
본 발명은 상기한 과제를 해결하고자 이루어진 것으로, 리프레시를 필요로 하는 복수의 메모리 셀을 갖는 반도체 기억 장치의 테스트 방법에 있어서, 외부 입력된 제 1 어드레스에 의거하여 상기 메모리 셀의 판독 또는 기록을 행하는 판독/기록 처리와, 외부 입력된 제 2 어드레스에 의거하여 상기 메모리 셀의 리프레시를 행하는 리프레시 처리와의 조합을, 테스트 동작중에 적어도 1회 행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법을 제공한다.
선택 사항으로서, 상기 2개의 처리 조합은, 상기 리프레시 처리 후에 상기 판독/기록 처리를 행하는 것이 가능하다.
또한, 선택 사항으로서, 상기 2개의 처리 조합은, 상기 판독/기록 처리 후에 상기 리프레시 처리를 행하는 것이 가능하다.
또한, 선택 사항으로서, 상기 2개의 처리 조합은, 1사이클 중에 행하는 것이 가능하다.
또한, 선택 사항으로서, 상기 판독/기록 처리의 후, 상기 리프레시 처리를 행하고, 그 후 또한 상기 판독/기록 처리를 1사이클 중에 행하는 것이 가능하다.
또한, 선택 사항으로서, 상기 2개의 처리는, 칼럼 어드레스를 공통으로 하고 로우 어드레스는 서로 근접하는 것이 가능하다.
또한, 선택 사항으로서, 상기 2개의 처리는, 칼럼 어드레스를 공통으로 하고 로우 어드레스는 서로 인접하는 것이 가능하다.
또한, 선택 사항으로서, 상기 반도체 기억 장치가 노멀 동작 모드로부터 테스트 모드로 전환된 것에 응답하여, 상기 반도체 기억 장치의 내부에서 생성된 제 3 어드레스에 의거한 상기 메모리 셀의 리프레시를 정지하는 처리를 더 포함하는 것이 가능하다.
또한, 선택 사항으로서, 외부 입력된 모드 전환 신호에 의거하여 상기 반도체 기억 장치가 노멀 동작 모드로부터 테스트 모드로 전환되는 것이 가능하다.
또한, 선택 사항으로서, 외부 입력된 모드 전환 신호에 의거하여 노멀 동작 모드로부터 테스트 모드로 전환될 때, 상기 제 3 어드레스 및 테스트 어드레스 중 테스트 어드레스를 선택하고 제 3 어드레스에 의거한 상기 메모리 셀의 리프레시를 정지하는 것이 가능하다.
또한, 선택 사항으로서, 상기 테스트 동작은, 칼럼 어드레스를 고정하고, 로우 어드레스를 차례로 바꿈으로써, 복수의 로우 어드레스의 세트를 리프레시 동작의 대상으로 하는 것이 가능하다.
또한, 선택 사항으로서, 상기 테스트 동작은, 칼럼 어드레스를 고정하고, 로우 어드레스를 차례로 바꿈으로써, 모든 로우 어드레스의 세트를 그 대상으로 하는 것이 가능하다.
또한, 선택 사항으로서, 상기 테스트 동작은, 칼럼 어드레스를 고정하고, 로우 어드레스를 차례로 바꿈으로써, 메모리 셀 어레이가 분할된 복수의 블록의 각각에 있어서 모든 로우 어드레스의 조합을 그 대상으로 하는 것이 가능하다.
또한, 선택 사항으로서, 로우 어드레스를 변경할 때마다, 상기 제 1 어드레스 및 상기 제 2 어드레스의 쌍방을 외부 입력하는 것이 가능하다.
또한, 선택 사항으로서, 상기 제 1 어드레스는, 로우 어드레스를 변경할 때마다 외부 입력하고, 한편 상기 제 2 어드레스는, 최초의 어드레스만을 외부 입력한 후, 미리 정하여진 일정한 규칙에 따라 로우 어드레스를 변경할 때마다 내부에서 자동적으로 변경하는 것이 가능하다.
또한, 선택 사항으로서, 상기 제 2 어드레스를 미리 정하여진 인크리먼트를 로우 어드레스를 변경할 때마다 행하는 것이 가능하다.
또한, 선택 사항으로서, 테스트의 대상이 되는 메모리 셀에 관해, 미리 홀드 시험을 행하고 소정의 테스트 패턴을 기록한 후에, 상기 2개의 처리를 행하는 것이 가능하다.
또한, 본 발명은 리프레시를 필요로 하는 복수의 메모리 셀과, 제 1 어드레스를 공급하는 회로 요소와, 어드레스에 의거하여 상기 메모리 셀의 리프레시를 행하는 액세스 어드레스 제어 회로를 갖는 반도체 기억 장치에 있어서, 외부 입력된 제 2 어드레스를 유지하는 회로와, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 제 2 어드레스를 유지하는 회로에 전기적으로 결합되고, 노멀 동작 모드에서는 상기 제 1 어드레스를 상기 액세스 어드레스 제어 회로에 공급하고, 테스트 모드에서는 상기 제 2 어드레스를 상기 액세스 어드레스 제어 회로에 공급하는 리프레시 어드레스 전환 회로를 더 갖는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
선택 사항으로서, 상기 리프레시 어드레스 전환 회로는, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 데이터 유지 회로에 전기적으로 결합되고, 노멀 동작 모드에서는 상기 제 1 어드레스를 선택하고, 테스트 모드에서는 상기 제 2 어드레스를 선택하는 선택 회로로 구성하여도 좋다.
또한, 선택 사항으로서, 상기 선택 회로는, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 데이터 유지 회로에 전기적으로 결합된 멀티플렉서로 구성하여도 좋다.
또한, 선택 사항으로서, 상기 리프레시 어드레스 전환 회로에 전기적으로 결합되고, 노멀 동작 모드와 테스트 모드를 전환하는 제어 신호를 상기 리프레시 어드레스 전환 회로에 공급하는 제어 회로를 더 갖도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 제어 회로는, 소정의 외부 신호에 응답하여 노멀 동작 모드와 테스트 모드를 전환하는 테스트 엔트리 회로로 이루어지도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 제 2 어드레스를 유지하는 회로는, 상기 리프레시 어드레스 전환 회로에 전기적으로 결합되는 데이터 기억 장치로 이루어지도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 데이터 유지 회로와 상기 리프레시 어드레스 전환 회로와의 사이에 전기적으로 결합되고, 상기 데이터 기억 장치로부터 출력된 제 2 어드레스를 반전하고, 상기 리프레시 어드레스 전환 회로에 공급하는 어드레스 반전 회로를 더 갖도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 제 1 어드레스를 공급하는 회로 요소는, 상기 리프레시 어드레스 전환 회로에 접속된 리프레시 어드레스 발생 회로로 이루어지도록 구성하여도 좋다.
또한, 본 발명은, 리프레시를 필요로 하는 복수의 메모리 셀과, 내부 신호에 의거하여 제 1 어드레스를 공급하는 회로 요소를 갖는 반도체 기억 장치의 테스트를 행하기 위한 테스트 회로에 있어서, 상기 테스트 회로는, 외부 입력된 제 2 어드레스를 유지하는 회로와, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 제 2 어드레스를 유지하는 회로에 전기적으로 결합되고, 노멀 동작 모드에서는 상기 제 1 어드레스를 상기 액세스 어드레스 제어 회로에 공급하고, 테스트 모드에서는 상기 제 2 어드레스를 상기 액세스 어드레스 제어 회로에 공급하는 리프레시 어드레스 전환 회로를 갖는 것을 특징으로 하는 테스트 회로를 제공한다.
선택 사항으로서, 상기 리프레시 어드레스 전환 회로는, 상기 제 1 어드레스를 공급하는 회로 요소과 상기 데이터 유지 회로에 전기적으로 결합되고, 노멀 동작 모드에서는 상기 제 1 어드레스를 선택하고, 테스트 모드에서는 상기 제 2 어드레스를 선택하는 선택 회로로 이루어지는 것을 특징으로 하는 제 23항에 기재된 테스트 회로를 제공한다.
또한, 선택 사항으로서, 상기 선택 회로는, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 데이터 유지 회로에 전기적으로 결합된 멀티플렉서로 이루어지도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 리프레시 어드레스 전환 회로에 전기적으로 결합되고, 노멀 동작 모드와 테스트 모드를 전환하는 제어 신호를 상기 리프레시 어드레스 전환 회로에 공급하는 제어 회로를 더 갖도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 제어 회로는, 소정의 외부 신호에 응답하여 노멀 동작 모드와 테스트 모드를 전환하는 테스트 엔트리 회로로 이루어지도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 제 2 어드레스를 유지하는 회로는, 상기 리프레시 어드레스 전환 회로에 전기적으로 결합되는 데이터 기억 장치로 이루어지도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 데이터 유지 회로와 상기 리프레시 어드레스 전환 회로와의 사이에 전기적으로 결합되고, 상기 데이터 기억 장치로부터 출력된 제 2 어드레스를 반전하고, 상기 리프레시 어드레스 전환 회로에 공급하는 어드레스 반전 회로를 더 갖도록 구성하여도 좋다.
또한, 선택 사항으로서, 상기 테스트 회로는, 반도체 기억 장치에 내장하여도 좋고, 또한 반도체 기억 장치와는 분리하여 동일 칩상에 탑재하여도 좋다. 어느 구성에서도, 테스트 회로가 반도체 기억 장치에 전기적으로 결합되고 신호나 어드레스가 테스트 회로와 반도체 기억 장치와의 사이에서의 수취가 가능하면 문제 없다.
이하, 도면을 참조하여 본 발명의 한 실시 형태에 관해 설명한다. 이하의 실시 형태에서는, 테스트 회로를 반도체 기억 장치에 내장한 경우의 한 구성예를 나타낸다.
도 2는 동 실시 형태에 의한 반도체 기억 장치(의사 SRAM)의 회로 구성을 도시한 블록도이다. 도 3은, 도 2에 도시한 반도체 기억 장치의 각 회로로부터의 출력 신호의 타이밍 차트이다. 도 2를 참조하여 반도체 기억 장치(의사 SRAM)의 회로 구성을, 도 3을 참조하여 각 회로로부터의 출력 신호를 이하 설명한다. 외부로부터 판독/기록 어드레스(Add)가 어드레스 단자(21)에 인가된다. 단자(22)에는, 외부로부터 제 1 테스트 신호(TE1)가 인가된다. 단자(23)에는, 외부로부터 제 2 테스트 신호(TE2)가 인가된다. 여기서, 단자(22)만이 테스트 전용 단자이고, 단자(21)는 노멀 동작시에 판독/기록 어드레스 데이터(Add)가 인가되는 단자이다. 또한, 단자(23)는 노멀 동작시에 출력 이네이블 신호(OE)도 인가되는 단자이고, 테스트 신호용의 단자와 겸용하고 있다.
어드레스 데이터 회로(ATD 회로)(25)는, 단자(21)에 접속되고, 외부로부터 단자(21)에 인가된 판독/기록 어드레스(Add)의 입력을 받고, 이 어드레스 데이터(Add)에 포함되는 로우 어드레스 데이터(AddR)(도 3 참조)의 변화를 검출한다. 로우 어드레스 데이터(AddR)의 모든 비트중의 적어도 1비트라도 변화하면, 어드레스 데이터 회로(ATD 회로)(25)가, 그 변화를 검출하고 펄스 신호(ATD)를 출력한다.
로우 제어 회로(26)는, 어드레스 데이터 회로(ATD 회로)(25)의 출력측에 접속되고, 어드레스 데이터 회로(ATD 회로)(25)로부터 출력된 펄스 신호(ATD)에 의거하여 로우 이네이블 신호(RE), 센스 이네이블 신호(SE) 및 칼럼 제어 신호(CC)를 생성하고 출력한다. 여기서, 로우 이네이블 신호(RE)는, 도 3에 도시한 바와 같이, 펄스 신호(ATD)의 상승 시점 및 하강 시점에서 각각 상승하고, 이들 시점으로부터 일정 시간 후에 하강하는 펄스 신호이다. 또한, 센스 이네이블 신호(SE)는, 로우 이네이블 신호(RE)를 일정 시간 지연시킨 신호이다. 또한, 도시하지 않지만, 칼럼 제어 신호(CC)는, 로우 이네이블 신호(RE)의 연속하는 2개의 펄스 신호중의 후자의 펄스 신호, 즉, 신호(ATD)의 하강에 의거한 펄스 신호를 일정 시간 지연시킨 신호이다. 또한, 이 로우 제어 회로(26)는, 제 2 테스트 신호(TE2)가 "0" 즉 로우 레벨인 때는 상술한 로우 이네이블 신호(RE)의 출력을 행하지 않는다.
칼럼 제어 회로(27)는, 로우 제어 회로(26)에 접속되고, 로우 제어 회로(26)로부터 출력된 칼럼 제어 신호(CC)를 받고, 이 칼럼 제어 신호(CC)를 더욱 지연하여 칼럼 이네이블 신호(CE)로서 출력한다.
메모리 셀 어레이(30)는 DRAM의 메모리 셀 어레이와 같은 구성을 갖는다. 메모리 셀 어레이(30)의 워드선에 접속된 로우 디코더(31)는, 로우 제어 회로(26)에도 접속되고, 이 로우 제어 회로(26)로부터 출력된 로우 이네이블 신호(RE)가 "1"로 되는 타이밍에 있어서, 멀티플렉서(MUx)(32)로부터 출력되는 로우 어드레스 데이터(RA1)에 대응하는 메모리 셀 어레이(30)의 워드선을 선택적으로 활성화 한다.
메모리 셀 어레이(30)의 각 비트선에 접속되는 센스 앰프(33)는, 로우 제어 회로(26)에도 접속되고, 이 로우 제어 회로(26)로부터 출력된 센스 이네이블 신호(SE)가 "1"로 되는 타이밍에 있어서, 메모리 셀 어레이(30)의 각 비트선을 활성화 한다.
칼럼 디코더(35)는, 상술한 단자(21) 및 칼럼 제어 회로(27)에 접속되고, 칼럼 제어 회로(27)로부터 출력된 칼럼 이네이블 신호(CE)가 "1"로 되는 타이밍에 있어서, 단자(21)에 인가된 어드레스 데이터(Add)에 포함되는 칼럼 어드레스 데이터(AddC)를 디코드하고, 이 디코드 결과에 응한 센스 앰프 I/O 버퍼(36)를 통하여 인풋/아웃풋 데이터 단자(37)에 접속한다.
리프레시 제어 회로(40)는, 메모리 셀 어레이(30)의 셀프 리프레시를 행하기 위한 회로이다. 이 리프레시 제어 회로(40)는, 어드레스 데이터 회로(ATD 회로)(25)의 출력측에 접속되고, 펄스 신호(ATD)를 받고, 그 하강시에 있어서 펄스 신호 및 리셋 신호를 출력한다. 리프레시 제어 회로(40)는, 또한, 타이머(42) 및 리프레시 어드레스 발생 회로(41)에 접속되고. 펄스 신호(ATD)의 하강시에 리프레시 제어 회로(40)가 출력한 펄스 신호는, 리 프레시 어드레스 발생 회로(41)에 입력됨과 함께, 리셋 신호가 타이머(42)에 입력된다. 리프레시 어드레스 발생 회로(41)는, 이 펄스 신호를 받고, 리프레시 어드레스(RFAD)를 하나 진전시킨다.
또한, 상기 리프레시 제어 회로(40)는, 어드레스 데이터 회로(ATD 회로)(25)로부터의 펄스 신호(ATD)의 출력이 일정 시간 없었던 것을, 타이머(40)로부터의 계시 신호에 의거하여 검지하고, 셀프 리프레시 신호(RF)를 출력한다. 리프레시 제어 회로(40)의 출력측은, 로우 제어 회로(26)에 접속되고, 출력한 셀프 리프레시 신호(RF)를 로우 제어 회로(26)에 입력한다.
또한, 출하 전의 완성품 테스트를 행하기 위한 테스트 회로(50)는, 단자(22, 23)에 각각 인가된 제 1 및 제 2 테스트 신호의 입력을 받고, 출력 신호(T3) 및 리프레시 어드레스(RA)를 출력한다. 리프레시 제어 회로(40)는, 이 테스트 회로(50)에 접속되고 출력 신호(T3)의 입력을 받고, 신호(M) 및 셀프 리프레시 신호(RF)를 출력한다. 이로써, 메모리 셀 어레이(30)의 셀프 리프레시가 행하여진다.
테스트 회로(50)는, 데이터 스토어 회로(51)와, 인버터 회로(52)와, 테스트 엔트리 회로(53)와 멀티플렉서(54)로 구성되어 있다. 데이터 스토어 회로(51)는, 단자(21)에 인가된 어드레스 데이터(Add)에 포함되는 로우 어드레스 데이터(AddR)를, 테스트 엔트리 회로(53)로부터 출력되는 신호(T1)의 상승에서 받아들이고, 출력한다. 출력한 로우 어드레스 데이터(AddR)는 인버터 회로(52)에 입력되고, 인버터 회로(52)는 데이터 스토어 회로(51)의 출력의 각 비트를 반전하고, 테스트 어드레스(TA)로서 출력한다. 테스트 엔트리 회로(53)는 단자(22 및 23)에 접속되고, 이들 단자에 각각 인가된 제 1 및 제 2 테스트 신호(TE1, TE2)에 의거하여 신호(T1 내지 T3)를 출력한다. 멀티플렉서(54)는, 인버터 회로(52)로부터의 테스트 어드레스(TA) 또는 리프레시 어드레스 발생 회로(41)로부터의 리프레시 어드레스(RFAD)의 어느 한쪽을, 테스트 엔트리 회로(53)로부터의 신호(T2)에 의거하여 선택하고, 신호(RA)를 출력한다. 이 신호(RA)는, 상술한 멀티플렉서(32)에 입력된다.
다음에, 상술한 반도체 기억 장치의 테스트 모드 동작 및 노멀 동작을 나누어서 설명한다.
최초에, 노멀 동작을 도 3을 참조하여 설명한다. 이 경우, 테스트 신호(TE1)가 "0"으로 설정되고, 이로써, 테스트 엔트리 회로(53)로부터 출력되는 신호(T1 내지 T3)가 어느것이나 "0"으로 된다. 즉, 노멀 동작시에는, 테스트 회로(50)는 동작하지 않기 때문에, 테스트 회로를 내장하지 않은 반도체 기억 장치의 동작과 실질적으로 같다.
이 상태에 있어서, 로우 어드레스 데이터(AddR)로서 데이터"A1"가 단자(21)에 인가되면, ATD 회로(25)가, 데이터"A1"가 인가된 것을 검지하고, 펄스 부호(ATD)("1")가 로우 제어 회로(26) 및 멀티플렉서(32)에 입력된다. 멀티플렉서(32)는 펄스 신호(ATD)("1")를 받고, 멀티플렉서(54)로부터의 데이터(RA)를 로우 어드레스 데이터(RA1)로서 출력한다. 그리고, 이 로우 어드레스 데이터(RA1)는 로우 디코더(31)에 입력된다.
여기서, 신호(T2)가 "0"이기 때문에, 멀티플렉서(54)는 리프레시 어드레스(RFAD)를 출력하고, 이 리프레시 어드레스(RFAD)가 멀티플렉서(32)를 통하여 로우 디코더(31)에 인가된다. 이 리프레시 어드레스(RFAD)는 "R1"이었다고 한다.
한편, 로우 제어 회로(26)는, 펄스 신호(ATD)를 받고, 로우 이네이블 신호(RE)를 출력하고, 이 로우 이네이블 신호(RE)는, 로우 디코더(31)에 입력된다. 로우 디코더(31)는, 이 로우 이네이블 신호(RE)를 받고, 상술한 로우 어드레스 데이터"R1"가 지정하는 워드선을 활성화 한다.
이어서, 로우 제어 회로(26)가 센스 이네이블 신호(SE)를 출력하면, 이 신호(SE)가 센스 앰프(33)에 공급되고, 이로써, 센스 앰프(33)가 활성화 된다. 그리고, 센스 앰프(33)가 활성화 되면, 상술한 로우 어드레스 데이터"R1"가 지정하는 워드선에 접속된 메모리 셀이 리프레시된다.
다음에, 펄스 신호(ATD)가 하강하면, 리프레시 제어 회로(40)로부터 리프레시 어드레스 발생 회로(41)로 펄스 신호가 공급되고, 이로써, 리프레시 어드레스(RFAD)가 인크리먼트 되어 "R1+1"로 된다. 동시에, 타이머(42)가 리셋된다. 또한, 펄스 신호(ATD)가 하강하면, 멀티플렉서(32)가 데이터(AddR)(이 시점에서 데이터"A1")를 로우 어드레스 데이터(RA1)로서 로우 디코더(31)에 공급한다. 또한, 펄스 신호(ATD)가 하강하면, 로우 제어 회로(26)가 재차 로우 이네이블 신호(RE)를 로우 디코더(31)에 공급한다.
로우 디코더(31)는, 이 로우 이네이블 신호(RE)를 받고, 멀티플렉서(32)로부터 출력되어 있는 로우 어드레스 데이터"A1"가 지정하는 메모리 셀 어레이(30)의 워드선을 활성화 한다. 뒤이어, 로우 제어 회로(26)가 센스 이네이블 신호(SE)를 출력하면, 이 신호(SE)가 센스 앰프(33)에 공급되고, 이로써, 센스 앰프(33)의 어드레스 데이터"A1"에 대응하는 워드선이 활성화 된다.
다음에, 칼럼 제어 회로(27)가 칼럼 이네이블 신호(CE)를 칼럼 디코더(35)에 출력한다. 칼럼 디코더(35)는, 이 칼럼 이네이블 신호(CE)를 받고, 칼럼 어드레스 데이터(AddC)를 디코드하고, 이 디코드 결과에 응한 센스 앰프를 I/O 버퍼(36)를 통하여 인풋/아웃풋 데이터 단자(37)에 접속한다. 이로써, 판독 동작의 경우는, 메모리 셀 어레이(30)에 기억된 데이터가, 센스 앰프(33), I/O 버퍼(36)를 통하여 데이터 단자(37)에 송신되고, 또한 기록 동작의 경우는, 데이터 단자(37)의 데이터가 메모리 셀 어레이(30)에 기록된다.
이와 같이, 도 2의 반도체 기억 장치는, 판독/기록 어드레스 데이터(Add)가 어드레스 단자(21)에 인가되면, 우선, 리프레시 어드레스(RFAD)에 의거하여 지정된 워드선에 접속된 메모리 셀의 리프레시가 행하여지고, 뒤이어, 어드레스 데이터(Add)에 의거한 메모리 셀 어레이(30)의 판독/기록이 행하여진다.
미리 결정되어 있는 일정 시간 내에 메모리 셀 어레이(30)의 판독/기록 동작이 행하여지지 않았던 경우, 타이머(42)로부터 펄스 신호가 리프레시 제어 회로(40)에 공급된다. 그리고, 리프레시 제어 회로(40)는 이 펄스 신호를 받고, 셀프 리프레시를 행한다. 즉, 리프레시 신호(RF)를 로우 제어 회로(26)에 공급함과 함께, 신호(M)로서 "1"을 멀티플렉서(32)에 공급한다. 멀티플렉서(32)는 이 신호(M)을 받고, 리프레시 어드레스(RFAD)(데이터"R1+1"로 한다)를 로우 어드레스 데이터(RA1)로서 로우 디코더(31)에 공급하다.
한편, 리프레시 신호(RF)가 로우 제어 회로(26)에 공급되면, 로우 제어 회로(26)가 로루 이네불 신호(RE)를 로우 디코더(31)에 공급하고, 뒤이어 센스 이네이블 신호(SE)를 센스 앰프(33)에 공급한다. 이로써, 상술한 경우와 마찬가지로 하여, 로우 어드레스 데이터"R1+1"에 대응하는 워드선에 접속된 메모리 셀이 리프레시된다.
이상이 도 2에 도시한 반도체 기억 장치의 노멀 동작이다.
다음에, 테스트 회로(50)를 이용한 출하 전 테스트 동작에 관해 도 4를 참조하여 설명한다. 도 4는, 테스트시의 동작을 설명하기 위한 타이밍 차트이다.
이 출하 전 테스트의 테스트 패턴으로서는 다양한 패턴이 생각되지만, 그 한 예로서, 판독 또는 기록의 "어드레스(B)"를 "X1"로 하고, "리프레시 어드레스(A)"를 "X1"의 반전 어드레스"/X1"로 행하는 것이 요구되는 경우가 잇다. 이하의 설명은, 이와 같이 판독 또는 기록의 "어드레스(B)"를 "X1"로 하고, "리프레시 어드레스(A)"를 반전 어드레스"/X1"로 하는 경우를 예로 들어 설명한다.
이 출하 전 테스트에 있어서는, 우선, 시각(t1)에서 테스트 신호(TE1)를 "1"로 상승한다. 이로써, 테스트 엔트리 회로(53)가 테스트 모드로 되고, 이후, 단자(23)에 인가된 신호를 제 2 테스트 신호(TE2)로서 인식한다. 다음에, 어드레스 데이터"X1"를 단자(21)에 인가한다. 그리고, 시각(t2)에서, 단자(23)에 인가하는 제 2 테스트 신호(TE2)를 "0"으로 하강시킨다.
제 2 테스트 신호(TE2)가 "0"으로 하강하면, 테스트 엔트리 회로(53)가 이것을 검지하고, 신호(T1)를 "1"로 상승시킨다. 신호(T1)가 "1"로 상승하면, 이 상승을 받고, 데이터 스토어 회로(51)가 어드레스 단자(21)에 인가된 어드레스 데이터(AddR), 즉 어드레스 데이터"X1"를 받아들이고, 이 어드레스 데이터"X1"를 인버터 회로(52)에 공급한다. 인버터 회로(52)는, 이 어드레스 데이터"X1"를 반전하고, 데이터"/X1"으로서 출력한다. 이 반전 어드레스 데이터"/X1"가 테스트 어드레스 데이터(TA)로서 멀티플렉서(54)에 공급된다.
상기 실시 형태에 있어서, 상술한 바와 같이, 데이터 스토어 회로(51)와 멀티플렉서(54)와의 사이에 인버터(52)를 삽입하고 있다. 따라서, 어드레스 단자(21)에 인가하는 어드레스 데이터"X1"를 변경하지 않고, 반전 어드레스"/X1"로 리프레시를 행하고, 어드레스"X1"로 판독 또는 기록을 행하는 것이 가능해진다. 즉, 판독 또는 기록 동작시에는, 멀티플렉서(32)는, 어드레스 단자(21)를 통하여 입력된 어드레스"X1"를 선택하고, 어드레스"X1"로 판독 또는 기록 동작을 행하고, 한편 리프레시 동작시에는, 멀티플렉서(32)는, 어드레스 단자(21)를 통하여 입력된 어드레스"X1"를 인버터(52)에서 반전한 반전 어드레스"/X1"를 선택하기 때문에, 반전 어드레스"/X1"로 리프레시 동작이 행하여진다.
따라서, 외부 테스터로부터 공급되는 하나의 어드레스 데이터"X1"는, 판독 또는 기록 동작과 리프레시 동작에 공통으로 사용할 수 있기 때문에, 테스트 패턴의 작성을 용이하게 함과 함께, 테스트 프로그램을 심플하게 하는 것이 가능해진다.
만약 인버터(52)를 마련하지 않은 경우는, 리프레시 어드레스로서 반전 어드레스 데이터"/X1"를 어드레스 단자(21)에 인가하는 것이 필요해진다. 그리고, 판독 또는 기록 어드레스를 바꿀 때마다, 그것에 맞추어 리프레시 어드레스로서, 반전 어드레스를 어드레스 단자(21)에 인가하는 것이 필요해진다. 그 결과, 테스트 프로그램이 복잡하게 되는 경향에 있다. 그리고 이것은, 메모리 셀 어레이의 규모가 커질수록 현저해진다.
따라서 인버터(52)를 마련하여 어드레스 단자(21)에 인가하는 하나의 어드레스 데이터를 판독 또는 기록 동작과 리프레시 동작에 공통으로 사용하는 것이 바람직하지만, 인버터(52)는, 어디까지나 회로 설계상의 선택 사항이고, 상기 테스트 회로에 필수의 것은 아니다. 예를 들면, 테스트 패턴에 따라서는, 판독 또는 기록의 어드레스(B)를 "X1", 리프레시 어드레스(A)를 "X1"의 반전 어드레스"/X1"로 할 필요가 없는 일이 있다. 이와 같은 경우에는, 인버터(52)를 구태여 마련할 필요는 없다.
다음에, 시각(t3)에서, 어드레스 단자(21)에 어드레스 데이터(AddR)로서 판독/기록 어드레스"B"로서의 어드레스 데이터"X1"를 인가한다. 어드레스 단자(21)에 어드레스 데이터"X1"가 인가되면, 상술한 바와 같이, ATD 회로(25)로부터 펄스 신호(ATD)가 출력되고, 이 출력된 펄스 신호(ATD)가 로우 제어 회로(26)에 입력된다. 그러나, 이 때 테스트 신호(TE2)가 "0"이기 때문에, 로우 제어 회로(26)로부터 로우 이네이블 신호(RE) 및 센스 앰프 이네이블 신호(SE)가 출력되는 일은 없다.
다음에, 어드레스 데이터"X1"를 단자(21)에 인가한 시각(t3)으로부터 일정 시간(펄스 신호(ATD)의 펄스 폭보다 약간 긴 시간)이 경과한 시각(t4)에서, 제 2 테스트 신호(TE2)를 "1"로 상승시킨다. 테스트 신호(TE2)가 "1"로 상승하면, 테스트 엔트리 회로(53)가 이것을 검지하고, 신호(T2) 및 신호(T3)를 "1"로 상승시킨다. 신호(T2)가 "1"로 상승하면, 멀티플렉서(54)가 테스트 어드레스 데이터(TA)를 어드레스 데이터(RA)로서 출력한다.
또한, 이 시각(t4)에서, 신호(T3)가 상승하면, 리프레시 제어 회로(40)가 이것을 검지하고, 셀프 리프레시 신호(RF)를 로우 제어 회로(26)에 공급함과 함께, 신호(M)를 멀티플렉서(32)에 공급한다. 신호(M)가 멀티플렉서(32)에 입력되면, 멀티플렉서(32)가 어드레스 데이터(AddR)(이 때 데이터"X1")를 로우 디코더(31)에 공급한다. 또한, 신호(RF)가 로우 제어 회로(26)에 입력된 때, 제 2 테스트 신호(TE2)가 이미 "1"로 상승하여 있기 때문에, 로우 제어 회로(26)로부터 로우 이네이블 신호(RE)가 출력되고, 이 로우 이네이블 신호(RE)가 로우 디코더(31)에 입력된다. 이로써, 어드레스 데이터"X1"에 의해 지정된 워드선이 활성화 된다. 뒤이어, 로우 제어 회로(26)로부터 센스 앰프 이네이블 신호(SE)가 출력되면, 센스 앰프(33)가 활성화 되고, 어드레스 데이터"X1"에 의해 지정된 워드선의 판독/기록이 행하여진다.
다음에, 시각(t5)에서, 어드레스 단자(21)에 어드레스 데이터"C"를 인가한다. 어드레스 데이터"C"가 단자(21)에 인가되면, ATD 회로(25)가 이것을 검지하고, 펄스 신호(ATD)("1")를 멀티플렉서(32) 및 로우 제어 회로(26)에 공급한다. 이로써, 멀티플렉서(32)가 멀티플렉서(54)의 출력, 즉, 테스트 어드레스(TA)(이 때 리프레시 어드레스(A)로서의 어드레스 데이터"/X1")를 선택하고, 로우 디코더(31)에 공급한다. 또한, 펄스 신호(ATD)가 로우 제어 회로(26)에 공급되면, 이 때 제 2 테스트 신호(TE2)가 "1"이기 때문에, 로우 제어 회로(26)로부터 로우 이네이블 신호(RE)가 출력되고, 이 출력된 로우 이네이블 신호(RE)가 로우 디코더(31)에 입력된다. 이로써, 어드레스 데이터"/X1"에 의해 지정되는 워드선이 활성화 된다. 뒤이어, 로우 제어 회로(26)로부터 센스 앰프 이네이블 신호(SE)가 출력되면, 센스 앰프(33)가 활성화 되고, 어드레스 데이터"/X1"가 지정하는 워드선에 접속된 메모리 셀이 리프레시된다.
다음에, 시각(t6)에서, 펄스 신호(ATD)가 "0"으로 하강하면, 멀티플렉서(32)가 어드레스 데이터(AddR)(이 때 데이터"C")를 로우 디코더(31)에 공급한다. 또한, 펄스 신호(ATD)가 "0"으로 하강하면, 로우 제어 회로(26)로부터 로우 이네이블 신호(RE)가 출력되고, 이 출력된 로우 이네이블 신호(RE)가 로우 디코더(31)에 입력된다. 이로써, 어드레스 데이터"C"에 의해 지정되는 워드선이 활성화 된다. 뒤이어, 로우 제어 회로(26)로부터 센스 앰프 이네이블 신호(SE)가 출력되면, 센스 앰프(33)가 활성화 되고, 어드레스 데이터"C"의 워드선의 판독/기록이 행하여진다.
이와 같이 도 2에 도시한 테스트 회로(50)는, 테스트용의 리프레시 어드레스(상기 어드레스 데이터"A")를 데이터 스토어 회로(51) 내에 미리 설정해 둘 수 있다. 따라서 데이터 스토어 회로(51) 내에 미리 설정해 두는 리프레시 어드레스"A"가 미리 인식될 수 있기 때문에, 이 리프레시 어드레스에 근접하는 테스트용 판독/기록 어드레스(상기 어드레스 데이터"B", "C")를 외부로부터 입력함으로써 임의의 조건하, 예를 들면 워스트 조건에 있어서의 시험을 의도적으로 또한 확실하게 행하는 것이 가능해진다.
즉, 리프레시 어드레스"A"에 의거하여 워드선을 지정하여 메모리 셀의 리프레시 동작을 행하고, 계속해서, 테스트용 판독/기록 어드레스에 의거하여 상기 워드선에 인접하는 워드선을 지정하여 테스트용 판독/기록 동작을 행함으로서, 비트선을 공통으로 하고, 서로 이웃하는 2개의 워드선이 연속하여 활성화 되는 경우를 상정하여 시험을 의도적으로 행함으로써, 임의의 조건하, 예를 들면 워스트 조건에 있어서의 프리차지 부족이나, 필드 절연막하의 근소한 리크 전류의 영향으로, 기억 동작에 오동작이 생기는지의 여부를 확인하는 것이 가능해진다.
다음에, 상기 테스트 회로(50)를 이용한 출하 전 테스트에 관해 도 5에 도시한 플로우 차트를 참조하여 설명한다.
우선, 칩에 원래 고정적인 불량이 있거나, 홀드 특성이 나쁜 메모리 셀이 있거나 하면, 리프레시 동작의 테스트를 실시하는 의미가 없어지기 때문에, 사전에 홀드 시험을 실시하여 둔다(스텝 S1). 홀드 시험 그 자체는 범용 DRAM에서 실시되고 있는 시험과 같은 기지의 테스트 순서에 따라 행하면 좋다.
즉, 메모리 셀 어레이(30)의 메모리 셀에의 데이터 기록을 행하고, 리프레시를 금지한 상태를 소정 시간 계속한 후, 이 메모리 셀로부터의 데이터 판독을 행한 때에, 판독된 데이터가 기록한 데이터와 일치하도록 해당 소정 시간(즉, 리프레시 사이클)을 조정함으로써, 이 메모리 셀의 홀드 시간이 결정된다. 이 시험을 모든 메모리 셀에 대해 행함으로써, 홀드 시간이 가장 짧은 메모리 셀에 맞춘 리프레시 사이클의 값이 결정되게 된다. 또한, 리프레시 동작의 금지는, 리프레시 제어 회로(40)에 외부로부터 제어 신호를 입력함으로써 행한다.
다음에, 메모리 셀의 리프레시 동작 및 판독/기록 동작이 올바르게 행하여졌는지의 여부를 테스트의 후에 판정하기 위해, 메모리 셀 어레이(30)에 미리 테스트 패턴을 기록하여 둔다(스텝 S2). 여기서는, 리프레시 동작 및 판독/기록 동작의 정상성을 검증하는 것이 목적이기 때문에, 모든 비트가 "1"인 테스트 패턴를 이용한다.
다음에, 임의의 홀드 시간을 설정하고(스텝 S3), 뒤이어, 제 1 테스트 신호(TE1)을 "1"로 상승함으로써 회로를 테스트 모드로 설정한다(스텝 S4).
다음에, 리프레시 어드레스 데이터("A"라고 한다)를 어드레스 단자(21)에 인가하고, 그리고, 테스트 신호(TE2)를 "0"으로 하강시킨다. 이로써, 어드레스 데이터"A"가 데이터 스토어 회로(51)에 기록된다(스텝 S5).
다음에, 어드레스 데이터"A"가 지정하는 워드선과 센스 앰프를 같게 하는 워드선을 지시하는 임의의 어드레스 데이터("B"라고 하다)를 어드레스 단자(21)에 인가한다(스텝 S6).
다음에, 일정 시간 경과 후, 상기와 마찬가지로, 어드레스 데이터"A"가 지정하는 워드선과 센스 앰프를 같게 하는 워드선을 지시하는 임의의 어드레스 데이터("C"라고 한다)를 어드레스 단자(21)에 인가한다(스텝 S7).
이상의 과정에 의해, 도 4에 도시한 어드레스(B)에의 노멀 액세스, 어드레스"A"에서의 리프레시 동작, 어드레스(C)에의 노멀 액세스가 순차적으로 행하여진다.
다음에, 상기 어드레스"A", "B", "C"가 지정하는 각 워드선에 접속된 메모리 셀의 데이터를 판독하고, 데이터 체크를 행한다(스텝 S8). 그리고, 체크 결과가 「NG」인 경우는(스텝 S9), 테스트를 종료하고 칩을 파기한다(스텝 S10). 또한, 체크 결과가 「PASS」인 경우는(스텝 S9), 테스트의 전부가 종료되었는지의 여부를 판단하고(스텝 S11), 이 판단 결과가 「NO」인 경우는 스텝 S5로 되돌아온다.
이후, 테스트의 전부가 종료되었는지의 여부의 판단 결과가 「YES」로 될 때까지, 스텝 S5 내지 S8이 반복 실행되고, 이로써, 센스 앰프를 공통으로 하는 모든 로우 어드레스의 조합이 테스트된다. 이 모든 로우 어드레스의 조합을 테스트하는 방법으로서는, 예를 들면, 어느 워드선을 리프레시 워드선으로서 고정하고, 해당 리프레시의 전후에서 노멀 액세스하는 워드선을 순차적으로 바꾸어 테스트한다. 예를 들면, 어느 워드선을 리프레시 워드선으로서 고정하고, 해당 리프레시의 전후에서 노멀 액세스하는 워드선을, 가장 위의 워드선으로부터 가장 아래의 워드선까지 순번대로 바꾸어 테스트한다.
그리고, 이 테스트 동작을, 다른 워드선을 새로운 리프레시 워드선으로서 고정하고, 상기 동작을 반복한다. 이상의 테스트 동작을, 모든 워드선이 리프레시 워드선으로서 선택될 때까지 반복하여 행함으로써, 모든 패턴을 테스트한다.
또한, 메모리 셀 어레이(30)가 복수의 블록으로 분할되어 있고, 각 블록마다 센스 앰프가 마련되어 있는 것인 경우는, 각 블록 내에 있어서 모든 로우 어드레스의 조합을 테스트하면 좋다.
또한, 실제로는, 모든 패턴에 관해 테스트하면 상당한 시간이 걸리기 때문에, 규칙성을 갖게 하여 테스트하는 것도 가능하다. 즉, 최초는 모든 패턴를 조사하고, 어느 경향이 나오면 생략한 형으로 테스트를 행한다. DRAM에 한하지 않고 보통의 메모리 테스트 기술에 있어서, 불량을 찾기 쉬운 패턴이라고 불리는 것이 있기 때문에, 마칭이나 갤럽이라는 테스트 수법을 조합시켜서 테스트를 행하여도 좋다. 단, 물론, 모든 패턴를 테스트하는 것이 바람직하다.
또한, 상기한 실시 형태는 로우 어드레스를 다양하게 바꾸어 테스트를 행하게 되어 있고, 칼럼 어드레스는 기본적으로는 관계 없다. 그러나, 노멀 액세스의 경우에는 칼럼 스위치를 통하여 비트선과 데이터 버스가 연결되기 때문에, 비트선이 열리는 방식이나 프리차지가 되는 방식에 따라 메모리 셀의 데이터에 영향을 줄 가능성이 있다. 따라서 칼럼 어드레스도 바꾸어 테스트하는 것이 보다 바람직하다.
이 경우, 도 5에 있어서, 스텝 S5의 다음에 임의의 칼럼 어드레스 데이터(AddC)를 설정하는 처리를 더하면 좋다. 도 6은, 로우 어드레스에 더하여, 칼럼 어드레스도 바꾸어 테스트할 때의 플로우 차트이다.
즉, 스텝 S1 내지 스텝 S5는, 상술한 것과 마찬가지로 행한다. 그 후, 칼럼 어드레스 데이터(AddC)로서 데이터"D"를 어드레스 단자(21)에 인가하고, 칼럼 디코더(35)에 의해 칼럼 어드레스 데이터(AddC)를 디코드하고, 이 디코드 결과에 응한 센스 앰프를 I/O 버퍼(36)를 통하여 인풋/아웃풋 데이터 단자(37)에 접속한다. 즉, 칼럼 어드레스 데이터(AddC)에 의거하여 비트선을 지정한다.(스텝 S12).
다음에, 어드레스 데이터"A"가 지정하는 워드선과 센스 앰프를 같게 하는 워드선을 지정하는 임의의 어드레스 데이터("B"라고 한다)를 어드레스 단자(21)에 인가한다(스텝S6).
다음에, 일정 시간의 경과 후, 상기와 마찬가지로, 어드레스 데이터"A"가 지정하는 워드선과 센스 앰프를 같게 하는 워드선을 지시하는 임의의 어드레스 데이터("C"라고 한다)를 어드레스 단자(21)에 인가한다(스텝 S7).
이상의 과정에 의해, 칼럼 어드레스 데이터(AddC)에 의거하여 지정된 비트선을 고정하고, 로우 어드레스(B)에의 노멀 액세스, 로우 어드레스"A"에서의 리프레시 동작, 로우 어드레스(C)에의 노멀 액세스가 순차적으로 행하여진다.
그리고, 지정하는 비트선을 바꾸어, 같은 테스트를 반복한다. 즉, 리프레시 로우 어드레스에 더하여, 칼럼 어드레스도 바꾸어 테스트하고, 비트선이 열리는 방식이나 프리차지가 되는 방식에 의해 메모리 셀의 데이터에 영향이 없는지 조사한다.
또한, 상기 실시 형태와 같이, 어드레스를 칩 외부로부터 임의로 설정 가능하게 함으로써 자유도가 높아지지만, 역으로 말하면 모든 어드레스의 지정을 외부로부터 행하기 때문에 수고가 든다. 그래서, 상기 노멀 액세스 어드레스(B, C)만을 외부로부터 주고, 한편, 리프레시 어드레스(A)는 회로 내부에서 자동적으로 인크리먼트 하도록 구성하는 것도 가능하다. 이로써, 테스트 프로그램의 프로그래밍의 수고가 경감된다. 이 경우, 리프레시 어드레스 발생 회로(41) 내의 어드레스 카운터를 이용하여 리프레시 어드레스의 인크리먼트 행하는 것이 가능하다.
이와 같이, 테스트 회로(50)의 내부에서, 테스트용의 리프레시 어드레스(상기 어드레스 데이터"A")를 자동적으로 인크리먼트하도록 구성한 경우라도, 미리 정하여진 규칙에 따라 인크리먼트되기 때문에, 인크리먼트된 리프레시 어드레스(어드레스 데이터"A+1")를 미리 인식할 수 있다. 따라서, 이 인크리먼트된 리프레시 어드레스에 근접하는 테스트용 판독/기록 어드레스(상기 어드레스 데이터"B", "C")를 외부로부터 입력하는 것이 가능하게 되고, 상술한 방법에 의해 임의의 조건하, 예를 들면 워스트 조건에 있어서의 식험을 의도적으로 또한 확실하게 행하는 것이 가능해진다.
즉, 자동적으로 인크리먼트된 리프레시 어드레스에 의거하여 워드선을 지정하여 메모리 셀의 리프레시 동작을 행하고, 계속해서, 테스트용 판독/기록 어드레스에 의거하여 상기 워드선에 인접하는 워드선을 지정하여 테스트용 판독/기록 동작을 행함으로써, 모든 어드레스의 지정을 외부로부터 행하지 않아도, 임의의 조건하, 예를 들면 워스트 조건에서의 테스트를 가능하게 한다.
또한, 상기 실시 형태에서는, 멀티플렉서(54)는, 리프레시 어드레스 발생 회로(41)로부터 출력한 리프레시 어드레스(RFAD)와, 데이터 스토어 회로(51)로부터 출력한 테스트 어드레스(TA)의 입력을 받고, 테스트 엔트리 회로(53)로부터의 제어 신호(T2)에 의거하여 노멀 동작 모드에서는 회로의 내부에서 발생한 리프레시 어드레스(RFAD)를 선택하고, 테스트 모드에서는 외부 입력된 테스트 어드레스(TA)를 선택함으로써, 노멀 동작 모드로부터 테스트 모드로의 변경에 응답하여, 회로의 내부에서 발생한 리프레시 어드레스(RFAD)의 공급을 정지함으로써, 테스트 모드에서는, 회로의 내부에서 발생한 리프레시 어드레스(RFAD)에 의거하여 리프레시 동작이 행하여지는 것을 방지한다.
상기 멀티플렉서(54)의 회로 구성의 한 예를 도 7에 도시한다. 멀티플렉서(54)는, 제 1 N형 트랜지스터(N1) 및 제 1 P형 트랜지스터(P1)로 이루어지는 제 1 게이트와, 제 2 N형 트랜지스터(N2) 및 제 2 P형 트랜지스터(P2)로 이루어지는 제 2 게이트와, 인버터(INV1)을 갖는다. 또한, 멀티플렉서(54)는, 데이터 스토어 회로(51)로부터 출력되고, 인버터(52)를 통하여 입력되는 테스트 어드레스(TA)를 받는 테스트 어드레스 입력부와, 리프레시 어드레스 발생 회로(41)로부터 출력된 리프레시 어드레스(RFAD)의 입력을 받는 리프레시 어드레스 입력부와, 테스트 엔트리 회로(53)로부터 출력된 신호(T2)의 입력을 받는 제어 신호 입력부와, 회로의 출력부를 갖는다.
상기 제 1 N형 트랜지스터(N1) 및 제 1 P형 트랜지스터(P1)로 이루어지는 제 1 게이트는, 테스트 어드레스 입력부와 출력부와의 사이에 마련된다. 한편, 제 2 N형 트랜지스터(N2) 및 제 2 P형 트랜지스터(P2)로 이루어지는 제 2 게이트는, 리프레시 어드레스 입력부와 출력부와의 사이에 마련된다.
또한, 제어 신호 입력부는, 제 1 N형 트랜지스터(N1)의 게이트 및 제 2 P형 트랜지스터(P2)의 게이트 및 인버터(INV1)의 입력측에 접속된다. 인버터(INV1)의 출력측은, 제 1 P형 트랜지스터(P1)의 게이트 및 제 2 N형 트랜지스터(N2)의 게이트에 접속된다.
따라서, 테스트 엔트리 회로(53)로부터 출력된 신호(T2)는, 제 1 N형 트랜지스터(N1)의 게이트 및 제 2 P형 트랜지스터(P2)의 게이트에 입력되고, 신호(T2)의 반전 신호가 제 1 P형 트랜지스터(P1)의 게이트 및 제 2 N형 트랜지스터(N2)의 게이트에 입력된다.
따라서, 노멀 동작 모드에 있어서, 신호(T2)는 인액티브 상태 즉 로우 레벨"L"이고, 제 1 N형 트랜지스터(N1) 및 제 1 P형 트랜지스터(P1)로 이루어지느 제 1 게이트가 닫히고, 제 2 N형 트랜지스터(N2) 및 제 2 P형 트랜지스터(P2)로 이루어지는 제 2 게이트가 열림으로써, 테스트 어드레스(TA)는 출력되지 않고, 리프레시 어드레스(RFAD)가 출력되고, 노멀 동작 모드에서의 회로 내부에서 발생한 리프레시 어드레스(RFAD)에 의거한 메모리 셀의 리프레시가 행하여진다.
한편, 테스트 모드에 있어서, 신호(T2)는 액티브 상태 즉 하이 레벨"H"이고, 제 1 N형 트랜지스터(N1) 및 제 1 P형 트랜지스터(P1)로 이루어지는 제 1 게이트가 열리고, 제 2 N형 트랜지스터(N2) 및 제 2 P형 트랜지스터(P2)로 이루어지는 제 2 게이트가 닫힘으로써, 리프레시 어드레스(RFAD)는 출력되지 않고, 테스트 어드레스(TA)가 출력되고, 테스트 모드에서의 회로 외부로부터 입력한 테스트 어드레스(TA)에 의거한 메모리 셀의 리프레시가 상술한 워스트 조건하에서 행하여진다.
또한, 상기 멀티플렉서(54)는, 노멀 동작 모드 및 테스트 모드 사이의 변경에 수반하여 발생하는 제어 신호에 의거하여 테스트 어드레스(TA)와 리프레시 어드레스(RFAD)의 어느 항쪽을 선택하는 기능을 갖는 회로 즉 회로의 예로서, 필히 이것에 한정할 필요는 없다. 즉, 테스트 모드중의 판독 또는 기록에서 액세스하는 로우 어드레스 및 리프레시 동작에서 액세스하는 로우 어드레스가, 회로 외부로부터 확실하게 제어할 수 있도록 구성하면 문제 없다.
또한, 상기 실시 형태에서는, 리프레시를 행한 후, 판독/기록을 행하는 경우를 설명하였지만, 본 발명은, 판독/기록을 행한 후 리프레시를 행하는 경우에도 적용하는 것이 가능하다.
상술한 바와 같이, 테스트용의 리프레시 어드레스(상기 어드레스 데이터"A")를 데이터 스토어 회로(51) 내에 미리 설정하여 둘 수 있어서, 리프레시 어드레스"A"를 미리 인식할 수 있기 때문에, 이 리프레시 어드레스에 근접하는 테스트용 판독/기록 어드레스(상기 어드레스 데이터"B", "C")를 외부로부터 입력함으로써, 테스트용 판독/기록 어드레스에 의거하여 리프레시 어드레스"A"가 지정하는 워드선에 인접하는 워드선을 지정하여 테스트용 판독/기록 동작을 행하고, 계속해서, 리프레시 어드레스"A"에 의거하여 워드선을 지정하고 메모리 셀의 리프레시 동작을 행함으로써, 예를 들면, 비트선을 공통으로 하고, 서로 이웃하는 2개의 워드선이 연속하여 활성화 되는 경우를 상정하고, 워스트 조건에 있어서 시험을 의도적으로 또한 확실하게 행하는 것이 가능해진다.
또한, 상기한 설명에 있어서, 워스트 조건의 한 예로서, 비트선을 공통으로 하고, 또한 서로 이웃하는 2개의 워드선이 연속하여 활성화 되는 경우를 상정하였지만, 반드시 이 경우가 워스트 조건으로 된다고는 한하지 않는다. 예를 들면, 비트선은 공통으로 하지만, 2개의 워드선은 인접하지 않는 경우가 워스트 조건으로 되는 일도 있다. 또한. 비트선이 다른 경우에도, 워스트 조건으로 되는 일도 있다. 또한, 워스트 조건뿐만 아니라, 그 밖의 악조건하에서의 테스트가 필요하게 되는 일도 있다. 따라서, 본 발명과 같이, 테스트 동작시에 있어서의 리프레시 어드레스가 외부의 테스트측에서 제어할 수 있도록 구성하면, 여하한 조건하에서도 테스트 동작을 확실하게 행하는 것이 가능해진다.
또한, 상기 실시 형태에서는, 테스트 회로가 반도체 기억 장치에 내장된 경우의 한 예를 나타냈지만, 필요에 응하여, 테스트 회로를 반도체 기억 장치와는 분리하여 동일 칩상에 탑재하여도 좋다. 어느 구성에서도, 테스트 회로가 반도체 기억 장치에 전기적으로 결합되고 신호나 어드레스가 테스트 회로와 반도체 기억 장치와의 사이에서의 수취가 가능하면 문제 없다.
또한, 본 발명은, 상기 실시 형태의 구성에 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지의 변형이 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 테스트시에 있어서, 내부의 데이터 기억 장치 내에 테스트용 리프레시 어드레스를 기억시킨다. 그리고, 이 테스트용 리프레시 어드레스가 지정하는 워드선에 인접하는 워드선에 대응하는 테스트용 어드레스를, 어드레스 단자에 인가하고, 테스트용 어드레스에 의거한 판독 또는 기록을 행한다. 다음에, 데이터 기억 장치에 기억된 테스트용 리프레시 어드레스에 의거한 메모리 셀의 리프레시를 행한다.
또는, 먼저 메모리 셀의 리프레시를 행하고, 계속해서 판독 또는 기록을 행하도록 하였기 때문에, 임의의 어드레스의 조합에 관해 테스트를 할 수 있고, 이로써, 워스트 케이스에 있어서의 동작 체크가 가능해진다.

Claims (35)

  1. 리프레시를 필요로 하는 복수의 메모리 셀을 갖는 반도체 기억 장치의 테스트 방법에 있어서,
    외부 입력된 제 1 어드레스에 의거하여 상기 메모리 셀의 판독 또는 기록을 행하는 판독/기록 처리와,
    외부 입력된 제 2 어드레스에 의거하여 상기 메모리 셀의 리프레시를 행하는 리프레시 처리와의 조합을, 테스트 동작중에 적어도 1회 행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  2. 제 1항에 있어서,
    상기 2개의 처리 조합은, 상기 리프레시 처리 후에, 상기 판독/기록 처리를 행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  3. 제 1항에 있어서,
    상기 2개의 처리 조합은, 상기 판독/기록 처리 후에, 상기 리프레시 처리를 행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 2개의 처리 조합은, 1사이클 중에 행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  5. 제 1항에 있어서,
    상기 판독/기록 처리 후, 상기 리프레시 처리를 행하고, 그 후 또한 상기 판독/기록 처리를 1사이클 중에 행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  6. 제 1항에 있어서,
    상기 2개의 처리는, 칼럼 어드레스를 공통으로 하고, 로우 어드레스는 서로 근접하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  7. 제 6항에 있어서,
    상기 2개의 처리는, 칼럼 어드레스를 공통으로 하고, 로우 어드레스는 서로 인접하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  8. 제 1항에 있어서,
    상기 반도체 기억 장치가 노멀 동작 모드로부터 테스트 모드로 전환된 것에 응답하여, 상기 반도체 기억 장치의 내부에서 생성된 제 3 어드레스에 의거한 상기 메모리 셀의 리프레시를 정지하는 처리를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  9. 제 8항에 있어서,
    외부 입력된 모드 전환 신호에 의거하여 노멀 동작 모드로부터 테스트 모드로 전환될 때, 상기 제 3 어드레스 및 테스트 어드레스 중 테스트 어드레스를 선택하고 제 3 어드레스에 의거한 상기 메모리 셀의 리프레시를 정지하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  10. 제 1항에 있어서,
    외부 입력된 모드 전환 신호에 의거하여 상기 반도체 기억 장치가 노멀 동작 모드로부터 테스트 모드로 전환되는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  11. 제 10항에 있어서,
    외부 입력된 모드 전환 신호에 의거하여 노멀 동작 모드로부터 테스트 모드로 전환될 때, 반도체 기억 장치의 내부에서 생성된 제 3 어드레스 및 테스트 어드레스 중 테스트 어드레스를 선택하고 제 3 어드레스에 의거한 상기 메모리 셀의 리프레시를 정지하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  12. 제 1항에 있어서,
    상기 테스트 동작은, 칼럼 어드레스를 고정하고, 로우 어드레스를 차례로 바꿈으로써, 복수의 로우 어드레스의 세트를 리프레시 동작의 대상으로 하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  13. 제 12항에 있어서,
    상기 테스트 동작은, 칼럼 어드레스를 고정하고, 로우 어드레스를 차례로 바꿈으로써, 모든 로우 어드레스의 세트를 그 대상으로 하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  14. 제 12항에 있어서,
    상기 테스트 동작은, 칼럼 어드레스를 고정하고, 로우 어드레스를 차례로 바꿈으로써, 메모리 셀 어레이가 분할된 복수의 블록의 각각에 있어서 모든 로우 어드레스의 조합을 그 대상으로 하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  15. 제 1항에 있어서,
    로우 어드레스를 변경할 때마다, 상기 제 1 어드레스 및 상기 제 2 어드레스의 쌍방을 외부 입력하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  16. 제 1항에 있어서,
    상기 제 1 어드레스는, 로우 어드레스를 변경할 때마다 외부 입력하고, 한편, 상기 제 2 어드레스는, 최초의 어드레스만을 외부 입력한 후, 미리 정하여진 일정한 규칙에 따라 로우 어드레스를 변경할 때마다 내부에서 자동적으로 변경하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  17. 제 16항에 있어서,
    상기 제 2 어드레스를 미리 정하여진 인크리먼트를 로우 어드레스를 변경할 때마다 행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  18. 제 1항에 있어서,
    테스트의 대상이 되는 메모리 셀에 관해, 미리 홀드 시험을 행하고 소정의 테스트 패턴를 기록한 후에, 상기 2개의 처리를 행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  19. 리프레시를 필요로 하는 복수의 메모리 셀과, 제 1 어드레스를 공급하는 회로 요소와, 어드레스에 의거하여 상기 메모리 셀의 리프레시를 행하는 액세스 어드레스 제어 회로를 갖는 반도체 기억 장치에 있어서,
    외부 입력된 제 2 어드레스를 유지하는 회로와,
    상기 제 1 어드레스를 공급하는 회로 요소와 상기 제 2 어드레스를 유지하는 회로에 전기적으로 결합되고, 노멀 동작 모드에서는 상기 제 1 어드레스를 상기 액세스 어드레스 제어 회로에 공급하고, 테스트 모드에서는 상기 제 2 어드레스를 상기 액세스 어드레스 제어 회로에 공급하는 리프레시 어드레스 전환 회로를 더 갖는 것을 특징으로 하는 반도체 기억 장치.
  20. 제 19항에 있어서,
    상기 리프레시 어드레스 전환 회로는, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 제 2 어드레스를 유지하는 회로에 전기적으로 결합되고, 노멀 동작 모드에서는 상기 제 1 어드레스를 선택하고, 테스트 모드에서는 상기 제 2 어드레스를 선택하는 선택 회로로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  21. 제 20항에 있어서,
    상기 선택 회로는, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 제 2 어드레스를 유지하는 회로에 전기적으로 결합된 멀티플렉서로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  22. 제 19항에 있어서,
    상기 리프레시 어드레스 전환 회로에 전기적으로 결합되고, 노멀 동작 모드와 테스트 모드를 전환하는 제어 신호를 상기 리프레시 어드레스 전환 회로에 공급하는 제어 회로를 더 갖는 것을 특징으로 하는 반도체 기억 장치.
  23. 제 22항에 있어서,
    상기 제어 회로는, 소정의 외부 신호에 응답하여 노멀 동작 모드와 테스토 모드를 전환하는 테스트 엔트리 회로로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  24. 제 19항에 있어서,
    상기 제 2 어드레스를 유지하는 회로는, 상기 리프레시 어드레스 전환 회로에 전기적으로 결합되는 데이터 기억 장치로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  25. 제 19항에 있어서,
    상기 제 2 어드레스를 유지하는 회로와 상기 리프레시 어드레스 전환 회로와의 사이에 전기적으로 결합되고, 상기 제 2 어드레스를 유지하는 회로로부터 출력된 제 2 어드레스를 반전하고, 상기 리프레시 어드레스 전환 회로에 공급하는 어드레스 반전 회로를 더 갖는 것을 특징으로 하는 반도체 기억 장치.
  26. 제 19항에 있어서,
    상기 제 1 어드레스를 공급하는 회로 요소는, 상기 리프레시 어드레스 전환 회로에 접속된 리프레시 어드레스 발생 회로로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  27. 리프레시를 필요로 하는 복수의 메모리 셀과, 내부 신호에 의거하여 제 1 어드레스를 공급하는 회로 요소를 갖는 반도체 기억 장치의 테스트를 행하기 위한 테스트 회로에 있어서,
    상기 테스트 회로는, 외부 입력된 제 2 어드레스를 유지하는 회로와,
    상기 제 1 어드레스를 공급하는 회로 요소와 상기 제 2 어드레스를 유지하는 회로에 전기적으로 결합되고, 노멀 동작 모드에서는 상기 제 1 어드레스를 액세스 어드레스 제어 회로에 공급하고, 테스트 모드에서는 상기 제 2 어드레스를 상기 액세스 어드레스 제어 회로에 공급하는 리프레시 어드레스 전환 회로를 갖는 것을 특징으로 하는 테스트 회로.
  28. 제 27항에 있어서,
    상기 리프레시 어드레스 전환 회로는, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 제 2 어드레스를 유지하는 회로에 전기적으로 결합되고, 노멀 동작 모드에서는 상기 제 1 어드레스를 선택하고, 테스트 모드에서는 상기 제 2 어드레스를 선택하는 선택 회로로 이루어지는 것을 특징으로 하는 테스트 회로.
  29. 제 28항에 있어서,
    상기 선택 회로는, 상기 제 1 어드레스를 공급하는 회로 요소와 상기 제 2 어드레스를 유지하는 회로에 전기적으로 결합된 멀티플렉서로 이루어지는 것을 특징으로 하는 테스트 회로.
  30. 제 27항에 있어서,
    상기 리프레시 어드레스 전환 회로에 전기적으로 결합되고, 노멀 동작 모드와 테스트 모드를 전환하는 제어 신호를 상기 리프레시 어드레스 전환 회로에 공급하는 제어 회로를 더 갖는 것을 특징으로 하는 테스트 회로,
  31. 제 30항에 있어서,
    상기 제어 회로는, 소정의 외부 신호에 응답하여 노멀 동작 모드와 테스트 모드를 전환하는 테스트 엔트리 회로로 이루어지는 것을 특징으로 하는 테스트 회로.
  32. 제 27항에 있어서,
    상기 제 2 어드레스를 유지하는 회로는, 상기 리프레시 어드레스 전환 회로에 전기적으로 결합되는 데이터 기억 장치로 이루어지는 것을 특징으로 하는 테스트 회로.
  33. 제 27항에 있어서,
    상기 제 2 어드레스를 유지하는 회로와 상기 리프레시 어드레스 전환 회로와의 사이에 전기적으로 결합되고, 상기 제 2 어드레스를 유지하는 회로로부터 출력된 제 2 어드레스를 반전하고, 상기 리프레시 어드레스 전환 회로에 공급하는 어드레스 반전 회로를 더 갖는 것을 특징으로 하는 테스트 회로.
  34. 제 27항에 있어서,
    상기 테스트 회로는, 상기 반도체 기억 장치에 내장되는 것을 특징으로 하는 테스트 회로.
  35. 제 27항에 있어서,
    상기 테스트 회로는, 상기 반도체 기억 장치와 분리하여 동일 칩상에 탑재되는 것을 특징으로 하는 테스트 회로.
KR10-2003-7002851A 2000-08-31 2001-08-30 반도체 기억 장치 및 그 테스트 방법과 테스트 회로 KR100474421B1 (ko)

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