WO2002019339A1 - Dispositif de memoire a semiconducteurs, son procede de verification et circuit de verification - Google Patents

Dispositif de memoire a semiconducteurs, son procede de verification et circuit de verification Download PDF

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WO2002019339A1
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address
circuit
test
refresh
semiconductor memory
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PCT/JP2001/007486
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Hiroyuki Takahashi
Yoshiyuki Katou
Hideo Inaba
Shouzou Uchida
Masatoshi Sonoda
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Nec Corporation
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Definitions

  • the present invention relates to a semiconductor memory device, a test method therefor, and a test circuit.
  • the present invention relates to a semiconductor memory device, a test method therefor, and a test circuit built in the semiconductor memory device.
  • Conventional technology
  • test circuit is often provided internally in advance.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor memory device having such a test circuit, specifically, a pseudo SRAM (pseudo static random access memory).
  • a pseudo SRAM pseudo static random access memory
  • the configuration of this conventional semiconductor memory device is disclosed, for example, in Japanese Patent Application Laid-Open No. 1-125796.
  • This semiconductor storage device has the following configuration.
  • Memory array 1 has a plurality of memory cells for storing data.
  • the sense amplifier 2 is connected to the memory array 1 and amplifies data from the memory array 1.
  • the column I / O circuit 3 is connected to a bit line of a memory cell in the memory array 1 and selectively activates this bit line.
  • the column decoder 4 receives the inputs of the external addresses A8 to A15 and is connected to the column I / O circuit 3.By inputting this external address to the column I / O circuit 3, the column IZO circuit 3 The bit line is selectively activated based on the external address. Furthermore, a main amplifier Z write buffer 5 for data writing or reading is provided.
  • the multiplexer 8 is connected to the output side of the refresh control circuit 12 and also connected to the output side of the address counter 9, and according to the output signal from the refresh control circuit 12, externally input external addresses A 0 to A 7. Alternatively, select and output one of the refresh addresses output from address counter 9.
  • the output side of the multiplexer 8 is connected to the row decoder 7, and either the selected external address A0 to A7 or the refresh address is input to the row decoder 7.
  • Row decoder 7 is connected to word driver 6 and Either A0 to A7 or the refresh address is input to the word driver 6.
  • the word driver 6 is connected to a word line of a memory cell in the memory array 1, and selectively activates this read line based on an external address A0 to A7 or a refresh address.
  • the test mode determination circuit 10 receives the ZCE signal (Z indicates a negative logic signal) and the / RFSH signal, determines whether or not the mode is the test mode, and outputs the determination result as a test signal. .
  • the output control circuit 14 is connected to the output side of the test mode determination circuit 10 and is controlled by a test signal output from the test mode determination circuit 10 to output an I / O output switching signal. Further, the output control circuit 14 is connected to the timer circuit 11 and the IZO output switching circuit 15, and controls the I / O output switching circuit 15 during testing to output from the timer circuit 11.
  • the divided signal is output from the IZ07 terminal via the IZO output switching circuit 15.
  • the refresh control circuit 12 is a circuit that receives a ZCE signal and a ZRFSH signal, and performs a memory cell refresh operation when these signals satisfy certain conditions.
  • the timer circuit 11 outputs a refresh request signal at regular intervals, is connected to the refresh control circuit 12, and the refresh request signal is input to the refresh control circuit 12.
  • the timing generation circuit 13 is connected to the refresh control circuit 12, receives the input of the refresh control signal output from the refresh control circuit 12, and outputs the ZRE signal, the ZOE signal, and the CS signal. Receives an input and outputs an internal synchronization signal to control the operation of the entire circuit.
  • the test mode determination circuit 10 determines that the current mode is the test mode. Is determined. At this time, the test mode determination circuit 10 outputs a signal via the output control circuit 14 to oscillate the timer circuit 11. As a result, the refresh control circuit 12 operates the address counter 9 and controls the multiplexer 8 to use the refresh address (address n) of the address counter 9 as a row address of the memory cell. Output from chipplexer 8. Note that the external addresses A8 to A15 are input to the column decoder 4 as the column addresses.
  • a memory cell at a predetermined address designated by the row address n and the column address designated by A8 to A15 is selected, and the data content of the cell is read. Therefore, by writing specific data to the cells at these addresses in advance and reading the contents of the cells directly in the test mode, it is possible to accurately determine whether or not the data is correctly written and read. it can. That is, it is possible to accurately determine whether the timer circuit 11 and the address counter 9 are operating normally.
  • the timer circuit 11 oscillates, but the frequency-divided output of the timer circuit 11 is output from the I / 07 terminal via the output switching circuit 15. Therefore, by checking the frequency division output, it can be accurately determined whether or not the timer circuit 11 is operating normally.
  • the above-described pseudo SRAM is a semiconductor memory device having a memory cell structure similar to that of a dynamic RAM (DRAM) and having the same use conditions as an SRAM. It is necessary to self-refresh.
  • DRAM dynamic RAM
  • the address of the memory cell for performing the self-refresh that is, the refresh address is generated inside the circuit. Therefore, it has no relation to the externally supplied read / write address.
  • a worst case for example, a case may occur in which a bit line is shared and two adjacent word lines are continuously activated. In such a case, the storage operation may malfunction due to insufficient precharge or a slight leak current below the field insulating film.
  • the test performed by the above-described semiconductor memory device simply checks the operation of the timer circuit 11 and sequentially reads the data of the memory cell by sequentially changing the count value of the address counter 9. Mistake mentioned above There was a disadvantage that the operation check, that is, the test in the worst case that might cause the operation could not be performed intentionally. That is, the above-described semiconductor memory device has a defect that the operation cannot be checked, that is, the test cannot be reliably performed under arbitrary conditions, not only in the worst case.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor memory device capable of performing an operation check under arbitrary conditions.
  • Another object of the present invention is to provide a test method capable of checking the operation of a semiconductor memory device under arbitrary conditions.
  • the present invention has been made to solve the above problems, and in a method for testing a semiconductor memory device having a plurality of memory cells requiring refresh, a method for reading out the memory cells based on an externally input first address. Alternatively, a combination of a read / write process for performing writing and a refresh process for refreshing the memory cell based on an externally input second address is performed at least once during a test operation. To provide a method for testing a semiconductor memory device.
  • the read / write process can be performed after the refresh process.
  • the refresh process can be performed after the read / write process.
  • the combination of the two processes can be performed in one cycle.
  • the refresh processing is performed, and thereafter, the read / write processing can be further performed in one cycle.
  • the two processes share a common column address, and ⁇ Addresses can be close to each other.
  • the two processes can use a common column address, and the address can be adjacent to each other.
  • the memory cell of the memory cell based on the third address generated inside the semiconductor memory device is selected. It is possible to further include a process of stopping refreshing.
  • the semiconductor memory device can be switched from a normal operation mode to a test mode based on a mode switching signal input externally.
  • a test address is selected from the third address and the test address and is based on the third address.
  • the refresh of the memory cell can be stopped.
  • a set of a plurality of row addresses can be subjected to a refresh operation by fixing a column address and sequentially changing a row address.
  • the test operation is performed by fixing a column address and changing a row address in order to target all row address combinations in each of a plurality of divided blocks of the memory cell array. It is possible.
  • each time the row address is changed it is possible to externally input both the first address and the second address.
  • the first address is externally input every time the row address is changed, while the second address is externally input only the first address, and then is fixed to a predetermined rule. Every time the row address is changed according to It can be changed automatically.
  • a selection item it is possible to perform a hold test in advance on a memory cell to be tested, write a predetermined test pattern, and then perform the above two processes.
  • the present invention provides a semiconductor memory comprising: a plurality of memory cells requiring refresh; a circuit element for supplying a first address; and an access address control circuit for refreshing the memory cell based on the address.
  • a circuit for holding a second address externally input, a circuit element for supplying the first address, and a circuit for holding the second address are electrically coupled to each other, and a normal operation is performed.
  • a semiconductor memory device comprising: a plurality of memory cells requiring refresh; a circuit element for supplying a first address; and an access address control circuit for refreshing the memory cell based on the address.
  • the refresh address switching circuit is electrically coupled to a circuit element for supplying the first address and the data holding circuit, and selects the first address in a normal operation mode, and selects a test mode. May be configured by a selection circuit for selecting the second address.
  • the selection circuit may include a multiplexer electrically coupled to a circuit element for supplying the first address and the data holding circuit.
  • a control circuit electrically connected to the refresh address switching circuit and supplying a control signal for switching between a normal operation mode and a test mode to the refresh address switching circuit may be further provided.
  • control circuit may be configured to include a test entry circuit that switches between a normal operation mode and a test mode in response to a predetermined external signal.
  • circuit for holding the second address may be constituted by a data storage device electrically coupled to the refresh address switching circuit.
  • the refresh address switching circuit is electrically coupled between the data holding circuit and the refresh address switching circuit, and inverts a second address output from the data storage device. May be further provided with an address inversion circuit to be supplied to the power supply.
  • the circuit element for supplying the first address may be configured to include a refresh address generation circuit connected to the refresh address switching circuit.
  • the present invention also provides a test circuit for testing a semiconductor memory device having a plurality of memory cells requiring refresh and a circuit element for supplying a first address based on an internal signal, wherein the test circuit Is electrically coupled to a circuit for holding an externally input second address, a circuit element for supplying the first address, and a circuit for holding the second address, and in a normal operation mode, A test circuit for supplying a first address to the access address control circuit, and in a test mode, a refresh address switching circuit for supplying the second address to the access address control circuit.
  • the refresh address switching circuit is electrically coupled to a circuit element that supplies the first address and the data holding circuit, and selects the first address in a normal operation mode.
  • the selection circuit may be configured to include a multiplexer electrically coupled to a circuit element for supplying the first address and the data holding circuit.
  • a control circuit electrically connected to the refresh address switching circuit and supplying a control signal for switching between a normal operation mode and a test mode to the refresh address switching circuit may be further provided.
  • control circuit may be configured to include a test entry circuit that switches between a normal operation mode and a test mode in response to a predetermined external signal.
  • the circuit for holding the second address may be constituted by a data storage device electrically coupled to the refresh address switching circuit.
  • the refresh address switching circuit is electrically coupled between the data holding circuit and the refresh address switching circuit and inverts a second address output from the data storage device. May be further provided with an address inversion circuit to be supplied to the power supply.
  • the test circuit may be built in the semiconductor memory device, or may be mounted on the same chip separately from the semiconductor memory device. In either configuration, there is no problem as long as the test circuit is electrically coupled to the semiconductor memory device and the signal address can be received between the test circuit and the semiconductor memory device.
  • FIG. 1 is a block diagram showing a configuration example of a conventional semiconductor memory device.
  • FIG. 2 is a block diagram showing a configuration of one embodiment of the present invention.
  • FIG. 3 is a timing chart for explaining the normal operation of the embodiment.
  • FIG. 4 is a timing chart for explaining the operation at the time of testing of the embodiment.
  • FIG. 5 is a flowchart for explaining the operation at the time of testing of the embodiment.
  • FIG. 6 is a flowchart for explaining the operation at the time of testing of the embodiment.
  • FIG. 7 is a circuit diagram showing an example of a circuit configuration of a multiplexer included in the circuit configuration of FIG. Embodiment of the Invention
  • FIG. 2 is a block diagram showing a circuit configuration of the semiconductor memory device (pseudo SRAM) according to the embodiment.
  • FIG. 3 is a timing chart of output signals from each circuit of the semiconductor memory device shown in FIG.
  • the circuit configuration of the semiconductor memory device (pseudo SRAM) will be described with reference to FIG. 2, and the output signals from each circuit will be described below with reference to FIG.
  • An external read / write address Add is applied to the address terminal 21.
  • the first test signal TE 1 is externally applied to the terminal 22.
  • a second test signal TE 2 is externally applied to the terminal 23.
  • the terminal 22 is a dedicated test terminal
  • the terminal 21 is a terminal to which the read / write address data Add is applied during the normal operation.
  • the terminal 23 is a terminal to which the output enable signal OE is applied during the normal operation, and is also used as a terminal for a test signal.
  • the address data circuit (ATD circuit) 25 is connected to the terminal 21, receives the input of the read / write address Add externally applied to the terminal 21, and receives the row address data Add R (FIG. 3) included in the address data Add. ) Is detected. When at least one of all bits of the row address data AdR changes, the address data circuit (ATD circuit) 25 detects the change and outputs a pulse signal ATD.
  • the row control circuit 26 is connected to the output side of the address data circuit (ATD circuit) 25, and based on the pulse signal ATD output from the address data circuit (ATD circuit) 25, a row enable signal RE and a sense enable signal. Generates and outputs pull signal SE and column control signal CC.
  • the low enable signal RE is a pulse signal that rises at the rising point and the falling point of the pulse signal ATD, respectively, and falls after a certain time from these points.
  • the sense enable signal SE is a signal obtained by delaying the low enable signal RE for a fixed time.
  • the column control signal CC is The pulse signal of the latter of the two consecutive pulse signals of the mouth enable signal RE, that is, a signal obtained by delaying the pulse signal based on the falling edge of the signal ATD for a fixed time.
  • the row control circuit 26 does not output the low enable signal RE when the second test signal TE 2 is “0”, that is, at the low level.
  • the column control circuit 27 is connected to the row control circuit 26, receives the column control signal CC output from the row control circuit 26, further delays the column control signal CC, and generates a column enable signal CE. Output.
  • the memory cell array 30 has a configuration similar to that of the DRAM memory cell array.
  • the row decoder 31 connected to the word line of the memory cell array 30 is also connected to a row control circuit 26, and when the low enable signal RE output from the row control circuit 26 becomes "1", A read line of the memory cell array 30 corresponding to the row address data RA1 output from the multiplexer (MUX) 32 is selectively activated.
  • MUX multiplexer
  • the sense amplifier 33 connected to each bit line of the memory cell array 30 is also connected to a row control circuit 26, and the timing when the sense enable signal SE output from the row control circuit 26 becomes "1" At this time, each bit line of the memory cell array 30 is activated.
  • the column decoder 35 is connected to the terminal 21 and the column control circuit 27 described above, and is applied to the terminal 21 when the column enable signal CE output from the column control circuit 27 becomes “1”. Decodes the column address data Add C included in the obtained address data Add, and applies a sense amplifier corresponding to the decoded result to the input Z output data terminal 37 via the IZO buffer 36. Connecting.
  • the refresh control circuit 40 is a circuit for performing self-refresh of the memory cell array 30.
  • the refresh control circuit 40 is connected to the output side of the address data circuit (ATD circuit) 25, receives the pulse signal ATD, and outputs a pulse signal and a reset signal at the time of its fall.
  • the refresh control circuit 40 is further connected to the timer 42 and the refresh address generation circuit 41, and is connected to the refresh control circuit 40 when the pulse signal ATD falls. Is output to the refresh address generation circuit 41 and the reset signal is input to the timer 42.
  • the refresh address generation circuit 41 receives this pulse signal and advances the refresh address RF AD by one.
  • the refresh control circuit 40 detects that the output of the pulse signal ATD from the address data overnight circuit (ATD circuit) 25 has not been performed for a certain period of time based on the clock signal from the timer 40, and Outputs refresh signal RF.
  • the output side of the refresh control circuit 40 is connected to the row control circuit 26, and inputs the output self-refresh signal RF to the input control circuit 26.
  • a test circuit 50 for performing a finished product test before shipment receives the first and second test signals applied to the terminals 22 and 23, respectively, receives the output signal T3 and the refresh address RA. Is output.
  • Refresh control circuit 40 is connected to test circuit 50, receives input of output signal T3, and outputs signal M and self-refresh signal RF. Thereby, self-refreshing of the memory cell array 30 is performed.
  • the test circuit 50 includes a data store circuit 51, an input / output circuit 52, a test entry circuit 53, and a multiplexer 54.
  • the data storage circuit 51 captures the low address data AddR included in the address data Add applied to the terminal 21 at the rising edge of the signal T1 output from the test entry circuit 53, Output.
  • the outputted row address data ADDR is input to the inverter circuit 52, which inverts each bit of the output of the data store circuit 51 and outputs it as a test address TA.
  • the test entry circuit 53 is connected to the terminals 22 and 23, and outputs the signals T1 to T3 based on the first and second test signals TE1 and TE2 applied to these terminals, respectively. I do.
  • the multiplexer 54 uses either the test address TA from the inverter circuit 52 or the refresh address RF AD from the refresh address generation circuit 41 based on the signal T2 from the test entry circuit 53. And output the signal RA.
  • This signal RA is input to the multiplexer 32 described above. Next, the test mode operation and the normal operation of the semiconductor memory device described above will be described separately.
  • test signal TE1 is set to "0", whereby the signals T1 to T3 output from the test entry circuit 53 all become "0". That is, since the test circuit 50 does not operate during the normal operation, the operation is substantially the same as the operation of the semiconductor memory device having no built-in test circuit.
  • the ATD circuit 25 detects that the data “A1” is applied, and the pulse signal ATD (“1”) Is input to the row control circuit 26 and the multiplexer 32.
  • the multiplexer 32 receives the pulse signal ATD ("1") and outputs the data RA from the multiplexer 54 as row address data RA1. Then, the row address data RA1 is input to the row decoder 31.
  • the multiplexer 54 outputs the refresh address RFAD, and the refresh address RFAD is applied to the row decoder 31 via the multiplexer 32. It is assumed that the refresh address RFAD is "R1".
  • the row control circuit 26 receives the pulse signal ATD and outputs a low enable signal RE.
  • the low enable signal RE is input to the row decoder 31.
  • the row decoder 31 receives the low enable signal RE and activates the word line specified by the above-mentioned row address data "R1".
  • the row control circuit 26 outputs the sense enable signal SE
  • the signal SE is supplied to the sense amplifier 33, whereby the sense amplifier 33 is activated.
  • the sense amplifier 33 is activated, the memory cells connected to the word line specified by the above-mentioned row address data "R1" are refreshed.
  • a pulse signal is supplied from the refresh control circuit 40 to the refresh address generation circuit 41.
  • the refresh address RF AD is incremented to "Rl + l".
  • timer 42 is reset.
  • the multiplexer 32 supplies the data AdR (data "A1" at this time) to the row decoder 31 as the row address data RA1.
  • the row control circuit 26 again supplies the low enable signal RE to the row decoder 31.
  • the row decoder 31 receives the low enable signal RE, and activates the gate line of the memory cell array 30 specified by the row address data "A1" output from the multiplexer 32. Next, when the row control circuit 26 outputs the sense enable signal SE, this signal SE is supplied to the sense amplifier 33, whereby the word line corresponding to the address data "A1" of the sense amplifier 33 is activated. .
  • the column control circuit 27 outputs a column enable signal CE to the column decoder 35.
  • the column decoder 35 receives the column enable signal CE, decodes the column address data Add C, and connects a sense amplifier corresponding to the decoding result to the input / output data terminal 37 via the IZO buffer 36.
  • the data stored in the memory cell array 30 is transmitted to the data terminal 37 via the sense amplifier 33 and the I / O buffer 36, and in the case of a write operation, The data at the data terminal 37 is written to the memory cell array 30.
  • a pulse signal is supplied from the timer 42 to the refresh control circuit 40. Then, the refresh control circuit 40 receives this pulse signal and performs self-refresh. That is, the refresh signal RF is applied to the row control circuit. 26 and “1” as the signal M to the multiplexer 32.
  • the multiplexer 32 receives the signal M and supplies a refresh address RFAD (denoted as "R1 + 1") to the row decoder 31 as row address data RA1.
  • the row control circuit 26 supplies the low enable signal RE to the row decoder 31, and then supplies the sense enable signal SE to the sense amplifier 33.
  • the memory cell connected to the word line corresponding to the row address data "R1 + 1" is refreshed in the same manner as described above.
  • FIG. 4 is a timing chart for explaining the operation during the test.
  • test patterns for this pre-shipment test.
  • "Address B” for reading or writing is set to "XI”
  • "Refresh address A” is the inverted address of "XI”.
  • ZX1 may be required.
  • an example will be described in which the "address B" for reading or writing is set to "XI” and the "refresh address A” is set to the inverted address X1,.
  • the test signal TE1 is raised to "1".
  • the test entry circuit 53 enters the test mode, and thereafter, the signal applied to the terminal 23 is recognized as the second test signal TE2.
  • the address data “XI” is applied to the terminal 21.
  • the second test signal TE 2 applied to the terminal 23 falls to “0”.
  • the test entry circuit 53 detects this and raises the signal T1 to "1”.
  • the data store circuit 51 receives the rising edge of the address data Add R applied to the address terminal 21, that is, the address data "XI”.
  • "XI" is supplied to the impeller circuit 52.
  • the impulse circuit 52 inverts the address data "XI” and outputs the data "ZX1” Output as The inverted address data "/ XI” is supplied to the multiplexer 54 as the test address data TA.
  • the inverter 52 is inserted between the data store circuit 51 and the multiplexer 54. Therefore, refreshing can be performed with the inverted address "/ XI” and reading or writing can be performed with the address "XI” without changing the address data "XI” applied to the address terminal 21. That is, at the time of a read or write operation, the multiplexer 32 selects the address “XI” input via the address terminal 21 and performs the read or write operation at the address “XI”. Since the inverted address "ZX1" is selected by inverting the address "XI" input via the address pin 21 in the inverter 52, the refresh operation is performed with the inverted address "/ X1".
  • one address data "XI" supplied from an external tester can be commonly used for the read or write operation and the fresh operation, thereby facilitating the creation of a test pattern and the test program. It can be simple.
  • inverter 52 If the inverter 52 is not provided, it is necessary to apply inverted address data "ZX1" to the address terminal 21 as a refresh address. Each time the read or write address is changed, it is necessary to apply an inverted address to the address terminal 21 as a refresh address in accordance with the change. As a result, test programs tend to be complex. This becomes more pronounced as the size of the memory cell array increases.
  • the inverter 52 it is preferable to provide the inverter 52 and use one address data to be applied to the address terminal 21 commonly for the read or write operation and the fresh operation.
  • the inverter 52 is only a matter of choice in circuit design. It is not essential for the test circuit. For example, depending on the test pattern, it may not be necessary to set the read or write address B to “ ⁇ ” and the refresh address ⁇ ⁇ to the inverted address “/ XI” of “X1”. It is not necessary to set 52 overnight.
  • address data "XI" as read Z write address "B" is applied to address terminal 21 as address data AddR.
  • the pulse signal ATD is output from the ATD circuit 25 as described above, and the output pulse signal ATD is input to the row control circuit 26.
  • the row control circuit 26 does not output the low enable signal RE and the sense amplifier enable signal SE.
  • the second test signal TE 2 is raised to "1".
  • the test entry circuit 53 detects this and raises the signal T2 and the signal T3 to "1".
  • the multiplexer 54 outputs the test address data TA as address data RA.
  • the refresh control circuit 40 detects this and supplies the self-refresh signal RF to the row control circuit 26 and supplies the signal M to the multiplexer 32.
  • the multiplexer 32 supplies the address data AddR (the data “XI” at this time) to the row decoder 31.
  • the row enable signal RE is output from the row control circuit 26.
  • the low enable signal RE is input to the row decoder 31.
  • the sense amplifier enable signal SE is output from the row control circuit 26, the sense amplifier 33 is activated, and reading and writing of the gate line specified by the address data "XI" is performed.
  • the word line specified by the address data "ZX1" is activated.
  • the sense amplifier enable signal SE is output from the row control circuit 26
  • the sense amplifier 33 is activated, and the memory cells connected to the code line designated by the address data "ZX1" are refreshed. Is executed.
  • the multiplexer 32 supplies the address data AddR (data “C” at this time) to the row decoder 31.
  • a row enable signal RE is output from the row control circuit 26, and the output row enable signal RE is input to the row decoder 31.
  • the word line specified by the address data "C” is activated.
  • the sense amplifier enable signal SE is output from the row control circuit 26, the sense amplifier 33 is activated, and the reading and writing Z of the word line of the address "C” is performed.
  • the test circuit 50 shown in FIG. 2 can set the test refresh address (the address data “A”) in the data store circuit 51 in advance.
  • the refresh address "A" set in advance in the data store circuit 51 has been recognized in advance, the test read / write address (above address "B") adjacent to this refresh address is used. , "C") from the outside, testing under arbitrary conditions, for example, worst conditions, can be performed intentionally and reliably.
  • a memory cell is refreshed by designating a word line based on the refresh address "A". Then, a test is performed by designating a read line adjacent to the read line based on a test read / write address. Read Z write operation In this way, the test is performed intentionally under the assumption that two adjacent word lines are activated in succession by using a common bit line, so that under arbitrary conditions, for example, under a paste condition, Insufficient precharge and slight leakage current below the field insulating film can be used to confirm whether a malfunction occurs in the storage operation.
  • a pre-shipment test using the test circuit 50 will be described with reference to a flowchart shown in FIG.
  • step Sl if a chip originally has a fixed defect or a memory cell with poor hold characteristics, there is no point in performing a refresh operation test, so a hold test must be performed in advance (step Sl). ).
  • the hold test itself may be performed according to a known test procedure similar to the test performed in the general-purpose DRAM.
  • the read data is The hold time of this memory cell is determined by adjusting the predetermined time (ie, the refresh cycle) so that it matches the written data. Performing this test on all memory cells will determine the refresh cycle value for the memory cell with the shortest hold time.
  • the refresh operation is inhibited by inputting an external control signal to the refresh control circuit 40.
  • a test pattern is written in the memory cell array 30 in advance (step S2).
  • a test pattern in which all bits are “1” is used.
  • step S3 an arbitrary hold time is set (step S3), and then the circuit is set to the test mode by raising the first test signal TE1 to "1" (step S4).
  • the refresh address data ("A") is applied to the address terminal 21 and the test signal TE2 falls to "0".
  • the address data "A” is written to the data store circuit 51 (step S5).
  • any address data (referred to as "B") indicating the word line specified by the address data "A” and the same word line as the sense amplifier is input to the address terminal.
  • any address data (referred to as “C”) indicating the word line specified by the address data “A” and the word line having the same sense amplifier as the address terminal is set to the address terminal as described above. 2 Apply to 1 (Step S7).
  • step S8 the data of the memory cell connected to each word line specified by the above-mentioned addresses "A", "B", "C” is read, and a data check is performed (step S8). If the check result is "NG” (step S9), the test is terminated and the chip is discarded (step S10). If the check result is "PASS” (step S9), it is determined whether or not all the tests have been completed (step S11), and if the result of this determination is "NO". Returns to step S5. Thereafter, steps S5 to S8 are repeatedly executed until the result of the determination as to whether or not all the tests are completed is "YE SJ", whereby all combinations of row addresses having a common sense amplifier are tested.
  • a test is performed by fixing a certain word line as a refresh mode line and sequentially changing word lines to be normally accessed before and after the refresh.
  • a certain word line is fixed as a refresh word line, and the word lines to be normally accessed before and after the refresh are changed in order from the top one to the bottom one to perform a test.
  • this test operation is fixed with another word line as a new refresh word line, and the above operation is repeated. By repeating the above test operation until all the word lines are selected as the refresh word lines, all the patterns are tested.
  • the memory cell array 30 is divided into a plurality of blocks, If a sense amplifier is provided for each block, all combinations of row addresses may be tested in each block.
  • the test is performed by changing the row address variously, and the column address is basically irrelevant.
  • the bit line and the data bus are connected through the column switch, there is a possibility that the data in the memory cell may be affected depending on how the bit line is opened or precharged. Therefore, it is more desirable to test by changing the column address.
  • FIG. 5 after step S5, a process of setting arbitrary column address data Adc may be added.
  • Figure 6 is a flow chart for testing by changing the column address in addition to the row address.
  • steps S1 to S5 are performed in the same manner as described above.
  • data "D" is applied to the address terminals 21 as column address data AddC
  • the column address data AddC is decoded by the column decoder 35
  • the sense amplifier according to the decoding result is I / 0.
  • the bit line is designated based on the column address data A d d C.
  • arbitrary address data (referred to as "B") specifying the word line specified by the address data "A” and the same word line as the sense amplifier is applied to the address terminal 21 (step S6).
  • step S7 After a lapse of a certain period of time, in the same manner as described above, an arbitrary address data designating a code line designated by the address data “A” and a sense line same as the sense amplifier is used. Evening (referred to as "C") is applied to the address terminal 21 (step S7).
  • the specified pit line is fixed based on the power address data A dd C, normal access to row address B, refresh operation at row address "A", normal access to row address C Are sequentially performed. Then, change the designated bit line and repeat the same test. In other words, the test is performed by changing the column address in addition to the refresh row address, and it is checked whether the data of the memory cell is affected by the way of opening the bit line or the way of precharging.
  • the degree of freedom is increased by allowing the address to be set arbitrarily from outside the chip, but conversely, it takes time and effort to specify all addresses from the outside. Therefore, it is also possible to provide only the normal access addresses B and C from the outside, while the refresh address A is automatically incremented inside the circuit. This reduces the trouble of programming the test program. In this case, the refresh address can be incremented by using the address counter in the refresh address generation circuit 41.
  • test refresh address (the above address data "A)
  • address data "A + 1" can be recognized in advance. Therefore, a test read / write address (the above address data "B", "C") adjacent to the incremented refresh address can be input from the outside. For example, the test under worst conditions can be performed intentionally and reliably.
  • a memory cell refresh operation is performed by designating a source line based on the automatically incremented refresh address, and subsequently, a node adjacent to the source line based on a test read Z write address.
  • the multiplexer 54 receives the input of the refresh address RFAD output from the refresh address generation circuit 41 and the test address TA output from the data store circuit 51, and receives the test entry circuit 53 From the normal operation mode to the test mode, select the refresh address RF AD generated inside the circuit in the normal operation mode and select the externally input test address TA in the test mode based on the control signal T2 from the In the test mode, the refresh operation is prevented from being performed based on the refresh address RF AD generated inside the circuit by stopping the supply of the refresh address RF AD generated inside the circuit in response to the change to I do.
  • the multiplexer 54 includes a first gate composed of a first N-type transistor N1 and a first P-type transistor P1, a second N-type transistor N2 and a second P-type transistor N2. It has a second gate consisting of Transis Evening P2 and Inver Evening I NV1. Further, the multiplexer 54 receives a test address input section receiving the test address TA output from the data store circuit 51 and input via the inverter 52, and a refresh address RF output from the refresh address generation circuit 41. It has a refresh address input unit for receiving an AD input, a control signal input unit for receiving a signal T2 output from the test entry circuit 53, and an output unit of the circuit.
  • a first gate including the first N-type transistor N1 and the first P-type transistor P1 is provided between a test address input unit and an output unit.
  • a second gate including the second N-type transistor N2 and the second P-type transistor P2 is provided between the refresh address input unit and the output unit.
  • control signal input section is connected to the gate of the first N-type transistor N1, the gate of the second P-type transistor P2, and the input side of the inverter I NV1.
  • the output side of the inverter I NV1 is connected to the gate of the first P-type transistor P1 and the gate of the second N-type transistor N2.
  • the signal T2 output from the test entry circuit 53 is input to the gate of the first N-type transistor N1 and the gate of the second P-type transistor P2, and the signal T2 is inverted.
  • the signal is the gate of a first P-type transistor P1, and the second Input to the gate of N-type transistor N2.
  • the signal T2 is in the inactive state, that is, at the low level "L", and the signal T2 includes the first N-type transistor N1 and the first P-type transistor P1.
  • the test address TA is not output
  • the refresh address RF AD is output
  • the memory cell is refreshed based on the refresh address RFAD generated inside the circuit in the normal operation mode.
  • the signal T2 is in an active state, that is, at a high level "H"
  • the refresh address RF AD is not output,
  • the test address TA is output, and the refresh of the memory cell based on the test address TA input from outside the circuit in the test mode is performed under the worst condition described above.
  • the multiplexer 54 is a circuit having a function of selecting one of the test address TA and the refresh address RF AD based on a control signal generated according to a change between the normal operation mode and the test mode, that is, It is an example of a circuit and need not necessarily be limited to this. That is, there is no problem if the configuration is such that the row address accessed by reading or writing in the test mode and the row address accessed by the refresh operation can be reliably controlled from outside the circuit.
  • the present invention can be applied to the case where the refresh operation is performed after the read / write operation is performed. .
  • the refresh address for the test (the above address data "A") can be set in the data store circuit 51 in advance
  • Test read / write address near this refresh address (address data "B", "C” above) Is input from the outside
  • a test read write operation is performed by specifying a word line adjacent to the word line specified by the refresh address "A" based on the test read Z write address, and then By performing a memory cell refresh operation by designating a word line based on the refresh address "A", for example, two adjacent word lines are continuously activated with a common bit line. As a result, it is possible to perform the test under the worst conditions intentionally and reliably.
  • the worst condition it is assumed that a bit line is common and two adjacent word lines are activated successively. Not always.
  • the worst condition may be that the bit line is common but the two word lines are not adjacent. Also.
  • the worst conditions can occur for different bit lines.
  • tests may need to be performed not only under paste conditions but also under other adverse conditions. Therefore, if the refresh address at the time of the test operation can be controlled by the external test side as in the present invention, the test operation can be performed reliably under any conditions.
  • test circuit is built in the semiconductor memory device.
  • the test circuit may be mounted on the same chip separately from the semiconductor memory device as necessary. In either configuration, there is no problem as long as the test circuit is electrically coupled to the semiconductor memory device and the signal address can be received between the test circuit and the semiconductor memory device.
  • a test refresh address is stored in an internal data storage device during a test. Then, a test address corresponding to a lead line adjacent to the lead line specified by the test refresh address is applied to the address terminal, and read based on the test address is performed. Then, the memory cell is refreshed based on the test refresh address stored in the data storage device.
  • a test can be performed on any combination of addresses, thereby enabling a worst-case operation check.

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Description

半導体記憶装置およびそのテスト方法並びにテスト回路 発明の属する技術分野
この発明は、 半導体記憶装置およびそのテスト方法並びに該半導体記憶装置 に内蔵されたテスト回路に関する。 従来の技術
半導体記憶装置は、 出荷前において種々のテストが必要であり、 このため、 内部に予めテスト回路が設けられる場合が多い。
図 1は、 このようなテスト回路を有する半導体記憶装置、 具体的には、 疑似 S RAM (疑似スタティックランダムアクセスメモリ） の構成例を示すプロッ ク図である。 この従来の半導体記憶装置の構成は、 例えば特開平 1— 1 2 5 7 9 6号に開示される。 この半導体記憶装置は、 以下の構成を有する。
メモリアレイ 1は、 データを記憶する複数のメモリセルを有する。 センスァ ンプ 2は、 メモリアレイ 1に接続され、 メモリアレイ 1からのデータを増幅す る。 列 I /O回路 3は、 メモリアレイ 1中のメモリセルのビット線に接続され、 このビット線を選択的にアクティブにする。 列デコーダ 4は、 外部アドレス A 8〜A15 の入力を受けると共に、 列 I /O回路 3に接続され、 この外部アドレ スを列 I /O回路 3に入力することで、 列 I ZO回路 3は、 この外部アドレス に基づきビット線を選択的にアクティブにする。 更に、 デ一夕書き込みまたは 読み出し用のメインアンプ Z書込バッファ 5が設けられる。
また、 マルチプレクサ 8は、 リフレッシュ制御回路 1 2の出力側に接続され ると共に、 アドレスカウンタ 9の出力側に接続され、 リフレッシュ制御回路 1 2からの出力信号に従って、 外部入力された外部アドレス A0〜A7 またはァ ドレスカウンタ 9から出力されたリフレッシュアドレスのいずれかを選択して 出力する。 マルチプレクサ 8の出力側は、 行デコーダ 7に接続され、 選択した 外部ァドレス A0〜A7 またはリフレッシュァドレスのいずれかが行デコーダ 7に入力される。 行デコーダ 7は、 ワードドライバ 6に接続され、 外部アドレ ス A0〜A7 またはリフレッシュアドレスのいずれかが、 ワードドライバ 6に 入力される。 ワードドライバ 6は、 メモリアレイ 1中のメモリセルのワード線 に接続され、 外部アドレス A0〜A7 またはリフレッシュアドレスに基づき、 このヮード線を選択的にァクティブにする。
テストモード判定回路 1 0は、 ZC E信号 （Zは負論理の信号を示す） およ び/ R F S H信号の入力を受け、 テストモードか否かを判定し、 この判定結果 をテスト信号として出力する。 出力コントロール回路 1 4は、 該テストモード 判定回路 1 0の出力側に接続され、 該テストモード判定回路 1 0から出力され たテスト信号により制御され、 I /O出力切換信号を出力する。 更に、 出力コ ントロール回路 1 4は、 夕イマ回路 1 1および I ZO出力切換回路 1 5に接続 され、 テスト時には、 I /O出力切換回路 1 5を制御して、 タイマ回路 1 1か ら出力された分周信号を I ZO出力切換回路 1 5を介し I Z07端子から出力 する。
リフレッシュ制御回路 1 2は、 ZC E信号および ZR F S H信号の入力を受 け、 これら信号が一定の条件を満たす時、 メモリセルのリフレッシュ動作を行 わせる回路である。 上記タイマ回路 1 1は、 一定時間毎にリフレッシュ要求信 号を出力すると共に、 リフレッシュ制御回路 1 2に接続され、 リフレッシュ要 求信号がリフレッシュ制御回路 1 2に入力される。 タイミング発生回路 1 3は、 このリフレッシュ制御回路 1 2に接続され、 リフレッシュ制御回路 1 2から出 力されたリフレッシュ制御信号の入力を受けると共に、 ZR E信号、 ZO E信 号、 および C S信号の外部入力を受け、 内部同期信号を出力し回路全体の動作 を制御する。
このような構成において、 ZC E信号がハイレベル（H)からロウレベル（L) に変化した時、 /R F S H信号がロウレベル （L) であれば、 テストモード判 定回路 1 0によってテストモードであると判定される。 この時、 テストモード 判定回路 1 0は、 出力コントロール回路 1 4を介して信号を出力し、 夕イマ回 路 1 1を発振させる。 これにより、 リフレッシュ制御回路 1 2はアドレスカウ ン夕 9を動作させると共に、 マルチプレクサ 8を制御して該ァドレスカウン夕 9のリフレッシュアドレス （n番地） をメモリセルのロウアドレスとしてマル チプレクサ 8から出力させる。 なお、 カラムアドレスとしては、 外部アドレス A8〜A15が列デコーダ 4に入力される。
このようにして、 ロウアドレスが n番地、 カラムアドレスが A8〜A15 によ つて指定される所定の番地のメモリセルが選択され、 該セルのデータ内容の読 み出が行われる。 従って、 予めこれらの番地のセルに特定のデータを書き込ん でおき、 テストモード時に直接セルの内容を読み出すことにより、 正しくデー 夕が書き込まれかつ読み出されているか否かを正確に判定することができる。 すなわち、 タイマ回路 1 1およびアドレスカウン夕 9が正常に動作しているか 否かを正確に判定することができる。
また、 テストモードに設定されるとき、 タイマ回路 1 1が発振するが、 該夕 イマ回路 1 1の分周出力が出力切換回路 1 5を介して I /07端子から出力さ れる。 従って、 この分周出力をチェックすることにより、 夕イマ回路 1 1が正 常に動作しているか否かを正確に判断することができる。 発明が解決しょうとする課題
上述した疑似 S R AMは、 D R AM (ダイナミックラム） と同様のメモリセ ル構造を有し、 S RAMと同様の使用条件を有する半導体記憶装置であり、 内 部において一定時間が経過する毎にメモリセルのセルフリフレッシュをする必 要がある。
ところで、 このセルフリフレッシュを行うメモリセルのァドレスすなわちリ フレッシュアドレスは、 回路内部において生成される。 したがって、 外部から 供給される読出ノ書込アドレスと全く関係がない。
このため、 ワーストケースとして、 例えば、 ビット線を共通とし、 相隣り合 う 2本のワード線が連続して活性化される場合も発生する。 そして、 このよう な場合に、 プリチャージ不足や、 フィールド絶縁膜下のわずかなリーク電流の 影響で、 記憶動作に誤動作を生じる場合がある。
しかしながら、 上述した半導体記憶装置が行うテストは、 単に、 タイマ回路 1 1の動作チェックをすると共に、 アドレスカウンタ 9のカウント値を順次変 えてメモリセルのデータを読み出してみることを行うだけであり、 上述した誤 動作を生じる恐れのあるワース卜ケースにおける動作チェックすなわちテスト を意図的に行うことができない欠点があった。 すなわち、 上述した半導体記憶 装置は、 ワーストケースに限らず任意の条件下において、 動作チェックすなわ ちテストを確実に行うことができない欠点があった。
本発明は、 上述した事情を考慮してなされたもので、 その目的は、 任意の条 件下における動作チェックを行うことができる半導体記憶装置を提供すること める。
更に、 本発明の目的は、 半導体記憶装置に内蔵され、 任意の条件下における 動作チェックを行うことができるテスト回路を提供することにある。
更に、 本発明の目的は、 任意の条件下における半導体記憶装置の動作チェッ クを行うことができるテスト方法を提供することにある。 課題を解決するための手段
本発明は上記の課題を解決すべくなされたもので、 リフレツシュを必要とす る複数のメモリセルを有する半導体記憶装置のテスト方法において、 外部入力 された第 1 のアドレスに基づき前記メモリセルの読出または書込を行う読出/ 書込処理と、 外部入力された第 2のアドレスに基づき前記メモリセルのリフレ ッシュを行うリフレッシュ処理との組み合わせを、 テス卜動作中に少なくとも 1回行うことを特徴とする半導体記憶装置のテスト方法を提供する。
選択事項として、 前記 2つの処理の組み合わせは、 前記リフレッシュ処理の 後に、 前記読出/書込処理を行うことが可能である。
更に、 選択事項として、 前記 2つの処理の組み合わせは、 前記読出/書込処 理の後に、 前記リフレッシュ処理を行うことが可能である。
更に、 選択事項として、 前記 2つの処理の組み合わせは、 1 サイクル中に行 うことが可能である。
更に、 選択事項として、 前記読出/書込処理の後、 前記リフレッシュ処理を 行い、 その後さらに前記読出/書込処理を 1 サイクル中に行うことが可能であ る。
更に、 選択事項として、 前記 2つの処理は、 カラムアドレスを共通にし、 口 ゥアドレスは互いに近接することが可能である。
更に、 選択事項として、 前記 2つの処理は、 カラムアドレスを共通にし、 口 ゥァドレスは互いに隣接することが可能である。
更に、 選択事項として、 前記半導体記憶装置がノーマル動作モードからテス トモ一ドに切り替わったことに応答して、 前記半導体記憶装置の内部で生成さ れた第 3のアドレスに基づく前記メモリ一セルのリフレツシュを停止する処理 を更に含むことが可能である。
更に、 選択事項として、 外部入力されたモード切り替え信号に基づき、 前記 半導体記憶装置がノーマル動作モードからテストモ一ドに切り替わることが可 能である。
更に、 選択事項として、 外部入力されたモード切り替え信号に基づき、 ノー マル動作モードからテストモ一ドに切り替わる際、 前記第 3のアドレスおよび テストアドレスのうちテストアドレスを選択して第 3のアドレスに基づく前記 メモリ一セルのリフレツシュを停止することが可能である。
更に、 選択事項として、 前記テスト動作は、 カラムアドレスを固定し、 ロウ アドレスを順に変えることにより、 複数のロウアドレスの組を、 リフレッシュ 動作の対象とすることが可能である。
更に、 選択事項として、 前記テスト動作は、 カラムアドレスを固定し、 ロウ アドレスを順に変えることにより、 全てのロウアドレスの組を、 その対象とす ることが可能である。
更に、 選択事項として、 前記テスト動作は、 カラムアドレスを固定し、 ロウ ァドレスを順に変えることにより、 メモリセルァレイの分割された複数のプロ ックの各々において全てのロウアドレスの組合せをその対象とすることが可能 である。
更に、 選択事項として、 ロウアドレスを変更する毎に、 前記第一のアドレス 及び前記第二のァドレスの双方を外部入力することが可能である。
更に、 選択事項として、 前記第一のアドレスは、 ロウアドレスを変更する毎 に外部入力し、 一方、 前記第二のアドレスは、 最初のアドレスのみを外部入力 した後、 予め定められた一定の規則に従いロウアドレスを変更する毎に内部で 自動的に変更することが可能である。
更に、 選択事項として、 前記第二のアドレスを予め定められたインクリーメ ントをロウアドレスを変更する毎に行うことが可能である。
更に、 選択事項として、 テストの対象となるメモリセルについて、 予めホー ルド試験を行い、 所定のテストパターンを書込んだ後に、 前記 2つの処理を行 うことが可能である。
また、 本発明は、 リフレッシュを必要とする複数のメモリセルと、 第 1のァ ドレスを供給する回路要素と、 ァドレスに基づいて前記メモリセルのリフレツ シュを行うアクセスアドレス制御回路とを有する半導体記憶装置において、 外 部入力された第 2のァドレスを保持する回路と、 前記第 1のァドレスを供給す る回路要素と前記第 2のアドレスを保持する回路とに電気的に結合され、 ノー マル動作モ一ドでは前記第 1のァドレスを前記アクセスァドレス制御回路に供 給し、 テストモ一ドでは前記第 2のァドレスを前記アクセスァドレス制御回路 に供給するリフレツシュアドレス切換回路とを更に有することを特徴とする半 導体記憶装置を提供する。
選択事項として、 前記リフレッシュアドレス切換回路は、 前記第 1のァドレ スを供給する回路要素と前記データ保持回路とに電気的に結合され、 ノーマル 動作モードでは前記第 1のァドレスを選択し、 テストモ一ドでは前記第 2のァ ドレスを選択する選択回路から構成しても良い。
更に、 選択事項として、 前記選択回路は、 前記第 1のアドレスを供給する回 路要素と前記データ保持回路とに電気的に結合されたマルチプレクサから構成 しても良い。
更に、 選択事項として、 前記リフレッシュアドレス切換回路に電気的に結合 され、 ノーマル動作モードとテストモードとを切り替える制御信号を前記リフ レッシュアドレス切換回路に供給する制御回路を更に有するよう構成しても良 い。
更に、 選択事項として、 前記制御回路は、 所定の外部信号に応答してノーマ ル動作モードとテストモードとを切り替えるテストエントリ回路からなるよう 構成しても良い。 更に、 選択事項として、 前記第 2のアドレスを保持する回路は、 前記リフレ ッシュアドレス切換回路に電気的に結合されるデータ記憶装置からなるよう構 成しても良い。
更に、 選択事項として、 前記データ保持回路と前記リフレッシュアドレス切 換回路との間に電気的に結合され、 前記デー夕記憶装置から出力された第 2の ァドレスを反転して、 前記リフレッシュァドレス切換回路に供給するァドレス 反転回路を更に有するよう構成しても良い。
更に、 選択事項として、 前記第 1のアドレスを供給する回路要素は、 前記リ フレツシュアドレス切換回路に接続されたリフレツシュアドレス発生回路から なるよう構成しても良い。
また、 本発明は、 リフレッシュを必要とする複数のメモリセルと、 内部信号 に基づき第 1のァドレスを供給する回路要素とを有する半導体記憶装置のテス トを行うためのテスト回路において、 前記テスト回路は、 外部入力された第 2 のァドレスを保持する回路と、 前記第 1のァドレスを供給する回路要素と前記 第 2のアドレスを保持する回路とに電気的に結合され、 ノーマル動作モードで は前記第 1のァドレスを前記アクセスァドレス制御回路に供給し、 テストモ一 ドでは前記第 2のァドレスを前記アクセスァドレス制御回路に供給するリフレ ッシュアドレス切換回路とを有することを特徴とするテスト回路を提供する。 選択事項として、 前記リフレッシュアドレス切換回路は、 前記第 1のァドレ スを供給する回路要素と前記データ保持回路とに電気的に結合され、 ノーマル 動作モ一ドでは前記第 1のァドレスを選択し、 テストモ一ドでは前記第 2のァ ドレスを選択する選択回路からなることを特徴とする請求項 2 3に記載のテス ト回路を提供する。
更に、 選択事項として、 前記選択回路は、 前記第 1のアドレスを供給する回 路要素と前記データ保持回路とに電気的に結合されたマルチプレクサからなる よう構成しても良い。
更に、 選択事項として、 前記リフレッシュアドレス切換回路に電気的に結合 され、 ノーマル動作モードとテストモードとを切り替える制御信号を前記リフ レッシュアドレス切換回路に供給する制御回路を更に有するよう構成しても良 い。
更に、 選択事項として、 前記制御回路は、 所定の外部信号に応答してノーマ ル動作モードとテストモードとを切り替えるテストエントリ回路からなるよう 構成しても良い。
更に、 選択事項として、 前記第 2のアドレスを保持する回路は、 前記リフレ ッシュアドレス切換回路に電気的に結合されるデータ記憶装置からなるよう構 成しても良い。
更に、 選択事項として、 前記データ保持回路と前記リフレッシュアドレス切 換回路との間に電気的に結合され、 前記データ記憶装置から出力された第 2の ァドレスを反転して、 前記リフレツシュアドレス切換回路に供給するァドレス 反転回路を更に有するよう構成しても良い。
更に、 選択事項として、 前記テスト回路は、 半導体記憶装置に内蔵してもよ く、 また半導体記憶装置とは分離して同一チップ上に搭載しても良い。 いずれ の構成でも、 テスト回路が半導体記憶装置に電気的に結合されて信号ゃァドレ スがテスト回路と半導体記憶装置との間での受け取りが可能であれば問題無い。 図面の簡単な説明
図 1は、 従来の半導体記憶装置の構成例を示すブロック図である。
図 2は、 この発明の一実施形態の構成を示すブロック図である。
図 3は、 同実施形態のノーマル動作を説明するためのタイミングチヤ一トで あ^ >。
図 4は、 同実施形態のテスト時の動作を説明するためのタイミングチャート である。
図 5は、 同実施形態のテスト時の動作を説明するためのフローチヤ一トであ る。
図 6は、 同実施形態のテスト時の動作を説明するためのフローチャートであ る。
図 7は、 図 2の回路構成に含まれるマルチプレクサの回路構成の 1例を示す 回路図である。 発明の実施の形態
以下、 図面を参照しこの発明の一実施の形態について説明する。 以下の実施 の形態では、 テスト回路を半導体記憶装置に内蔵した場合の 1構成例を示す。 図 2は同実施の形態による半導体記憶装置 （疑似 SRAM) の回路構成を示 すブロック図である。 図 3は、 図 2に示す半導体記憶装置の各回路からの出力 信号のタイミングチャートである。 図 2を参照して半導体記憶装置 （疑似 SR AM) の回路構成を、 図 3を参照して各回路からの出力信号を以下説明する。 外部から読出/書込アドレス Addがアドレス端子 21に印加される。 端子 2 2には、 外部から第一のテスト信号 TE 1が印加される。 端子 23には、 外部 から第二のテスト信号 TE 2が印加される。 ここで、 端子 22のみがテスト専 用端子であり、 端子 21はノーマル動作時に読出 書込アドレスデータ Add が印加される端子である。 また、 端子 23はノーマル動作時にアウトプットィ ネーブル信号 OEが印加される端子であり、 テスト信号用の端子と兼用してい る。
アドレスデータ回路 （ATD回路） 25は、 端子 21に接続され、 外部から 端子 21に印加された読出/書込アドレス Addの入力を受け、 このアドレス データ Addに含まれるロウアドレスデータ Add R (図 3参照） の変化を検 出する。 ロウァドレスデータ Ad dRの全ビットの内の少なくとも 1ビットで も変化すると、 アドレスデータ回路 （ATD回路） 25が、 その変化を検出し てパルス信号 ATDを出力する。
ロウ制御回路 26は、 アドレスデ一夕回路 （ATD回路） 25の出力側に接 続され、 アドレスデータ回路 （ATD回路） 25から出力されたパルス信号 A TDに基づいて、 ロウィネーブル信号 RE、 センスイネ一プル信号 SEおよび カラム制御信号 CCを生成し出力する。 ここで、 ロウィネーブル信号 REは、 図 3に示すように、 パルス信号 ATDの立ち上がり時点および立ち下がり時点 において各々立ち上がり、 これら時点から一定時間後に立ち下がるパルス信号 である。 また、 センスイネ一ブル信号 SEは、 ロウィネーブル信号 REを一定 時間遅延させた信号である。 また、 図示していないが、 カラム制御信号 CCは、 口ウイネーブル信号 R Eの連続する 2個のパルス信号の内の後者のパルス信号、 すなわち、 信号 ATDの立ち下がりに基づくパルス信号を一定時間遅延させた 信号である。 なお、 このロウ制御回路 2 6は、第二のテス卜信号 T E 2が" 0 " すなわちロウレベルの時は上述したロウィネーブル信号 R Eの出力を行わない。 カラム制御回路 2 7は、 ロウ制御回路 2 6に接続され、 ロウ制御回路 2 6か ら出力されたカラム制御信号 C Cを受け、 このカラム制御信号 C Cをさらに遅 延し、 カラムイネ一ブル信号 C Eとして出力する。
メモリセルアレイ 3 0は、 D R AMのメモリセルアレイと同様の構成を有す る。 メモリセルアレイ 3 0のワード線に接続されるロウデコーダ 3 1は、 ロウ 制御回路 2 6にも接続され、 このロウ制御回路 2 6から出力されたロウィネー ブル信号 R Eが" 1 " となるタイミングにおいて、 マルチプレクサ （MUX) 3 2から出力されるロウアドレスデータ RA 1に対応するメモリセルアレイ 3 0のヮード線を選択的に活性ィ匕する。
メモリセルアレイ 3 0の各ビット線に接続されるセンスアンプ 3 3は、 ロウ 制御回路 2 6にも接続され、 このロウ制御回路 2 6から出力されたセンスイネ 一ブル信号 S Eが" 1 " となるタイミングにおいて、 メモリセルアレイ 3 0の 各ビット線を活性化する。
カラムデコーダ 3 5は、 前述の端子 2 1およびカラム制御回路 2 7に接続さ れ、 カラム制御回路 2 7から出力されたカラムイネ一ブル信号 C Eが" 1 " と なるタイミングにおいて、 端子 2 1に印加されたアドレスデータ A d dに含ま れるカラムァドレスデ一夕 A d d Cをデコードし、 このデコ一ド結果に応じた センスアンプを I ZOバッファ 3 6を介してインプッ卜 Zアウトプットデータ 端子 3 7に接続する。
リフレッシュ制御回路 4 0は、 メモリセルアレイ 3 0のセルフリフレッシュ を行うための回路である。 このリフレッシュ制御回路 4 0は、 アドレスデータ 回路 （ATD回路） 2 5の出力側に接続され、 パルス信号 ATDを受け、 その 立ち下がり時においてパルス信号およびリセット信号を出力する。 リフレツシ ュ制御回路 4 0は、 更に、 タイマ 4 2およびリフレッシュアドレス発生回路 4 1に接続され、 パルス信号 ATDの立ち下がり時にリフレッシュ制御回路 4 0 が出力したパルス信号は、 リフレッシュアドレス発生回路 4 1へ入力されると 共に、 リセット信号がタイマ 4 2へ入力される。 リフレッシュアドレス発生回 路 4 1は、 このパルス信号を受け、 リフレッシュアドレス R F ADを 1つ進め る。
また、上記リフレッシュ制御回路 4 0は、 アドレスデ一夕回路（ATD回路） 2 5からのパルス信号 ATDの出力が一定時間なかったことを、 タイマ 4 0か らの計時信号に基づき検知し、 セルフリフレッシュ信号 R Fを出力する。 リフ レッシュ制御回路 4 0の出力側は、 ロウ制御回路 2 6へ接続され、 出力したセ ルフリフレツシュ信号 R Fを口ゥ制御回路 2 6へ入力する。
更に、 出荷前の完成品テストを行うためのテスト回路 5 0は、 端子 2 2、 2 3にそれぞれ印加された第一及び第二のテスト信号の入力を受け、 出力信号 T 3およびリフレッシュアドレス R Aを出力する。 リフレッシュ制御回路 4 0は、 このテスト回路 5 0に接続されて出力信号 T 3の入力を受けて、 信号 Mおよび セルフリフレッシュ信号 R Fを出力する。 これにより、 メモリセルアレイ 3 0 のセルフリフレツシュが行われる。
テスト回路 5 0は、 データストア回路 5 1と、 イン 一夕回路 5 2と、 テス トエントリ回路 5 3とマルチプレクサ 5 4とから構成されている。 データス卜 ァ回路 5 1は、 端子 2 1に印加されたアドレスデ一夕 A d dに含まれるロウァ ドレスデ一夕 A d d Rを、 テストエントリ回路 5 3から出力される信号 T 1の 立ち上がりにおいて取り込み、 出力する。 出力したロウアドレスデ一夕 A d d Rは、 インバー夕回路 5 2へ入力され、 インバー夕回路 5 2はデータストア回 路 5 1の出力の各ビットを反転し、 テストアドレス TAとして出力する。 テス トエントリ回路 5 3は、 端子 2 2及び 2 3に接続され、 これら端子にそれぞれ 印加された第一及び第二のテスト信号 T E 1、 T E 2に基づいて、 信号 T 1〜 T 3を出力する。 マルチプレクサ 5 4は、 インバー夕回路 5 2からのテストア ドレス T Aまたはリフレツシュアドレス発生回路 4 1からのリフレッシュァド レス R F ADのいずれか一方を、 テストエントリ回路 5 3からの信号 T 2に基 づいて選択し、 信号 RAを出力する。 この信号 RAは、 前述したマルチプレク サ 3 2に入力される。 次に、 上述した半導体記憶装置のテストモード動作、 およびノーマル動作を 分けて説明する。
最初に、 ノーマル動作を図 3を参照して説明する。 この場合、 テスト信号 T E 1が" 0" に設定され、 これにより、 テストエントリ回路 53から出力され る信号 T1〜T3がいずれも" 0" となる。 すなわち、 ノーマル動作時には、 テスト回路 50は、 動作しないので、 テスト回路を内蔵しない半導体記憶装置 の動作と実質的に同じである。
この状態において、 ロウアドレスデータ Ad dRとしてデータ" A1" が端 子 21へ印加されると、 ATD回路 25が、 データ" A1"が印加されたこと を検知し、 パルス信号 ATD (" 1") がロウ制御回路 26およびマルチプレ クサ 32へ入力される。 マルチプレクサ 32はパルス信号 ATD (" 1") を 受け、 マルチプレクサ 54からのデ一夕 RAをロウアドレスデータ RA1とし て出力する。 そして、 このロウアドレスデータ RA1は、 ロウデコーダ 31へ 入力される。
ここで、 信号 T2が" 0"であることから、 マルチプレクサ 54は、 リフレ ッシュアドレス R F ADを出力し、 このリフレツシュアドレス R F ADがマル チプレクサ 32を介してロウデコーダ 31へ印加される。 このリフレッシュァ ドレス RFADは、" R 1" であったとする。
一方、 ロウ制御回路 26は、 パルス信号 ATDを受け、 ロウイネ一ブル信号 REを出力し、 このロウィネーブル信号 REは、 ロウデコーダ 31へ入力され る。 ロウデコーダ 31は、 このロウィネーブル信号 REを受け、 上述したロウ アドレスデータ" R 1"が指定するワード線を活性化する。
次いで、 ロウ制御回路 26がセンスイネ一ブル信号 SEを出力すると、 この 信号 SEがセンスアンプ 33へ供給され、 これにより、 センスアンプ 33が活 性化される。 そして、 センスアンプ 33が活'性化されると、 上述したロウアド レスデータ" R1" が指定するワード線に接続されたメモリセルがリフレツ シュされる。
次に、 パルス信号 ATDが立ち下がると、 リフレッシュ制御回路 40からリ フレッシュアドレス発生回路 41へパルス信号が供給され、 これにより、 リフ レッシュアドレス RF ADがインクリメントされ、" Rl + l" となる。 同時 に、 タイマ 42がリセットされる。 また、 パルス信号 ATDが立ち下がると、 マルチプレクサ 32がデータ Ad dR (この時点でデータ" A 1") をロウァ ドレスデータ RA1としてロウデコーダ 31へ供給する。 また、 パルス信号 A TDが立ち下がると、 ロウ制御回路 26が再びロウィネーブル信号 REをロウ デコーダ 31へ供給する。
ロウデコーダ 31は、 このロウィネーブル信号 REを受け、 マルチプレクサ 32から出力されているロウアドレスデータ" A1"が指定するメモリセルァ レイ 30のヮ一ド線を活性化する。 次いで、 ロウ制御回路 26がセンスイネ一 ブル信号 SEを出力すると、 この信号 SEがセンスアンプ 33へ供給され、 こ れにより、 センスアンプ 33のアドレスデータ" A1" に対応するワード線が 活性化される。
次に、 カラム制御回路 27がカラムィネーブル信号 CEをカラムデコーダ 3 5へ出力する。 カラムデコーダ 35は、 このカラムイネ一プル信号 CEを受け、 カラムアドレスデータ Add Cをデコードし、 このデコード結果に応じたセン スアンプを IZOバッファ 36を介してインプットノアウトプットデータ端子 37に接続する。 これにより、 読み出し動作の場合は、 メモリセルアレイ 30 に記憶されたデ一夕が、 センスアンプ 33、 Iノ Oバッファ 36を介してデ一 夕端子 37に送信され、 また、 書き込み動作の場合は、 データ端子 37のデー 夕がメモリセルアレイ 30に書き込まれる。
このように、 図 2の半導体記憶装置は、 読出 書込アドレスデ一夕 Ad が アドレス端子 21へ印加されると、 まず、 リフレッシュアドレス RFADに基 づいて指定されるワード線に接続されたメモリーセルのリフレッシュが行われ、 次いで、 アドレスデータ Addに基づくメモリセルアレイ 30の読出/書込が 行われる。
予め決められている一定時間内にメモリセルアレイ 30の読出ノ書込動作が 行われなかった場合、 タイマ 42からパルス信号がリフレッシュ制御回路 40 へ供給される。 そして、 リフレッシュ制御回路 40はこのパルス信号を受け、 セルフリフレッシュを行う。 すなわち、 リフレッシュ信号 RFをロウ制御回路 26へ供給すると共に、 信号 Mとして" 1" をマルチプレクサ 32へ供給する。 マルチプレクサ 32はこの信号 Mを受け、 リフレッシュアドレス RFAD (デ 一夕" R1 + 1" とする） をロウアドレスデータ RA1としてロウデコーダ 3 1へ供給する。
一方、 リフレッシュ信号 RFがロウ制御回路 26へ供給されると、 ロウ制御 回路 26がロウィネーブル信号 REをロウデコーダ 31へ供給し、 次いでセン スィネーブル信号 SEをセンスアンプ 33へ供給する。 これにより、 前述した 場合と同様にして、 ロウアドレスデータ" R1 + 1" に対応するワード線に接 続されたメモリ一セルがリフレッシュされる。
以上が図 2に示す半導体記憶装置のノーマル動作である。
次に、 テスト回路 50を用いた出荷前テスト動作について図 4を参照して説 明する。 図 4は、 テスト時の動作を説明するためのタイミングチャートである。 この出荷前テストのテストパターンとしては様々なパターンが考えられるが、 その 1例として、 読出或いは書込の "アドレス B"を "XI" とし、 "リフレ ッシュアドレス A" を "XI"の反転アドレス "ZX1"で行うことが要求さ れる場合がある。以下の説明は、 このように読出或いは書込みの "アドレス B" を "XI" とし、 "リフレッシュアドレス A" を反転アドレス X 1，， とす る場合を例にとり説明する。
この出荷前テストにおいては、まず、時刻 t 1においてテスト信号 TE 1を" 1" に立ち上げる。 これにより、 テストエントリ回路 53がテストモードとな り、 以後、 端子 23に印加された信号を第二のテスト信号 TE 2として認識す る。 次に、 アドレスデータ "XI" を端子 21へ印加する。 そして、 時刻 t 2 において、 端子 23へ印加する第二のテスト信号 TE 2を" 0" に立ち下げる。 第二のテスト信号 TE2が" 0" に立ち下がると、 テストエントリ回路 53 がこれを検知し、 信号 T1を" 1" に立ち上げる。 信号 T1が" 1" に立ち上 がると、 この立ち上がりを受けて、 データストア回路 51がアドレス端子 21 に印加されたアドレスデータ Add R、 すなわちアドレスデータ" XI" を取 り込み、 このアドレスデータ" XI" をインパー夕回路 52へ供給する。 イン パー夕回路 52は、 このアドレスデータ "XI" を反転し、 デ^"夕" ZX1" として出力する。 この反転アドレスデータ" /XI"がテストアドレスデータ TAとしてマルチプレクサ 54へ供給される。
上記実施形態において、 前述したように、 データストア回路 51とマルチプ レクサ 54との間にインバー夕 52を揷入している。 従って、 アドレス端子 2 1へ印加するアドレスデータ "XI" を変更せずに、 反転アドレス" /XI" でリフレッシュを行い、 アドレス "XI"で読出し或いは書込みを行うことが 可能となる。 すなわち、 読出し或いは書込み動作時には、 マルチプレクサ 32 は、 アドレス端子 21を介し入力されたアドレス "XI" を選択し、 アドレス "XI"で読出し或いは書込み動作を行い、 一方リフレッシュ動作時には、 マ ルチプレクサ 32は、 アドレス端子 21を介し入力されたアドレス "XI" を インバー夕 52で反転した反転アドレス" ZX1" を選択するので、 反転アド レス" /X 1"でリフレツシュ動作が行われる。
よって、 外部テス夕から供給される 1つのアドレスデータ "XI"は、 読出 し或いは書込み動作とフレッシュ動作とに共通に使用することができるので、 テストパターンの作成を容易にすると共に、 テストプログラムをシンプルにす ることが可能となる。
もし、 インバー夕 52を設けない場合は、 リフレッシュアドレスとして反転 アドレスデータ" ZX1" をアドレス端子 21へ印加することが必要となる。 そして、 読出し或いは書込みアドレスを変える度に、 それに合わせリフレツシ ユアドレスとして、 反転アドレスをアドレス端子 21へ印加することが必要と なる。 その結果、 テストプログラムが複雑になる傾向にある。 そしてこのこと は、 メモリセルァレイの規模が大きくなるほどより顕著になる。
従って、 インバー夕 52を設けてアドレス端子 21へ印加する 1つのアドレ スデータを読出し或いは書込み動作とフレツシュ動作とに共通に使用すること が好ましいが、 インバー夕 52は、 あくまで回路設計上の選択事項であって、 上記テスト回路に必須のものではない。 例えば、 テストパターンによっては、 読出し或いは書込みのァドレス Bを "ΧΓ'、 リフレッシュアドレス Αを "X 1"の反転アドレス "/XI" とする必要がないことがある。 このような場合 には、 ィンパ一夕 52をあえて設ける必要はない。 次に、 時刻 t 3において、 アドレス端子 21ヘアドレスデ一夕 AddRとし て読出 Z書込アドレス" B" としてのアドレスデータ "XI" を印加する。 7 ドレス端子 21ヘアドレスデータ" XI" が印加されると、 前述したように、 ATD回路 25からパルス信号 ATDが出力され、 この出力されたパルス信号 ATDがロウ制御回路 26へ入力される。しかし、 この時テスト信号 TE2が" 0" にあることから、 ロウ制御回路 26からロウィネーブル信号 REおよびセ ンスアンプィネーブル信号 SEが出力されることはない。
次に、 アドレスデータ" XI" を端子 21へ印加した時刻 t 3から一定時間 ひ、レス信号 ATDのパルス幅より僅かに長い時間） が経過した時刻 t 4にお いて、 第二のテスト信号 TE 2を" 1" に立ち上げる。 テスト信号 TE 2が" 1" に立ち上がると、 テストエントリ回路 53がこれを検知し、 信号 T 2およ び信号 T 3を" 1" に立ち上げる。 信号 T2が" 1" に立ち上がると、 マルチ プレクサ 54がテストアドレスデ一夕 TAをアドレスデータ RAとして出力す る。
また、 この時刻 t 4において、 信号 T 3が立ち上がると、 リフレッシュ制御 回路 40がこれを検知し、 セルフリフレッシュ信号 RFをロウ制御回路 26へ 供給すると共に、 信号 Mをマルチプレクサ 32へ供給する。 信号 Mがマルチプ レクサ 32へ入力されると、マルチプレクサ 32がアドレスデータ AddR (こ の時データ" XI") をロウデコーダ 31へ供給する。 また、 信号 RFがロウ 制御回路 26へ入力された時、 第二のテスト信号 TE 2が既に" 1" に立ち上 がっていることから、 ロウ制御回路 26からロウイネ一ブル信号 REが出力さ れ、 このロウィネーブル信号 REがロウデコーダ 31へ入力される。 これによ り、 アドレスデータ" XI" によって指定されるワード線が活性化される。 次 いで、 ロウ制御回路 26からセンスアンプィネーブル信号 SEが出力されると、 センスアンプ 33が活性化され、 アドレスデータ" XI" によって指定され るヮ一ド線の読出 書込が行われる。
次に、 時刻 t 5において、 アドレス端子 21ヘアドレスデ一夕" C" を印加 する。 アドレスデータ" C"が端子 21へ印加されると、 八 0回路25がこ れを検知し、 パルス信号 ATD (" 1") をマルチプレクサ 32およびロウ制 御回路 2 6へ供給する。 これにより、 マルチプレクサ 3 2がマルチプレクサ 5 4の出力、 すなわち、 テストアドレス TA (この時リフレッシュアドレス Aと してのアドレスデータ" /X I ") を選択し、 ロウデコーダ 3 1へ供給する。 また、 パルス信号 ATDがロウ制御回路 2 6へ供給されると、 この時第二のテ スト信号 T E 2が" 1 "であることから、 ロウ制御回路 2 6からロウィネーブ ル信号 R Eが出力され、 この出力されたロウィネーブル信号 R Eがロウデコー ダ 3 1へ入力される。 これにより、 アドレスデータ" ZX 1 " によって指定さ れるワード線が活性化される。 次いで、 ロウ制御回路 2 6からセンスアンプィ ネーブル信号 S Eが出力されると、 センスアンプ 3 3が活性化され、 アドレス デ一夕" ZX 1 " が指定するヮード線に接続されたメモリーセルがリフレツ シュされる。
次に、 時刻 t 6において、 パルス信号 ATDが" 0 " に立ち下がると、 マル チプレクサ 3 2がアドレスデータ A d d R (この時データ" C ") をロウデコ ーダ 3 1へ供給する。 また、 パルス信号 ATDが" 0 " に立ち下がると、 ロウ 制御回路 2 6からロウィネーブル信号 R Eが出力され、 この出力されたロウィ ネーブル信号 R Eがロウデコーダ 3 1へ入力される。 これにより、 アドレスデ 一夕" C" によって指定されるワード線が活性化される。 次いで、 ロウ制御回 路 2 6からセンスアンプイネ一ブル信号 S Eが出力されると、 センスアンプ 3 3が活性化され、 アドレスデ一夕" C" のワード線の読出 Z書込が行われる。 このように、 図 2に示すテスト回路 5 0は、 テスト用のリフレッシュァドレ ス （上記アドレスデータ" A") をデータストア回路 5 1内に予め設定してお くことができる。 したがって、 データストア回路 5 1内に予め設定しておくリ フレッシュアドレス" A"が予め認識できているため、 このリフレッシュアド レスに近接するテスト用読出/書込ァドレス（上記ァドレスデ一夕" B "、" C") を外部から入力することにより、 任意の条件下、 例えばワースト条件における 試験を意図的にかつ確実に行うことが可能となる。
すなわち、 リフレッシュアドレス" A" に基づきワード線を指定してメモリ 一セルのリフレッシュ動作を行い、 続いて、 テスト用読出ノ書込アドレスに基 づき上記ヮード線に隣接するヮード線を指定してテスト用読出 Z書込動作を行 うことで、 ビット線を共通とし、 相隣り合う 2本のワード線が連続して活性化 される場合を想定して試験を意図的に行うことで、 任意の条件下、 例えばヮー スト条件におけるプリチャージ不足や、 フィールド絶縁膜下のわずかなリーク 電流の影響で、 記憶動作に誤動作が生じるか否かを確認することが可能となる。 次に、 上記テスト回路 5 0を用いた出荷前テストについて図 5に示すフロー チャートを参照して説明する。
まず、 チップに元々固定的な不良があったり、 ホールド特性の悪いメモリセ ルがあったりすると、 リフレッシュ動作のテストを実施する意味がなくなるの で、 事前にホールド試験を実施しておく （ステップ S l )。 ホールド試験その ものは汎用 D R AMで実施されている試験と同様の既知のテスト手順に従って 行えばよい。
すなわち、 メモリセルアレイ 3 0のメモリセルへのデ一夕書き込みを行い、 リフレツシュを禁止した状態を所定時間継続した後、 このメモリセルからのデ —タ読み出しを行った時に、 読み出されたデータが書き込んだデータと一致す るように当該所定時間 （すなわち、 リフレッシュサイクル) を調整することで、 このメモリセルのホールド時間が決まる。 この試験を全てのメモリセルに対し 行うことで、 ホールド時間の最も短いメモリセルに合わせたリフレツシュサイ クルの値が決まることになる。 なお、 リフレッシュ動作の禁止は、 リフレツシ ュ制御回路 4 0に外部から制御信号を入力することにより行う。
次に、 メモリセルのリフレツシュ動作および読出/書込動作が正しく行われ たか否かをテス卜の後に判定するため、 メモリセルアレイ 3 0に予めテストパ ターンを書き込んでおく （ステップ S 2 )。 ここでは、 リフレッシュ動作およ ぴ読出 Z書込動作の正常性を検証するのが目的であることから、 全てのビット が" 1 " のテストパターンを用いる。
次に、 任意のホールド時間を設定し （ステップ S 3 )、 次いで、 第一のテス ト信号 T E 1を" 1 " に立ち上げることにより回路をテス卜モードに設定する (ステップ S 4 )。
次に、 リフレッシュアドレスデータ （" A" とする） をアドレス端子 2 1へ 印加し、 そして、 テスト信号 T E 2を" 0 " に立ち下げる。 これにより、 アド レスデータ" A"がデータストア回路 5 1に書き込まれる （ステップ S 5 )。 次に、 アドレスデータ" A"が指定するワード線とセンスアンプを同じくす るワード線を指示する任意のアドレスデータ （" B " とする） をアドレス端子
2 1へ印加する （ステップ S 6 )。
次に、 一定時間の経過後、 上記と同様に、 アドレスデータ" A" が指定する ワード線とセンスアンプを同じくするワード線を指示する任意のアドレスデー 夕 （" C " とする） をアドレス端子 2 1へ印加する （ステップ S 7 )。
以上の過程によって、 図 4に示すアドレス Bへのノーマルアクセス、 ァドレ ス" A" でのリフレッシュ動作、 アドレス Cへのノーマルアクセスが順次行わ れる。
次に、 上記アドレス" A"，" B "，" C" が指定する各ワード線に接続された メモリセルのデータを読み出し、 データチェックを行う （ステップ S 8 )。 そ して、 チェック結果が 「N G」 であった場合は （ステップ S 9 )、 テストを終 了しチップを破棄する （ステップ S 1 0 )。 また、 チェック結果が 「P A S S」 であった場合は（ステップ S 9 )、テストの全てが終了したか否かを判断し （ス テツプ S 1 1 )、 この判断結果が 「N O」 であった場合はステップ S 5へ戻る。 以後、 テストの全てが終了したか否かの判断結果が 「YE S J となるまで、 ステップ S 5〜S 8が繰り返し実行され、 これにより、 センスアンプを共通と する全てのロウアドレスの組合せがテストされる。 この全てのロウアドレスの 組合せをテストする方法としては、 例えば、 あるワード線をリフレッシュヮー ド線として固定し、 当該リフレッシュの前後でノーマルアクセスするワード線 を順次変えてテストする。 例えば、 あるワード線をリフレッシュワード線とし て固定し、 当該リフレッシュの前後でノーマルアクセスするワード線を、 一番 上のヮード線から一番下のヮード線まで順番に変えてテストする。
そして、 このテスト動作を、 別のワード線を新たなリフレッシュワード線と して固定して、 前記動作を繰り返す。 以上のテスト動作を、 全てのワード線が リフレッシュワード線として選択されるまで繰り返し行うことで、 全てのパ夕 ーンをテストする。
なお、 メモリセルアレイ 3 0が複数のブロックに分割されていて、 各プロッ ク毎にセンスアンプが設けられているものの場合は、 各ブロック内において全 てのロウァドレスの組合せをテス卜すればよい。
また、 実際には、 全パターンについてテストするとかなりの時間がかかるこ とから、 規則性を持たせてテス卜することも可能である。 すなわち、 最初は全 パターンを調べて、 ある傾向が出てくれば省略した形でテストを行う。 D RA Mに限らず通常のメモリテスト技術において、 不良を見つけ易いパターンと呼 ばれるものがあるので、 マーチングゃギャロップといったテスト手法を組み合 わせてテストを行っても良い。 ただし、 勿論、 全てのパターンをテストするこ とが望ましい。
また、 上記の実施形態はロウァドレスを様々に変えてテストを行うようにな つており、 カラムアドレスは基本的には関係ない。 しかし、 ノーマルアクセス の場合にはカラムスィッチを通じてビット線とデータバスがつながるため、 ビ ット線の開き方やプリチャージのされ方によってメモリセルのデータに影響を 与える可能性がある。 したがって、 カラムアドレスも変えてテストすることが より望ましい。
この場合、 図 5において、 ステップ S 5の次に任意のカラムアドレスデータ A d d Cを設定する処理を加えればよい。 図 6は、 ロウアドレスに加え、 カラ ムアドレスも変えてテストする際のフローチャートである。
すなわち、 ステップ S 1乃至ステップ S 5は、 前述と同様に行う。 その後、 カラムアドレスデータ A d d Cとしてデータ "D" をアドレス端子 2 1へ印加 し、 カラムデコーダ 3 5により、 カラムアドレスデータ A d d Cをデコードし、 このデコード結果に応じたセンスアンプを I /0バッファ 3 6を介してィンプ ット アウトプットデータ端子 3 7に接続する。 すなわち、 カラムアドレスデ 一夕 A d d Cに基づきビット線を指定する。 （ステップ S 1 2 )。
次に、 アドレスデータ" A" が指定するワード線とセンスアンプを同じくす るワード線を指定する任意のアドレスデータ （" B " とする） をアドレス端子 2 1へ印加する （ステップ S 6 )。
次に、 一定時間の経過後、 上記と同様に、 アドレスデータ" A"が指定する ヮード線とセンスアンプを同じくするヮ一ド線を指示する任意のァドレスデー 夕 （" C" とする） をアドレス端子 2 1へ印加する （ステップ S 7 )。
以上の過程によって、 力ラムァドレスデータ A d d Cに基づき指定されたピ ット線を固定し、 ロウアドレス Bへのノーマルアクセス、 ロウアドレス" A" でのリフレッシュ動作、 ロウアドレス Cへのノーマルアクセスが順次行われる。 そして、 指定するビット線を変え、 同様のテストを繰り返す。 すなわち、 リ フレッシュロウアドレスに加え、 カラムアドレスも変えてテストし、 ビット線 の開き方やプリチャージのされ方によってメモリセルのデータに影響無いか調 ベる。
また、 上記実施形態のように、 アドレスをチップ外部から任意に設定可能と することで自由度が高くなるが、 逆に言うと全てのァドレスの指定を外部から 行うため手間がかかる。 そこで、 前記ノーマルアクセスアドレス B， Cのみを 外部から与え、 一方、 リフレッシュアドレス Aは回路内部で自動的にインクリ メントするよう構成することも可能である。 これにより、 テストプログラムの プログラミングの手間が軽減される。 この場合、 リフレッシュアドレス発生回 路 4 1内のアドレスカウンタを利用してリフレッシュァドレスのィンクリメン トを行うことが可能である。
このように、テスト回路 5 0の内部で、テスト用のリフレッシュアドレス（上 記アドレスデータ" A") を自動的にインクリメントするよう構成した場合で あっても、 予め定められた規則に従いインクリメントされるため、 インクリメ ントされたリフレッシュアドレス (アドレスデータ "A+ 1 ") を予め認識でき る。 よって、 このインクリメントされたリフレッシュアドレスに近接するテス ト用読出ノ書込アドレス （上記アドレスデータ" B "、" C") を外部から入力 することが可能となり、 前述した方法により、 任意の条件下、 例えばワースト 条件における試験を意図的にかつ確実に行うことが可能となる。
すなわち、 自動的にィンクリメントされたリフレツシュアドレスに基づきヮ —ド線を指定してメモリーセルのリフレッシュ動作を行い、 続いて、 テスト用 読出 Z書込ァドレスに基づき上記ヮード線に隣接するヮ一ド線を指定してテス ト用読出/書込動作を行うことで、 全てのァドレスの指定を外部から行わなく ても、 任意の条件下、 例えばワースト条件でのテストを可能とする。 また、 上記実施形態では、 マルチプレクサ 5 4は、 リフレッシュアドレス発 生回路 4 1から出力したリフレッシュアドレス R F ADと、 データストア回路 5 1から出力したテストアドレス T Aとの入力を受け、 テストエントリ回路 5 3からの制御信号 T 2に基づき、 ノーマル動作モードでは回路の内部で発生し たリフレッシュアドレス R F ADを選択し、 テストモードでは外部入力された テストアドレス TAを選択することで、 ノーマル動作モードからテストモード への変更に応答し、 回路の内部で発生したリフレッシュアドレス R F ADの供 給を停止することで、 テストモードでは、 回路の内部で発生したリフレッシュ アドレス R F ADに基づきリフレツシュ動作が行われることを防止する。
上記マルチプレクサ 5 4の回路構成の 1例を図 7に示す。 マルチプレクサ 5 4は、 第一の N型トランジス夕 N 1及び第一の P型トランジスタ P 1とからな る第一のゲ一トと、 第二の N型トランジス夕 N 2及び第二の P型トランジス夕 P 2とからなる第二のゲートと、 インバー夕 I NV 1とを有する。 さらに、 マ ルチプレクサ 5 4は、 データストア回路 5 1から出力され、 インバー夕 5 2を 介し入力されるテストアドレス TAを受けるテストアドレス入力部と、 リフレ ッシュアドレス発生回路 4 1から出力されたリフレッシュアドレス R F ADの 入力を受けるリフレッシュアドレス入力部と、 テストエントリ回路 5 3から出 力された信号 T 2の入力を受ける制御信号入力部と、 回路の出力部とを有する。 上記第一の N型トランジスタ N 1及び第一の P型トランジスタ P 1とからな る第一のゲートは、 テストアドレス入力部と出力部との間に設けられる。 一方、 第二の N型トランジスタ N 2及び第二の P型トランジスタ P 2とからなる第二 のゲートは、 リフレッシュアドレス入力部と出力部との間に設けられる。
更に、 制御信号入力部は、 第一の N型トランジスタ N 1のゲート、 及び第二 の P型トランジスタ P 2のゲート、 並びにインバ一タ I NV 1の入力側に接続 される。 インバー夕 I NV 1の出力側は、 第一の P型トランジスタ P 1のゲー ト、 及び第二の N型トランジスタ N 2のゲートに接続される。
よって、 テストエントリ回路 5 3から出力された信号 T 2は、 第一の N型ト ランジス夕 N 1のゲート、 及び第二の P型トランジスタ P 2のゲートに入力さ れ、 信号 T 2の反転信号が第一の P型トランジスタ P 1のゲート、 及び第二の N型トランジスタ N 2のゲートに入力される。
従って、 ノーマル動作モードにおいて、 信号 T 2はインアクティブ状態すな わちロウレベル "L"であり、 第一の N型トランジスタ N 1及び第一の P型ト ランジス夕 P 1とからなる第一のゲートが閉じ、 第二の N型トランジスタ N 2 及び第二の P型トランジスタ P 2とからなる第二のゲートが開くことで、 テス トアドレス TAは出力されず、 リフレッシュアドレス R F ADが出力され、 ノ 一マル動作モードでの回路内部で発生したリフレッシュアドレス R F ADに基 づくメモリセルのリフレツシュが行われる。
一方、 テストモ一ドにおいて、 信号 T 2はァクティブ状態すなわちハイレべ ル "H" であり、 第一の N型トランジスタ N 1及び第一の P型トランジスタ P
1とからなる第一のゲートが開き、 第二の N型トランジスタ N 2及び第二の P 型トランジスタ P 2とからなる第二のゲートが閉じることで、 リフレッシュァ ドレス R F ADは出力されず、 テストアドレス TAが出力され、 テストモード での回路外部から入力したテストアドレス T Aに基づくメモリセルのリフレツ シュが前述のワースト条件下で行われる。
尚、 上記マルチプレクサ 5 4は、 ノ一マル動作モード及びテストモ一ド間の 変更に伴い発生する制御信号に基づき、 テストアドレス TAとリフレツシュア ドレス R F ADのいずれか 1方を選択する機能を有する回路すなわち回路の一 例であり、 かならずしもこれに限定する必要は無い。 すなわち、 テストモード 中の読出しまたは書込みでアクセスするロウアドレス及びリフレツシュ動作で アクセスするロウアドレスが、 回路外部から確実に制御できるよう構成すれば 問題無い。
また、 上記実施形態では、 リフレッシュを行った後、 読出ノ書込を行う場合 を説明したが、 本発明は、 読出ノ書込を行った後リフレッシュを行う場合にも 適用することが可能である。
前述したように、 テスト用のリフレッシュアドレス （上記アドレスデータ" A") をデータストア回路 5 1内に予め設定しておくことができるので、 リフ レッシュアドレス" A"が予め認識できているため、 このリフレッシュァドレ スに近接するテスト用読出/書込アドレス （上記アドレスデータ" B"、" C") を外部から入力することにより、 テスト用読出 Z書込アドレスに基づき、 リフ レッシュアドレス" A" が指定するワード線に隣接するワード線を指定してテ スト用読出ノ書込動作を行い、 続いて、 リフレッシュアドレス" A" に基づ きワード線を指定してメモリーセルのリフレッシュ動作を行うことで、 例えば、 ビット線を共通とし、 相隣り合う 2本のワード線が連続して活性化される場合 を想定して、 ワースト条件における試験を意図的にかつ確実に行うことが可能 となる。
尚、 上記説明において、 ワースト条件の 1例として、 ビット線を共通とし、 且つ相隣り合う 2本のワード線が連続して活性化される場合を想定したが、 必 ずしもこの場合がワースト条件になるとは限らない。 例えば、 ビット線は共通 とするが、 2本のワード線は隣接しない場合がワースト条件になることもある。 また。 ビット線が異なる場合でも、 ワースト条件になることもある。 更に、 ヮ ースト条件のみでなく、 その他の悪条件下でのテス卜が必要になることもある。 従って、 本発明のように、 テスト動作時におけるリフレッシュアドレスが外部 のテス夕側で制御できるように構成すれば、 如何なる条件下でもテスト動作を 確実に行うことが可能となる。
更に、 上記実施形態では、 テスト回路が半導体記憶装置に内蔵された場合の 1 例を示したが、 必要に応じ、 テスト回路を半導体記憶装置とは分離して同一 チップ上に搭載しても良い。 いずれの構成でも、 テスト回路が半導体記憶装置 に電気的に結合されて信号ゃァドレスがテスト回路と半導体記憶装置との間で の受け取りが可能であれば問題無い。
また、 本発明は、 上記実施形態の構成に限定されるものではなく、 本発明の 要旨を逸脱しない葡囲で種々の変形が可能である。 発明の効果
以上説明したように、 この発明によれば、 テスト時において、 内部のデータ 記憶装置内にテスト用リフレッシュアドレスを記憶させる。 そして、 このテス ト用リフレッシュァドレスが指定するヮ一ド線に瞵接するヮード線に対応する テスト用アドレスを、 アドレス端子へ印加して、 テスト用アドレスに基づく読 出または書込を行い、 次に、 データ記憶装置に記憶されたテスト用リフレツシ ユアドレスに基づくメモリセルのリフレツシュを行う。
あるいは、 先にメモリセルのリフレッシュを行い、 続いて読出または書込を 行うようにしたので、 任意のァドレスの組合せについてテストをすることがで き、 これにより、 ワーストケースにおける動作チェックが可能になる。

Claims

請求の範囲
1 . リフレツシュを必要とする複数のメモリセルを有する半導体記憶装置の テス卜方法において、
外部入力された第 1のアドレスに基づき前記メモリセルの読出または書込を 行う読出/書込処理と、
外部入力された第 2のアドレスに基づき前記メモリセルのリフレツシュを行 ぅリフレツシュ処理との組み合わせを、 テスト動作中に少なくとも 1回行うこ とを特徴とする半導体記憶装置のテスト方法。
2 . 前記 2つの処理の組み合わせは、 前記リフレッシュ処理の後に、 前記読 出/書込処理を行うことを特徴とする請求項 1に記載の半導体記憶装置のテス ト方法。
3 . 前記 2つの処理の組み合わせは、 前記読出/書込処理の後に、 前記リフ レッシュ処理を行うことを特徴とする請求項 1に記載の半導体記憶装置のテス ト方法。
4. 前記 2つの処理の組み合わせは、 1 サイクル中に行うことを特徵とする 請求項 1乃至 3のいずれかに記載の半導体記憶装置のテスト方法。
5 . 前記読出/書込処理の後、 前記リフレッシュ処理を行い、 その後さらに 前記読出/書込処理を 1 サイクル中に行うことを特徴とする請求項 1に記載の 半導体記憶装置のテスト方法。
6 . 前記 2つの処理は、 カラムアドレスを共通にし、 ロウアドレスは互いに 近接することを特徴とする請求項 1に記載の半導体記憶装置のテス卜方法。
7 . 前記 2つの処理は、 カラムアドレスを共通にし、 ロウアドレスは互いに 隣接することを特徴とする請求項 6に記載の半導体記憶装置のテスト方法。
8 . 前記半導体記憶装置がノーマル動作モードからテストモードに切り替わ つたことに応答して、 前記半導体記憶装置の内部で生成された第 3のァドレス に基づく前記メモリ一セルのリフレツシュを停止する処理を更に含むことを特 徵とする請求項 1に記載の半導体記憶装置のテスト方法。
9 . 外部入力されたモード切り替え信号に基づき、 ノーマル動作モードから テストモードに切り替わる際、 前記第 3のアドレスおよびテストアドレスのう ちテストアドレスを選択して第 3のアドレスに基づく前記メモリ一セルのリフ レッシュを停止することを特徴とする請求項 8に記載の半導体記憶装置のテス ト方法。
1 0. 外部入力されたモード切り替え信号に基づき、 前記半導体記憶装置が ノ一マル動作モ一ドからテストモードに切り替わることを特徴とする請求項 1 に記載の半導体記憶装置のテスト方法。
1 1 . 外部入力されたモード切り替え信号に基づき、 ノーマル動作モードか らテストモ一ドに切り替わる際、 前記第 3のァドレスおよびテストアドレスの うちテストアドレスを選択して第 3のアドレスに基づく前記メモリーセルのリ フレツシュを停止することを特徵とする請求項 1 0に記載の半導体記憶装置の テスト方法。
1 2. 前記テスト動作は、 カラムアドレスを固定し、 ロウアドレスを IIに変 えることにより、 複数のロウアドレスの組を、 リフレッシュ動作の対象とする ことを特徴とする請求項 1に記載の半導体記憶装置のテスト方法。
1 3. 前記テスト動作は、 カラムアドレスを固定し、 ロウアドレスを順に変 えることにより、 全てのロウアドレスの組を、 その対象とすることを特徴とす る請求項 1 2に記載の半導体記憶装置のテスト方法。
1 4. 前記テスト動作は、 カラムアドレスを固定し、 ロウアドレスを順に変 えることにより、 メモリセルアレイの分割された複数のブロックの各々におい て全てのロウァドレスの組合せをその対象とすることを特徴とする請求項 1 2 に記載の半導体記憶装置のテスト方法。
1 5. ロウアドレスを変更する毎に、 前記第一のアドレス及び前記第二のァ ドレスの双方を外部入力することを特徴とする請求項 1に記載の半導体記憶装 置のテスト方法。
1 6. 前記第一のアドレスは、 ロウアドレスを変更する毎に外部入力し、 一 方、 前記第二のアドレスは、 最初のアドレスのみを外部入力した後、 予め定め られた一定の規則に従いロウアドレスを変更する毎に内部で自動的に変更する ことを特徴とする請求項 1に記載の半導体記憶装置のテスト方法。
1 7 . 前記第二のァドレスを予め定められたィンクリーメントをロウアドレ スを変更する毎に行うことを特徴とする請求項 1 6に記載の半導体記憶装置の テスト方法。
1 8 . テストの対象となるメモリセルについて、 予めホールド試験を行い、 所定のテストパターンを書込んだ後に、 前記 2つの処理を行うことを特徴とす る請求項 1に記載の半導体記憶装置のテス卜方法。
1 9. リフレッシュを必要とする複数のメモリセルと、 第 1のアドレスを供 給する回路要素と、 ァドレスに基づいて前記メモリセルのリフレツシュを行う アクセスアドレス制御回路とを有する半導体記憶装置において、
外部入力された第 2のァドレスを保持する回路と、
前記第 1のァドレスを供給する回路要素と前記第 2のァドレスを保持する回 路とに電気的に結合され、 ノーマル動作モ一ドでは前記第 1のァドレスを前記 アクセスァドレス制御回路に供給し、 テストモ一ドでは前記第 2のァドレスを 前記アクセスアドレス制御回路に供給するリフレッシュアドレス切換回路とを 更に有することを特徴とする半導体記憶装置。
2 0 . 前記リフレッシュアドレス切換回路は、 前記第 1のアドレスを供給す る回路要素と前記データ保持回路とに電気的に結合され、 ノーマル動作モード では前記第 1のァドレスを選択し、 テストモ一ドでは前記第 2のァドレスを選 択する選択回路からなることを特徴とする請求項 1 9に記載の半導体記憶装置。
2 1 . 前記選択回路は、 前記第 1のァドレスを供給する回路要素と前記デー 夕保持回路とに電気的に結合されたマルチプレクサからなることを特徴とする 請求項 2 0に記載の半導体記憶装置。
2 2 . 前記リフレッシュアドレス切換回路に電気的に結合され、 ノーマル動 作モードとテストモードとを切り替える制御信号を前記リフレッシュアドレス 切換回路に供給する制御回路を更に有することを特徴とする請求項 1 9に記載 の半導体記憶装置。
2 3. 前記制御回路は、 所定の外部信号に応答してノーマル動作モードとテ ストモードとを切り替えるテストエントリ回路からなることを特徴とする請求 項 2 2に記載の半導体記憶装置。
2 4. 前記第 2のアドレスを保持する回路は、 前記リフレッシュアドレス切 換回路に電気的に結合されるデ一夕記憶装置からなることを特徴とする請求項 1 8に記載の半導体記憶装置。
2 5 . 前記データ保持回路と前記リフレッシュアドレス切換回路との間に電 気的に結合され、 前記デ一夕記憶装置から出力された第 2のァドレスを反転し て、 前記リフレッシュァドレス切換回路に供給するァドレス反転回路を更に有 することを特徴とする請求項 1 9に記載の半導体記憶装置。
2 6. 前記第 1のアドレスを供給する回路要素は、 前記リフレッシュァドレ ス切換回路に接続されたリフレッシュアドレス発生回路からなる請求項 1 9に 記載の半導体記憶装置。
2 7. リフレッシュを必要とする複数のメモリセルと、 内部信号に基づき第 1のァドレスを供給する回路要素とを有する半導体記憶装置のテストを行うた めのテスト回路において、
前記テスト回路は、 外部入力された第 2のアドレスを保持する回路と、 前記第 1のアドレスを供給する回路要素と前記第 2のアドレスを保持する回 路とに電気的に結合され、 ノーマル動作モードでは前記第 1のァドレスを前記 アクセスァドレス制御回路に供給し、 テストモ一ドでは前記第 2のァドレスを 前記アクセスァドレス制御回路に供給するリフレッシュァドレス切換回路とを 有することを特徴とするテスト回路。
2 8 . 前記リフレッシュアドレス切換回路は、 前記第 1のアドレスを供給す る回路要素と前記データ保持回路とに電気的に結合され、 ノーマル動作モード では前記第 1のァドレスを選択し、 テストモ一ドでは前記第 2のァドレスを選 択する選択回路からなることを特徴とする請求項 2 7に記載のテスト回路。
2 9 . 前記選択回路は、 前記第 1のァドレスを供給する回路要素と前記デー 夕保持回路とに電気的に結合されたマルチプレクサからなることを特徴とする 請求項 2 8に記載のテスト回路。
3 0 . 前記リフレッシュアドレス切換回路に電気的に結合され、 ノーマル動 作モ一ドとテストモ一ドとを切り替える制御信号を前記リフレッシュアドレス 切換回路に供給する制御回路を更に有することを特徴とする請求項 2 7に記載 のテスト回路。
3 1 . 前記制御回路は、 所定の外部信号に応答してノーマル動作モードとテ ストモードとを切り替えるテストエントリ回路からなることを特徴とする請求 項 3 0に記載のテス卜回路。
3 2 . 前記第 2のアドレスを保持する回路は、 前記リフレッシュアドレス切 換回路に電気的に結合されるデータ記憶装置からなることを特徴とする請求項
2 7に記載のテスト回路。
3 3 . 前記データ保持回路と前記リフレッシュアドレス切換回路との間に電 気的に結合され、 前記データ記憶装置から出力された第 2のアドレスを反転し て、 前記リフレッシュアドレス切換回路に供給するアドレス反転回路を更に有 することを特徴とする請求項 2 7に記載のテスト回路。
3 4. 前記テスト回路は、 前記半導体記憶装置に内蔵されることを特徴とす る請求項 2 7に記載のテスト回路。
3 5 . 前記テスト回路は、 前記半導体記憶装置とは分離して同一チップ上に 搭載されることを特徴とする請求項 2 7に記載のテスト回路。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612034B1 (ko) * 2004-11-01 2006-08-11 삼성전자주식회사 내부 테스트 모드 진입방법 및 이를 위한 내부 테스트모드 진입회로
US7433992B2 (en) * 2004-11-18 2008-10-07 Intel Corporation Command controlling different operations in different chips
US8438297B1 (en) 2005-01-31 2013-05-07 At&T Intellectual Property Ii, L.P. Method and system for supplying media over communication networks
AU2006253347B2 (en) * 2005-05-30 2009-09-10 Seiko Epson Corporation Semiconductor storage apparatus
CN101202115B (zh) * 2006-12-15 2010-05-19 上海华虹Nec电子有限公司 内置非挥发性存储器芯片的测试模式实现方法
US7643371B2 (en) * 2006-12-28 2010-01-05 Spansion Llc Address/data multiplexed device
KR100962025B1 (ko) * 2008-10-21 2010-06-08 주식회사 하이닉스반도체 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로
KR101069672B1 (ko) * 2009-04-20 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 제어회로
US8612812B2 (en) * 2010-12-30 2013-12-17 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
CN105954666B (zh) * 2016-04-19 2019-01-04 上海华虹宏力半导体制造有限公司 动态数据的快速写入方法
JP2019102106A (ja) * 2017-11-28 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置
CN112447218A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法
DE102019128331A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04372790A (ja) * 1991-06-21 1992-12-25 Sharp Corp 半導体記憶装置
JPH05217366A (ja) * 1992-02-04 1993-08-27 Sharp Corp ダイナミック型半導体メモリ
JPH1069800A (ja) * 1996-05-15 1998-03-10 Samsung Electron Co Ltd テスト回路を有する半導体集積回路及びテスト回路を有する半導体集積回路のテスト方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57127993A (en) * 1981-01-28 1982-08-09 Nec Corp Semiconductor storage circuit
JPH01125796A (ja) 1987-11-11 1989-05-18 Fujitsu Ltd 疑似スタティック・ランダム・アクセス・メモリ
JPH0229989A (ja) * 1988-07-19 1990-01-31 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
US5265102A (en) * 1989-06-16 1993-11-23 Advantest Corporation Test pattern generator
JPH03138742A (ja) * 1989-10-25 1991-06-13 Toshiba Corp メモリシステム
JPH05249196A (ja) * 1992-03-02 1993-09-28 Hitachi Ltd 半導体記憶装置
JPH10162600A (ja) * 1996-11-26 1998-06-19 Mitsubishi Electric Corp テスト機能内蔵半導体記憶装置
JPH10172298A (ja) * 1996-12-05 1998-06-26 Mitsubishi Electric Corp 半導体記憶装置
US6272588B1 (en) * 1997-05-30 2001-08-07 Motorola Inc. Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry
US6049505A (en) * 1998-05-22 2000-04-11 Micron Technology, Inc. Method and apparatus for generating memory addresses for testing memory devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04372790A (ja) * 1991-06-21 1992-12-25 Sharp Corp 半導体記憶装置
JPH05217366A (ja) * 1992-02-04 1993-08-27 Sharp Corp ダイナミック型半導体メモリ
JPH1069800A (ja) * 1996-05-15 1998-03-10 Samsung Electron Co Ltd テスト回路を有する半導体集積回路及びテスト回路を有する半導体集積回路のテスト方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1331642A4 *

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KR100474421B1 (ko) 2005-03-14
EP1331642A1 (en) 2003-07-30
KR20030023771A (ko) 2003-03-19
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US7035154B2 (en) 2006-04-25
CN1455932A (zh) 2003-11-12

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