以下、本発明の実施の形態について、図面を用いて説明する。
[第1の実施形態]
本実施の形態は、テスト機能を有する同期式擬似SRAMに関する。
(従来のテスト機能を有する同期式擬似SRAM1の構成)
図1は、従来のテスト機能を有する同期式擬似SRAM1の構成を示す図である。
同図を参照して、この同期式擬似SRAM1は、DRAMセルメモリアレイ+周辺回路群101と、アドレスバッファ111と、BCR(Burst Configuration Register)112と、ロウデコーダ102と、カラムデコーダ103と、読出/書込回路105と、入出力バッファ104と、制御回路120とを備える。
DRAMセルメモリアレイ+周辺回路群101は、行および列状に配置された複数のダイナミックランダムアクセスメモリ(DRAM)のメモリセルMCで構成されるメモリアレイと、行に対応して配置された複数のワード線WLと、列に対応して配置された複数のビット線対BL,/BLとを含む。
DRAMセルメモリアレイ+周辺回路群101は、図示しないが、さらに各列に対応して設けられた列選択線、列選択ゲート、およびセンスアンプなどを含む。
アドレスバッファ111は、外部アドレス信号ADD[21:0]を受けて、内部アドレス信号を生成する。同期式擬似SRAMでは、アドレスバッファ111は、外部アドレス取込み信号ADV#が「L」のときに、外部アドレス信号ADD[21:0]を取込む。外部アドレス取込信号ADV#が「L」となるタイミングは、読出し信号READまたは書込み信号WRITEが生成されるタイミングよりも早い。そして、このとき与えられる外部アドレス信号ADD[21:0]は、ロウアドレスだけでなくコラムアドレスも含む。
BCR(Burst Configuration Register)112は、外部のシステムとのインタフェース、たとえばバーストレングスBLおよびコマンドレイテンシCLなどを記憶する。
ロウデコーダ102は、後述するシフトロウ活性化信号ACTFが活性化されると、アドレスバッファ111から送られる行アドレスにしたがって、複数のワード線WLのうちのいずれかのワード線WLを選択し、選択したワード線WLを活性化することによって、そのワード線WLに対応する複数のメモリセルMCを活性化させる。
カラムデコーダ103は、カラムデコーダ活性信号CDが活性化されると、カラムアドレスバッファ111から送られる列アドレスにしたがって、複数のビット線対BL,/BLのうちのいずれかのビット線対を選択する。
グローバル入出力線対GIOPは、メモリアレイを16個に分割した単位ごとに設けられており、カラムデコーダ103によって選択されたビット線対BL,/BLと読出/書込回路105とを結びつける。
読出/書込回路105は、各データ入出力線対GPIOに対して設けられたプリアンプおよびライトドライバを含む。
ライトドライバは、メモリセルMCへのデータの書込み時に、ライト動作指示信号/WRが活性化されると、入出力バッファ104から送られるデータをグローバル入出力線対GPIOに接続されたビット線対BLおよび/BLに出力する。
プリアンプは、メモリセルMCからのデータの読出し時に、リード動作指示信号/REが活性化されると、グローバル入出力線対GPIOに接続されたビット線対のセンスアンプ12で増幅されたメモリセルMCからのデータを、さらに増幅して、入出力バッファ104に出力する。
入出力バッファ104は、データ入出力端子DQ0〜DQ15を通じて、外部のシステム側との間でデータの入出力を行なう。すなわち、入出力バッファ104は、入出力制御回路123から与えられる出力イネーブル信号OEが「H」レベルに活性化されている場合に、読出/書込回路105から受けた各メモリセルMCからのデータをデータ入出力端子DQ0〜DQ15の対応する端子に出力する。
制御回路120は、コマンドデコーダ121と、リフレッシュタイマ124と、リフレッシュ制御回路126と、コマンドシフト回路122と、WAIT制御回路125と、入出力制御回路123とを含む。
コマンドデコーダ121は、外部からの制御信号より内部制御信号を生成し、内部制御信号の論理レベルの組合せに従って、ロウ活性化信号ACT、読出し信号READ、およびテストモード信号TMODEなどを生成する。
リフレッシュタイマ124は、リング発振器で構成され周期的に活性化されたリフレッシュサイクル信号/Refcycをリフレッシュ制御回路126に出力する。
リフレッシュ制御回路126は、リフレッシュサイクル信号/Refcycを受けて、メモリセルMCのセルフリフレッシュの制御を行なう。
図2は、リフレッシュ制御回路126の詳細な構成を示す図である。
同図を参照して、リフレッシュ制御回路126は、指令信号活性化回路50と、判定回路60と、NANDゲート41,44と、インバータ42と、バッファ48と、遅延回路43,49と、フリップフロップ45とを含む。
指令信号活性化回路50は、反転リフレッシュ指令信号/REFRを活性化させるためにリフレッシュフラッグ信号Refflagを出力する。判定回路60は、リフレッシュフラッグ信号Refflagにより活性化された反転リフレッシュ指令信号/REFRを出力するか否かを判定するために判定信号Refwinを出力する。
NANDゲート41は、リフレッシュフラッグ信号Refflagと判定信号Refwinとを受け、リフレッシュフラッグ信号Refflagと判定信号Refwinとの論理積を演算し、その演算結果を反転した信号を反転論理積信号/REFSFとして出力する。
インバータ42は、NANDゲート41から出力された信号/REFSFを受けて反転した信号φA1を出力する。また、遅延回路43は、反転論理積信号/REFSFを受けて一定時間遅延させる。
NANDゲート44は、インバータ42の出力信号φA1と遅延回路43の出力信号とを受け、信号φA1と遅延回路43の出力信号との論理積を演算し、その演算結果を反転した信号/REFSを出力する。
フリップフロップ45は、NANDゲート46および47で構成される。NANDゲート46は、信号/REFSとNANDゲート47から出力された出力信号φA3とを受け、信号/REFSと信号φA3との論理積を演算し、その演算結果を反転した信号φA2を出力する。NANDゲート47は、NANDゲート46から出力された信号φA2と遅延回路49から出力された信号φA4とを受け、信号φA2と信号φA4との論理積を演算し、その演算結果を反転した信号を反転リフレッシュ指令信号/REFRとして出力する。反転リフレッシュ指令信号/REFRの活性化に応じて、リフレッシュ動作が行なわれる。
遅延回路49は、フリップフロップ45から出力された反転リフレッシュ指令信号/REFRを受けて一定時間遅延させた信号φA4を出力する。
バッファ48は、信号φA3を受けて反転リフレッシュ指令信号/REFRを出力する。
インバータ51は、反転リフレッシュ指令信号/REFRを反転して、リフレッシュ指令信号REFRを出力する。
指令信号活性化回路50は、フリップフロップ52と、NANDゲート55と、インバータ56および57と、遅延回路58とを含む。
フリップフロップ52は、NANDゲート53および54で構成される。NANDゲート53はリフレッシュサイクル信号/RefcycとNANDゲート54の出力信号φA11とを受け、リフレッシュサイクル信号/Refcycと信号と、φA11との論理積を演算し、その演算結果を反転した信号φA10を出力する。また、NANDゲート54は、NANDゲート53から出力された出力信号φA10と、NANDゲート55から出力された出力信号φA12とを受け、信号φA10と信号φA12との論理積を演算し、その演算結果を反転した信号φA11を出力する。
インバータ56は、フリップフロップ52から出力された信号φA11を受け、反転し、反転した信号をリフレッシュフラッグ信号Refflagとして出力する。
インバータ57は、反転リフレッシュ指令信号/REFRを受け、反転する。また、遅延回路58は、インバータ57によりリフレッシュ指令信号REFRを受け、リフレッシュ指令信号REFRを一定時間遅延させた信号φA13を出力する。
NANDゲート55は、反転リフレッシュ指令信号/REFRと遅延回路58から出力された信号φA13とを受け、反転リフレッシュ指令信号/REFRと信号φA13との論理積を演算し、その演算結果を反転した信号φA12を出力する。
判定回路60は、バッファ回路61で構成される。バッファ回路61は、内部チップイネーブル信号ZINTCEを受け、判定信号Refwinを出力する。
再び、図1を参照して、コマンドシフト回路122は、コマンドデコーダ121から読出し信号READおよびロウ活性化信号ACTを受けるとともに、リフレッシュ制御回路126からリフレッシュ指令信号REFRを受けて、シフト読出し信号READFおよびシフトロウ活性化信号ACTFを生成する。
コマンドシフト回路122は、シフト読出し信号READFを生成する回路122aと、シフトロウ活性信号ACTFを生成する回路122bとを含む。
図3は、シフト読出し信号READFを生成する回路122aの構成を示す図である。なお、シフトロウ活性化信号ACTFを生成する回路122bもこれと同様である。
図3を参照して、リフレッシュ指令信号REFRを受ける反転論理積回路NAND81と、読出し信号READを受ける反転論理積回路NAND82とは、フリップフロップを構成する。インバータIV81は、リフレッシュ指令信号REFRを反転する。
インバータIV81の出力を受ける反転論理積回路NAND83と、読出し信号READを受ける反転論理積回路NAND84とは、フリップフロップを構成する。
反転論理積回路NAND83の出力およびリセット信号ZPORを受ける反転論理積回路NAND85と、反転論理積回路NAND82の出力および反転論理積回路NAND84の出力とを受ける反転論理積回路NAND86とは、フリップフロップを構成する。リセット信号ZPORは、電源がオンにされると「H」に活性化される。
インバータIV82は、反転論理積回路NAND86の出力を受ける。インバータIV83は、インバータIV82の出力を受ける。反転論理和回路NOR81は、反転論理積回路NAND86の出力とインバータIV83の出力とを受ける。
反転論理積回路NAND87は、反転論理和回路NOR81の出力とインバータIV82の出力とを受ける。遅延回路DL81は、反転論理積回路NAND87の出力を遅延させる。反転論理和回路NOR82は、インバータIV83の出力と遅延回路DL81の出力とを受ける。遅延回路DL82は、反転論理和回路NOR82の出力を遅延させる。
反転論理積回路NAND88は、遅延回路DL82の出力と反転論理和回路NOR81の出力とを受ける。遅延回路DL83は、反転論理積回路NAND88の出力を遅延させる。反転論理積回路NAND89は、遅延回路DL83の出力と反転論理和回路NOR81の出力とを受ける。
インバータIV84は、反転論理積回路NAND89の出力を受ける。インバータIV85は、インバータIV84の出力を受ける。反転論理積回路NAND90は、インバータIV85の出力と反転論理積回路NAND89の出力とを受ける。反転論理和回路NOR83は、反転論理積回路NAND90の出力とインバータIV84の出力とを受ける。インバータIV86は、反転論理和回路NOR83の出力を反転する。インバータIV87は、インバータIV86の出力を反転する。
反転論理積回路NAND91は、反転論理和回路NOR83の出力とインバータIV87の出力とを受ける。反転論理和回路NOR84は、反転論理積回路NAND91の出力とインバータIV84の出力とを受ける。インバータIV88は、反転論理和回路NOR84の出力を反転する。反転論理和回路NAND85は、インバータIV84の出力とインバータIV88の出力とを受ける。インバータIV89は、反転論理和回路NAND85の出力を反転してシフト読出し信号READFを出力する。
図4(a)は、リフレッシュ動作が行なわれていないときに生成された読出し信号READから生成されるシフト読出し信号READFを表わす図である。
同図に示すように、リフレッシュ動作が行なわれていないときには、リフレッシュ指令信号REFRは「L」レベルである。この場合、シフト読出し信号READFが活性化されるタイミングは、読出し信号READが活性化されるタイミングとほほ同一である。
図4(b)は、リフレッシュ動作が行なわれているときに生成された読出し信号READから生成されるシフト読出し信号READFを表す図である。
同図に示すように、リフレッシュ動作が行なわれているときには、リフレッシュ指令信号REFRは「H」レベルである。この場合、シフト読出し信号READFが活性化されるタイミングは、リフレッシュ指令信号REFRの立ち下り、つまりリフレッシュの終了直後となる。
再び、図1を参照して、WAIT制御回路125は、正常に動作する場合には、以下のようにしてWAIT信号の活性化/非活性化を制御する。すなわち、WAIT制御回路125は、リフレッシュ指令信号REFRが活性化されていない時、つまりリフレッシュ制御回路126の制御によりリフレッシュ制御が行なわれていない時で、かつ外部チップイネーブル信号CEが「L」に活性化されている時に、「H」レベルのシフト読出し信号READFを受けると、WAIT信号を「L」レベルに活性化する。
また、WAIT制御回路125は、リフレッシュ指令信号REFRが活性化されているとき、つまりリフレッシュ制御回路126の制御によりリフレッシュ制御が行なわれている時に、WAIT信号を「L」レベルに活性化する。また、WAIT制御回路125は、リフレッシュ指令信号REFRが非活性化される時、つまりリフレッシュ制御が終了する時に、「H」レベルのシフト読出信号READFを受けると、WAIT信号のレベルを「L」に維持する。
また、WAIT制御回路125は、シフト読出し信号READFを受けたときのクロックCLKを含むコマンドレイテンシCLの個数のクロックCLKを受けた後、WAIT信号を「H」レベルに非活性化する。
また、WAIT制御回路125は、外部チップイネーブル信号CEが「H」に非活性化されたことに応じて、WAIT信号をHi−Zにする。
入出力制御回路123は、シフトロウ活性化信号ACTFの活性化に応じて、センスアンプ活性化信号SEを活性化する。
また、入出力制御回路123は、シフト読出し信号READFの活性化に応じて、コラムイネーブル信号CDを活性化し、リード動作指示信号/REを活性化する。
また、入出力制御回路123は、シフト読出し信号READFを受けたときのクロックCLKの含むコマンドレイテンシCLの個数のクロックCLKを受けた後から、バーストレングスBLのクロック数の期間、出力イネーブル信号OEを「H」レベルに活性化する。
(第1の実施形態に係るテスト機能を有する同期式擬似SRAM2の構成)
図5は、第1の実施形態に係るテスト機能を有する同期式擬似SRAM2の構成を示す図である。
図5の同期式擬似SRAM2が、図1の従来の同期式擬似SRAM1と相違する点は、図5の同期式擬似SRAM2が、図1の同期式擬似SRAM1には含まれないレベル判定回路180と、テスト結果判定回路185と、スイッチ183とを備える点と、図5の入出力バッファ204が図1の入出力バッファ104と相違する点である。
スイッチ183は、テストモード信号TMODEのレベルに応じて制御される。すなわち、スイッチ183は、通常時には、テストモード信号TMODEが「L」となり、スイッチ183は、WAIT制御回路125とWAIT出力端子とを接続する。この場合、WAIT信号がWAIT出力端子から出力される。また、テスト時にはテストモード信号TMODEが「H」となり、スイッチ183は、WAIT制御回路125とテスト結果判定回路185とを接続する。この場合、WAIT信号がWAIT出力端子から出力されない。
レベル判定回路180は、たとえば、反転排他的論理和回路で構成されている。レベル判定回路180は、読出/書込回路105から出力された16ビットのテストデータを受けて、いわゆるマルチビットテストの結果を表わすレベル判定信号EOR1を出力する。すなわち、レベル判定回路180は、受けた16ビットのテストデータのレベルがすべて同一のときには、「H」レベルのレベル判定信号EOR1を出力し、16ビットのテストデータのうち、他と同一のレベルでないものが存在するときには、「L」レベルのレベル判定信号EOR1を出力する。
テスト結果判定回路185は、16ビットのテストデータのレベルがすべて同一で、かつWAIT信号が解除される(つまり、「H」レベルに非活性化される)タイミングとレベル判定信号EOR1が変化するタイミングとの間にずれがない正常の動作であるか否かを判定し、判定の結果を表わすテスト結果信号TR1を出力する。以下、このテスト判定回路185の具体的な構成について詳説する。
図6は、テスト結果判定回路185の構成の一例を示す図である。
同図を参照して、テスト結果判定回路185は、遅延回路301と、インバータ302と、論理積回路303と、論理積回路304とを含む。
遅延回路301は、クロックCLKを所定の時間αだけ遅延させる。
インバータ302は、遅延回路301の出力を判定する。
論理積回路303は、クロックCLKとインバータ302の出力との論理積を出力する。つまり、論理積回路303は、クロックCLKの立ち上がりに同期したワンショットパルスを生成する。
論理積回路304は、論理積回路303から出力されるワンショットパルスと、WAIT信号と、レベル判定信号EOR1との論理積を出力する。つまり、論理積回路304は、クロックCLKに同期したタイミング(つまりクロックCLKの立ち上がりを起点とした所定時間αの期間)において、WAIT信号のレベルが「H」、かつレベル判定信号EOR1のレベルが「H」のときには、テスト結果が正常を表わす「H」レベルのテスト結果信号TR1(ワンショットパルス)を入出力バッファ204に出力する。
一方、論理積回路304は、上記の場合以外で、WAIT信号およびレベル判定信号EOR1がHi−zでないときには、テスト結果が異常を表わす「L」レベルのテスト結果信号TR1を入出力バッファ204に出力する。
入出力バッファ204は、データ入出力端子DQ0〜DQ15を通じて、外部のシステム側との間でデータの入出力を行なう。すなわち、入出力バッファ204は、入出力制御回路123から与えられる出力イネーブル信号OEが「H」レベルに活性化されている場合に、読出/書込回路105から受けた各メモリセルMCからの読出しデータをデータ入出力端子DQ0〜DQ15の対応する端子に出力する。また、入出力バッファ204は、出力イネーブル信号OEが「H」レベルに活性化されている場合に、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
(従来のテスト機能を有する同期式擬似SRAM1の動作の一例)
次に、従来の同期式擬似SRAM1の動作の一例として、リフレッシュが行なわれていない時に、外部からの制御信号によって読出し信号READが生成された場合の動作を説明する。
図7は、従来の同期式擬似SRAM1の動作の一例を表わすタイミングチャートである。同図において、コマンドレイテンシCL=3とし、バーストレングスBL=2とする。
図7で示されるタイミングに先立って、コマンドデコーダ121は、外部からの制御信号を受け、それに基づきテストモード信号TMODEを生成する。
次に、メモリアレイへのテストデータの書込み処理が以下のようにして行なわれる。
外部からデータ入出力端子DQ0〜DQ15を通じて、16ビットのテストデータが入出力バッファ104に入力される。このテストデータは、すべてのビットのレベルが同一である。
ロウデコーダ102は、1個のワード線WLを選択する。カラムデコーダ103は、16個のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された16対のビット線対BL,/BLの交点に位置する16個のメモリセルMCが選択される。
読出/書込回路105は、入出力バッファ104から16ビットのテストデータを受けて、16ビットのグローバル入出力線対GPIOおよび選択された16対のビット線対BL,/BLを通じて、16ビットのテストデータを選択された16個のメモリセルMCに書込む。
選択するワード線WLおよび、ビット線対BL,/BLを変えて、以上の処理を繰返することにより、DRAMのすべてのメモリセルMCに同一のレベルを書込む。
次に、メモリアレイからのテストデータの読出し処理が以下のようにして行なわれる。ここで、メモリセルMCからのテストデータの読出しは、正しく行なわれるとする。すなわち、メモリセルMCから読出されたテストデータのレベルは、メモリセルMCに書込んだテストデータのレベルと同一のレベルとする。
図7を参照して、第0番目のクロックCLKにおいて、コマンドデコーダ121は、外部からの制御信号を受け、それに基づきロウ活性化信号ACTおよび読出し信号READを生成する。
コマンドシフト回路122は、リフレッシュ指令信号REFRが「L」レベルの非活性なので、読出し信号READとほぼ同一のタイミングのシフト読出し信号READFを生成し、ロウ活性化信号ACTとほぼ同一のタイミングのシフトロウ活性化信号ACTFを生成する。
WAIT制御回路125は、外部チップイネーブル信号CEが「L」レベルに活性化されているときに、「H」レベルのシフト読出し信号READFを受けると、WAIT信号を「L」レベルに活性化する。
次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミング(つまり、WAIT信号が解除されるタイミング)とメモリセルMCからのテストデータが出力されるタイミングとがずれない場合(図7の(1)に示す場合)と、ずれる場合(図7の(2)に示す場合)について説明する。
(1) まず、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングのずれがない場合(図7の(1)に示す場合)について説明する。
WAIT制御回路125は、シフト読出し信号READFを受けたタイミングである第0番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第2番目のクロックCLKを受けた後)、WAIT信号のレベルを「H」に非活性化する。
入出力制御回路123は、シフトロウ活性化信号ACTF、シフト読出し信号READFの活性化に応じて、センスアンプ活性化信号SE、カラムデコーダ活性化信号CD、および読出し動作指示信号/REを活性化する。
また、入出力制御回路123は、シフト読出し信号READFを受けたときの第0番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第2番目のクロックCLKを受けた後)から、バーストレングスBL(=2)のクロック数の期間(つまり、2個のクロックの期間)、出力イネーブル信号OEを「H」レベルに活性化する。
ロウデコーダ102は、シフトロウ活性化信号ACTFの活性化に応じて、1個のワード線WLを選択する。
次に、以下のようにして、バースト読出しの第0ビット目が行なわれる。
カラムデコーダ103は、カラムデコーダ活性化信号CDの活性化に応じて、16対のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された16対のビット線対BL,/BLの交点に位置する16個のメモリセルMCが選択される。
読出/書込回路105は、読出し動作指示信号/REの活性化に応じて、選択された16個のメモリセルMCのテストデータ(D0)を読出して、入出力バッファ104に出力する。入出力バッファ104は、「H」レベルに活性化された出力イネーブル信号OEを受けて、読出/書込回路105から受けた各メモリセルMCからのテストデータ(D0)をデータ入出力端子DQ0〜DQ15の対応する端子に出力する。
次に、以下のようにバースト読出しの第1ビット目が行なわれる。
カラムデコーダ103は、カラムデコーダ活性化信号CDの活性化に応じて、16対のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された16対のビット線対BL,/BLの交点に位置する16個のメモリセルMCが選択される。
読出/書込回路105は、読出し動作指示信号/REの活性化に応じて、選択された16個のメモリセルMCのテストデータ(D1)を読出して、入出力バッファ104に出力する。
入出力バッファ104は、「H」レベルに活性化された出力イネーブル信号OEを受けて、読出/書込回路105から受けた各メモリセルMCからのテストデータ(D1)をデータ入出力端子DQ0〜DQ15の対応する端子に出力する。
外部のテスタは、WAIT出力端子を通じてWAIT信号を受け、データ入出力端子DQ0〜DQ15を通じてテストデータを受ける。もし、テスタに、WAIT信号が「H」に非活性化されたタイミングで、メモリセルMCからのテストデータ(D0,D1)と期待値とを比較する機能があれば、図7の(1)に示す場合には、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングのずれがなく、かつメモリセルMCからのテストデータと期待値とが同一であり、テスト結果が正常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が正常であることを検出することができない。
(2) 次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがある場合(図7の(2)に示す場合)について説明する。
入出力制御回路123、ロウデコーダ102、カラムデコーダ103、読出/書込回路105、および入出力バッファ104は、上述の両者のタイミングにずれがない場合と同様に動作する。
WAIT制御回路125は、上述の両者のタイミングにずれがない場合とは異なり、異常動作する。つまり、WAIT制御回路125は、シフト読出し信号READFを受けたタイミングである第0番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第2番目のクロックCLKを受けた後)ではなく、第2番目のクロックCLKを受けた後よりも遅いタイミングで、WAIT信号のレベルを「H」に活性化する。
外部のテスタは、WAIT出力端子を通じてWAIT信号を受け、データ入出力端子DQ0〜DQ15を通じてテストデータを受ける。もし、テスタに、WAIT信号が「H」に非活性化されたタイミングで、メモリセルMCからのテストデータ(D0,D1)と期待値とを比較する機能があれば、図7の(2)に示す場合には、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングのずれがあり、テスト結果が異常であることを検出することができる。しかし、テストにはそのような機能がないため、テスト結果が異常であることを検出することができない。
(第1の実施形態に係るテスト機能を有する同期式擬似SRAM2の動作の一例)
次に、第1の実施形態に係る同期式擬似SRAM2の動作の一例として、リフレッシュが行なわれていない時に、外部からの制御信号によって読出し信号READが生成された場合の動作を説明する。
図8は、第1の実施形態に係る同期式擬似SRAM2の動作の一例を表わすタイミングチャートである。同図において、コマンドレイテンシCL=3とし、バーストレングスBL=2とする。
同図を参照して、図7のタイミングチャートに追加された点について説明する。
(1) まず、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがない場合(図8の(1)に示す場合)について説明する。
スイッチ183は、テストモード信号TMODEを受けて、WAIT制御回路125とテスト結果判定回路185とを接続する。
レベル判定回路180は、バースト読出しの第0ビット目につき読出/書込回路105から出力された16ビットのテストデータ(D0)を受けて、16ビットのテストデータのレベルがすべて同一であるので、「H」レベルのレベル判定信号EOR1(D0′)を出力する。
テスト結果判定回路185は、第3番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR1が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR1を入出力バッファ204に出力する。
入出力バッファ204は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
次に、レベル判定回路180は、バースト読出しの第1ビット目につき読出/書込回路105から出力された16ビットのテストデータ(D1)を受けて、16ビットのテストデータのレベルがすべて同一であるので、「H」レベルのレベル判定信号EOR1(D1′)を出力する。
テスト結果判定回路185は、第4番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR1が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR1を入出力バッファ104に出力する。
入出力バッファ204は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
以上のように、メモリセルMCからテストデータが正しく読出され、かつ「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがない場合には、バーストレングスBL(=2)の個数分のテスト結果が正常であることを示す、レベルが「H」のワンショットパルスが出力される。したがって、テスタは、データ入出力端子DQ0を通じてバーストレングスBLの個数の「H」レベルのワンショットパルスを受けることによって、バーストレングスBLの個数分のテスト結果が正常であると検出することができる。
(2) 次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがある場合(図8の(2)に示す場合)について説明する。
スイッチ183は、テストモード信号TMODEを受けて、WAIT制御回路125とテスト結果判定回路185とを接続する。
レベル判定回路180は、バースト読出しの第0ビット目につき読出/書込回路105から出力された16ビットのテストデータ(D0)を受けて、16ビットのテストデータのレベルがすべて同一であるので、「H」レベルのレベル判定信号EOR1(D0′)を出力する。
テスト結果判定回路185は、第3番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「L」レベル、かつレベル判定信号EOR1が「H」レベルを示すので、テスト結果が異常であることを示す、レベルが「L」のテスト結果信号TR1を入出力バッファ204に出力する。
入出力バッファ204は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
次に、レベル判定回路180は、バースト読出しの第1ビット目につき読出/書込回路105から出力された16ビットのテストデータ(D1)を受けて、16ビットのテストデータのレベルがすべて同一であるので、「H」レベルのレベル判定信号EOR1(D1′)を出力する。
テスト結果判定回路185は、第4番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR1が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR1を入出力バッファ204に出力する。
入出力バッファ204は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
以上のように、データ入出力端子DQ0を通じて外部に出力される「H」レベルのワンショットパルスは1個のみである。つまり、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがある場合には、バーストレングスBL(=2)の個数分のテスト結果が正常であることを示す、レベルが「H」のワンショットパルスが出力されない。したがって、テスタは、データ入出力端子DQ0を通じてバーストレングスBLの個数の「H」レベルのワンショットパルスを受けず、バーストレングスBLの個数分のいずれかのテストの結果が異常であると検出することができる。
(従来のテスト機能を有する同期式擬似SRAM1の動作の別の例)
次に、従来の同期式擬似SRAM1の動作の別の例として、リフレッシュが行なわれている時に、外部からの制御信号によって読出し信号READが生成された場合の動作を説明する。
図9は、従来の同期式擬似SRAM1の動作の別の例を表わすタイミングチャートである。同図において、コマンドレイテンシCL=3とし、バーストレングスBL=2とする。
図7に示す場合と同様に、テストモード信号TMODEの生成、およびメモリアレイへのテストデータの書込み処理が行なわれる。
次に、メモリアレイからのテストデータの読出し処理が以下のようにして行なわれる。ここで、メモリセルMCからのテストデータの読出しは、正しく行なわれるとする。すなわち、メモリセルMCから読出されたテストデータのレベルは、メモリセルMCに書込んだテストデータのレベルと同一のレベルとする。
図9を参照して、第0番目のクロックCLKにおいて、コマンドデコーダ121は、外部からの制御信号を受け、それに基づきロウ活性化信号ACTおよび読出し信号READを生成する。
コマンドシフト回路122は、リフレッシュ指令信号REFRが「H」レベルに活性化されているので、リフレッシュ指令信号REFRの立ち下りのタイミングでシフト読出し信号READF、およびシフトロウ活性化信号ACTFを生成する。
WAIT制御回路125は、リフレッシュ指令信号REFRが非活性化される時、つまりリフレッシュ制御が終了する時に、「H」レベルのシフト読出信号READFを受けて、WAIT信号のレベルを「L」に維持する。
次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミング(つまり、WAIT信号が解除されるタイミング)とメモリセルMCからのテストデータが出力されるタイミングとがずれない場合(図9の(1)に示す場合)と、ずれる場合(図9の(2)に示す場合)について説明する。
(1) まず、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングのずれがない場合(図9の(1)に示す場合)について説明する。
WAIT制御回路125は、シフト読出し信号READFを受けたタイミングである第2番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第4番目のクロックCLKを受けた後)、WAIT信号のレベルを「H」に非活性化する。
入出力制御回路123は、シフトロウ活性化信号ACTF、およびシフト読出し信号READFの活性化に応じて、センスアンプ活性化信号SE、カラムデコーダ活性化信号CD、および読出し動作指示信号/REを活性化する。
また、入出力制御回路123は、シフト読出し信号READFを受けたときの第2番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第4番目のクロックCLKを受けた後)から、バーストレングスBL(=2)のクロック数の期間(つまり、2個のクロックの期間)、出力イネーブル信号OEを「H」レベルに活性化する。
ロウデコーダ102は、シフトロウ活性化信号ACTFの活性化に応じて、1個のワード線WLを選択する。
次に、以下のようにバースト読出しの第0ビット目が行なわれる。
カラムデコーダ103は、カラムデコーダ活性化信号CDの活性化に応じて、16対のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された16対のビット線対BL,/BLの交点に位置する16個のメモリセルMCが選択される。
読出/書込回路105は、読出し動作指示信号/REの活性化に応じて、選択された16個のメモリセルMCのテストデータ(D0)を読出して、入出力バッファ104に出力する。
入出力バッファ104は、「H」レベルに活性化された出力イネーブル信号OEを受けて、読出/書込回路105から受けた各メモリセルMCからのテストデータ(D0)をデータ入出力端子DQ0〜DQ15の対応する端子に出力する。
次に、以下のようにバースト読出しの第1ビット目が行なわれる。
カラムデコーダ103は、カラムデコーダ活性化信号CDの活性化に応じて、16対のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された16対のビット線対BL,/BLの交点に位置する16個のメモリセルMCが選択される。
読出/書込回路105は、読出し動作指示信号/REの活性化に応じて、選択された16個のメモリセルMCのテストデータ(D1)を読出して、入出力バッファ104に出力する。
入出力バッファ104は、「H」レベルに活性化された出力イネーブル信号OEを受けて、読出/書込回路105から受けた各メモリセルMCからのテストデータ(D1)をデータ入出力端子DQ0〜DQ15の対応する端子に出力する。
外部のテスタは、WAIT出力端子を通じてWAIT信号を受け、データ入出力端子DQ0〜DQ15を通じてテストデータを受ける。もし、テスタに、WAIT信号が「H」に非活性化されたタイミングで、メモリセルMCからのテストデータ(D0,D1)と期待値とを比較する機能があれば、図9の(1)に示す場合には、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングのずれがなく、かつメモリセルMCからのテストデータと期待値とが同一であり、テスト結果が正常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が正常であることを検出することができない。
(2) 次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがある場合(図9の(2)に示す場合)について説明する。
入出力制御回路123、ロウデコーダ102、カラムデコーダ103、読出/書込回路105、および入出力バッファ104は、上述の両者のタイミングにずれがない場合と同様に動作する。
WAIT制御回路125は、上述の両者のタイミングにずれがない場合とは異なり、異常動作する。つまり、WAIT制御回路125は、シフト読出し信号READFを受けたタイミングである第2番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第4番目のクロックCLKを受けた後)ではなく、第4番目のクロックCLKを受けた後よりも早いタイミングで、WAIT信号のレベルを「H」に活性化する。
外部のテスタは、WAIT出力端子を通じてWAIT信号を受け、データ入出力端子DQ0〜DQ15を通じてテストデータを受ける。もし、テスタに、WAIT信号が「H」に非活性化されたタイミングで、メモリセルMCからのテストデータ(D0,D1)と期待値とを比較する機能があれば、図9の(2)に示す場合には、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングのずれがあり、テスト結果が異常であることを検出することができる。しかし、テストにはそのような機能がないため、テスト結果が異常であることを検出することができない。
(第1の実施形態に係るテスト機能を有する同期式擬似SRAM2の動作の別の例)
次に、第1の実施形態に係る同期式擬似SRAM2の動作の別の例として、リフレッシュが行なわれている時に、外部からの制御信号によって読出し信号READが生成された場合の動作を説明する。
図10は、第1の実施形態に係る同期式擬似SRAM2の動作の別の例を表わすタイミングチャートである。同図において、コマンドレイテンシCL=3とし、バーストレングスBL=2とする。
同図を参照して、図9のタイミングチャートに追加された点について説明する。
(1) まず、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがない場合(図10の(1)に示す場合)について説明する。
レベル判定回路180は、バースト読出しの第0ビット目につき読出/書込回路105から出力された16ビットのテストデータ(D0)を受けて、16ビットのテストデータのレベルがすべて同一であるので、「H」レベルのレベル判定信号EOR1(D0′)を出力する。
テスト結果判定回路185は、第5番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR1が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR1を入出力バッファ204に出力する。
入出力バッファ204は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
次に、レベル判定回路180は、バースト読出しの第1ビット目につき読出/書込回路105から出力された16ビットのテストデータ(D1)を受けて、16ビットのテストデータのレベルがすべて同一であるので、「H」レベルのレベル判定信号EOR1(D1′)を出力する。
テスト結果判定回路185は、第6番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR1が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR1を入出力バッファ204に出力する。
入出力バッファ204は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
以上のように、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがない場合には、バーストレングスBL(=2)の個数分のテスト結果が正常であることを示す、レベルが「H」のワンショットパルスが出力される。したがって、テスタは、データ入出力端子DQ0を通じてバーストレングスBLの個数の「H」レベルのワンショットパルスを受けることによって、バーストレングスBLの個数分のテスト結果が正常であると検出することができる。
(2) 次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがある場合(図10の(2)に示す場合)について説明する。
レベル判定回路180は、バースト読出しの第0ビット目につき読出/書込回路105から出力された16ビットのテストデータ(D0)を受けて、16ビットのテストデータのレベルがすべて同一であるので、「H」レベルのレベル判定信号EOR1(D0′)を出力する。
テスト結果判定回路185は、第5番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR1が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR1を入出力バッファ204に出力する。
入出力バッファ204は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
次に、レベル判定回路180は、バースト読出しの第1ビット目につき読出/書込回路105から出力された16ビットのテストデータ(D1)を受けて、16ビットのテストデータのレベルがすべて同一であるので、「H」レベルのレベル判定信号EOR1(D1′)を出力する。
テスト結果判定回路185は、第4番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「L」レベル、かつレベル判定信号EOR1が「H」レベルを示すので、テスト結果が異常であることを示す、レベルが「L」のテスト結果信号TR1を入出力バッファ204に出力する。
入出力バッファ204は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路185から受けたテスト結果信号TR1をデータ入出力端子DQ0に出力する。
以上のように、データ入出力端子DQ0を通じて外部に出力される「H」レベルのワンショットパルスは1個のみである。つまり、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとメモリセルMCからのテストデータが出力されるタイミングとにずれがある場合には、バーストレングスBL(=2)の個数分のテスト結果が正常であることを示す、レベルが「H」のワンショットパルスが出力されない。したがって、テスタは、データ入出力端子DQ0を通じてバーストレングスBLの個数の「H」レベルのワンショットパルスを受けず、バーストレングスBLの個数分のいずれかのテストの結果が異常であると検出することができる。
以上のように、第1の実施形態に係るテスト機能を有する同期式擬似SRAM2によれば、メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングとWAIT信号が解除されるタイミングとの間にずれがないかどうかのテストを行なうことができる。
[第2の実施形態]
本実施の形態は、それぞれのワード線が異なる複数のサブアレイのメモリセルに共通のデータを書込み、これらのメモリセルから読出されるデータを読出すテストを行なう機能を有する同期式擬似SRAMに関する。
(従来のテスト機能を有する同期式擬似SRAM3の構成)
図11は、従来の同期式擬似SRAM3の構成を示す図である。図11の同期式擬似SRAM3が、図1の従来の同期式擬似SRAM1と相違する点は以下である。
図11の同期式擬似SRAM3は、図1の同期式擬似SRAM1には含まれないレベル判定回路240を備える。また、図11の同期式擬似SRAM3は、DRAMセルメモリサブアレイ+周辺回路群101a,101bを含み、それぞれに対応して、カラムデコーダ103a,103bと、読出/書込回路105a,105bを備える。また、図11の同期式擬似SRAM3のロウデコーダ202、入出力バッファ241は、図1の同期式擬似SRAM1のロウデコーダ102、入出力バッファ104と相違する。
ロウデコーダ202は、DRAMセルメモリサブアレイ+周辺回路群101a内のメモリサブアレイ(以下、メモリサブアレイaとする)に配置された1個のワード線WL、およびDRAMセルメモリサブアレイ+周辺回路群101b内のメモリサブアレイ(以下、メモリサブアレイbとする)に配置された1個のワード線を選択し、選択したワード線WLを活性化し、それらのワード線WLに対応する複数のメモリセルMCを活性化させる。
レベル判定回路240は、たとえば、反転排他的論理和回路で構成されている。レベル判定回路240は、読出/書込回路105aから出力された16ビットのテストデータと、読出/書込回路105bから出力された16ビットのテストデータとを受けて、いわゆるマルチビットテストの結果を表わすレベル判定信号EOR2を出力する。すなわち、レベル判定回路240は、受けた32ビットのテストデータのレベルがすべて同一のときには、「H」レベルのレベル判定信号EOR2を出力し、32ビットのテストデータのうち、他と同一のレベルでないものが存在するときには、「L」レベルのレベル判定信号EOR2を出力する。
入出力バッファ241は、データ入出力端子DQ0〜DQ15を通じて、外部のシステム側との間でデータの入出力を行なう。すなわち、入出力バッファ241は、入出力制御回路123から与えられる出力イネーブル信号OEが「H」レベルに活性化されている場合に、読出/書込回路105a,105bから受けた各メモリセルMCからの読出しデータをデータ入出力端子DQ0〜DQ15の対応する端子に出力する。また、入出力バッファ241は、出力イネーブル信号OEが「H」レベルに活性化されている場合に、レベル判定回路240から受けたレベル判定信号EOR2をデータ入出力端子DQ0に出力する。
(第2の実施形態に係るテスト機能を有する同期式擬似SRAM4の構成)
図12は、第2の実施形態に係る同期式擬似SRAM4の構成を示す図である。
図12の同期式擬似SRAM4が、図11の従来の同期式擬似SRAM3と相違する点は、図12の同期式擬似SRAM4が、図11の同期式擬似SRAM3には含まれない、テスト結果判定回路251と、スイッチ252とを備える点と、図12の入出力バッファ242が図11の入出力バッファ241と相違する点である。
スイッチ252は、テストモード信号TMODEのレベルに応じて制御される。すなわち、通常時には、テストモード信号TMODEが「L」となり、スイッチ252は、WAIT制御回路125とWAIT出力端子とを接続する。この場合、WAIT信号がWAIT出力端子から出力される。また、テスト時にはテストモード信号TMODEが「H」となり、スイッチ252は、WAIT制御回路125とテスト結果判定回路251とを接続する。この場合、WAIT信号がWAIT出力端子から出力されない。
テスト結果判定回路251は、32ビットのテストデータのレベルがすべて同一で、かつWAIT信号が解除される(つまり、「H」レベルに非活性化される)タイミングとレベル判定信号EOR2が変化するタイミングとの間にずれがない正常の動作であるか否かを判定し、判定の結果を表わすテスト結果信号TR2を出力する。以下、このテスト判定回路251の具体的な構成について詳説する。
図13は、テスト結果判定回路251の構成の一例を示す図である。
同図を参照して、テスト結果判定回路251は、遅延回路311と、インバータ312と、論理積回路313と、論理積回路314とを含む。
遅延回路311は、クロックCLKを所定の時間αだけ遅延させる。
インバータ312は、遅延回路311の出力を反転する。
論理積回路313は、クロックCLKとインバータ312の出力との論理積を出力する。つまり、論理積回路313は、クロックCLKの立ち上がりに同期したワンショットパルスを生成する。
論理積回路314は、論理積回路313から出力されるワンショットパルスと、WAIT信号と、レベル判定信号EOR2との論理積を出力する。つまり、論理積回路314は、クロックCLKに同期したタイミング(つまりクロックCLKの立ち上がりを起点とした所定時間αの期間)において、WAIT信号のレベルが「H」、かつレベル判定信号EOR2のレベルが「H」のときには、テスト結果が正常を表わす「H」レベルのテスト結果信号TR2(ワンショットパルス)を入出力バッファ242に出力する。
一方、論理積回路314は、上記の場合以外で、WAIT信号およびレベル判定信号EOR2がHi−zでないときには、テスト結果が異常を表わす「L」レベルのテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、データ入出力端子DQ0〜DQ15を通じて、外部のシステム側との間でデータの入出力を行なう。すなわち、入出力バッファ242は、入出力制御回路123から与えられる出力イネーブル信号OEが「H」レベルに活性化されている場合に、読出/書込回路105a,105bから受けた各メモリセルMCからの読出しデータをデータ入出力端子DQ0〜DQ15の対応する端子に出力する。また、入出力バッファ242は、出力イネーブル信号OEが「H」レベルに活性化されている場合に、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
(従来のテスト機能を有する同期式擬似SRAM3の動作の一例)
次に、従来の同期式擬似SRAM3の動作の一例として、リフレッシュが行なわれていない時に、外部からの制御信号によって読出し信号READが生成された場合の動作を説明する。
図14は、従来の同期式擬似SRAM3の動作の一例を表わすタイミングチャートである。同図において、コマンドレイテンシCL=3とし、バーストレングスBL=2とする。
図14で示されるタイミングに先立って、コマンドデコーダ121は、外部からの制御信号を受け、それに基づきテストモード信号TMODEを生成する。
次に、メモリアレイへのテストデータの書込み処理が以下のようにして行なわれる。
外部からデータ入出力端子DQ0〜DQ15を通じて、16ビットのテストデータが入出力バッファ104に入力される。このテストデータは、すべてのビットのレベルが同一である。
ロウデコーダ202は、メモリサブアレイaに配置された1個のワード線WL、およびメモリサブアレイbに配置された1個のワード線を選択する。カラムデコーダ103aは、メモリサブアレイaに配置された16個のビット線対BL,/BLを選択し、カラムデコーダ103nは、メモリサブアレイbに配置された16個のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された32対のビット線対BL,/BLの交点に位置する32個のメモリセルMCが選択される。
読出/書込回路105aは、入出力バッファ241から16ビットのテストデータを受けて、16ビットのグローバル入出力線対GPIOおよび選択された16対のビット線対BL,/BLを通じて、16ビットのテストデータをメモリサブアレイa内の選択された16個のメモリセルMCに書込む。また、読出/書込回路105bは、入出力バッファ241から16ビットのテストデータを受けて、16ビットのグローバル入出力線対GPIOおよび選択された16対のビット線対BL,/BLを通じて、16ビットのテストデータをメモリサブアレイb内の選択された16個のメモリセルMCに書込む。
選択するワード線WLおよび、ビット線対BL,/BLを変えて、以上の処理を繰返することにより、DRAMのすべてのメモリセルMCに同一のレベルを書込む。
次に、メモリアレイからのテストデータの読出し処理が以下のようにして行なわれる。ここで、メモリセルMCからのテストデータの読出しは、正しく行なわれるとする。すなわち、メモリセルMCから読出されたテストデータのレベルは、メモリセルMCに書込んだテストデータのレベルと同一のレベルとする。
図14を参照して、第0番目のクロックCLKにおいて、コマンドデコーダ121は、外部からの制御信号を受け、それに基づきロウ活性化信号ACTおよび読出し信号READを生成する。
コマンドシフト回路122は、リフレッシュ指令信号REFRが「L」レベルの非活性なので、読出し信号READとほぼ同一のタイミングのシフト読出し信号READFを生成し、ロウ活性化信号ACTとほぼ同一のタイミングのシフトロウ活性化信号ACTFを生成する。
WAIT制御回路125は、外部チップイネーブル信号CEが「L」レベルに活性化されているときに、「H」レベルのシフト読出し信号READFを受けると、WAIT信号を「L」レベルに活性化する。
次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミング(つまり、WAIT信号が解除されるタイミング)とマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとがずれない場合(図14の(1)に示す場合)と、ずれる場合(図14の(2)に示す場合)について説明する。
(1) まず、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングのずれがない場合(図14の(1)に示す場合)について説明する。
WAIT制御回路125は、シフト読出し信号READFを受けたタイミングである第0番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第2番目のクロックCLKを受けた後)、WAIT信号のレベルを「H」に非活性化する。
入出力制御回路123は、シフトロウ活性化信号ACTF、およびシフト読出し信号READFの活性化に応じて、センスアンプ活性化信号SE、カラムデコーダ活性化信号CD、および読出し動作指示信号/REを活性化する。
また、入出力制御回路123は、シフト読出し信号READFを受けたときの第0番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第2番目のクロックCLKを受けた後)から、バーストレングスBL(=2)のクロック数の期間(つまり、2個のクロックの期間)、出力イネーブル信号OEを「H」レベルに活性化する。
ロウデコーダ202は、シフトロウ活性化信号ACTFの活性化に応じて、メモリサブアレイaに配置された1個のワード線WLと、メモリサブアレイbに配置された1個のワード線WLとを選択する。
次に、以下のようにして、バースト読出しの第0ビット目が行なわれる。
カラムデコーダ103aは、カラムデコーダ活性化信号CDの活性化に応じて、メモリサブアレイa内の16対のビット線対BL,/BLを選択する。カラムデコーダ103bは、カラムデコーダ活性化信号CDの活性化に応じて、メモリサブアレイb内の16対のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された32対のビット線対BL,/BLの交点に位置する32個のメモリセルMCが選択される。
読出/書込回路105aは、読出し動作指示信号/REの活性化に応じて、メモリサブアレイa内の選択された16個のメモリセルMCのテストデータを読出して、レベル判定回路240に出力する。読出/書込回路105bは、読出し動作指示信号/REの活性化に応じて、メモリサブアレイb内の選択された16個のメモリセルMCのテストデータを読出して、レベル判定回路240に出力する。
レベル判定回路240は、読出/書込回路105aから出力された16ビットのテストデータと、読出/書込回路105bから出力された16ビットのテストデータとを受けて、これら32ビットのテストデータ(D0)のレベルがすべて同一なので、「H」レベルのレベル判定信号EOR2(D0′)を出力する。
入出力バッファ241は、「H」レベルに活性化された出力イネーブル信号OEを受けて、レベル判定回路240から受けたレベル判定信号EOR2(D0′)をデータ入出力端子DQ0に出力する。
次に、以下のようにバースト読出しの第1ビット目が行なわれる。
カラムデコーダ103aは、カラムデコーダ活性化信号CDの活性化に応じて、メモリサブアレイa内の16対のビット線対BL,/BLを選択する。カラムデコーダ103bは、カラムデコーダ活性化信号CDの活性化に応じて、メモリサブアレイb内の16対のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された32対のビット線対BL,/BLの交点に位置する32個のメモリセルMCが選択される。
読出/書込回路105aは、読出し動作指示信号/REの活性化に応じて、メモリサブアレイa内の選択された16個のメモリセルMCのテストデータを読出して、レベル判定回路240に出力する。読出/書込回路105bは、読出し動作指示信号/REの活性化に応じて、メモリサブアレイb内の選択された16個のメモリセルMCのテストデータを読出して、レベル判定回路240に出力する。
レベル判定回路240は、読出/書込回路105aから出力された16ビットのテストデータと、読出/書込回路105bから出力された16ビットのテストデータとを受けて、これら32ビットのテストデータ(D1)のレベルがすべて同一なので、「H」レベルのレベル判定信号EOR2(D1′)を出力する。
入出力バッファ241は、「H」レベルに活性化された出力イネーブル信号OEを受けて、レベル判定回路240から受けたレベル判定信号EOR2(D1′)をデータ入出力端子DQ0に出力する。
外部のテスタは、WAIT出力端子を通じてWAIT信号を受け、データ入出力端子DQ0を通じてレベル判定信号EOR2(D0′,D1′)を受ける。もし、テスタに、WAIT信号が「H」に非活性化されたタイミングで、「H」レベルのレベル判定信号EOR2(D0′,D1′)が出力されたことを識別する機能があれば、図14の(1)に示す場合には、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとレベル判定信号EOR2が出力されるタイミングのずれがなく、かつメモリセルMCから読出されたテストデータが正しいデータであり、テスト結果が正常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が正常であることを検出することができない。
(2) 次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがある場合(図14の(2)に示す場合)について説明する。
入出力制御回路123、ロウデコーダ202、カラムデコーダ103a,103b、読出/書込回路105a,105b、および入出力バッファ241は、上述の両者のタイミングにずれがない場合と同様に動作する。
WAIT制御回路125は、上述の両者のタイミングにずれがない場合とは異なり、異常動作する。つまり、WAIT制御回路125は、シフト読出し信号READFを受けたタイミングである第0番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第2番目のクロックCLKを受けた後)ではなく、第2番目のクロックCLKを受けた後よりも遅いタイミングで、WAIT信号のレベルを「H」に活性化する。
外部のテスタは、WAIT出力端子を通じてWAIT信号を受け、データ入出力端子DQ0を通じてレベル判定信号EOR2(D0′,D1′)を受ける。もし、テスタに、WAIT信号が「H」に非活性化されたタイミングで、「H」レベルのレベル判定信号EOR2(D0′,D1′)が出力されたことを識別する機能があれば、図14の(2)に示す場合には、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとレベル判定信号EOR2が出力されるタイミングのずれがあり、テスト結果が異常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が異常であることを検出することができない。
(第2の実施形態に係るテスト機能を有する同期式擬似SRAM4の動作の一例)
次に、第2の実施形態に係る同期式擬似SRAM4の動作の一例として、リフレッシュが行なわれていない時に、外部からの制御信号によって読出し信号READが生成された場合の動作を説明する。
図15は、第2の実施形態に係る同期式擬似SRAM4の動作の一例を表わすタイミングチャートである。同図において、コマンドレイテンシCL=3とし、バーストレングスBL=2とする。
同図を参照して、図14のタイミングチャートに追加された点について説明する。
(1) まず、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがない場合(図15の(1)に示す場合)について説明する。
スイッチ252は、テストモード信号TMODEを受けて、WAIT制御回路125とテスト結果判定回路251とを接続する。
レベル判定回路240は、バースト読出しの第0ビット目につき「H」レベルのレベル判定信号EOR2(D0′)をテスト結果判定回路251に出力する。
テスト結果判定回路251は、第3番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR2が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
次に、レベル判定回路240は、バースト読出しの第1ビット目につき「H」レベルのレベル判定信号EOR2(D1′)をテスト結果判定回路251に出力する。
テスト結果判定回路251は、第3番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR2が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
以上のように、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングが出力されるタイミングとにずれがない場合には、バーストレングスBL(=2)の個数分のテスト結果が正常であることを示す、レベルが「H」のワンショットパルスが出力される。
したがって、テスタは、データ入出力端子DQ0を通じてバーストレングスBLの個数の「H」レベルのワンショットパルスを受けることによって、バーストレングスBLの個数分のテスト結果が正常であると検出することができる。
(2) 次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがある場合(図15の(2)に示す場合)について説明する。
スイッチ252は、テストモード信号TMODEを受けて、WAIT制御回路125とテスト結果判定回路251とを接続する。
レベル判定回路240は、バースト読出しの第0ビット目につき「H」レベルのレベル判定信号EOR2(D0′)をテスト結果判定回路251に出力する。
テスト結果判定回路251は、第3番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「L」レベル、かつレベル判定信号EOR2が「H」レベルを示すので、テスト結果が異常であることを示す、レベルが「L」のテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
次に、レベル判定回路240は、バースト読出しの第1ビット目につき「H」レベルのレベル判定信号EOR2(D1′)をテスト結果判定回路251に出力する。
テスト結果判定回路251は、第3番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR2が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
以上のように、データ入出力端子DQ0を通じて外部に出力される「H」レベルのワンショットパルスは1個のみである。つまり、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがある場合には、バーストレングスBL(=2)の個数分のテスト結果が正常であることを示す、レベルが「H」のワンショットパルスが出力されない。したがって、テスタは、データ入出力端子DQ0を通じてバーストレングスBLの個数の「H」レベルのワンショットパルスを受けず、バーストレングスBLの個数分のいずれかのテストの結果が異常であると検出することができる。
(従来のテスト機能を有する同期式擬似SRAM3の動作の別の例)
次に、従来の同期式擬似SRAM3の動作の別の例として、リフレッシュが行なわれている時に、外部からの制御信号によって読出し信号READが生成された場合の動作を説明する。
図16は、従来の同期式擬似SRAM3の動作の別の例を表わすタイミングチャートである。同図において、コマンドレイテンシCL=3とし、バーストレングスBL=2とする。
図14に示す場合と同様に、テストモード信号TMODEの生成、およびメモリアレイへのテストデータの書込み処理が行なわれる。
次に、メモリアレイからのテストデータの読出し処理が以下のようにして行なわれる。ここで、メモリセルMCからのテストデータの読出しは、正しく行なわれたとする。すなわち、メモリセルMCから読出されたテストデータのレベルは、メモリセルMCに書込んだテストデータのレベルと同一のレベルとする。
図16を参照して、第0番目のクロックCLKにおいて、コマンドデコーダ121は、外部からの制御信号を受け、それに基づきロウ活性化信号ACTおよび読出し信号READを生成する。
コマンドシフト回路122は、リフレッシュ指令信号REFRが「H」レベルに活性化されているので、リフレッシュ指令信号REFRの立ち下りのタイミングでシフト読出し信号READF、およびシフトロウ活性化信号ACTFを生成する。
WAIT制御回路125は、リフレッシュ指令信号REFRが非活性化される時、つまりリフレッシュ制御が終了する時に、「H」レベルのシフト読出信号READFを受けて、WAIT信号のレベルを「L」に維持する。
次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミング(つまり、WAIT信号が解除されるタイミング)とマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとがずれない場合(図16の(1)に示す場合)と、ずれる場合(図16の(2)に示す場合)について説明する。
(1) まず、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングのずれがない場合(図16の(1)に示す場合)について説明する。
WAIT制御回路125は、シフト読出し信号READFを受けたタイミングである第2番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第4番目のクロックCLKを受けた後)、WAIT信号のレベルを「H」に非活性化する。
入出力制御回路123は、シフトロウ活性化信号ACTF、およびシフト読出し信号READFの活性化に応じて、センスアンプ活性化信号SE、カラムデコーダ活性化信号CD、および読出し動作指示信号/REを活性化する。
また、入出力制御回路123は、シフト読出し信号READFを受けたときの第2番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第4番目のクロックCLKを受けた後)から、バーストレングスBL(=2)のクロック数の期間(つまり、2個のクロックの期間)、出力イネーブル信号OEを「H」レベルに活性化する。
ロウデコーダ202は、シフトロウ活性化信号ACTFの活性化に応じて、メモリサブアレイaに配置された1個のワード線WLと、メモリサブアレイbに配置された1個のワード線WLとを選択する。
次に、以下のようにして、バースト読出しの第0ビット目が行なわれる。
カラムデコーダ103aは、カラムデコーダ活性化信号CDの活性化に応じて、メモリサブアレイa内の16対のビット線対BL,/BLを選択する。カラムデコーダ103bは、カラムデコーダ活性化信号CDの活性化に応じて、メモリサブアレイb内の16対のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された32対のビット線対BL,/BLの交点に位置する32個のメモリセルMCが選択される。
読出/書込回路105aは、読出し動作指示信号/REの活性化に応じて、メモリサブアレイa内の選択された16個のメモリセルMCのテストデータを読出して、レベル判定回路240に出力する。読出/書込回路105bは、読出し動作指示信号/REの活性化に応じて、メモリサブアレイb内の選択された16個のメモリセルMCのテストデータを読出して、レベル判定回路240に出力する。
レベル判定回路240は、読出/書込回路105aから出力された16ビットのテストデータと、読出/書込回路105bから出力された16ビットのテストデータとを受けて、これら32ビットのテストデータ(D0)のレベルがすべて同一なので、「H」レベルのレベル判定信号EOR2(D0′)を出力する。
入出力バッファ241は、「H」レベルに活性化された出力イネーブル信号OEを受けて、レベル判定回路240から受けたレベル判定信号EOR2(D0′)をデータ入出力端子DQ0に出力する。
次に、以下のようにバースト読出しの第1ビット目が行なわれる。
カラムデコーダ103aは、カラムデコーダ活性化信号CDの活性化に応じて、メモリサブアレイa内の16対のビット線対BL,/BLを選択する。カラムデコーダ103bは、カラムデコーダ活性化信号CDの活性化に応じて、メモリサブアレイb内の16対のビット線対BL,/BLを選択する。これにより、選択されたワード線WLと、選択された32対のビット線対BL,/BLの交点に位置する32個のメモリセルMCが選択される。
読出/書込回路105aは、読出し動作指示信号/REの活性化に応じて、メモリサブアレイa内の選択された16個のメモリセルMCのテストデータを読出して、レベル判定回路240に出力する。読出/書込回路105bは、読出し動作指示信号/REの活性化に応じて、メモリサブアレイb内の選択された16個のメモリセルMCのテストデータを読出して、レベル判定回路240に出力する。
レベル判定回路240は、読出/書込回路105aから出力された16ビットのテストデータと、読出/書込回路105bから出力された16ビットのテストデータとを受けて、これら32ビットのテストデータ(D1)のレベルがすべて同一なので、「H」レベルのレベル判定信号EOR2(D1′)を出力する。
入出力バッファ241は、「H」レベルに活性化された出力イネーブル信号OEを受けて、レベル判定回路240から受けたレベル判定信号EOR2(D1′)をデータ入出力端子DQ0に出力する。
外部のテスタは、WAIT出力端子を通じてWAIT信号を受け、データ入出力端子DQ0を通じてレベル判定信号EOR2(D0′,D1′)を受ける。もし、テスタに、WAIT信号が「H」に非活性化されたタイミングで、「H」レベルのレベル判定信号EOR2(D0′,D1′)が出力されたことを識別する機能があれば、図16の(1)に示す場合には、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとレベル判定信号EOR2が出力されるタイミングのずれがなく、かつメモリセルMCから読出されたテストデータが正しいデータであり、テスト結果が正常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が正常であることを検出することができない。
(2) 次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがある場合(図16の(2)に示す場合)について説明する。
入出力制御回路123、ロウデコーダ202、カラムデコーダ103a,103b、読出/書込回路105a,105b、および入出力バッファ241は、上述の両者のタイミングにずれがない場合と同様に動作する。
WAIT制御回路125は、上述の両者のタイミングにずれがない場合とは異なり、異常動作する。その結果、WAIT制御回路125は、シフト読出し信号READFを受けたタイミングである第2番目のクロックCLKを含むコマンドレイテンシCL(=3)の個数のクロックCLKを受けた後(つまり、第4番目のクロックCLKを受けた後)ではなく、第4番目のクロックCLKを受けた後よりも早いタイミングで、WAIT信号のレベルを「H」に活性化する。
外部のテスタは、WAIT出力端子を通じてWAIT信号を受け、データ入出力端子DQ0を通じてレベル判定信号EOR2(D0′,D1′)を受ける。もし、テスタに、WAIT信号が「H」に非活性化されたタイミングで、「H」レベルのレベル判定信号EOR2(D0′,D1′)が出力されたことを識別する機能があれば、図16の(2)に示す場合には、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとレベル判定信号EOR2が出力されるタイミングのずれがあり、テスト結果が異常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が異常であることを検出することができない。
(第2の実施形態に係るテスト機能を有する同期式擬似SRAM4の動作の別の例)
次に、第2の実施形態に係る同期式擬似SRAM4の動作の別の例として、リフレッシュが行なわれている時に、外部からの制御信号によって読出し信号READが生成された場合の動作を説明する。
図17は、第2の実施形態に係る同期式擬似SRAM4の動作の別の例を表わすタイミングチャートである。同図において、コマンドレイテンシCL=3とし、バーストレングスBL=2とする。
同図を参照して、図16のタイミングチャートに追加された点について説明する。
(1) まず、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがない場合(図17の(1)に示す場合)について説明する。
レベル判定回路240は、バースト読出しの第0ビット目につき「H」レベルのレベル判定信号EOR2(D0′)をテスト結果判定回路251に出力する。
テスト結果判定回路251は、第5番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR2が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
次に、レベル判定回路240は、バースト読出しの第1ビット目につき「H」レベルのレベル判定信号EOR2(D1′)をテスト結果判定回路251に出力する。
テスト結果判定回路251は、第6番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR2が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
以上のように、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがない場合には、バーストレングスBL(=2)の個数分のテスト結果が正常であることを示す、レベルが「H」のワンショットパルスが出力される。したがって、テスタは、データ入出力端子DQ0を通じてバーストレングスBLの個数の「H」レベルのワンショットパルスを受けることによって、バーストレングスBLの個数分のテスト結果が正常であると検出することができる。
(2) 次に、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがある場合(図17の(2)に示す場合)について説明する。
レベル判定回路240は、バースト読出しの第0ビット目につき「H」レベルのレベル判定信号EOR2(D0′)をテスト結果判定回路251に出力する。
テスト結果判定回路251は、第5番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「H」レベル、かつレベル判定信号EOR2が「H」レベルを示すので、テスト結果が正常であることを示す、レベルが「H」であるワンショットパルスのテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
次に、レベル判定回路240は、バースト読出しの第1ビット目につき「H」レベルのレベル判定信号EOR2(D1′)をテスト結果判定回路251に出力する。
テスト結果判定回路251は、第6番目のクロックCLKの立ち上がりを起点とした所定時間αの期間に、WAIT信号が「L」レベル、かつレベル判定信号EOR2が「H」レベルを示すので、テスト結果が異常であることを示す、レベルが「L」であるテスト結果信号TR2を入出力バッファ242に出力する。
入出力バッファ242は、「H」レベルに活性化された出力イネーブル信号OEを受けて、テスト結果判定回路251から受けたテスト結果信号TR2をデータ入出力端子DQ0に出力する。
以上のように、データ入出力端子DQ0を通じて外部に出力される「H」レベルのワンショットパルスは1個のみである。つまり、「H」レベルに非活性化されたWAIT信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号EOR2が出力されるタイミングとにずれがある場合には、バーストレングスBL(=2)の個数分のテスト結果が正常であることを示す、レベルが「H」のワンショットパルスが出力されない。したがって、テスタは、データ入出力端子DQ0を通じてバーストレングスBLの個数の「H」レベルのワンショットパルスを受けず、バーストレングスBLの個数分のいずれかのテストの結果が異常であると検出することができる。
以上のように、第2の実施形態に係る同期式擬似SRAM4によれば、第1の実施形態と同様に、メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングとWAIT信号が解除されるタイミングとの間にずれがないかどうかのテストを行なうことができる。
本発明は、上記の実施形態に限定されるものではなく、以下のような変形例も含む。
(変形例)
(1) レベル判定回路およびテスト結果判定回路の配置
本発明の実施形態では、レベル判定回路180,240は、レベル判定信号EOR1,EOR2をテスト結果判定回路185,251に出力し、WAIT制御回路125は、WAIT信号をテスト結果判定回路185,251に出力し、テスト結果判定回路185,251は、テスト結果信号TR1,TR2を生成して、入出力バッファ204,242に出力し、入出力バッファ204,242は、テスト結果信号TR1,TR2をデータ入出力端子DQ0を通じて外部に出力したが、このような構成および処理の流れに限定するものではない。
図18は、第1の実施形態の変形例に係る同期式擬似SRAMの構成を示す図である。第2の実施形態の変形例に係る同期式擬似SRAMの構成もこれと同様である。
同図に示すように、レベル判定回路190は、レベル判定信号EOR1を入出力バッファ99に出力する。入出力バッファ99は、レベル判定信号EOR1をテスト結果判定回路97に出力する。WAIT制御回路125は、WAIT信号をテスト結果判定97に出力する。テスト結果判定回路97は、テスト結果信号TR1を出力する。スイッチ98は、通常時およびテストモードの書込み時には、入出力バッファ99とデータ入出力端子DQ0とを接続し、テストモードの読出し時には、テスト結果判定回路97とデータ入出力端子DQ0とを接続する。
また、その他の変形例として、たとえば、レベル判定回路およびテスト結果判定回路を入出力バッファよりもデータ入出力端子に近い側に配置するものとしてもよい。すなわち、読出/書込回路105,105a,105bが、テストデータを入出力バッファに出力し、入出力バッファがテストデータをレベル判定回路に出力し、レベル判定回路がレベル判定信号EOR1,EOR2をテスト結果判定回路に出力し、テスト結果判定回路がテスト結果信号TR1,TR2をデータ入出力端子DQ0を通じて外部に出力するものであってもよい。
(2) コマンドシフト回路
本発明の実施形態では、コマンドシフト回路122は、リフレッシュ動作が行なわれているとき読出し信号が生成された場合には、リフレッシュの終了直後にシフト読出し信号READFを活性化することによってWAIT信号を非活性化するタイミングおよびメモリセルからのデータを出力するタイミングを遅らせたが、これに限定するものではない。たとえば、コマンドシフト回路は、リフレッシュ動作が行なわれているときに読出し信号が生成された場合には、一定のクロック数分の期間経過後にシフト読出し信号READFを活性化することによってWAIT信号を非活性化するタイミングおよびメモリセルからのデータを出力するタイミングを遅らせるものとしてもよい。
(3) テスト結果信号TR1およびTR2を出力する端子
本発明の実施形態では、テスト結果信号TR1およびTR2は、データ入出力端子DQ0から出力されるものとしたが、これに限定されるものではない。データ入出力端子DQ0〜DQ15のいずれか、WAIT出力端子、またはその他の端子から出力されるものであってもよい。
(4) 同期式擬似SRAM
本発明は、同期式擬似SRAMに限定して適用されるものではなく、セルフリフレッシュ機能を有するDRAMであれば、どのようなものにも適用することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,2,3,4,5 同期式擬似SRAM、41,44,46,47,53〜55,NAND81〜NAND91 反転論理積回路、42,56,57,302,312,IV81〜IV89 インバータ、43,49,58,301,311,DL81〜DL83 遅延回路、45,52 フリップフロップ、50 指令信号活性化回路、60 判定回路、48,61 バッファ回路、97,185,251 テスト結果判定回路、98,183,252 スイッチ、99,104,204,241,242 入出力バッファ、101 DRAMセルメモリアレイ+周辺回路群、101a,101b DRAMセルメモリサブアレイ+周辺回路群、102,202 ロウデコーダ、103,103a,103b カラムデコーダ、105,105a,105b 読出/書込回路、111 アドレスバッファ、112 BCR、120 制御回路、121 コマンドデコーダ、122 コマンドシフト回路、123 入出力制御回路、124 リフレッシュタイマ、125 WAIT制御回路、126 リフレッシュ制御回路、180,190,240 レベル判定回路、303,304,313,314 論理積回路、NOR81〜NOR85 反転論理和回路。