JP2000353382A - 半導体記憶装置及び電子装置 - Google Patents

半導体記憶装置及び電子装置

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Abstract

(57)【要約】 【課題】ＤＲＡＭ等のように、データ保持にリフレッシ
ュを必要とする半導体記憶装置と、コントローラとを搭
載する電子装置であって、コントローラによる半導体記
憶装置の制御を容易にする。 【解決手段】ＤＲＡＭ１は、リフレッシュを自己管理
し、リフレッシュ時期になると、ＢＵＳＹ１信号線４に
ビジー信号ＢＵＳＹ１を出力し、かつ、内部でリフレッ
シュアドレスを発生してリフレッシュを実行し、リフレ
ッシュが終了したときは、ビジー信号ＢＵＳＵ１を解除
するように構成し、コントローラ２は、ＤＲＡＭ１から
ＢＵＳＹ１信号線４に出力されたビジー信号ＢＵＳＹ１
を受信したときは、ビジー信号ＢＵＳＹ１が解除される
まで、ＤＲＡＭ１に対するアクセスを停止するように構
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（dynami
c random access memory）のように、データ保持にリフ
レッシュを必要とする半導体記憶装置、及び、このよう
な半導体記憶装置を使用する電子装置、並びに、このよ
うな電子装置に、たとえば、データ待避用の半導体記憶
装置として使用して好適な半導体記憶装置などに関す
る。
【０００２】
【従来の技術】たとえば、ＤＲＡＭは、これまで、パソ
コンやサーバ等の主記憶に使用されてきたが、近年、イ
ンターネットの発達やモバイル技術の進化等により、携
帯電話等の簡易端末にも大容量のＤＲＡＭが搭載される
時代になりつつある。
【０００３】
【発明が解決しようとする課題】現在、携帯電話等の簡
易端末にはＳＲＡＭ（static random access memory ）
が搭載されているが、ＳＲＡＭに代わり、あるいは、Ｓ
ＲＡＭと共にＤＲＡＭを搭載しようとする場合、ＤＲＡ
Ｍは、ＳＲＡＭと異なり、データ保持にリフレッシュが
必要であることを考慮しなければならない。
【０００４】このことから、第１に、携帯電話等の簡易
端末に搭載するＤＲＡＭは、コントローラによる制御が
容易なものであること、第２に、ＤＲＡＭを搭載する携
帯電話等の簡易端末は、主電池が切れたり、外れたりし
て、主電池による電源電圧の供給が途絶えた場合に、Ｄ
ＲＡＭのリフレッシュによるバックアップ用電池の消費
を出来る限り少なくすることができるものであることが
要請される。
【０００５】本発明は、かかる点に鑑み、データ保持に
リフレッシュを必要とする半導体記憶装置であって、コ
ントローラによる制御を容易にした半導体記憶装置を提
供することを第１の目的とし、データ保持にリフレッシ
ュを必要とする半導体記憶装置と、コントローラとを備
える電子装置であって、コントローラによる半導体記憶
装置の制御を容易にした電子装置を提供することを第２
の目的とし、他の半導体記憶装置からのデータ待避を容
易に行うことができるようにした半導体記憶装置を提供
することを第３の目的とし、データの待避を容易にした
半導体記憶装置などを提供することを第４の目的とす
る。
【０００６】
【課題を解決するための手段】本発明中、第１の発明
は、データ保持にリフレッシュを必要とする半導体記憶
装置であって、リフレッシュ期間中、外部にビジー信号
を出力するように構成されているというものである。
【０００７】データ保持にリフレッシュを必要とする半
導体記憶装置と、この半導体記憶装置を制御するコント
ローラとを備える電子装置における半導体記憶装置に第
１の発明の半導体記憶装置を適用する場合には、コント
ローラは、半導体記憶装置がリフレッシュ期間中である
か否かを知ることができるので、コントローラによる半
導体記憶装置の制御の容易化を図ることができる。
【０００８】本発明中、第２の発明は、データ保持にリ
フレッシュを必要とする半導体記憶装置と、この半導体
記憶装置を制御するコントローラとを備える電子装置で
あって、半導体記憶装置は、リフレッシュ期間中、外部
にビジー信号を出力するように構成され、コントローラ
は、ビジー信号を受信することができるように構成され
ているというものである。
【０００９】第２の発明によれば、コントローラは、半
導体記憶装置がリフレッシュ期間中であるか否かを知る
ことができるので、データ保持にリフレッシュを必要と
する半導体記憶装置と、この半導体記憶装置を制御する
コントローラとを備える電子装置に関し、コントローラ
による半導体記憶装置の制御の容易化を図ることができ
る。
【００１０】本発明中、第３の発明は、半導体記憶装置
であって、外部から自動書込みを指示されたときは、書
込みデータを内部で発生するアドレスに自動的に書込む
自動書込み手段と、自動書込み動作中は、自動書込み動
作中であることを明示する自動書込み動作中明示信号を
外部に出力する自動書込み中明示信号出力手段とを備え
ているというものである。
【００１１】第３の発明によれば、外部から自動書込み
を指示されたときは、書込みデータを内部で発生するア
ドレスに自動的に書込む自動書込み手段を備えているの
で、たとえば、第１の半導体記憶装置と、この第１の半
導体記憶装置を制御するコントローラとを備える電子装
置に、第１の半導体記憶装置が記憶するデータを待避さ
せるための第２の半導体記憶装置を設けようとする場合
において、第２の発明を第２の半導体記憶装置として使
用する場合には、第１の半導体記憶装置のデータの待避
を容易に行うことができる。
【００１２】本発明中、第４の発明は、外部から自動読
出しを指示されたときは、自動読出しのためのアドレス
信号を発生するアドレスカウンタと、自動読出しするデ
ータの転送先が出力するアクセスの受け付けを許可する
か否かを示すアクセス受け付け許否信号を受信するアク
セス受け付け許否信号受信手段とを含み、外部から自動
読出しを指示され、かつ、前記アクセス受け付け許否信
号がアクセスの受け付けを許可しているときは、データ
を自動的に読出す自動読出し手段を備えているというも
のである。
【００１３】第４の発明によれば、外部から自動読出し
を指示され、かつ、データの転送先が出力するアクセス
受け付け許否信号がアクセスの受け付けを許可している
ときは、データを自動的に読出す自動読出し手段を備え
ているので、データ転送の必要がある場合（たとえば、
データ待避の必要がある場合）に、アクセス受け付け許
否信号を出力するデータ転送先（データ待避先）に、デ
ータを容易に転送（待避）させることができる。
【００１４】
【発明の実施の形態】以下、図１〜図４５を参照して、
本発明の半導体記憶装置の第１実施形態〜第８実施形態
及び本発明の電子装置の第１実施形態〜第６実施形態に
ついて説明する。
【００１５】本発明の電子装置の第１実施形態・・図
１、図２ 図１は本発明の電子装置の第１実施形態の要部を示す回
路図であり、図１中、１はＤＲＡＭ、２はＤＲＡＭ１を
制御するコントローラ、３はコマンドバス、アドレスバ
ス及びデータバス等のバスである。
【００１６】ここに、ＤＲＡＭ１は、リフレッシュを自
己管理し、リフレッシュ時期になると、ＢＵＳＹ１信号
線４にビジー信号ＢＵＳＹ１を出力し、かつ、内部回路
でリフレッシュアドレスを発生してリフレッシュを実行
し、リフレッシュが終了したときは、ビジー信号ＢＵＳ
Ｕ１を解除するように構成されている。
【００１７】また、コントローラ２は、ＤＲＡＭ１から
ＢＵＳＹ１信号線４に出力されたビジー信号ＢＵＳＹ１
を受信することができるように構成されており、ビジー
信号ＢＵＳＹ１を受信したときは、たとえば、ビジー信
号ＢＵＳＹ１が解除されるまで、ＤＲＡＭ１に対するア
クセスを停止するように構成されている。
【００１８】なお、本明細書では、ビジー信号ＢＵＳＵ
Ｙ１が出力されるとは、ビジー信号ＢＵＳＹ１がＬレベ
ルとされることをいい、ビジー信号ＢＵＳＵＹ１が解除
されるとは、ビジー信号ＢＵＳＹ１がＨレベルとされる
ことをいう。
【００１９】図２はＤＲＡＭ１及びコントローラ２の動
作例を示すタイムチャートであり、図２Ａはコントロー
ラ２から出力予定のコマンド、図２Ｂはコントローラ２
から実際に出力されるコマンド、図２ＢはＤＲＡＭ１か
ら出力されるビジー信号ＢＵＳＹ１を示している。
【００２０】すなわち、この例は、コントローラ２がコ
マンドＣ１〜Ｃ７を順に出力する予定である場合におい
て、コマンドＣ１〜Ｃ４が実際に順に出力され、コマン
ドＣ４が出力されている時に、ＤＲＡＭ１からビジー信
号ＢＵＳＹ１が出力された場合を示している。
【００２１】この場合、ＤＲＡＭ１は、ビジー信号ＢＵ
ＳＹ１の出力時に既にコマンドＣ４を入力しているの
で、コマンドＣ４を実行した後、リフレッシュを実行
し、リフレッシュが終了すると、ビジー信号ＢＵＳＹ１
を解除するように動作する。
【００２２】これに対して、コントローラ２は、ビジー
信号ＢＵＳＹ１を受信したときは、コマンドＣ４に続く
コマンドＣ５以下の出力を停止してＤＲＡＭ１に対する
アクセスを停止し、ビジー信号ＢＵＳＹ１が解除される
と、コマンドＣ５以下を順に出力してＤＲＡＭ１に対す
るアクセスを再開することになる。
【００２３】このように、本発明の電子装置の第１実施
形態によれば、ＤＲＡＭ１は、リフレッシュを自己管理
し、リフレッシュ時期になると、ビジー信号ＢＵＳＹ１
をＢＵＳＹ１信号線４に出力し、かつ、内部回路でリフ
レッシュアドレスを発生してリフレッシュを実行するよ
うに構成されているので、コントローラ２によるＤＲＡ
Ｍ１のリフレッシュ管理が不必要となる。
【００２４】また、コントローラ２は、ビジー信号ＢＵ
ＳＹ１を受信することにより、ＤＲＡＭ１がリフレッシ
ュ期間に入ったことを知り、ＤＲＡＭ１に対するアクセ
スを停止することができるので、コントローラ２による
ＤＲＡＭ１に対するアクセス制御が容易となる。
【００２５】したがって、本発明の電子装置の第１実施
形態を携帯電話等の簡易端末に適用し、携帯電話等の簡
易端末にリフレッシュを必要とするＤＲＡＭを搭載する
ようにしても、コントローラによるＤＲＡＭの制御を容
易に行うことができる。
【００２６】本発明の半導体記憶装置の第１実施形態・
・図３〜図１０ 図３は本発明の半導体記憶装置の第１実施形態の要部を
示す回路図であり、本発明の半導体記憶装置の第１実施
形態は、図１に示すＤＲＡＭ１に使用することができる
ものである。
【００２７】図３中、５はコントローラからのコマンド
信号を入力してデコードするコマンドデコーダ、６はコ
ントローラからのアドレス信号Ａ０〜Ａｎを入力してラ
ッチするアドレス入力回路、７はライトデータ／リード
データＤＱ０〜ＤＱｎの入出力を行うデータ入出力回路
である。
【００２８】また、８はリフレッシュを自己管理するリ
フレッシュ制御回路、９はリフレッシュ制御回路８に制
御されてビジー信号ＢＵＳＹ１を出力するＢＵＳＹ１出
力回路、１０はリフレッシュ制御回路８に制御されてリ
フレッシュアドレスを出力するリフレッシュカウンタで
ある。
【００２９】また、１１−０、１１−１はバンクアドレ
ス信号により選択されるバンク（ＢＡＮＫ）と呼ばれる
メモリ領域であり、バンク１１−０、１１−１は同一回
路構成とされており、バンク１１−０において、１２−
０〜１２−３はブロックと呼ばれるメモリ領域である。
【００３０】ブロック１２−０〜１２−３は同一回路構
成とされており、ブロック１２−０において、１３はメ
モリセルが配列されてなるメモリセルアレイ、１４はロ
ウアドレス信号をデコードしてワード線の選択を行うロ
ウデコーダ、１５はメモリセルアレイ１３からのリード
データの増幅を行うセンスアンプ、１６はコラムアドレ
ス信号をデコードしてコラムの選択を行うコラムデコー
ダである。
【００３１】また、１７はブロック１２−０〜１２−３
により共有されるデータバス、１８はブロック１２−０
〜１２−３により共有されるライトアンプ／センスバッ
ファ、１９はバンク１１−０の動作を制御する制御回路
である。
【００３２】また、２０は制御回路１９に制御されて、
リード／ライト時には、アドレス入力回路６から出力さ
れるロウアドレス信号を選択し、リフレッシュ時には、
リフレッシュカウンタ１０から出力されるリフレッシュ
アドレスを選択するセレクタ、２１はセレクタ２０から
出力されるアドレス信号をラッチするアドレスラッチ回
路である。
【００３３】図４はリフレッシュ制御回路８、ＢＵＳＹ
１出力回路９及びリフレッシュカウンタ１０の構成を示
す回路図であり、図４中、Ｃｏｍは外部からコマンド信
号をデコードしてなる内部コマンド信号、２３はバンク
１１−１が備える制御回路、ＲＡＳｚはラス系の回路を
活性化するラス系活性化信号であり、本発明の半導体記
憶装置の第１実施形態では、リフレッシュは、各ロウア
ドレスごとに、バンク１１−０、１１−１の順に交互に
行われるものとする。
【００３４】また、リフレッシュ制御回路８において、
２４は定期的にリフレッシュ時期を知らせるリフレッシ
ュ制御信号Ｒｅｆ１を発生するＲｅｆ１発生回路であ
り、リフレッシュ時期の管理は、本発明の半導体記憶装
置の第１実施形態の内部にオシレータを搭載して時間を
測定することにより行うようにしても良いし、あるい
は、本発明の半導体記憶装置の第１実施形態を使用する
電子装置に備えられる水晶発振器等からのクロック信号
を利用して時間を測定することにより行うようにしても
良い。
【００３５】また、２５はビジー信号ＢＵＳＹ１の出力
とコントローラからのコマンドの出力とが同時に行われ
た場合に、コマンドの実行を優先するために、リフレッ
シュカウンタ１０の動作開始をコマンドの実行が終了す
るまで遅延させるためのリフレッシュ制御信号Ｒｅｆｚ
を発生するＲｅｆｚ発生回路である。
【００３６】また、２６はコマンドデコーダ５から出力
される内部コマンド信号Ｃｏｍとリフレッシュ制御信号
Ｒｅｆ１とをＮＡＮＤ処理するＮＡＮＤ回路、２７はＮ
ＡＮＤ回路２６の出力Ｓ２６によりＯＮ、ＯＦＦが制御
されるＮＭＯＳトランジスタである。
【００３７】また、２８はＮＭＯＳトランジスタ２７を
介して供給されるリフレッシュ制御信号Ｒｅｆ１とリフ
レッシュ制御信号ＲｅｆｚとをＮＯＲ処理するＮＯＲ回
路、２９はＮＯＲ回路２８の出力を反転してリフレッシ
ュ制御信号ＲＥＦを出力するインバータである。
【００３８】また、リフレッシュカウンタ１０におい
て、３０はリフレッシュ制御信号ＲＥＦをトリガ信号と
してカウント動作を開始してリフレッシュアドレスを出
力するカウンタ、３１はカウンタ３０の出力をＮＡＮＤ
処理するＮＡＮＤ回路、３２はＮＡＮＤ回路３１の出力
を反転してリフレッシュの終了を知らせるリフレッシュ
終了信号Ｒｅｆ−ｅｎｄを出力するインバータである。
【００３９】また、ＢＵＳＹ１出力回路９において、３
３はリフレッシュ制御信号Ｒｅｆ１をセット信号、リフ
レッシュ終了信号Ｒｅｆ−ｅｎｄをリセット信号として
入力されるＲＳフリップフロップ回路、３４はＲＳフリ
ップフロップ回路３３の正相出力Ｑを反転してビジー信
号ＢＵＳＹ１を出力するインバータである。
【００４０】図５はＲｅｆｚ発生回路２５の構成を示す
回路図であり、図５中、３６、３７はフリップフロップ
回路を構成するＮＡＮＤ回路、３８はＮＡＮＤ回路３６
の出力を反転遅延する反転遅延回路であり、３９はイン
バータ、４０は抵抗、４１はキャパシタである。また、
４２はＮＡＮＤ回路３６の出力と反転遅延回路３８の出
力とをＮＯＲ処理してリフレッシュ制御信号Ｒｅｆｚを
出力するＮＯＲ回路である。
【００４１】図６はリフレッシュ制御回路８、ＢＵＳＹ
１出力回路９及びリフレッシュカウンタ１０の第１動作
例を示す波形図であり、図６Ａはコントローラから出力
されるコマンド、図６Ｂはリフレッシュ制御信号Ｒｅｆ
１、図６Ｃはビジー信号ＢＵＳＹ１、図６Ｄは内部コマ
ンド信号Ｃｏｍ、図６Ｅはラス系活性化信号ＲＡＳｚ、
図６Ｆはリフレッシュ制御信号ＲＥＦ、図６Ｇはカウン
タ３０の出力を示している。
【００４２】図６はコントローラからコマンドが出力さ
れていないときに、Ｒｅｆ１発生回路２４からリフレッ
シュ制御信号Ｒｅｆ１が出力された場合（リフレッシュ
制御信号Ｒｅｆ１がＨレベルとされた場合）を示してい
る。
【００４３】この場合には、まず、リセットされていた
ＲＳフリップフロップ回路３３がリフレッシュ制御信号
Ｒｅｆ１によりセットされ、ＲＳフリップフロップ回路
３３の正相出力Ｑ＝Ｈレベルとなり、ビジー信号ＢＵＳ
Ｙ１が出力される（ビジー信号ＢＵＳＹ１＝Ｌレベルと
なる）。
【００４４】また、この場合には、内部コマンド信号Ｃ
ｏｍ＝Ｌレベル、ＮＡＮＤ回路２６の出力Ｓ２６＝Ｈレ
ベルとなり、ＮＭＯＳトランジスタ２７＝ＯＮとなると
共に、ラス系活性化信号ＲＡＳｚ＝Ｌレベルとなり、Ｒ
ｅｆｚ発生回路２５においては、ＮＡＮＤ回路３７の出
力＝Ｈレベル、ＮＡＮＤ回路３６の出力＝Ｌレベル、反
転遅延回路３８の出力＝Ｈレベル、リフレッシュ制御信
号Ｒｅｆｚ＝Ｌレベルとなる。
【００４５】この結果、Ｒｅｆ１発生回路２４から出力
されるリフレッシュ制御信号Ｒｅｆ１は、ＮＭＯＳトラ
ンジスタ２７を介して、ＮＯＲ回路２８に供給される
が、ＮＯＲ回路２８は、リフレッシュ制御信号Ｒｅｆ１
に対してインバータとして機能することになるので、リ
フレッシュ制御信号ＲＥＦとして、リフレッシュ制御信
号Ｒｅｆ１が出力され、カウンタ３０が起動される。
【００４６】すなわち、コントローラからコマンドが出
力されていないときに、Ｒｅｆ１発生回路２４からリフ
レッシュ制御信号Ｒｅｆ１が出力された場合には、ビジ
ー信号ＢＵＳＹ１がＬレベルにされた後、直ちに、カウ
ンタ３０からリフレッシュアドレスが出力されリフレッ
シュが実行されることになる。
【００４７】その後、リフレッシュアドレスが全て出力
され、カウンタ３０の出力が全てＨレベルになると、Ｎ
ＡＮＤ回路３１の出力＝Ｌレベル、リフレッシュ終了信
号Ｒｅｆ−ｅｎｄ＝Ｈレベルとなり、ＲＳフリップフロ
ップ回路３３はリセットされ、ＲＳフリップフロップ回
路３３の正相出力Ｑ＝Ｌレベル、ビジー信号ＢＵＳＹ１
＝Ｈレベルとなり、ビジー信号ＢＵＳＹ１は解除され
る。
【００４８】図７はリフレッシュ制御回路８、ＢＵＳＹ
１出力回路９及びリフレッシュカウンタ１０の第２動作
例を示す波形図であり、図７Ａはコントローラから出力
予定のコマンド、図７Ｂはコントローラから実際に出力
されるコマンド、図７Ｃはリフレッシュ制御信号Ｒｅｆ
１、図７Ｄはビジー信号ＢＵＳＹ１、図７Ｅは内部コマ
ンド信号Ｃｏｍ、図７Ｆはラス系活性化信号ＲＡＳｚ、
図７ＧはＮＡＮＤ回路２６の出力Ｓ２６、図７Ｈリフレ
ッシュ制御信号Ｒｅｆｚ、図７Ｉはリフレッシュ制御信
号ＲＥＦ、図７Ｊはカウンタ３０の出力を示している。
【００４９】図７はコントローラからのコマンドの入力
とリフレッシュ制御信号Ｒｅｆ１の出力とが同時であっ
た場合を示している。具体的には、コントローラからコ
マンドＣ１、Ｃ２、Ｃ３が連続して出力される予定であ
った場合において、コマンドＣ１の入力とリフレッシュ
制御信号Ｒｅｆ１の出力とが同時であった場合を示して
いる。
【００５０】この場合には、まず、リセットされていた
ＲＳフリップフロップ回路３３がリフレッシュ制御信号
Ｒｅｆ１によりセットされ、ＲＳフリップフロップ回路
３３の正相出力Ｑ＝Ｈレベルとなり、ビジー信号ＢＵＳ
Ｙ１が出力される（ビジー信号ＢＵＳＹ１＝Ｌレベルと
なる）。
【００５１】また、この場合には、内部コマンド信号Ｃ
ｏｍ＝Ｈレベル、ＮＡＮＤ回路２６の出力＝Ｌレベルと
なり、ＮＭＯＳトランジスタ２７＝ＯＦＦとなるので、
リフレッシュ制御信号Ｒｅｆ１がＮＯＲ回路２８に供給
されることはない。
【００５２】そして、その後、リフレッシュ制御信号Ｒ
ｅｆ１がＬレベルになると、ＮＡＮＤ回路２６の出力Ｓ
２６＝Ｈレベル、ＮＭＯＳトランジスタ２７＝ＯＮとな
り、ＮＯＲ回路２８はリフレッシュ制御信号Ｒｅｆｚに
対してインバータとして機能することになり、この場合
には、リフレッシュ制御信号ＲＥＦとして、リフレッシ
ュ制御信号Ｒｅｆｚが出力されることになる。
【００５３】また、内部コマンド信号Ｃｏｍ＝Ｈレベ
ル、ＮＡＮＤ回路２６の出力Ｓ２６＝Ｌレベルとなるこ
とにより、Ｒｅｆｚ発生回路２５においては、ＮＡＮＤ
回路３６の出力＝Ｈレベル、リフレッシュ制御信号Ｒｅ
ｆｚ＝Ｌレベルになり、その後、反転遅延回路３８の出
力＝Ｈレベルとなり、リフレッシュ制御信号Ｒｅｆｚ＝
Ｌレベルが維持される。
【００５４】また、内部コマンド信号Ｃｏｍ＝Ｈレベル
となることにより、ラス系活性化信号ＲＡＳｚ＝Ｈレベ
ルとなるが、コマンドＣ１の実行が終了すると、ラス系
活性化信号ＲＡＳｚ＝Ｌレベルとなり、この結果、Ｒｅ
ｆｚ発生回路２５においては、ＮＡＮＤ回路３７の出力
＝Ｈレベル、ＮＡＮＤ回路３６の出力＝Ｌレベルとな
り、リフレッシュ制御信号Ｒｅｆｚ＝Ｈレベルとなり、
その後、反転遅延回路３８の出力＝Ｈレベルとなること
によりリフレッシュ制御信号Ｒｅｆｚ＝Ｌレベルとな
る。
【００５５】したがって、コマンドＣ１の入力とリフレ
ッシュ制御信号Ｒｅｆ１の出力とが同時であった場合に
は、ビジー信号ＢＵＳＹ１がＬレベルにされるが、コマ
ンドＣ１の実行が終了した後、カウンタ３０からリフレ
ッシュアドレスが出力され、リフレッシュが実行される
ことになる。
【００５６】そして、その後、リフレッシュアドレスが
全て出力され、カウンタ３０の出力が全てＨレベルにな
ると、ＮＡＮＤ回路３１の出力＝Ｌレベル、リフレッシ
ュ終了信号Ｒｅｆ−ｅｎｄ＝Ｈレベルとなり、ＲＳフリ
ップフロップ回路３３は、リフレッシュ終了信号Ｒｅｆ
−ｅｎｄによりリセットされ、ＲＳフリップフロップ回
路３３の正相出力Ｑ＝Ｌレベル、ビジー信号ＢＵＳＹ１
＝Ｈレベルとなり、ビジー信号ＢＵＳＹ１は解除され
る。
【００５７】このように、本発明の半導体記憶装置の第
１実施形態では、コントローラからのコマンドの入力と
リフレッシュ制御信号Ｒｅｆ１の出力とが同時であった
場合には、コマンドの実行が優先され、コマンドの実行
の後、リフレッシュが行われることになる。
【００５８】図８はコマンドデコーダ５の構成を示す回
路図であり、図８中、４４はコントローラからのコマン
ド信号をバッファリングする入力バッファ、４５はビジ
ー信号ＢＵＳＹ１を反転するインバータである。
【００５９】また、４６−０、４６−ｍは入力バッファ
４４から出力されるコマンドの伝送を制御する伝送ゲー
トの一部であり、４７−０、４７−ｍはビジー信号ＢＵ
ＳＹ１によりＯＮ、ＯＦＦが制御されるＮＭＯＳトラン
ジスタ、４８−０、４８−ｍはインバータ４５の出力に
よりＯＮ、ＯＦＦが制御されるＰＭＯＳトランジスタで
ある。なお、伝送ゲート４６−０、４６−ｍ間に存在す
る伝送ゲート４６−１〜４６−（ｍ−１）は図示を省略
している。
【００６０】伝送ゲート４６−０〜４６−ｍは、ビジー
信号ＢＵＳＹ１＝Ｈレベルの場合にはＯＮ、ビジー信号
ＢＵＳＹ１＝Ｌレベルの場合にはＯＦＦとされるもので
あり、リフレッシュ期間中に、仮に、コントローラから
コマンドが出力されたとして、コマンド信号の取り込み
が行われることはない。
【００６１】また、４９は入力バッファ４４から伝送ゲ
ート４６−０〜４６−ｍを介して供給されるコマンド信
号をデコードして内部コマンド信号Ｃｏｍを出力するコ
ントロールデコーダである。
【００６２】図９はアドレス入力回路６の構成を示す回
路図であり、図９中、５１はコントローラからのアドレ
ス信号Ａ０〜Ａｎをバッファリングする入力バッファ、
５２はビジー信号ＢＵＳＹ１を反転するインバータであ
る。
【００６３】また、５３−０、５３−ｎは入力バッファ
５１から出力されるアドレス信号Ａ０〜Ａｎの伝送を制
御する伝送ゲートの一部であり、５４−０〜５４−ｎは
ビジー信号ＢＵＳＹ１によりＯＮ、ＯＦＦが制御される
ＮＭＯＳトランジスタ、５５−０、５５−ｎはインバー
タ５２の出力によりＯＮ、ＯＦＦが制御されるＰＭＯＳ
トランジスタである。なお、伝送ゲート５３−０、５３
−ｎ間に存在する伝送ゲート５３−１〜５３−（ｎ−
１）は図示を省略している。
【００６４】伝送ゲート５３−０〜５３−ｎは、ビジー
信号ＢＵＳＹ１＝Ｈレベルの場合にはＯＮ、ビジー信号
ＢＵＳＹ１＝Ｌレベルの場合にはＯＦＦとされるもので
あり、リフレッシュ期間中に、仮に、コントローラから
アドレス信号Ａ０〜Ａｎが出力されても、アドレス信号
Ａ０〜Ａｎの取り込みが行われることはない。また、５
６は入力バッファ５１から伝送ゲート５３−０〜５３−
ｎを介して供給されるアドレス信号Ａ０〜Ａｎをラッチ
するアドレスラッチ回路である。
【００６５】このように、本発明の半導体記憶装置の第
１実施形態によれば、リフレッシュ制御回路８によりリ
フレッシュを自己管理し、リフレッシュ時期になると、
処理中のコマンドがない場合は直ちに、処理中のコマン
ドがある場合にはコマンド実行後、リフレッシュカウン
タ１０から出力されるリフレッシュアドレスに基づいて
リフレッシュを行うことができるように構成されている
ので、コントローラによるリフレッシュ管理が不必要と
なる。
【００６６】また、本発明の半導体記憶装置の第１実施
形態によれば、リフレッシュ時期になると、ＢＵＳＹ１
出力回路９からビジー信号ＢＵＳＹ１を出力するように
構成されているので、コントローラは、ビジー信号ＢＵ
ＳＹ１を受信することにより、本発明の半導体記憶装置
の第１実施形態がリフレッシュ期間にあることを知るこ
とができるので、コントローラによるアクセス制御が容
易となる。
【００６７】更に、本発明の半導体記憶装置の第１実施
形態によれば、コマンドの入力とビジー信号ＢＵＳＹ１
の出力とが同時の場合には、コマンドの実行を優先する
ように構成されているので、コントローラは、コマンド
の入力とビジー信号ＢＵＳＹ１の出力とが同時の場合で
あっても、このコマンドを再び出力する必要がなく、こ
の点からも、コントローラによるアクセス制御が容易と
なる。
【００６８】なお、本発明の半導体記憶装置の第１実施
形態によれば、ビジー信号ＢＵＳＹ１の出力中は、コマ
ンドデコーダ５はコマンドの取り込みを行わないように
制御されると共に、アドレス入力回路６はアドレス信号
を取り込まないように制御されるので、コントローラ
は、図１０に示すように、ビジー信号ＢＵＳＹ１が出力
されている間は、本発明の半導体記憶装置の第１実施形
態に取り込まれなかったコマンドを繰り返して出力する
ようにしても良い。
【００６９】本発明の半導体記憶装置の第２実施形態・
・図１１〜図１４ 図１１は本発明の半導体記憶装置の第２実施形態の要部
を示す回路図である。本発明の半導体記憶装置の第２実
施形態は、図１に示すＤＲＡＭ１に使用することができ
るものである。
【００７０】本発明の半導体記憶装置の第２実施形態
は、図３に示す本発明の半導体記憶装置の第１実施形態
が設けていないＢＵＳＹ１ａ発生回路５８及びＢＵＳＹ
１ｂ発生回路５９を設けると共に、図３に示す本発明の
半導体記憶装置の第１実施形態が設けるコマンドデコー
ダ５及びアドレス入力回路６と回路構成の異なるコマン
ドデコーダ６０及びアドレス入力回路６１を設け、その
他については、図３に示す本発明の半導体記憶装置の第
１実施形態と同様に構成したものである。
【００７１】ＢＵＳＹ１ｂ発生回路５９は、ビジー信号
ＢＵＳＹ１を入力して、ビジー信号ＢＵＳＹ１ｂを出力
するものであり、ビジー信号ＢＵＳＹ１ｂは、図１４Ｅ
に示すように、ビジー信号ＢＵＳＹ１がＬレベルからＨ
レベルに変化した場合に、ＨレベルからＬレベルに変化
し、その後、一定期間経過後にＨレベルに変化するもの
である。
【００７２】ＢＵＳＹ１ａ発生回路５８は、ビジー信号
ＢＵＳＹ１、ＢＵＳＹ１ｂを入力して、ビジー信号ＢＵ
ＳＹ１ａを出力するものであり、ビジー信号ＢＵＳＹ１
ａは、図１４Ｄに示すように、ビジー信号ＢＵＳＹ１が
ＨレベルからＬレベルに変化した場合に、Ｈレベルから
Ｌレベルに変化し、その後、ビジー信号ＢＵＳＹ１ｂが
ＬレベルからＨレベルに変化した場合に、Ｌレベルから
Ｈレベルに変化するものである。
【００７３】図１２はコマンドデコーダ６０の構成を示
す回路図である。図１２中、６３はコントローラからの
コマンド信号をバッファリングする入力バッファ、６４
はコマンド信号をデコードして内部コマンド信号Ｃｏｍ
を出力するコントロールデコーダ、６５はコマンド信号
を一時保管するレジスタである。
【００７４】また、６６はビジー信号ＢＵＳＹ１ａによ
り動作が制御される切換えスイッチ回路であり、ビジー
信号ＢＵＳＹ１ａ＝Ｈレベルの場合には、入力バッファ
６３から出力されるコマンド信号をコントロールデコー
ダ６４に伝送し、ビジー信号ＢＵＳＹ１ａ＝Ｌレベルの
場合には、入力バッファ６３から出力されるコマンド信
号をレジスタ６５に供給するものである。
【００７５】また、６７はビジー信号ＢＵＳＹ１ｂによ
り動作が制御される接続スイッチ回路であり、ビジー信
号ＢＵＳＹ１ｂ＝Ｌレベルの場合にはＯＮとなり、レジ
スタ６５に一時保管されているコマンド信号をコントロ
ールデコーダ６４に供給し、ビジー信号ＢＵＳＹ１ｂ＝
Ｈレベルの場合にはＯＦＦとなるものである。
【００７６】図１３はアドレス入力回路６１の構成を示
す回路図である。図１３中、６９はコントローラからの
アドレス信号Ａ０〜Ａｎをバッファリングする入力バッ
ファ、７０はアドレス信号Ａ０〜Ａｎをラッチするアド
レスラッチ回路、７１はアドレス信号Ａ０〜Ａｎを一時
保管するレジスタである。
【００７７】また、７２はビジー信号ＢＵＳＹ１ａによ
り動作が制御される切換えスイッチ回路であり、ビジー
信号ＢＵＳＹ１ａ＝Ｈレベルの場合には、入力バッファ
６９から出力されるアドレス信号Ａ０〜Ａｎをアドレス
ラッチ回路７０に伝送し、ビジー信号ＢＵＳＹ１ａ＝Ｌ
レベルの場合には、入力バッファ６９から出力されるア
ドレス信号Ａ０〜Ａｎをレジスタ７１に供給するもので
ある。
【００７８】また、７３はビジー信号ＢＵＳＹ１ｂによ
り動作が制御される接続スイッチ回路であり、ビジー１
信号ＢＵＳＹ１＝Ｌレベルの場合にはＯＮとなり、レジ
スタ７１に一時保管されているアドレス信号Ａ０〜Ａｎ
をアドレスラッチ回路７０に供給し、ビジー信号ＢＵＳ
Ｙ１ｂ＝Ｈレベルの場合にはＯＦＦとなるものである。
【００７９】図１４は本発明の半導体記憶装置の第２実
施形態の動作を示す波形図であり、図１４Ａはコントロ
ーラから出力されるコマンド、図１４Ｂはリフレッシュ
制御信号Ｒｅｆ１、図１４Ｃはビジー信号ＢＵＳＹ１、
図１４Ｄはビジー信号ＢＵＳＹ１ａ、図１４Ｅはビジー
信号ＢＵＳＹ１ｂ、図１４Ｆはコマンドデコーダ６０の
入力バッファ６３の出力、図１４Ｇはコマンドデコーダ
６０のレジスタ６５の出力、図１４Ｈはラス系活性化信
号ＲＡＳｚを示している。
【００８０】図１４はコントローラからコマンドＣ１が
出力された後、リフレッシュ制御回路８のＲｅｆ１発生
回路２４からリフレッシュ制御信号Ｒｅｆ１が出力さ
れ、これに応じて、ＢＵＳＹ１出力回路９からビジー信
号ＢＵＳＹ１が出力されたが、コントローラからコマン
ドＣ１に続いてコマンドＣ２が出力された場合を示して
いる。
【００８１】この場合、コマンドＣ１は、コマンドデコ
ーダ６０において、入力バッファ６３及び切換えスイッ
チ回路６６を介してコントローラデコーダ６４に伝送さ
れてデコードされ、コマンドＣ１が実行される。
【００８２】また、図１４Ｂに示すように、リフレッシ
ュ制御回路８のＲｅｆ１発生回路２４からリフレッシュ
制御信号Ｒｅｆ１が出力されることにより、図１４Ｃに
示すように、ＢＵＳＹ１出力回路９からビジー信号ＢＵ
ＳＹ１が出力され（ビジー信号ＢＵＳＹ１がＬレベルと
され）、コマンドＣ１の実行後、リフレッシュが行われ
る。
【００８３】他方、ビジー信号ＢＵＳＹ１がＬレベルに
変化することを受けてビジー信号ＢＵＳＹ１ａがＨレベ
ルからＬレベルに変化し、コントローラから出力される
コマンドＣ２は、コマンドデコーダ６０において、入力
バッファ６３及び切換えスイッチ回路６６を介してレジ
スタ６５に一時保管される。
【００８４】そして、リフレッシュが終了し、ビジー信
号ＢＵＳＹ１がＬレベルからＨレベルに変化すると（ビ
ジー信号ＢＵＳＹ１が解除されると）、これを受けて、
ビジー信号ＢＵＳＹ１ｂがＨレベルからＬレベルに変化
し、コマンドデコーダ６０のレジスタ６５に一時保管さ
れているコマンドＣ２が接続スイッチ回路６７を介して
コントローラデコーダ６４に供給されてデコードされ、
コマンドＣ２が実行される。
【００８５】本発明の半導体記憶装置の第２実施形態に
よれば、リフレッシュ制御回路８によりリフレッシュを
自己管理し、リフレッシュ時期になると、処理中のコマ
ンドがない場合は直ちに、処理中のコマンドがある場合
にはコマンド実行後、リフレッシュカウンタ１０から出
力されるリフレッシュアドレスに基づいてリフレッシュ
を行うことができるように構成されているので、コント
ローラによるリフレッシュ管理が不必要となる。
【００８６】また、本発明の半導体記憶装置の第２実施
形態によれば、リフレッシュ時期になると、ＢＵＳＹ１
出力回路９からビジー信号ＢＵＳＹ１を出力するように
構成されているが、リフレッシュ中であっても、コマン
ド信号及びアドレス信号を受け付けることができるの
で、コントローラは、本発明の半導体記憶装置の第２実
施形態がリフレッシュ中であっても、本発明の半導体記
憶装置の第２実施形態にアクセスすることができ、効率
的な動作を行うことができる。
【００８７】本発明の電子装置の第２実施形態・・図１
５ 図１５は本発明の電子装置の第２実施形態の要部を示す
回路図であり、本発明の電子装置の第２実施形態は、図
１に示す本発明の電子装置の第１実施形態が設けるコン
トローラ２と回路構成の異なるコントローラ７５を設
け、その他については、本発明の電子装置の第１実施形
態と同様に構成したものである。
【００８８】コントローラ７５は、ＤＲＡＭ１（図３に
示す本発明の半導体記憶装置の第１実施形態又は図１１
に示す本発明の半導体記憶装置の第２実施形態等）が備
えるリフレッシュカウンタ１０と同様のリフレッシュカ
ウンタ７６を設け、ＤＲＡＭ１からのビジー信号ＢＵＳ
Ｙ１を受信するごとに、リフレッシュカウンタ７６を起
動し、ＤＲＡＭ１がリフレッシュしているアドレスを確
認することができるようにしたものである。
【００８９】そこで、ＤＲＡＭ１として、たとえば、図
３に示す本発明の半導体記憶装置の第１実施形態又は図
１１に示す本発明の半導体記憶装置の第２実施形態を使
用する場合、バンク１１−０、１１−１を独立で動作さ
せるようにし、一方のバンクがリフレッシュ中でも、他
方のバンクは、リード／ライトを行うことができるよう
にしておけば、コントローラ７５は、リフレッシュ中の
バンクを避けて、他のバンクをアクセスすることが可能
となる。
【００９０】このように構成された本発明の電子装置の
第２実施形態によれば、図１に示す本発明の電子装置の
第１実施形態と同様の作用効果を得ることができると共
に、コントローラ７５は、ＤＲＡＭ１内のリフレッシュ
中以外のバンクにアクセスすることができるので、動作
の効率化を図ることができる。
【００９１】本発明の電子装置の第３実施形態・・図１
６ 図１６は本発明の電子装置の第３実施形態の要部を示す
回路図であり、図１６中、７８はＤＲＡＭ、７９はＤＲ
ＡＭ７８を制御するコントローラ、８０はコマンドバ
ス、アドレスバス及びデータバス等のバスである。
【００９２】ＤＲＡＭ７８は、リフレッシュを自己管理
し、リフレッシュの時期になると、内部でリフレッシュ
アドレスを発生してリフレッシュを開始し、リフレッシ
ュ中にコントローラ７９からコマンドが出力されたとき
は、このコマンドを入力し、リフレッシュ中にメモリセ
ルからビット線に出力されたデータを所定の内部回路に
待避させてリフレッシュを中断し、入力したコマンドを
実行し、その後、待避したデータをビット線に戻してリ
フレッシュを再開するように構成したものである。
【００９３】本発明の電子装置の第３実施形態によれ
ば、ＤＲＡＭ７８は、リフレッシュを自己管理し、リフ
レッシュ時期になると、内部でリフレッシュアドレスを
発生してリフレッシュを実行するように構成されている
ので、コントローラ７９によるＤＲＡＭ７８のリフレッ
シュ管理が不必要である。
【００９４】また、ＤＲＡＭ７８は、リフレッシュ中に
コントローラ７９からコマンドが出力された場合、リフ
レッシュを中断して、コントローラ７９から出力された
コマンドを実行し、その後、リフレッシュを再開するよ
うに構成されているので、コントローラ７９は、ＤＲＡ
Ｍ７８がリフレッシュ中であるか否かを判断することな
く、ＤＲＡＭ７８にアクセスすることができる。
【００９５】したがって、本発明の電子装置の第３実施
形態を携帯電話等の簡易端末に適用し、携帯電話などの
簡易端末にリフレッシュを必要とするＤＲＡＭを搭載す
るようにしても、コントローラによるＤＲＡＭの制御を
容易に行うことができる。
【００９６】本発明の半導体記憶装置の第３実施形態・
・図１７〜図３２ 図１７は本発明の半導体記憶装置の第３実施形態の要部
を示す回路図であり、本発明の半導体記憶装置の第３実
施形態は、図１６に示すＤＲＡＭ７８に使用することが
できるものである。
【００９７】図１７中、８２はコントローラからのコマ
ンド信号をデコードするコマンドデコーダ、８３はコン
トローラからのアドレス信号Ａ０〜Ａｎを入力するアド
レス入力回路、８４はライトデータ／リードデータＤＱ
０〜ＤＱｎの入出力を行うデータ入出力回路である。
【００９８】また、８５はリフレッシュを自己管理し、
定期的にリフレッシュ制御信号ＲＥＦを出力するリフレ
ッシュ制御回路、８６はリフレッシュ制御信号ＲＥＦを
トリガ信号としてリフレッシュアドレスを出力するリフ
レッシュカウンタ、８７はアドレス入力回路８３から出
力されるロウアドレスとリフレッシュカウンタ８６から
出力されているリフレッシュアドレスとを比較する比較
器である。
【００９９】また、８８−０、８８−１はバンクアドレ
ス信号により選択されるバンクであり、バンク８８−
０、８８−１は同一回路構成とされており、バンク８８
−０において、８９−０〜８９−３はブロックである。
ブロック８９−０〜８９−３は同一回路構成とされてお
り、ブロック８９−０において、９０はメモリセルアレ
イ、９１はロウデコーダ、９２はセンスアンプ、９３は
コラムデコーダである。
【０１００】また、９４はリフレッシュ時にビット線に
リード途中のデータを一時的に格納するためのデータレ
ジスタ、９５はビット線とデータレジスタとの接続を図
る転送ゲート、９６は転送ゲートのＯＮ、ＯＦＦを制御
する転送ゲート信号を発生する転送ゲート信号発生回路
である。
【０１０１】また、９７はブロック８９−０〜８９−３
により共有されるデータバス、９８はブロック８９−０
〜８９−３により共有されるライトアンプ／センスバッ
ファ、９９はバンク８８−０の動作を制御する制御回路
である。
【０１０２】また、１００は制御回路９９に制御され
て、リード／ライト時には、アドレス入力回路８３から
出力されるロウアドレス信号を選択し、リフレッシュ時
には、リフレッシュカウンタ８６から出力されるリフレ
ッシュアドレスを選択するセレクタ、１０１はセレクタ
１００から出力されるアドレス信号をラッチするアドレ
スラッチ回路である。
【０１０３】図１８はデータレジスタ９４及び転送ゲー
ト９５の構成を示す回路図である。図１８中、ＢＬ０、
／ＢＬ０、ＢＬｘ、／ＢＬｘはビット線、１０３−０、
１０３−ｘはフリップフロップ、１０４−０、１０４−
ｘ、１０５−０、１０５−ｘはインバータ、１０６−
０、１０６−ｘ、１０７−０、１０７−ｘは転送ゲート
信号によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジ
スタである。
【０１０４】図１９、図２０は本発明の半導体記憶装置
の第３実施形態の第１、第２動作例を従来のＤＲＡＭの
場合との比較で示す波形図であり、図１９Ａ、図２０Ａ
は従来のＤＲＡＭの動作例、図１９Ｂは本発明の半導体
記憶装置の第３実施形態の第１動作例、図２０Ｂは本発
明の半導体記憶装置の第３実施形態の第２動作例を示し
ている。
【０１０５】これら動作例は、ワード線ＷＬ０により選
択されているメモリセルのリフレッシュ中に、ワード線
ＷＬ１により選択されるメモリセルに対するアクセスが
あった場合を示しており、従来のＤＲＡＭの場合には、
ワード線ＷＬ０により選択されているメモリセルのリフ
レッシュ中には、ワード線ＷＬ１により選択されるメモ
リセルのリード又はライトを行うことができないので、
図１９Ａ及び図２０Ａに示すように、ワード線ＷＬ０に
より選択されているメモリセルのリフレッシュが終了し
てから、ワード線ＷＬ１により選択されるメモリセルの
リード又はライトを行うことになる。
【０１０６】これに対して、本発明の半導体記憶装置の
第３実施形態の第１動作例の場合においては、図１９Ｂ
に示すように、ワード線ＷＬ０により選択されるメモリ
セルのリフレッシュが開始されると、センスアンプによ
るビット線ＢＬ、／ＢＬ間の電位差の拡大途中に、転送
ゲート信号がＨレベルとされ、ビット線ＢＬ、／ＢＬに
出力されているメモリセルのデータＤ０がデータレジス
タ９４に待避され、ワード線ＷＬ０が非選択とされ、か
つ、転送ゲート信号がＬレベルとされる。
【０１０７】そして、ワード線ＷＬ１が選択されて、リ
ード又はライトが行われ、その後、ワード線ＷＬ１が非
選択とされ、リード又はライトが終了すると、転送ゲー
ト信号がＨレベルとなり、転送ゲート９５がＯＮとさ
れ、データレジスタ９４に格納されているデータがビッ
ト線ＢＬ、／ＢＬに転送されると共に、ワード線ＷＬ０
が再び選択され、ワード線ＷＬ０により選択されるメモ
リセルのリフレッシュが再開される。
【０１０８】また、本発明の半導体記憶装置の第３実施
形態の第２動作例の場合においては、図２０Ｂに示すよ
うに、ワード線ＷＬ０により選択されるメモリセルのリ
フレッシュが開始されると、センスアンプによりビット
線ＢＬ、／ＢＬ間の電位差が拡大される前に、すなわ
ち、メモリセルによりビット線ＢＬ、／ＢＬ間に電位差
が発生した段階で、転送ゲート信号がＨレベルとされ、
ビット線ＢＬ、／ＢＬに出力されているメモリセルのデ
ータＤ０がデータレジスタ９４に待避され、転送ゲート
信号がＬレベルにされ、更に、ワード線ＷＬ０が非選択
とされる。
【０１０９】そして、ワード線ＷＬ１が選択されて、リ
ード又はライトが行われ、その後、ワード線ＷＬ１が非
選択とされ、リード又はライトが終了すると、転送ゲー
ト信号がＨレベルとなり、転送ゲート９５がＯＮとさ
れ、データレジスタ９４に格納されているデータがビッ
ト線ＢＬ、／ＢＬに転送されると共に、ワード線ＷＬ０
が選択され、ワード線ＷＬ０により選択されるメモリセ
ルのリフレッシュが再開される。なお、本発明の半導体
記憶装置の第３実施形態の第２動作例は、本発明の半導
体記憶装置の第３実施形態の第１動作例の場合よりもワ
ード線ＷＬ１のリード又はライト動作を高速化したもの
である。
【０１１０】このように、本発明の半導体記憶装置の第
３実施形態では、リフレッシュ中に外部からアクセスが
あると、リフレッシュは、リフレッシュ途中時のビット
線ＢＬ、／ＢＬ上のデータをデータレジスタ９４に待避
させるリフレッシュステップ１と、外部からのアクセス
に基づくコマンドの実行が終了した後にデータレジスタ
９４に格納されているデータをビット線ＢＬ、／ＢＬに
転送してリフレッシュを再開するリフレッシュステップ
２の２個のステップにより実行される。
【０１１１】図２１は本発明の半導体記憶装置の第３実
施形態の第３動作例を示すタイムチャートであり、本発
明の半導体記憶装置の第３実施形態の第３動作例は、リ
フレッシュステップ１と、リフレッシュステップ２との
間に、複数のワード線を順に選択し、これら複数のワー
ド線により選択されるメモリセルのリード又はライトを
行うというものである。
【０１１２】図２２は本発明の半導体記憶装置の第３実
施形態の第４動作例を示す波形図であり、ワード線ＷＬ
０のリフレッシュ時に、外部からアクセスがなかった場
合を示している。この場合、リフレッシュは、リフレッ
シュステップ１、２を連続することにより実行される。
なお、この場合には、リフレッシュステップ２における
転送ゲートのＯＮ動作は行わないようにした方が好適で
ある。
【０１１３】図２３は本発明の半導体記憶装置の第３実
施形態の第５動作例及び第６動作例を示すタイムチャー
トであり、図２３Ａは第５動作例、図２３Ｂは第６動作
例を示している。
【０１１４】ここに、本発明の半導体記憶装置の第３実
施形態の第５動作例は、ワード線ＷＬ０をリフレッシュ
のために選択中に、コントローラからワード線ＷＬ０に
対するアクセスがあった場合を示しており、この場合に
は、リフレッシュステップ１及びリフレッシュステップ
２が連続して行われ、そして、リフレッシュステップ２
から引き続きワード線ＷＬ０により選択されるメモリセ
ルのリード又はライトが行われるというものである。
【０１１５】この動作は、比較器８７において、アドレ
ス入力回路８３から出力されるロウアドレスとリフレッ
シュカウンタ８６から出力されるリフレッシュアドレス
とを比較し、アドレス入力回路８３から出力されるロウ
アドレスとリフレッシュカウンタ８６から出力されてい
るリフレッシュアドレスとが一致しているときに行われ
るものであり、このようにすることにより、リフレッシ
ュ中のメモリセルからのデータのリード又はライトを行
うことが可能となる。
【０１１６】また、本発明の半導体記憶装置の第３実施
形態の第６動作例は、ワード線ＷＬ０をリフレッシュの
ために選択中に、コントローラからワード線ＷＬ１、Ｗ
Ｌ０に対するアクセスが連続してあった場合を示してお
り、この場合には、リフレッシュステップ１が行われた
後、ワード線ＷＬ１により選択されるメモリセルのリー
ド又はライトが行われ、続いて、リフレッシュステップ
２が行われ、そして、リフレッシュステップ２から引き
続きワード線ＷＬ０により選択されるメモリセルのリー
ド又はライトが行われるというものである。
【０１１７】この動作も、比較器８７において、アドレ
ス入力回路８３から出力されるロウアドレスとリフレッ
シュカウンタ８６から出力されるリフレッシュアドレス
とを比較し、アドレス入力回路８３から出力されるロウ
アドレスとリフレッシュカウンタ８６から出力されてい
るリフレッシュアドレスとが一致しているときに行われ
るものであり、このようにすることにより、リフレッシ
ュ中のメモリセルからのデータのリード又はライトを行
うことが可能となる。
【０１１８】図２４は本発明の半導体記憶装置の第７動
作例を説明するための波形図であり、リフレッシュが開
始された初期の段階で、データレジスタ９４へのデータ
転送が終了されるまでの期間をリフレッシュ中断禁止期
間、それ以降をリフレッシュ中断可能期間とし、リフレ
ッシュを中断してリード又はライトを行う場合に必要と
するプリチャージ期間をリフレッシュを中断した時点に
より調整するというものである。
【０１１９】すなわち、図２５に示すように、リフレッ
シュ中断禁止期間以降は、プリチャージが始まるまでの
どの時点（たとえば、Ｐ１、Ｐ２、Ｐ３）でもリフレッ
シュ中断が可能であるが、リフレッシュ中断後のプリチ
ャージに必要な期間は、ビット線の開き幅、すなわち、
リフレッシュが中断された時点により異なることにな
る。
【０１２０】たとえば、Ｐ１、Ｐ２又はＰ３でリフレッ
シュが中断された場合、あるいは、リフレッシュが中断
されなかった場合、プリチャージに必要な時間は、Ｐ１
で中断された場合、Ｐ２で中断された場合、Ｐ３で中断
された場合、リフレッシュが中断されなかった場合の順
に長くなる。
【０１２１】このように、リフレッシュ中断が早い場合
は、その後に続く、プリチャージ期間は短くてすみ、次
のリード又はライトを早く開始できるので、これを達成
することができるプリチャージ信号発生回路を備えるこ
とが好適である。
【０１２２】図２６は本発明の半導体記憶装置の第３実
施形態が備えるプリチャージ信号発生回路の構成を示す
回路図である。図２６中、１０９、１１０はフリップフ
ロップ回路を構成するＮＡＮＤ回路、１１１、１１２は
インバータ、１１３はプリチャージ信号の長さ、すなわ
ち、プリチャージ期間を制御するプリチャージ期間制御
回路である。
【０１２３】図２７はプリチャージ期間制御回路１１３
の構成を示す回路図である。図２７中、１１５は可変遅
延回路、１１６は可変遅延回路１１５の遅延時間を制御
する遅延時間制御信号ＳＤ１〜ＳＤ４を出力する遅延時
間制御回路であり、遅延回路１１５において、１１７、
１１８はインバータ、１１９〜１２２は遅延時間制御信
号ＳＤ１〜ＳＤ４によりＯＮ、ＯＦＦが制御されるＮＭ
ＯＳトランジスタ、１２３〜１２６はキャパシタであ
る。
【０１２４】図２８は遅延時間制御回路１１６の構成を
示す回路図である。図２８中、１２８はラス系活性化信
号ＲＡＳｚを入力してリセット信号Ｓ１を出力するリセ
ット信号発生回路、１２９はリフレッシュ中断禁止期間
ではＨレベルとなるリフレッシュ中断禁止信号及び内部
コマンド信号Ｃｏｍを入力してリフレッシュ時間測定信
号Ｓ３を発生するリフレッシュ時間測定信号発生回路で
ある。
【０１２５】また、１３０〜１３３は遅延回路であり、
１３４〜１４１はインバータ、１４２〜１４５はキャパ
シタである。これら遅延回路１３０〜１３３の合計遅延
時間はリフレッシュ中断可能期間となるように、遅延回
路１３０〜１３３の遅延時間が設定される。
【０１２６】また、１４６はリフレッシュ時間測定信号
Ｓ３を反転するインバータ、１４７〜１５０はＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタからなる転送ゲ
ートであり、リフレッシュ時間測定信号Ｓ３＝Ｈレベ
ル、インバータ１４６の出力＝Ｌレベルの場合にＯＮ、
リフレッシュ時間測定信号Ｓ３＝Ｌレベル、インバータ
１４６の出力＝Ｈレベルの場合にＯＦＦとされるもので
ある。
【０１２７】また、１５１〜１５４は遅延回路１３０〜
１３３の出力ＳＤ１１〜ＳＤ１４をラッチするラッチ回
路、１５５〜１５８はラッチ回路１５１〜１５４の出力
を反転して遅延時間制御信号ＳＤ１〜ＳＤ４を出力する
インバータである。
【０１２８】また、１５９〜１６２はラッチ回路１５１
〜１５４をリセットするリセット用のＰＭＯＳトランジ
スタであり、リセット信号Ｓ１によりＯＮ、ＯＦＦが制
御され、リセット信号Ｓ１＝Ｌレベルの場合にＯＮ、リ
セット信号Ｓ１＝ＨＬレベルの場合にＯＦＦとされるも
のである。
【０１２９】図２９はリセット信号発生回路１２８の構
成を示す回路図である。図２９中、１６４〜１６６はラ
ス系活性化信号ＲＡＳｚを反転遅延する反転遅延回路を
構成するインバータ、１６７はラス系活性化信号ＲＡＳ
ｚとインバータ１６６の出力とをＮＡＮＤ処理してリセ
ット信号Ｓ１を出力するＮＡＮＤ回路である。
【０１３０】図３０はリフレッシュ時間測定信号発生回
路１２９の構成を示す回路図であり、図３０中、１７０
〜１７２はリフレッシュ中断禁止信号Ｋ１を反転遅延す
る反転遅延回路を構成するインバータ、１７３はリフレ
ッシュ中断禁止信号Ｋ１とインバータ１７２の出力とを
ＮＯＲ処理するＮＯＲ回路、１７４、１７５はＮＯＲ回
路１７３の出力と内部コマンド信号Ｃｏｍとを入力とす
るフリップフロップ回路を構成するＮＯＲ回路、１７６
はＮＯＲ回路１７４の出力を反転してリフレッシュ時間
測定信号Ｓ３を出力するインバータである。
【０１３１】図３１は遅延時間制御回路１１６の動作を
示す波形図であり、図３１Ａはラス系活性化信号ＲＡＳ
ｚ、図３１Ｂはリセット信号Ｓ１、図３１Ｃはリフレッ
シュ中断禁止信号Ｋ１、図３１Ｄはリフレッシュ時間測
定信号発生回路１２９のＮＯＲ回路１７３の出力Ｓ２、
図３１Ｅは内部コマンド信号Ｃｏｍ、図３１Ｆはリフレ
ッシュ時間測定信号Ｓ３、図３１Ｇは遅延回路１３０の
出力ＳＤ１１、図３１Ｈは遅延回路１３１の出力ＳＤ１
２、図３１Ｉは遅延回路１３２の出力ＳＤ１３、図３１
Ｊは遅延回路１３３の出力ＳＤ１４を示している。
【０１３２】ここに、リフレッシュを行うために、ラス
系活性化信号ＲＡＳｚがＬレベルからＨレベルに立ち上
がると、リセット信号発生回路１２８からＬレベルのリ
セット信号Ｓ１が出力され、ＰＭＯＳトランジスタ１５
９〜１６２＝ＯＮ、ラッチ回路１５１〜１５４の出力＝
Ｌレベル、遅延時間制御信号ＳＤ１〜ＳＤ４＝Ｈレベル
とされる。
【０１３３】また、リフレッシュ中断禁止期間の間、Ｈ
レベルからなるリフレッシュ中断禁止信号Ｋ１が出力さ
れ、リフレッシュ時間測定信号発生回路１２９のＮＯＲ
回路１７３の出力Ｓ２は、一時的にＨレベルとなり、こ
の結果、リフレッシュ時間測定信号Ｓ３＝Ｈレベルとな
り、これが遅延回路１３０〜１３３により遅延されると
共に、転送ゲート１４７〜１５０はＯＮとなる。
【０１３４】その後、たとえば、遅延回路１３０、１３
１の出力ＳＤ１１、ＳＤ１２がＨレベル、遅延回路１３
２、１３３の出力ＳＤ１３、ＳＤ１４がＬレベルのとき
に、コマンド信号Ｃｏｍが出力されると、転送ゲート１
４７〜１５０＝ＯＦＦとなり、ラッチ回路１５１〜１５
４は、遅延回路１３０〜１３３の出力ＳＤ１１〜ＳＤ１
４をラッチすることになる。
【０１３５】この結果、この場合には、ラッチ回路１５
１、１５２の出力＝Ｌレベル、ラッチ回路１５３、１５
４の出力＝Ｈレベル、遅延時間制御信号ＳＤ１、ＳＤ２
＝Ｈレベル、遅延時間制御信号ＳＤ３、ＳＤ４＝Ｌレベ
ルとなり、遅延時間はキャパシタ１２３、１２４の分だ
けとなる。すなわち、本発明の半導体記憶装置の第３実
施形態においては、リフレッシュ時間測定信号Ｓ３の長
さによりプリチャージ時間が設定されることになる。
【０１３６】したがって、図２６に示すプリチャージ信
号発生回路によれば、リフレッシュ時間の長さに応じた
長さのプリチャージ信号、たとえば、図２５において、
Ｐ１でリフレッシュが中断された場合は、キャパシタ１
２３による遅延時間を幅とするプリチャージ信号を発生
し、Ｐ２でリフレッシュが中断された場合は、キャパシ
タ１２３、１２４による遅延時間を幅とするプリチャー
ジ信号を発生し、Ｐ３でリフレッシュが中断された場合
は、キャパシタ１２３〜１２５による遅延時間を幅とす
るプリチャージ信号を発生し、リフレッシュ中断されな
かった場合には、キャパシタ１２３〜１２６による遅延
時間を幅とするプリチャージ信号を発生することができ
る。
【０１３７】図３２は本発明の半導体記憶装置の第３実
施形態の動作例を示す波形図であり、図３２Ａはラス系
活性化信号ＲＡＳｚ、図３２Ｂはリフレッシュタイミン
グ信号、図３２Ｃは転送ゲート信号、図３２Ｄはリフレ
ッシュ中断禁止信号Ｋ１、図３２Ｅは内部コマンド信号
Ｃｏｍ、図３２Ｆはリフレッシュ時間測定信号Ｓ３、図
３２Ｇはライトバックフラグ信号、図３２Ｈはプリチャ
ージ信号、図３２Ｉはライトバック開始信号、図３２Ｊ
はライトバック終了測定信号、図３２Ｋはライトバック
終了信号である。
【０１３８】すなわち、本発明の半導体記憶装置の第３
実施形態においては、リフレッシュ時期が到来すると、
リフレッシュタイミング信号が発生し、これに従いラス
系活性化信号ＲＡＳｚが発生し、そこから、リフレッシ
ュ途中のビット線上のデータをデータレジスタ９４に転
送する転送ゲート信号とリフレッシュ中断禁止期間を設
定するリフレッシュ中断禁止信号Ｋ１が発生する。
【０１３９】そして、ビット線上のデータのデータレジ
スタ９４への転送が終了すると、リフレッシュ中断禁止
信号Ｋ１が解除され、それ以降は、コマンドが入力され
た場合、それに応じて、リフレッシュが中断される。な
お、リフレッシュ中断禁止期間中にコマンドが入力され
た場合には、リフレッシュ中断禁止信号Ｋ１の解除後、
直ちに、リフレッシュが中断される。
【０１４０】リフレッシュが中断されると、リフレッシ
ュ中断禁止信号Ｋ１が解除されてからコマンドが入力さ
れるまでの期間を測定するためのリフレッシュ時間測定
信号Ｓ３が生成され、このリフレッシュ時間測定信号Ｓ
３の長さによりプリチャージ時間が設定される。
【０１４１】また、本発明の半導体記憶装置の第３実施
形態においては、リフレッシュを中断してコマンドを実
行した場合、コマンド実行後のリフレッシュステップ２
において実行すべきデータレジスタ９４からのデータの
ビット線へのライトバックの必要性を明示するためのラ
イトバックフラグ信号がリフレッシュが中断されること
に従い発生される。
【０１４２】また、ライトバックフラグ信号が出力され
ており、かつ、コマンドの実行が終了され（内部コマン
ド信号Ｃｏｍ＝Ｌレベル）の場合においては、プリチャ
ージが行われると、ライトバック開始信号がＨレベルと
され、プリチャージが終了すると、ライトバック開始信
号がＬレベルとされる、ラス系活性化信号ＲＡＳｚがラ
イトバックのためにＨレベルとされると共に、ライトバ
ック終了測定信号がＨレベルとされる。
【０１４３】ここに、ライトバック終了測定信号は、ラ
イトバックに必要な時間が経過すると、ＨレベルからＬ
レベルに戻るものであり、ライトバック終了信号は、ラ
ス系活性化信号ＲＡＳｚがライトバック終了測定信号よ
りも遅くＬレベルに変化する場合には、Ｈレベルのパル
スとなり、ライトバックが終了したことを示し、ラス系
活性化信号ＲＡＳｚがライトバック終了測定信号よりも
先にＬレベルに変化する場合（ライトバック中にコマン
ドが入力された場合）には、Ｌレベルを維持して、ライ
トバックが終了していないことを示す信号である。した
がって、ライトバック中にコマンドが入力された場合に
は、ライトバックを中断し、コマンドが実行された後、
ライトバックが実行される。
【０１４４】本発明の半導体記憶装置の第３実施形態に
よれば、リフレッシュ制御回路８５によりリフレッシュ
を自己管理し、リフレッシュ時期になると、処理中のコ
マンドがない場合は直ちに、処理中のコマンドがある場
合にはコマンド実行後、リフレッシュカウンタ８６から
出力されるリフレッシュアドレスに基づいてリフレッシ
ュを行うことができるように構成されているので、コン
トローラによるリフレッシュ管理が不必要となる。
【０１４５】また、リフレッシュ中であっても、コマン
ド信号を受け付けることができ、コマンド信号を受け付
けたときは、リフレッシュを中断してコマンドを実行
し、その後、リフレッシュを再開することができるの
で、コントローラは、本発明の半導体記憶装置の第３実
施形態がリフレッシュを行っているか否かを監視するこ
となく、本発明の第３実施形態にアクセスすることがで
きるので、コントローラの効率的な動作を図ることがで
きる。
【０１４６】本発明の電子装置の第４実施形態・・図３
３ 図３３は本発明の電子装置の第４実施形態の要部を示す
回路図である。図３３中、１７８はＤＲＡＭ、１７９は
ＤＲＡＭ１７８を制御するコントローラ、１８０はＤＲ
ＡＭ１７８が記憶するデータの待避のために使用するフ
ラッシュメモリ、１８１はコマンドバス、アドレスバス
及びデータバス等のバスであり、フラッシュメモリ１８
０は、リード／ライト／消去動作中、すなわち、アクセ
スの受け付けを許可できない場合には、ビジー信号ＢＵ
ＳＹ２を出力するように構成されている。
【０１４７】ここに、コントローラ１７９は、主電池が
切れたり、外れたりして、主電池からの電源電圧の供給
が途絶えたときは、コマンド信号及びアドレス信号を全
てＬレベルにするように構成されている。
【０１４８】また、ＤＲＡＭ１７８は、コントローラ１
７９から出力されるコマンド信号及びアドレス信号が全
てＬレベルの場合、フラッシュメモリ１８０からビジー
信号ＢＵＳＹ２が出力されていない場合には、データ待
避のために内部のアドレスカウンタから発生させるアド
レスに従って、データを自動的にデータバスに出力する
ように構成されている。
【０１４９】また、フラッシュメモリ１８０は、コント
ローラ１７９から出力されるコマンド信号及びアドレス
信号が全てＬレベルの場合、ＤＲＡＭ１７８から出力さ
れるデータを内部のアドレスカウンタから発生させるア
ドレスに基づいて自動的にライトするように構成されて
いる。
【０１５０】このように構成された本発明の電子装置の
第４実施形態によれば、主電池が切れたり、外れたりし
て、主電池による電源電圧の供給が途絶えた場合に、Ｄ
ＲＡＭ１７８のデータをリフレッシュを必要としないフ
ラッシュメモリ１８０に待避させることができる。
【０１５１】したがって、本発明の電子装置の第４実施
形態をＤＲＡＭを搭載する携帯電話などの簡易端末に適
用する場合には、主電池が切れたり、外れたりして、主
電池による電源電圧の供給が途絶えた場合に、ＤＲＡＭ
１７８のリフレッシュによるバックアップ用電池の消費
を出来る限り少なくすることができる。
【０１５２】また、フラッシュメモリ１８０は、リード
／ライト／消去動作中は、ビジー信号ＢＵＳＹ２を出力
するように構成され、ＤＲＡＭ１７８は、ビジー信号Ｂ
ＵＳＹ２が出力されている期間を利用してリフレッシュ
を行うことができるように構成されているので、データ
待避中であっても、リフレッシュを行うことができ、必
要なデータの保持を行うことができる。
【０１５３】なお、本発明の電子装置の第４実施形態に
おいては、ＤＲＡＭ１７８が記憶するデータの待避先と
して不揮発性半導体記憶装置であるフラッシュメモリを
設けるようにした場合について説明したが、リフレッシ
ュを必要としない種々の半導体記憶装置を使用すること
ができる。
【０１５４】本発明の半導体記憶装置の第４実施形態・
・図３４、図３５ 図３４は本発明の半導体記憶装置の第４実施形態の要部
を示す回路図であり、本発明の半導体記憶装置の第４実
施形態は、図３３に示す本発明の電子装置の第４実施形
態が備えるＤＲＡＭ１７８に使用することができるもの
である。
【０１５５】図３４中、１８３はコントローラ１７９か
らのコマンド信号をデコードするコマンドデコーダ、１
８４はコントローラ１７９からのアドレス信号Ａ０〜Ａ
ｎを入力するアドレス入力回路、１８５はリード／ライ
トデータＤＱ０〜ＤＱｎの入出力を行うデータ入出力回
路である。
【０１５６】また、１８６はコントローラ１７９からの
コマンド信号をＮＯＲ処理するＮＯＲ回路、１８７はコ
ントローラ１７９からのアドレス信号Ａ０〜ＡｎをＮＯ
Ｒ処理するＮＯＲ回路、１８８はＮＯＲ回路１８６、１
８７の出力をＮＡＮＤ処理するＮＡＮＤ回路である。
【０１５７】ここに ＮＯＲ回路１８６の出力は、コマ
ンド信号が全てＬレベルの場合のみＨレベルとなり、Ｎ
ＯＲ回路１８７の出力は、アドレス信号Ａ０〜Ａｎが全
てＬレベルの場合のみＨレベルとなるので、ＮＡＮＤ回
路１８８の出力は、コマンド信号及びアドレスＡ０〜Ａ
ｎが全てＬレベルの場合のみＬレベルとなり、この場合
には、自動的にデータ待避モードとなる。
【０１５８】また、１８９はフラッシュメモリ１８０か
らのビジー信号ＢＵＳＹ２を受信するためのＢＵＳＹ２
入力バッファ、１９０はデータの待避を制御するデータ
待避制御回路であり、データ待避制御回路は、ＮＡＮＤ
回路１８８の出力がＬレベルになると、すなわち、コン
トローラ１７９からのコマンド信号及びアドレス信号が
全てＬレベルになると、ＢＵＳＹ２入力バッファ１８９
を活性化するビジーイネーブル信号ＢＥＮを出力すると
共に、データ待避制御信号ＥＳＣを出力し、その後、Ｂ
ＵＳＹ２入力バッファ１８９がビジー信号ＢＵＳＹ２を
入力するごとに、データ待避制御信号ＥＳＣを出力する
というものである。
【０１５９】また、１９１はデータ待避制御信号ＥＳＣ
を受けて、待避させるべきデータのアドレスを出力する
データ待避アドレスカウンタ、１９２はデータ待避制御
信号ＥＳＣを受けてリフレッシュ制御信号ＲＥＦを出力
するリフレッシュ制御回路、１９３はリフレッシュ制御
信号ＲＥＦをトリガ信号としてリフレッシュアドレスを
出力するリフレッシュカウンタである。
【０１６０】また、１９４−０、１９４−１はバンクア
ドレス信号により選択されるバンクであり、バンク１９
４−０、１９４−１は同一回路構成とされており、バン
ク１９４−０において、１９５−０〜１９５−３は図３
に示すブロック１２−０〜１２−３と同様に構成された
ブロックである。
【０１６１】また、１９６はブロック１９５−０〜１９
５−３により共有されるデータバス、１９７はブロック
１９５−０〜１９５−３により共有されるライトアンプ
／センスバッファ、１９８はバンク１９４−０の動作を
制御する制御回路である。
【０１６２】また、１９９は制御回路１９８に制御され
て、リード／ライト時には、アドレス入力回路１８４か
ら出力されるロウアドレス信号を選択し、リフレッシュ
時には、リフレッシュカウンタ１９３から出力されるリ
フレッシュアドレスを選択し、データ待避時には、デー
タ待避アドレスカウンタ１９１から出力されるデータ待
避アドレスを選択するセレクタである。また、２００は
セレクタ１９９から出力されるアドレス信号をラッチす
るアドレスラッチ回路、２０１はコラムアドレスカウン
タである。
【０１６３】図３５は本発明の半導体記憶装置の第４実
施形態を図３３に示す電子装置のＤＲＡＭ１７８に適用
した場合の動作例を示す波形図であり、図３５Ａは主電
池から供給される電源電圧、図３５Ｂはコントローラか
ら出力されるコマンド信号及びアドレス信号、図３５Ｃ
はビジーイネーブル信号ＢＥＮ、図３５Ｄはデータ待避
信号ＥＳＣ、図３５Ｅは出力データ、図３５Ｆはフラッ
シュメモリの動作状態、図３５Ｇはビジー信号ＢＵＳＹ
２を示している。
【０１６４】図３３に示す電子装置においては、主電池
からの電源電圧が途絶えると、コントローラ１７９から
出力されるコマンド信号及びアドレス信号は全てＬレベ
ルとなり、本発明の半導体記憶装置の第４実施形態にお
いては、ＮＡＮＤ回路１８８の出力＝Ｌレベルとなるの
で、ビジーイネーブル信号ＢＥＮがＨレベルとなり、Ｂ
ＵＳＹ２入力回路１８９が活性化されると共に、最初の
データ待避制御信号ＥＳＣが出力されてデータ待避モー
ドに設定され、最初の待避データＤ０が出力され、これ
がフラッシュメモリ１８０に書き込まれ、この間、ビジ
ー信号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であるこ
とが表示される。ビジー信号ＢＵＳＹ２＝Ｌレベルの
間、データ待避制御信号ＥＳＣは停止し、リフレッシュ
が再開される。
【０１６５】その後、フラッシュメモリ１８０において
待避データＤ０のライトが終了すると、ビジー信号ＢＵ
ＳＹ２＝Ｈレベルとなり、これがＢＵＳＹ２入力回路１
８９を介してデータ待避制御回路１９０に供給され、２
番目のデータ待避制御信号ＥＳＣが出力され、これに対
応して、２番目の待避データＤ１が出力され、これがフ
ラッシュメモリ１８０に書き込まれ、この間、ビジー信
号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であることが
表示される。ビジー信号ＢＵＳＹ２＝Ｌレベルの間、デ
ータ待避制御信号ＥＳＣは停止し、リフレッシュが再開
される。
【０１６６】その後、フラッシュメモリ１８０において
データＤ１のライトが終了すると、ビジー信号ＢＵＳＹ
２＝Ｈレベルとなり、これがＢＵＳＹ２入力回路１８９
を介してデータ待避制御回路１９０に供給され、３番目
のデータ待避制御信号ＥＳＣが出力され、これに対応し
て、３番目の待避データＤ１が出力され、これがフラッ
シュメモリ１８０に書き込まれ、この間、ビジー信号Ｂ
ＵＳＹ２＝Ｌレベルとなり、ライト中であることが表示
される。以下、待避データがなくなるまで、同様の動作
が繰り返される。
【０１６７】このように、本発明の半導体記憶装置の第
４実施形態によれば、これを図３３のＤＲＡＭ１７８に
適用した場合、主電池が切れたり、外れたりして、主電
池による電源電圧の供給が途絶えた場合に、本発明の半
導体記憶装置の第４実施形態が記憶するデータをリフレ
ッシュを必要としないフラッシュメモリ１８０に待避さ
せることができる。
【０１６８】したがって、本発明の電子装置の第４実施
形態をＤＲＡＭを搭載する携帯電話などの簡易端末に適
用する場合には、主電池が切れたり、外れたりして、主
電池による電源電圧の供給が途絶えた場合に、ＤＲＡＭ
１７８のリフレッシュによるバックアップ用電池の消費
を出来る限り少なくすることができる。
【０１６９】本発明の電子装置の第５実施形態・・図３
６ 図３６は本発明の電子装置の第５実施形態の要部を示す
回路図であり、本発明の電子装置の第５実施形態は、図
３３に示す本発明の電子装置の第４実施形態が備えるＤ
ＲＡＭ１７８及びフラッシュメモリ１８０と回路構成の
異なるＤＲＡＭ２０３及びフラッシュメモリ２０４を設
け、その他については、図３３に示す本発明の電子装置
の第４実施形態と同様に構成したものである。
【０１７０】ここに、ＤＲＡＭ２０３は、出力データと
共に、出力データの取り込みのタイミングを指示するデ
ータストローブ信号ＱＳを出力するように構成されてお
り、フラッシュメモリ２０４は、ＤＲＡＭ２０３からの
データストローブ信号ＱＳを受信し、データストローブ
信号ＱＳの指示するタイミングでＤＲＡＭ２０３からの
出力データの取り込みを行うことができるように構成さ
れている。
【０１７１】このように構成された本発明の電子装置の
第５実施形態によれば、図３３に示す本発明の電子装置
の第４実施形態と同様の効果を得ることができると共
に、ＤＲＡＭ２０３からのデータの取り込み制御を容易
に行うことができる。
【０１７２】本発明の半導体記憶装置の第５実施形態・
・図３７、図３８ 図３７は本発明の半導体記憶装置の第５実施形態の要部
を示す回路図であり、本発明の半導体記憶装置の第５実
施形態は、図３６に示す本発明の電子装置の第５実施形
態が備えるＤＲＡＭ２０３として使用することができる
ものである。
【０１７３】本発明の半導体記憶装置の第５実施形態
は、データ待避用クロックを発生するデータ待避用クロ
ック発生回路２０６及びデータストローブ信号ＱＳを発
生するＱＳ出力回路２０７を設け、データ待避動作時
に、データ待避用クロック発生回路２０６からデータ待
避用クロックを発生し、データ待避アドレスカウンタ１
９１やＱＳ出力回路２０７等をデータ待避用クロックに
同期させて動作させ、出力データとデータストローブ信
号ＱＳとの出力タイミングが適正となるようにし、その
他については、図３４に示す本発明の半導体記憶装置の
第４実施形態と同様に構成したものである。
【０１７４】ここに、データ待避用クロック発生回路２
０６は、オシレータを内蔵することによりデータ待避用
クロックを発生するようにしても良いし、あるいは、本
発明の半導体記憶装置の第５実施形態を使用する電子装
置に備えられる水晶発振器等からのクロック信号を利用
してデータ待避用クロックを発生するようにしても良
い。
【０１７５】図３８は本発明の半導体記憶装置の第５実
施形態を図３６に示す電子装置のＤＲＡＭ２０３に適用
した場合の動作例を示す波形図であり、図３８Ａは主電
池から供給される電源電圧、図３８Ｂはコントローラか
ら出力されるコマンド信号及びアドレス信号、図３８Ｃ
はビジーイネーブル信号ＢＥＮ、図３８Ｄはデータ待避
信号ＥＳＣ、図３５Ｅはデータ待避用クロック発生回路
２０６から出力されるデータ待避用クロックＥＣＫ、図
３５Ｆは出力データ、図３８Ｇはデータストローブ信号
ＱＳ、図３８Ｈはフラッシュメモリ２０４の動作状態、
図３８Ｉはビジー信号ＢＵＳＹ２を示している。
【０１７６】図３６に示す電子装置においては、主電池
からの電源電圧が途絶えると、コントローラ１７９から
出力されるコマンド信号及びアドレス信号は全てＬレベ
ルとなり、本発明の半導体記憶装置の第５実施形態にお
いては、ＮＡＮＤ回路１８８の出力＝Ｌレベルとなるの
で、ビジーイネーブル信号ＢＥＮがＨレベルとなり、Ｂ
ＵＳＹ２入力回路１８９及びデータ待避用クロック発生
回路２０６が活性化されると共に、最初のデータ待避制
御信号ＥＳＣが出力されてデータ待避モードとなり、最
初の待避データＤ０が出力され、これがフラッシュメモ
リ２０４に書き込まれ、この間、ビジー信号ＢＵＳＹ２
＝Ｌレベルとなり、ライト中であることが表示される。
ビジー信号ＢＵＳＹ２＝Ｌレベルの間、データ待避制御
信号ＥＳＣは停止し、リフレッシュが再開される。
【０１７７】その後、フラッシュメモリ２０４において
待避データＤ０のライトが終了すると、ビジー信号ＢＵ
ＳＹ２＝Ｈレベルとなり、この結果、これがＢＵＳＹ２
入力回路１８９を介してデータ待避制御回路１９０に供
給され、２番目のデータ待避制御信号ＥＳＣが出力さ
れ、これに対応して、２番目の待避データＤ１が出力さ
れると共に、データストローブ信号ＱＳが出力され、待
避データＤ１がフラッシュメモリ２０４に書き込まれ、
この間、ビジー信号ＢＵＳＹ２＝Ｌレベルとなり、ライ
ト中であることが表示される。ビジー信号ＢＵＳＹ２＝
Ｌレベルの間、データ待避制御信号ＥＳＣは停止し、リ
フレッシュが再開される。
【０１７８】その後、フラッシュメモリ２０４において
データＤ１のライトが終了すると、ビジー信号ＢＵＳＹ
２＝Ｈレベルとなり、この結果、これがＢＵＳＹ２入力
回路１８９を介してデータ待避制御回路１９０に供給さ
れ、３番目のデータ待避制御信号が出力され、これに対
応して、３番目の待避データＤ１が出力されると共に、
データストローブ信号ＱＳが出力され、待避データＤ２
がフラッシュメモリ２０４に書き込まれ、この間、ビジ
ー信号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であるこ
とが表示される。以下、待避データがなくなるまで、同
様の動作が繰り返される。
【０１７９】本発明の半導体記憶装置の第５実施形態に
よれば、これを、図３６に示すＤＲＡＭ２０３に適用す
る場合には、図３４に示す本発明の半導体記憶装置の第
４実施形態と同様の効果を得ることができると共に、フ
ラッシュメモリ２０４による待避データの取り込み制御
を容易に行うことができる。
【０１８０】本発明の電子装置の第６実施形態・・図３
９、図４０ 図３９は本発明の電子装置の第６実施形態の要部を示す
回路図であり、本発明の電子装置の第６実施形態は、図
３３に示す本発明の電子装置の第４実施形態が備えるＤ
ＲＡＭ１７８及びフラッシュメモリ１８０と回路構成の
異なるＤＲＡＭ２０９及びフラッシュメモリ２１０を設
け、その他については、図３３に示す本発明の電子装置
の第４実施形態と同様に構成したものである。
【０１８１】ここに、ＤＲＡＭ２０９は、ビジー信号Ｂ
ＵＳＹ２を入力するＢＵＳＹ２入力回路２１１及びデー
タストローブ信号ＱＳを出力するＱＳ信号出力回路２１
２を内蔵し、ビジー信号入力端子及びデータストローブ
信号出力端子として兼用する外部端子２１３を設けて構
成されている。
【０１８２】また、フラッシュメモリ２１０は、ビジー
信号ＢＵＳＹ２を出力するＢＵＳＹ２出力回路２１４及
びデータストローブ信号ＱＳを入力するＱＳ入力回路２
１５を内蔵し、ビジー信号出力端子及びデータストロー
ブ信号入力端子として兼用する外部端子２１６を設けて
構成されている。
【０１８３】図４０はＢＵＳＹ２入力回路２１１、ＱＳ
出力回路２１２、ＢＵＳＹ２出力回路２１４及びＱＳ入
力回路２１５の構成例を示す回路図である。図４０中、
ＢＵＳＹ２入力回路２１１において、２１８はビジー信
号ＢＵＳＹ２入力用のインバータ、ＱＳ出力回路２１２
において、２１９はデータストローブ信号ＱＳ出力用の
ＮＭＯＳトランジスタである。
【０１８４】また、ＢＵＳＹ２出力回路２１４におい
て、２２０はビジー信号ＢＵＳＹ２出力用のＮＭＯＳト
ランジスタ、ＱＳ入力回路２１５において、２２１はデ
ータストローブ信号ＱＳ入力用のインバータである。
【０１８５】なお、この場合、ＱＳ出力回路２１２及び
ＢＵＳＹ２出力回路２１４はオープインドレイン出力と
されているので、ビジー信号ＢＵＳＹ２及びデータスト
ローブ信号ＱＳの信号レベルを確保させるために、ＢＵ
ＳＹ２／ＱＳ共通線２２２と電源ＶＤＤとの間に高抵抗
２２３を必要とする。
【０１８６】このように構成された本発明の電子装置の
第６実施形態によれば、図３３に示す本発明の電子装置
の第４実施形態と同様の効果を得ることができると共
に、ＤＲＡＭ２０９からのデータの取り込み制御を容易
に行うことができ、しかも、ＤＲＡＭ２０９及びフラッ
シュメモリ２１０の外部端子の数を減らすことができ
る。
【０１８７】本発明の半導体記憶装置の第６実施形態・
・図４１〜図４３ 図４１は本発明の半導体記憶装置の第６実施形態の要部
を示す回路図であり、本発明の半導体記憶装置の第６実
施形態は、図３９に示す本発明の電子装置の第６実施形
態が備えるＤＲＡＭ２０９に使用することができるもの
である。
【０１８８】本発明の半導体記憶装置の第６実施形態
は、ビジー信号入力端子及びデータストローブ信号出力
端子として兼用する外部端子２２５を設け、外部端子２
２５とＢＵＳＹ２入力回路１８９の入力端子２２６及び
ＱＳ出力回路２０７の出力端子２２７とを接続し、その
他については、図３７に示す本発明の半導体記憶装置の
第５実施形態と同様に構成したものである。
【０１８９】図４２は本発明の半導体記憶装置の第６実
施形態を図３９に示す電子装置のＤＲＡＭ２０９に適用
した場合の動作例を示す波形図であり、図４２Ａは主電
池から供給される電源電圧、図４２Ｂはコントローラか
ら出力されるコマンド信号及びアドレス信号の状態、図
４２Ｃはビジーイネーブル信号ＢＥＮ、図４２Ｄはデー
タ待避信号ＥＳＣ、図４２Ｅは出力データ、図４２Ｆは
ＢＵＳＹ２／ＱＳ共通線の電位、図４２Ｇはフラッシュ
メモリ２１０の状態を示している。
【０１９０】図３９に示す電子装置においては、主電池
からの電源電圧が途絶えると、コントローラ１７９から
出力されるコマンド信号及びアドレス信号は全てＬレベ
ルとなり、本発明の半導体記憶装置の第６実施形態にお
いては、ＮＡＮＤ回路１８８の出力＝Ｌレベルとなるの
で、ビジーイネーブル信号ＢＥＮがＨレベルとなり、Ｂ
ＵＳＹ２入力回路１８９が活性化され、最初のデータ待
避制御信号ＥＳＣが出力され、最初の待避データＤ０が
出力されると共に、ＢＵＳＹ２／ＱＳ共通線にはＬレベ
ルからなるデータストローブ信号ＱＳが出力され、待避
データＤ０がＱＳに同期してフラッシュメモリ２１０に
取り込まれ、これがフラッシュメモリ２１０に書き込ま
れ、この間、ＢＵＳＹ２／ＱＳ共通線には、Ｌレベルか
らなるビジー信号ＢＵＳＹ２が出力され、ライト中であ
ることが表示される。
【０１９１】その後、フラッシュメモリ２１０における
待避データＤ０のライトが終了すると、ＢＵＳＹ２／Ｑ
Ｓ共通線＝Ｈレベルとされ、この結果、これがＢＵＳＹ
２入力回路１８９を介してデータ待避制御回路１９０に
供給され、２番目のデータ待避制御信号ＥＳＣが出力さ
れ、これに対応して、２番目の待避データＤ１が出力さ
れると共に、ＢＵＳＹ２／ＱＳ共通線にはＬレベルから
なるデータストローブ信号ＱＳが出力され、待避データ
がＱＳに同期してフラッシュメモリ２１０に取り込ま
れ、これがフラッシュメモリ２１０に書き込まれ、この
間、ＢＵＳＹ２／ＱＳ共通線には、Ｌレベルからなるビ
ジー信号ＢＵＳＹ２が出力され、ライト中であることが
表示される。
【０１９２】その後、フラッシュメモリ２１０における
待避データＤ１のライトが終了すると、ＢＵＳＹ２／Ｑ
Ｓ共通線＝Ｈレベルとされ、この結果、これがＢＵＳＹ
２入力回路１８９を介してデータ待避制御回路１９０に
供給され、３番目のデータ待避制御信号ＥＳＣが出力さ
れ、これに対応して、２番目の待避データＤ２が出力さ
れると共に、ＢＵＳＹ２／ＱＳ共通線にはＬレベルから
なるデータストローブ信号ＱＳが出力され、待避データ
Ｄ２がデータストローブ信号ＱＳに同期してフラッシュ
メモリ２１０に取り込まれ、これがフラッシュメモリ２
１０に書き込まれ、この間、ＢＵＳＹ２／ＱＳ共通線に
は、Ｌレベルからなるビジー信号ＢＵＳＹ２が出力さ
れ、ライト中であることが表示される。
【０１９３】このように、本発明の半導体記憶装置の第
６実施形態によれば、これを図３９に示すＤＲＡＭ２０
９に適用する場合には、図３７に示す本発明の半導体記
憶装置の第５実施形態と同様の効果を得ることができる
と共に、外部端子の数を減らすことができる。なお、図
４３に示すように、複数バイトの待避データをバースト
モードで連続してまとめて出力するようにしても良い。
【０１９４】本発明の半導体記憶装置の第７実施形態・
・図４４ 図４４は本発明の半導体記憶装置の第７実施形態の要部
を示す回路図であり、本発明の半導体記憶装置の第７実
施形態は、図３６に示すＤＲＡＭ２０３に使用すること
ができるものである。
【０１９５】本発明の半導体記憶装置の第７実施形態
は、データ待避アドレスカウンタ１９１から出力される
データ待避アドレスと、リフレッシュカウンタ１９３か
ら出力されるリフレッシュアドレスとを比較する比較器
２２９と、この比較器２２９の出力Ｎ２をゲート信号と
して、リフレッシュ制御回路１９２から出力されるリフ
レッシュ制御信号ＲＥＦの伝送を制御するＡＮＤ回路２
３０とを設け、その他については、図３７に示す本発明
の半導体記憶装置の第５実施形態と同様に構成したもの
である。
【０１９６】比較器２２９は、データ待避制御回路１９
０から出力される制御信号Ｎ１に制御されるものであ
り、制御信号Ｎ１＝Ｈレベルの場合に比較動作を行うも
のであるが、制御信号Ｎ１は、データ待避モード時には
Ｈレベル、その他の場合には、Ｌレベルとされ、比較器
２２９の出力Ｎ２は、リフレッシュアドレスがデータ待
避アドレスよりも大きい場合のみＨレベルとなり、その
他の場合には、Ｌレベルを維持するようにされている。
【０１９７】ここに、データ待避時に、比較器２２９の
出力＝Ｈレベルの場合、すなわち、出力されたリフレッ
シュアドレスが出力されたデータ待避アドレスよりも大
きく、出力されたリフレッシュアドレスのデータが待避
されていない場合には、リフレッシュ制御信号ＲＥＦが
出力されることになるので、出力されたリフレッシュア
ドレスについてリフレッシュが行われることになる。
【０１９８】これに対して、比較器２２９の出力＝Ｌレ
ベルの場合、すなわち、出力されたリフレッシュアドレ
スが出力されたデータ待避アドレスよりも小さく、出力
されたリフレッシュアドレスのデータが既に待避されて
いる場合には、リフレッシュ制御信号ＲＥＦがＡＮＤ回
路２３０から出力されることはないので、出力されたリ
フレッシュアドレスについてリフレッシュが行われるこ
とはない。
【０１９９】このように、本発明の半導体記憶装置の第
７実施形態によれば、図３７に示す本発明の半導体記憶
装置の第５実施形態と同様の効果を得ることができると
共に、既に待避させたデータのアドレスについては、リ
フレッシュされることがないので、バックアップ用の電
池の消費を図３７に示す本発明の半導体記憶装置の第５
実施形態の場合よりも少なくすることができる。
【０２００】本発明の半導体記憶装置の第８実施形態・
・図４５ 図４５は本発明の半導体記憶装置の第８実施形態の要部
を示す回路図であり、本発明の半導体記憶装置の第８実
施形態は、図３４に示す本発明の半導体記憶装置の第４
実施形態が備えるバンク１９４−０、１９４−１と回路
構成の異なるバンク２３２−０、２３２−１を設け、そ
の他については、図３４に示す本発明の半導体記憶装置
の第４実施形態と同様に構成したものである。
【０２０１】ここに、バンク２３２−０、２３２−１
は、同一回路構成とされており、バンク２３２−０にお
いて、２３３−０〜２３３−３はブロックである。ブロ
ック２３３−０〜２３３−３は同一回路構成とされてお
り、ブロック２３３−０において、２３４はメモリセル
アレイ、２３５はロウデコーダ、２３６はセンスアン
プ、２３７はコラムデコーダ、２３８はデータ待避動作
時、制御回路２３９に接続されて、メモリセルアレイ２
３４からリードしたデータを後述するシリアルレジスタ
に転送するための転送ゲートである。
【０２０２】また、２４０はブロック２３３−０〜２３
３−３により共有されるシリアルレジスタ、２４１はブ
ロック２３３−０〜２３３により共有されるライトアン
プ／センスバッファであり、センスバッファは、データ
待避時は、シリアルレジスタ２４０から出力されるデー
タをデータ入出力回路１８５に供給するように動作す
る。バンク２３２−０、２３２−１のその他の部分につ
いては、図３４に示すバンク１９４−０、１９４−１と
同様に構成されている。
【０２０３】すなわち、本発明の半導体記憶装置の第８
実施形態は、待避データを行ごとに、シリアルレジスタ
２４０に格納し、このシリアルレジスタ２４０に格納さ
れた待避データをセンスバッファ及びデータ入出力回路
１８５を介して出力させるというものである。
【０２０４】このように構成された本発明の半導体記憶
装置の第８実施形態によれば、待避データの出力中にリ
フレッシュ動作を行うことができるので、動作の効率化
を図ることができる。
【０２０５】ここで、本発明の半導体記憶装置及び電子
装置を整理すると、本発明の半導体記憶装置及び電子装
置には、以下のような半導体記憶装置及び電子装置が含
まれる。
【０２０６】（１） データ保持にリフレッシュを必要
とする半導体記憶装置であって、リフレッシュ期間中、
外部にビジー信号を出力するように構成されていること
を特徴とする半導体記憶装置。
【０２０７】（２） 前記（１）に記載の半導体記憶装
置において、リフレッシュ時期が到来したことを検出
し、リフレッシュを自己管理するリフレッシュ制御回路
を備えていることを特徴とする半導体記憶装置。
【０２０８】（３） 前記（２）に記載の半導体記憶装
置において、タイマー回路を内蔵し、前記リフレッシュ
制御回路は、前記タイマー回路の出力に基づいてリフレ
ッシュ時期が到来したことを検出することを特徴とする
半導体記憶装置。
【０２０９】（４） 前記（２）に記載の半導体記憶装
置において、前記リフレッシュ制御回路は、外部から供
給されるクロック信号に基づいてリフレッシュ時期が到
来したことを検出することを特徴とする半導体記憶装
置。
【０２１０】（５） 前記（２）、（３）又は（４）に
記載の半導体記憶装置において、前記ビジー信号を発生
するビジー信号発生回路と、外部から供給されるコマン
ド信号をデコードするコマンドデコーダとを備え、前記
リフレッシュ制御回路は、リフレッシュ時期が到来した
ことを示すリフレッシュ制御信号を発生し、前記コマン
ドデコーダで処理を開始した又は処理中のコマンドがな
い場合は、リフレッシュ制御信号に応じてリフレッシュ
を開始させ、前記コマンドデコーダで処理を開始した又
は処理中のコマンドがある場合は、その処理を待ってリ
フレッシュを開始させ、前記ビジー信号発生回路は、リ
フレッシュ制御信号に応答してビジー信号を発生し、リ
フレッシュが終了したら、前記ビジー信号を解除するこ
とを特徴とする半導体記憶装置。
【０２１１】（６） 前記（５）に記載の半導体記憶装
置において、前記ビジー信号を発生している間は、外部
からのコマンド信号及びアドレス信号を取り込まないこ
とを特徴とする半導体記憶装置。
【０２１２】（７） 前記（５）に記載の半導体記憶装
置において、前記ビジー信号の発生中に外部から供給さ
れたコマンド信号を一時保管するレジスタを備え、リフ
レッシュ終了後に前記レジスタに保管されたコマンドを
優先的に処理することを特徴とする半導体記憶装置。
【０２１３】（８） 前記（１）〜（７）のいずれかに
記載の半導体記憶装置と、この半導体記憶装置を制御す
るコントローラとを備え、前記コントローラは、前記半
導体記憶装置からビジー信号が出力されている間は、前
記半導体記憶装置にアクセスしないことを特徴とする電
子装置。
【０２１４】（９） 前記（１）〜（７）のいずれかに
記載の半導体記憶装置と、この半導体記憶装置を制御す
るコントローラとを備え、前記コントローラは、半導体
記憶装置からビジー信号が出力されている間は、同一の
コマンドを繰り返し出力することを特徴とする電子装
置。
【０２１５】（１０） 前記（１）〜（４）のいずれか
に記載の半導体記憶装置と、この半導体記憶装置を制御
するコントローラとを備え、前記コントローラは、半導
体記憶装置のリフレッシュカウンタに対応するカウンタ
を備え、前記半導体記憶装置からビジー信号が出力され
たときは、カウンタを動作させることを特徴とする電子
装置。
【０２１６】（１１） 或るワード線により選択されて
いるメモリセルのリフレッシュ中に、前記或るワード線
を含むメモリブロックに対するコマンドを受け付け、前
記或るワード線により選択されているメモリセルのリフ
レッシュを中断してコマンドを実行し、前記或るワード
線により選択されるメモリセルのリフレッシュを再開す
ることを特徴とする半導体記憶装置。
【０２１７】（１２） 前記（１１）に記載の半導体記
憶装置において、リフレッシュ中のメモリセルのデータ
を待避させるデータ待避用レジスタと、前記データ待避
用レジスタにデータを転送する転送ゲートとを備え、コ
マンドの実行は、前記転送ゲートにより前記データ待避
用レジスタにリフレッシュ中のメモリセルのデータを転
送してから行い、リフレッシュ再開時、前記データ待避
用レジスタからデータを返送することを特徴とする半導
体記憶装置。
【０２１８】（１３） 前記（１２）に記載の半導体記
憶装置において、再開したリフレッシュ実行中に第２の
コマンドを受け付け、再開したリフレッシュを中断して
第２のコマンドを実行し、リフレッシュを再開すること
を特徴とする半導体記憶装置。
【０２１９】（１４） 前記（１２）又は（１３）に記
載の半導体記憶装置において、前記転送ゲートは、セン
スアンプで増幅中のビット線上のデータを前記データ待
避用レジスタに転送することを特徴とする半導体記憶装
置。
【０２２０】（１５） 前記（１２）又は（１３）に記
載の半導体記憶装置において、前記転送ゲートは、セン
スアンプで増幅していないビット線上のデータを前記デ
ータ待避用レジスタに転送することを特徴とする半導体
記憶装置。
【０２２１】（１６） 前記（１２）に記載の半導体記
憶装置において、リフレッシュ中のアドレスとコマンド
を実行するためのロウアドレスとを比較する比較器を備
え、リフレッシュ中のアドレスとコマンドを実行するた
めのロウアドレスとが一致していない場合は、リフレッ
シュを中断してコマンドを実行し、リフレッシュ中のア
ドレスと前記コマンドを実行するためのロウアドレスと
が一致している場合は、リフレッシュを終了し、ビット
線のプリチャージを行わないで前記コマンドを実行する
ことを特徴とする半導体記憶装置。
【０２２２】（１７） 前記（１６）に記載の半導体記
憶装置において、リフレッシュ中のアドレスと前記コマ
ンドを実行するためのロウアドレスとが一致していない
ことによりリフレッシュを中断した場合には、リフレッ
シュ開始からリフレッシュ中断までの長さにより、リフ
レッシュ中断に続くプリチャージ期間の長さを調整する
ことを特徴とする半導体記憶装置。
【０２２３】（１８） 外部から自動読出しを指示され
たときは、自動読出しのためのアドレス信号を発生する
アドレスカウンタと、自動読出しするデータの転送先が
出力するアクセスの受け付けを許可するか否かを示すア
クセス受け付け許否信号を受信するアクセス受け付け許
否信号受信手段とを含み、外部から自動読出しを指示さ
れ、かつ、前記アクセス受け付け許否信号がアクセスの
受け付けを許可しているときは、データを自動的に読出
す自動読出し手段を備えていることを特徴とする半導体
記憶装置。 （１９） 前記（１８）に記載の半導体記憶装置におい
て、通常動作モードにおいては、外部から入力されたア
ドレス信号に基づく第１のアドレスを選択してデコーダ
に伝達し、自動読み出しモードにおいては、前記自動読
み出しアドレスカウンタで発生した第２のアドレスを選
択しデコーダに伝達するセレクタを備えていることを特
徴とする半導体記憶装置。
【０２２４】（２０） 前記（１９）に記載の半導体記
憶装置において、データ保持にリフレッシュを必要とす
るメモリセルが配列されたメモリ領域と、リフレッシュ
アドレスを発生するリフレッシュカウンタを備え、前記
セレクタは、通常動作モードにおいては、第１のアドレ
スとリフレッシュアドレスを切り替え、前記自動読み出
しモードにおいては、前記第２のアドレスと前記リフレ
ッシュアドレスを切り替えることを特徴とする半導体記
憶装置。
【０２２５】（２１） 前記（２０）に記載の半導体記
憶装置において、前記アクセス受け付け許否信号がアク
セスの受け付けを許可していない間にリフレッシュを行
うことを特徴とする半導体記憶装置。
【０２２６】（２２） 前記（１８）に記載の半導体記
憶装置において、データストローブ信号発生回路を備
え、前記自動読み出しモードにおいては、データと共に
データストローブ信号を出力することを特徴とする半導
体記憶装置。
【０２２７】（２３） 前記（２２）に記載の半導体記
憶装置において、データストローブ信号に同期して連続
した所定の複数個のデータを出力することを特徴とする
半導体記憶装置。
【０２２８】（２４） 前記（２３）に記載の半導体記
憶装置において、クロック信号を発生するクロック発生
回路を備え、前記クロック信号に基づいてデータとデー
タストローブとを出力することを特徴とする半導体記憶
装置。
【０２２９】（２５） 前記（２４）に記載の半導体記
憶装置において、オシレータを内蔵し、前記クロック発
生回路は、前記オシレータの出力に基づいてクロック信
号を発生することを特徴とする半導体記憶装置。
【０２３０】（２６） 前記（２４）に記載の半導体記
憶装置において、前記クロック発生回路は、外部から供
給される外部クロック信号に基づいてクロック信号を発
生することを特徴とする半導体記憶装置。
【０２３１】（２７） 前記（２２）又は（２３）に記
載の半導体記憶装置において、前記データストローブ信
号と前記データ受け付け許否信号信号は、共通の端子か
ら入出力されることを特徴とする半導体記憶装置。
【０２３２】（２８） 前記（２０）に記載の半導体記
憶装置において、前記第２のアドレス信号と前記リフレ
ッシュアドレス信号を比較する比較器を備え、前記比較
器の比較結果に基づきリフレッシュを実施することを特
徴とする半導体記憶装置。
【０２３３】（２９） 前記（２３）に記載の半導体記
憶装置において、複数のデータを取り込みシリアルに出
力するシリアルレジスタと、メモリセルの一部のデータ
を前記シリアルレジスタに転送する転送ゲートとを備
え、前記自動読み出しモードにおいては、前記シリアル
レジスタにデータを転送し、前記シリアルレジスタを介
して出力することを特徴とする半導体記憶装置。
【０２３４】（３０） 外部から自動書込みを指示され
たときは、書込みデータを内部で発生するアドレスに自
動的に書込む自動書込み手段と、自動書込み動作中は、
自動書込み動作中であることを明示する自動書込み動作
中明示信号を外部に出力する自動書込み中明示信号出力
手段とを備えていることを特徴とする半導体記憶装置。
【０２３５】（３１） 前記（３０）に記載の半導体記
憶装置において、データストローブ信号入力回路を備
え、前記自動書込みモードにおいて、データストローブ
信号に同期して書込みデータを取り込むことを特徴とす
る半導体記憶装置。
【０２３６】（３２） 前記（１８）〜（２９）のいず
れかに記載の半導体記憶装置と、前記（３０）又は（３
１）に記載の半導体記憶装置とを備える電子装置。
【０２３７】
【発明の効果】以上のように、本発明中、第１の発明に
よれば、データ保持にリフレッシュを必要とする半導体
記憶装置に関し、リフレッシュ期間中、外部にビジー信
号を出力するように構成するとしたことにより、データ
保持にリフレッシュを必要とする半導体記憶装置と、こ
の半導体記憶装置を制御するコントローラとを搭載する
電子装置における半導体記憶装置に第１の発明の半導体
記憶装置を使用する場合には、コントローラは、半導体
記憶装置がリフレッシュ期間中であるか否かを知ること
ができるので、コントローラによる半導体記憶装置の制
御の容易化を図ることができる。
【０２３８】第２の発明によれば、データ保持にリフレ
ッシュを必要とする半導体記憶装置と、この半導体記憶
装置を制御するコントローラとを搭載する電子装置に関
し、半導体記憶装置は、リフレッシュ期間中、外部にビ
ジー信号を出力するように構成し、コントローラは、ビ
ジー信号を受信することができるように構成するとした
ことにより、コントローラは、半導体記憶装置がリフレ
ッシュ期間中であるか否かを知ることができるので、コ
ントローラによる半導体記憶装置の制御の容易化を図る
ことができる。
【０２３９】また、第３の発明によれば、半導体記憶装
置に関し、外部から自動書込みを指示されたときは、書
込みデータを内部で発生するアドレスに自動的に書込む
自動書込み手段を備えるとしたので、たとえば、第１の
半導体記憶装置と、第１の半導体記憶装置を制御するコ
ントローラとを備える電子装置において、第１の半導体
記憶装置のデータを待避させるための第２の半導体記憶
装置を設けようとする場合、第２の発明を第２の半導体
記憶装置として使用する場合には、第１の半導体記憶装
置のデータの待避を容易に行うことができる。
【０２４０】また、第４の発明によれば、外部から自動
読出しを指示され、かつ、データの転送先が出力するア
クセス受け付け許否信号がデータの受け付けを許可して
いるときは、データを自動的に読出す自動読出し手段を
備えているので、データ転送の必要がある場合（たとえ
ば、データ待避の必要がある場合）に、データ受け付け
許否信号を出力するデータ転送先（データ待避先）にデ
ータを容易に転送（待避）させることができる。
【図面の簡単な説明】
【図１】本発明の電子装置の第１実施形態の要部を示す
回路図である。
【図２】本発明の電子装置の第１実施形態が備えるＤＲ
ＡＭ及びコントローラの動作例を示すタイムチャートで
ある。
【図３】本発明の半導体記憶装置の第１実施形態の要部
を示す回路図である。
【図４】本発明の半導体記憶装置の第１実施形態が備え
るリフレッシュ制御回路、ＢＵＳＹ１出力回路及びリフ
レッシュカウンタの構成を示す回路図である。
【図５】本発明の半導体記憶装置の第１実施形態が備え
るリフレッシュ制御回路が備えるＲｅｆｚ発生回路の構
成を示す回路図である。
【図６】本発明の半導体記憶装置の第１実施形態が備え
るリフレッシュ制御回路、ＢＵＳＹ１出力回路及びリフ
レッシュカウンタの第１動作例を示す波形図である。
【図７】本発明の半導体記憶装置の第１実施形態が備え
るリフレッシュ制御回路、ＢＵＳＹ１出力回路及びリフ
レッシュカウンタの第２動作例を示す波形図である。
【図８】本発明の半導体記憶装置の第１実施形態が備え
るコマンドデコーダの構成を示す回路図である。
【図９】本発明の半導体記憶装置の第１実施形態が備え
るアドレス入力回路の構成を示す回路図である。
【図１０】本発明の電子装置の第１実施形態が備えるコ
ントローラの動作例を示す波形図である。
【図１１】本発明の半導体記憶装置の第２実施形態の要
部を示す回路図である。
【図１２】本発明の半導体記憶装置の第２実施形態が備
えるコマンドデコーダの構成を示す回路図である。
【図１３】本発明の半導体記憶装置の第２実施形態が備
えるアドレス入力回路の構成を示す回路図である。
【図１４】本発明の半導体記憶装置の第２実施形態の動
作を示す波形図である。
【図１５】本発明の電子装置の第２実施形態の要部を示
す回路図である。
【図１６】本発明の電子装置の第３実施形態の要部を示
す回路図である。
【図１７】本発明の半導体記憶装置の第３実施形態の要
部を示す回路図である。
【図１８】本発明の半導体記憶装置の第３実施形態が備
えるデータレジスタ及び転送ゲートの構成を示す回路図
である。
【図１９】本発明の半導体記憶装置の第３実施形態の第
１動作例を従来のＤＲＡＭの場合との比較で示す波形図
である。
【図２０】本発明の半導体記憶装置の第３実施形態の第
２動作例を従来のＤＲＡＭの場合との比較で示す波形図
である。
【図２１】本発明の半導体記憶装置の第３実施形態の第
３動作例を示すタイムチャートである。
【図２２】本発明の半導体記憶装置の第３実施形態の第
４動作例を示す波形図である。
【図２３】本発明の半導体記憶装置の第３実施形態の第
５動作例及び第６動作例を示すタイムチャート
【図２４】本発明の半導体記憶装置の第３実施形態の第
７動作例を説明するための波形図である。
【図２５】本発明の半導体記憶装置の第３実施形態の第
７動作例を説明するための波形図である。
【図２６】本発明の半導体記憶装置の第３実施形態が備
えるプリチャージ信号発生回路の構成を示す回路図であ
る。
【図２７】本発明の半導体記憶装置の第３実施形態が備
えるプリチャージ信号発生回路が備えるプリチャージ期
間制御回路の構成を示す回路図である。
【図２８】本発明の半導体記憶装置の第３実施形態が備
えるプリチャージ信号発生回路が備える遅延時間制御回
路の構成を示す回路図である。
【図２９】本発明の半導体記憶装置の第３実施形態が備
えるプリチャージ信号発生回路が備えるリセット信号発
生回路の構成を示す回路図である。
【図３０】本発明の半導体記憶装置の第３実施形態が備
えるプリチャージ信号発生回路が備えるリフレッシュ時
間測定信号発生回路の構成を示す回路図である。
【図３１】本発明の半導体記憶装置の第３実施形態が備
える遅延時間制御回路の動作を示す波形図である。
【図３２】本発明の半導体記憶装置の第３実施形態の動
作例を示す波形図である。
【図３３】本発明の電子装置の第４実施形態の要部を示
す回路図である。
【図３４】本発明の半導体記憶装置の第４実施形態の要
部を示す回路図である。
【図３５】本発明の半導体記憶装置の第４実施形態を図
３３に示す電子装置のＤＲＡＭに適用した場合の動作例
を示す波形図である。
【図３６】本発明の電子装置の第５実施形態の要部を示
す回路図である。
【図３７】本発明の半導体記憶装置の第５実施形態の要
部を示す回路図である。
【図３８】本発明の半導体記憶装置の第５実施形態を図
３６に示す電子装置のＤＲＡＭに適用した場合の動作例
を示す波形図である。
【図３９】本発明の電子装置の第６実施形態の要部を示
す回路図である。
【図４０】本発明の電子装置の第６実施形態が備えるＤ
ＲＡＭのＢＵＳＹ２入力回路、ＱＳ出力回路及びフラッ
シュメモリのＢＵＳＹ２出力回路、ＱＳ入力回路の構成
例を示す回路図である。
【図４１】本発明の半導体記憶装置の第６実施形態の要
部を示す回路図である。
【図４２】本発明の半導体記憶装置の第６実施形態を図
３９に示す電子装置のＤＲＡＭに適用した場合の動作例
を示す波形図である。
【図４３】本発明の半導体記憶装置の第６実施形態を図
３９に示す電子装置のＤＲＡＭに適用した場合の他の動
作例を示す波形図である。
【図４４】本発明の半導体記憶装置の第７実施形態の要
部を示す回路図である。
【図４５】本発明の半導体記憶装置の第８実施形態の要
部を示す回路図である。
【符号の説明】
ＢＵＳＹ１ ビシー信号 ＢＵＳＹ２ ビシー信号 ＱＳ データストローブ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 仁史 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 孝章 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田口 眞男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 公昭 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 光徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松崎 康郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA11 BA29 CA07 CA15 DA06 DA18 5B060 AB13 CA10

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】データ保持にリフレッシュを必要とする半
    導体記憶装置であって、 リフレッシュ期間中、外部にビジー信号を出力するよう
    に構成されていることを特徴とする半導体記憶装置。
  2. 【請求項２】データ保持にリフレッシュを必要とする半
    導体記憶装置と、 該半導体記憶装置を制御するコントローラとを備える電
    子装置であって、 前記半導体記憶装置は、リフレッシュ期間中、外部にビ
    ジー信号を出力するように構成され、 前記コントローラは、前記ビジー信号を受信することが
    できるように構成されていることを特徴とする電子装
    置。
  3. 【請求項３】外部から自動書込みを指示されたときは、
    書込みデータを内部で発生するアドレスに自動的に書込
    む自動書込み手段と、 自動書込み動作中は、自動書込み動作中であることを明
    示する自動書込み動作中明示信号を外部に出力する自動
    書込み中明示信号出力手段とを備えていることを特徴と
    する半導体記憶装置。
  4. 【請求項４】外部から自動読出しを指示されたときは、
    自動読出しのためのアドレス信号を発生するアドレスカ
    ウンタと、 自動読出しするデータの転送先が出力するアクセスの受
    け付けを許可するか否かを示すアクセス受け付け許否信
    号を受信するアクセス受け付け許否信号受信手段とを含
    み、 外部から自動読出しを指示され、かつ、前記アクセス受
    け付け許否信号がアクセスの受け付けを許可していると
    きは、データを自動的に読出す自動読出し手段を備えて
    いることを特徴とする半導体記憶装置。
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