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  1. 各々複数のメモリセルを備える複数のメモリブロックと、
    前記複数のメモリセルを選択するために設けられた複数のワード線を備え、
    ワード線により選択されたメモリセルがリフレッシュされている間に、前記ワード線を含むメモリブロックに送られたコマンドを取り込み、前記ワード線により選択された前記メモリセルのリフレッシュを中断し、リフレッシュされているメモリセルのデータをレジスタに待避させ、その後、コマンドを実行し、その後、前記ワード線により選択された前記メモリセルのリフレッシュを再開することを特徴とする半導体記憶装置。
  2. 各々複数のメモリセルを備える複数のメモリブロックと、
    前記複数のメモリセルを選択するために設けられた複数のワード線と、
    リフレッシュされているメモリセルのデータが待避させられるレジスタと、
    データを前記レジスタに転送する転送ゲートを備え、
    ワード線により選択されたメモリセルがリフレッシュされている間に、前記ワード線を含むメモリブロックに送られたコマンドを取り込み、前記ワード線により選択された前記メモリセルのリフレッシュを中断し、前記コマンドを実行し、前記ワード線により選択された前記メモリセルのリフレッシュを再開し、
    その場合において、リフレッシュされている前記メモリセルのデータが前記転送ゲートを通して前記レジスタに待避された後、命令の実行が成し遂げられ、リフレッシュが再開した時、データが前記レジスタから戻されることを特徴とする半導体記憶装置。
  3. 再開されたリフレッシュを実行中に、第２のコマンドを取り込み、再開されたリフレッシュを中断し、第２のコマンドを実行し、リフレッシュを再開することを特徴とする請求項２記載の半導体記憶装置。
  4. 前記転送ゲートは、センスアンプにより増幅されているビット線上のデータを前記レジスタに転送することを特徴とする請求項２記載の半導体記憶装置。
  5. 前記転送ゲートは、センスアンプにより増幅されていないビット線上のデータを前記レジスタに転送することを特徴とする請求項２記載の半導体記憶装置。
  6. さらに、リフレッシュが実行されているアドレスと、コマンドを実行するロウアドレスを比較する比較器を備え、
    リフレッシュが実行されているアドレスがコマンドを実行するロウアドレスと一致しない時、リフレッシュが中断されてコマンドが実行され、
    リフレッシュが実行されているアドレスがコマンドを実行するロウアドレスと一致する時、リフレッシュは完成されるが、ビット線のプリチャージは実行されず、コマンドが実行されることを特徴とする請求項２記載の半導体記憶装置。
  7. リフレッシュが実行されているアドレスがコマンドを実行するロウアドレスと一致しない結果としてリフレッシュが中断された時、リフレッシュの中断に伴って起こるプリチャージが実行される期間は、リフレッシュの開始からリフレッシュの中断までの期間に依存するように調整されることを特徴とする請求項６記載の半導体記憶装置。
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