JP2002008371A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002008371A JP2000182030A JP2000182030A JP2002008371A JP 2002008371 A JP2002008371 A JP 2002008371A JP 2000182030 A JP2000182030 A JP 2000182030A JP 2000182030 A JP2000182030 A JP 2000182030A JP 2002008371 A JP2002008371 A JP 2002008371A
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Abstract

(57)【要約】 【課題】 ２Ｔｒ１Ｃ型のメモリセルを有する半導体記
憶装置において、リフレッシュ動作のために読み出し、
書き込み動作を中断しないようにする。 【解決手段】 ２Ｔｒ１Ｃ型の複数のメモリセルと、リ
フレッシュ要求信号を出力するリフレッシュタイマと、
読み出し又は書き込みコマンドが入力される毎に、リセ
ット信号を出力するコマンド発生回路と、リフレッシュ
要求信号及びリセット信号が出力されたタイミングに基
づいて、リフレッシュ動作を行うためのリフレッシュコ
マンドを出力するリフレッシュ制御回路とを備え、各メ
モリセルにおける第１のビット線及び第２のビット線の
うち、一方のビット線を用いてバーストデータ転送を行
う期間中に、他方のビット線を用いてリフレッシュ動作
を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、１メモリセル当たり２個のトランジスタ及
び１個のキャパシタを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】図２は、１メモリセル当たり２個のトラ
ンジスタ及び１個のキャパシタを備えたＤＲＡＭ（dyna
mic random-access memory）メモリセル１００を有する
半導体記憶装置のメモリセルアレイ２００周辺の回路図
である。図２に示すメモリセル１００は、そのうちの１
つを例にとって説明すると、ゲートが第１のワード線Ｗ
Ｌ１ａと接続され、ドレインが第１のビット線ＢＬ１ａ
と接続され、ソースがストレージノードＳＮと接続され
た第１のトランジスタ１０１ａと、ゲートが第２のワー
ド線ＷＬ１ｂと接続され、ドレインが第２のビット線Ｂ
Ｌ１ｂと接続され、ソースがストレージノードＳＮと接
続された第２のトランジスタ１０１ｂと、一方の電極が
ストレージノードＳＮと接続され、他方の電極がセルプ
レートとなるキャパシタ１０２とを有している。
【０００３】このように、メモリセル１００は、１個の
キャパシタ１０２に対して、独立に制御可能な第１のト
ランジスタ１０１ａと第２のトランジスタ１０１ｂとを
有している。したがって、メモリセル１００において、
第１のワード線ＷＬ１ａ、第１のトランジスタ１０１ａ
及び第１のビット線ＢＬ１ａによるアクセスと、第２の
ワード線ＷＬ１ｂ、第２のトランジスタ１０１ｂ及び第
２のビット線ＢＬ１ｂによるアクセスとの間でインター
リーブ動作を行うことができる。
【０００４】以下では、このようなメモリセル１００を
２Ｔｒ１Ｃ型のメモリセルと称する。また、メモリセル
１００に対して、第１のトランジスタ１０１ａを用いて
アクセスする系をＡポートと称し、第２のトランジスタ
を１０１ｂを用いてアクセスする系をＢポートと称す
る。
【０００５】１メモリセル当たり１個のトランジスタ及
び１個のキャパシタを備えた通常のメモリセルを用いた
ＳＤＲＡＭ（synchronous dynamic random-access memo
ry)等では、マルチバンク構成とし、バンク間でインタ
ーリーブ動作させることにより、入出力の際に連続デー
タ転送が可能である。しかし、同一バンクのメモリセル
に連続してアクセスする場合は、プリチャージ・イコラ
イズ期間が必要であるために、データ転送が止まってし
まう。
【０００６】２Ｔｒ１Ｃ型のメモリセル１００を有する
半導体記憶装置においては、一方のポートを用いてバー
スト動作をしているときは、他方のポートはスタンバイ
状態であるので、この他方のポートを用いてプリチャー
ジ動作を行うことができる。バースト長及びデータのレ
イテンシーを考慮したコマンド入力を行うことにより、
同一バンク内のメモリセルに対しても連続したデータ入
出力が可能となる。
【０００７】図６は２Ｔｒ１Ｃ型のメモリセル１００を
有する半導体記憶装置においてバーストデータ読み出し
動作を行う場合のタイミング図である。この半導体記憶
装置では、アドレス入力はノンマルチプレクサ方式、デ
ータレイテンシーが２、ランダムアクセスサイクルが
４、バースト長が４であるものとする。図６では、アク
ティブになるワード線のうち、第１のワード線をＷＬ
ａ、第２のワード線をＷＬｂとして表している。
【０００８】図６では、時間Ｔ１において読み出しコマ
ンドＲＤが入力される。例えば第１のワード線ＷＬ１ａ
が立ち上がり、第１のビット線ＢＬ１ａ等を用いたＡポ
ートを経由したデータ読み出し動作が行われる。時間Ｔ
３〜Ｔ７の間においてデータＤａ０〜Ｄａ３が連続して
出力される。
【０００９】次のコマンド入力が可能な時間Ｔ５におい
て、再び読み出しコマンドＲＤが入力されると、例えば
第２のワード線ＷＬ２ｂが立ち上がり、第２のビット線
ＢＬ１ｂ等を用いたＢポートを経由したデータ読み出し
動作が行われる。時間Ｔ７〜Ｔ１１の間においてデータ
Ｄｂ０〜Ｄｂ３が連続して出力される。
【００１０】Ｂポートに接続された第２のビット線ＢＬ
１ｂ等に対しては、Ａポートを経由したデータ読み出し
動作中にプリチャージ及びイコライズが行われるので、
Ａポートを経由したバーストデータの読み出し終了後
に、続けてＢポートからデータを読み出すことができ、
連続したデータ転送が可能となる。
【００１１】このように、一方のポートに関してプリチ
ャージ等を行っている間に、他方のポートを用いてメモ
リセル１００にアクセスすることができるため、プリチ
ャージ時間が見かけ上なくなり、読み出し動作及び書き
込み動作を高速に行うことができる。
【００１２】
【発明が解決しようとする課題】しかし、このような２
Ｔｒ１Ｃ型のメモリセルを有する半導体記憶装置におい
ても、リフレッシュ動作は必要であり、メモリセルに対
して読み出し動作や書き込み動作を行っていないときに
リフレッシュ動作を行うことが必要であった。このた
め、リフレッシュタイミングを考慮したシステム設計が
必要であることと、リフレッシュ動作のためにデータ入
出力動作を一時的に止めなければならないことに起因し
て、システム構成が複雑になっていた。また、リフレッ
シュ動作のために、チップが本来有している性能を十分
に引き出すことができないという問題があった。
【００１３】本発明は、２Ｔｒ１Ｃ型のメモリセルを有
する半導体記憶装置において、リフレッシュ動作のため
に読み出し、書き込み動作を中断しないようにし、連続
データ転送を可能にすることを課題とする。
【００１４】
【課題を解決するための手段】前記課題を解決するた
め、請求項１の発明が講じた手段は、半導体記憶装置と
して、データ蓄積用のキャパシタ、並びに前記キャパシ
タの一方の電極にそれぞれのソースが接続された第１及
び第２のトランジスタを有する複数のメモリセルと、各
々前記各メモリセルの第１のトランジスタのドレインと
接続された複数の第１のビット線と、各々前記各メモリ
セルの第２のトランジスタのドレインと接続された複数
の第２のビット線とを備え、前記各メモリセルにおける
第１のビット線及び第２のビット線のうち、一方のビッ
ト線を用いてバーストデータ転送を行う期間中に、他方
のビット線を用いてリフレッシュ動作を行うように構成
されたものである。
【００１５】請求項１の発明によると、リフレッシュ動
作を行うためにデータ転送を中断する必要がなく、連続
した高速なバーストデータ転送が可能となる。
【００１６】また、請求項２の発明は、請求項１に記載
の半導体記憶装置において、リフレッシュ要求信号を出
力するリフレッシュタイマと、読み出し又は書き込みコ
マンドが入力される毎に、リセット信号を出力するコマ
ンド発生回路と、前記リフレッシュ要求信号及び前記リ
セット信号が出力されたタイミングに基づいて、リフレ
ッシュ動作を行うためのリフレッシュコマンドを出力す
るリフレッシュ制御回路とを備えたことを特徴とする。
【００１７】請求項２の発明によると、リフレッシュ動
作を行うタイミングを外部から制御する必要がなくな
る。
【００１８】また、請求項３の発明では、請求項２に記
載の半導体記憶装置において、前記コマンド発生回路
は、読み出し又は書き込みコマンドが入力される毎に、
前記各メモリセルにおける第１のビット線と第２のビッ
ト線とを交互にバーストデータ転送とリフレッシュ動作
とに用いるように選択するためのポート選択信号を出力
することを特徴とする。
【００１９】請求項３の発明によると、第１のビット線
及び第２のビット線のうち、リフレッシュ動作に用いる
ものを交互に選択することができる。
【００２０】また、請求項４の発明では、請求項２に記
載の半導体記憶装置において、前記リフレッシュ制御回
路は、前記リフレッシュ要求信号が入力された後であ
り、かつ、前記リセット信号が入力された時からの時間
が所定の範囲にあるときに、前記リフレッシュコマンド
を出力することを特徴とする。
【００２１】請求項４の発明によると、リフレッシュ動
作を行うことが可能な期間において、リフレッシュコマ
ンドを出力することができる。
【００２２】また、請求項５の発明では、請求項２に記
載の半導体記憶装置において、前記リフレッシュ制御回
路は、前記リセット信号によってリセットされ、クロッ
クのパルス数を数えてカウント値として出力するカウン
タと、前記カウント値が所定の値であるときに、リフレ
ッシュイネーブル信号をアクティブにして出力するデコ
ード回路と、前記リフレッシュ要求信号及び前記リフレ
ッシュコマンドを入力とし、リフレッシュ要求ラッチ信
号を、前記リフレッシュ要求信号が入力されるとアクテ
ィブにし、前記リフレッシュコマンドが入力されると非
アクティブにして出力するラッチ回路と、前記リフレッ
シュ要求ラッチ信号及び前記リフレッシュイネーブル信
号がともにアクティブであり、かつ、前記コマンド発生
回路に読み出し及び書き込みコマンドのいずれもが入力
されていないときに、前記リフレッシュコマンドを出力
するリフレッシュコントローラとを備えたことを特徴と
する。
【００２３】請求項５の発明によると、リフレッシュ動
作を行うタイミングを、クロックに同期させて適切に制
御できる。
【００２４】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。
【００２５】図１は本発明の実施形態に係る半導体記憶
装置のブロック図である。図１の半導体記憶装置は、ア
ドレスバッファ１１と、入力バッファ１２と、クロック
バッファ１３と、コマンド発生回路１４と、リフレッシ
ュタイマ１５と、リフレッシュ制御回路２０と、アドレ
スデコーダ３１と、セレクタ３２と、センスアンプ列４
０ａ及び４０ｂと、２Ｔｒ１Ｃ型のＤＲＡＭメモリセル
１００を複数有するメモリセルアレイ２００と、入力デ
ータバッファ５１と、出力データバッファ５２とを備え
ている。
【００２６】図２は、図１の半導体記憶装置のメモリセ
ルアレイ２００周辺の回路図である。図２に示すよう
に、メモリセル１００は、ゲートが第１のワード線ＷＬ
１ａと接続され、ドレインが第１のビット線ＢＬ１ａと
接続され、ソースがストレージノードＳＮと接続された
第１のトランジスタ１０１ａと、ゲートが第２のワード
線ＷＬ１ｂと接続され、ドレインが第２のビット線ＢＬ
１ｂと接続され、ソースがストレージノードＳＮと接続
された第２のトランジスタ１０１ｂと、一方の電極がス
トレージノードＳＮと接続され、他方の電極がセルプレ
ートとなるキャパシタ１０２とを有している。
【００２７】第１及び第２のビット線ＢＬ１ａ，ＢＬ１
ｂは、それぞれセンスアンプ４１ａ，４１ｂに接続され
ている。同様に、他の第１のビット線ＢＬ２ａ，ＢＬ３
ａ等はセンスアンプ４２ａ，４３ａ等に、他の第２のビ
ット線ＢＬ２ｂ，ＢＬ３ｂ等はセンスアンプ４２ｂ，４
３ｂ等にそれぞれ接続されている。センスアンプ列４０
ａは、センスアンプ４１ａ，４２ａ等を有し、センスア
ンプ列４０ｂは、センスアンプ４１ｂ，４２ｂ等を有し
ている。
【００２８】以下では、各メモリセル１００に対してア
クセスする際に用いられる第１のワード線ＷＬ１ａ等、
第１のトランジスタ１０１ａ、第１のビット線ＢＬ１ａ
等及びセンスアンプ列４０ａをＡポートと称し、第２の
ワード線ＷＬ１ｂ等、第２のトランジスタ１０１ｂ、第
２のビット線ＢＬ１ｂ等及びセンスアンプ列４０ｂをＢ
ポートと称する。また、バーストデータ読み出し又は書
き込みを、バーストデータ転送と称する。
【００２９】また、リフレッシュ制御回路２０がリフレ
ッシュコマンドＲＦを出力することが不可能な期間、す
なわち、リフレッシュ動作を開始することが禁止される
期間を、リフレッシュ不可能期間と称する。リフレッシ
ュ不可能期間以外の期間は、リフレッシュ可能期間とさ
れ、リフレッシュ制御回路２０はリフレッシュコマンド
ＲＦを出力することができる。
【００３０】図１において、アドレスＡＤＲＳがアドレ
スバッファ１１を介してアドレスデコーダ３１及びセレ
クタ３２に入力され、コマンドＣＯＭが入力バッファ１
２を介してコマンド発生回路１４に入力されている。ま
た、クロックＣＬＫがクロックバッファ１３を介してコ
マンド発生回路１４、リフレッシュ制御回路２０、入力
データバッファ５１及び出力データバッファ５２に入力
されている。
【００３１】コマンド発生回路１４は、ポート選択信号
ＥＮＡ及びＥＮＢ、並びにコマンドＣＯＭをアドレスデ
コーダ３１及びセレクタ３２に出力している。ポート選
択信号ＥＮＡ及びＥＮＢは、一方の信号レベルが高電位
（以下では“Ｈ”と表記する）であるときは、他方の信
号レベルは低電位（以下では“Ｌ”と表記する）という
ように、互いに反対の信号レベルを持つ。コマンド発生
回路１４は、読み出し又は書き込みを指示するコマンド
ＣＯＭが入力されると、ポート選択信号ＥＮＡ及びＥＮ
Ｂの信号レベルをそれぞれ反転して出力する。また、コ
マンド発生回路１４は、コマンドＣＯＭが入力される
と、リセット信号ＲＳＴ及びコマンドＣＯＭをリフレッ
シュ制御回路２０に出力する。
【００３２】リフレッシュタイマ１５は、メモリセル１
００で必要とされるリフレッシュ間隔に応じて、リフレ
ッシュ要求信号ＲＦＲをリフレッシュ制御回路２０に出
力する。
【００３３】リフレッシュ制御回路２０は、リフレッシ
ュ要求信号ＲＦＲが入力され、リセット信号ＲＳＴが入
力されてからの時間が所定のリフレッシュ可能期間内で
あって、かつ、コマンド入力がないとき（NO OPERATION
時）、リフレッシュコマンドＲＦをアドレスデコーダ３
１及びセンスアンプ列４０ａ，４０ｂに出力する。アド
レスデコーダ３１、センスアンプ列４０ａ及び４０ｂ
は、リフレッシュコマンドＲＦが入力されると、リフレ
ッシュすべきメモリセル１００に対してリフレッシュ動
作を行う。
【００３４】図１の半導体記憶装置がバーストデータ転
送を行っている場合においては、リフレッシュ可能期間
は、この期間内に出力されたリフレッシュコマンドＲＦ
によるリフレッシュ動作がバーストデータ転送期間内に
完了できるような期間であって、バーストデータ転送の
バースト長に応じて予め定められている。また、図１の
半導体記憶装置が読み出し又は書き込み動作をしていな
いスタンバイ状態の場合は、特別なタイミング制御は必
要ないため、リフレッシュ可能期間となる。
【００３５】アドレスデコーダ３１は、アドレスＡＤＲ
Ｓに対応するワード線のうち、ポート選択信号ＥＮＡ，
ＥＮＢに従ってＡポート又はＢポートのいずれか一方に
属するワード線をアクティブにして、メモリセルアレイ
２００のメモリセル１００に対して読み出し、書き込み
及びリフレッシュ動作ができるようにする。
【００３６】セレクタ３２は、アドレスＡＤＲＳに対応
するビット線のうち、ポート選択信号ＥＮＡ，ＥＮＢに
従ってＡポート又はＢポートのいずれか一方に属するビ
ット線を選択する。センスアンプ列４０ａ，４０ｂは、
選択されたビット線に接続されたメモリセル１００に対
して読み出し、書き込み及びリフレッシュ動作を行う。
【００３７】入力データバッファ５１は、入力されたデ
ータをセレクタ３２に出力し、出力データバッファ５２
は、セレクタ３２が出力するメモリセル１００から読み
出したデータを出力する。バーストデータ転送時には、
セレクタ３２は、入力データバッファ５１又は出力デー
タバッファ５２を介して連続してデータを入出力する。
【００３８】図３は、図１の半導体記憶装置において、
バーストデータ読み出し及びリフレッシュ動作を並行し
て行う場合のタイミング図である。図１及び図３を参照
して、図１の半導体記憶装置の動作を説明する。
【００３９】ここでは例として、ポート選択信号ＥＮＡ
及びＥＮＢの信号レベルがそれぞれ“Ｈ”及び“Ｌ”の
ときは、Ａポートを経由して読み出し又は書き込み動
作、Ｂポートを経由してリフレッシュ動作を行い、ポー
ト選択信号ＥＮＡ及びＥＮＢの信号レベルがそれぞれ
“Ｌ”及び“Ｈ”のときは、Ａポートを経由してリフレ
ッシュ動作、Ｂポートを経由して読み出し又は書き込み
動作を行うこととする。
【００４０】以下では、クロックＣＬＫのパルスの１周
期を１サイクルとする。また、アドレス入力はノンマル
チプレクス方式、データ入出力方式はバーストデータ転
送方式であるとする。バースト長は４、ランダムアクセ
スサイクルは４サイクルであるものとし、リフレッシュ
動作には２サイクル要するものとする。リフレッシュ不
可能期間は、バースト長が４の場合の一例である。図３
では、複数の第１のワード線の信号レベルを重ね、
“Ｈ”（アクティブ状態）である信号を優先して表示し
たものをＷＬａとして表し、同様に複数の第２のワード
線についてのものをＷＬｂとして表している。
【００４１】時間Ｔ０〜Ｔ１の間において、リフレッシ
ュタイマ１５はリフレッシュ要求信号ＲＦＲを出力す
る。また、この期間において、外部から入力バッファ１
２を介して、読み出しコマンドＲＤがコマンドＣＯＭと
してコマンド発生回路１４に入力されている。
【００４２】時間Ｔ１において、コマンド発生回路１４
は、読み出しコマンドＲＤが入力された直後にクロック
ＣＬＫが立ち上がるのに同期して、ポート選択信号ＥＮ
Ａ及びＥＮＢの信号レベルをそれぞれ“Ｈ”及び“Ｌ”
にする。アドレスデコーダ３１は、第１のワード線ＷＬ
１ａ等のうち、アドレスＡＤＲＳで指定されたものをア
クティブにして、第１のビット線ＢＬ１ａ等を用いたバ
ーストデータ読み出しを開始する。すなわち、Ａポート
を用いた読み出し動作が開始される。バースト長が４で
あるので、このバースト読み出しは時間Ｔ５〜Ｔ６の間
まで続く。出力データバッファ５２が読み出されたデー
タＤａ０〜Ｄａ３を出力するのは、時間Ｔ３〜Ｔ７の間
である。
【００４３】時間Ｔ０〜Ｔ１の間において入力された読
み出しコマンドＲＤによるバーストデータ転送期間内に
リフレッシュ動作を完了し、次のコマンド入力を受け付
けるためには、リフレッシュ動作を時間Ｔ２〜Ｔ５の間
に開始し、かつ、完了していなければならない。このた
め、時間Ｔ１〜Ｔ２の間は、リフレッシュ制御回路２０
がリフレッシュコマンドＲＦを出力することができない
リフレッシュ不可能期間とされる。
【００４４】リフレッシュ制御回路２０は、クロックＣ
ＬＫの立ち上がりに同期してリフレッシュコマンドＲＦ
を出力する。リフレッシュ動作には２サイクル必要であ
るから、リフレッシュ制御回路２０は、時間Ｔ２又はＴ
３においてリフレッシュコマンドＲＦを出力しなければ
ならない。したがって、時間Ｔ２〜Ｔ４の間はリフレッ
シュ可能期間、時間Ｔ４〜Ｔ５の間はリフレッシュ不可
能期間とされる。
【００４５】時間Ｔ２において、リフレッシュ可能期間
が始まるため、リフレッシュ制御回路２０はリフレッシ
ュコマンドＲＦを出力する。時間Ｔ２〜Ｔ４の間に、ア
ドレスデコーダ３１は、読み出しに使われていない第２
のワード線ＷＬ１ｂ等のうちのいずれか１つをアクティ
ブにし、センスアンプ列４０ｂは、第２のビット線ＢＬ
１ｂ等を用いてデータをリストアするリフレッシュ動作
を行う。すなわち、Ｂポートを用いたリフレッシュ動作
が行われる。時間Ｔ５において、Ｂポートはリフレッシ
ュ動作を終えてスタンバイ状態になっており、新たに入
力されるコマンドＣＯＭに応じた動作を行うことができ
る。
【００４６】時間Ｔ４〜Ｔ５の間において、リフレッシ
ュタイマ１５は、再びリフレッシュ要求信号ＲＦＲを出
力するが、時間Ｔ４〜Ｔ５の間はリフレッシュ不可能期
間なので、リフレッシュ制御回路２０はリフレッシュコ
マンドＲＦを出力しない。
【００４７】時間Ｔ５の直前において再び読み出しコマ
ンドＲＤが入力されると、同様に時間Ｔ５において、コ
マンド発生回路１４は、ポート選択信号ＥＮＡ，ＥＮＢ
の信号レベルをそれぞれ“Ｌ”，“Ｈ”にする。アドレ
スデコーダ３１は、第２のワード線ＷＬ１ｂ等のうち、
アドレスＡＤＲＳで指定されたものをアクティブにし
て、第２のビット線ＢＬ１ｂ等を用いたバーストデータ
読み出しを開始する。すなわち、Ｂポートを用いた読み
出し動作が開始される。出力データバッファ５２が読み
出されたデータＤｂ０〜Ｄｂ３を出力するのは、時間Ｔ
７〜Ｔ１１の間である。
【００４８】同様に、時間Ｔ５〜Ｔ６，Ｔ８〜Ｔ１０の
間はリフレッシュ不可能期間とされ、時間Ｔ６〜Ｔ８の
間はリフレッシュ可能期間とされる。
【００４９】時間Ｔ６において、リフレッシュ可能期間
に入るため、リフレッシュ制御回路２０はリフレッシュ
コマンドＲＦを出力する。時間Ｔ６〜Ｔ８の間に、アド
レスデコーダ３１は、読み出しに使われていない第１の
ワード線ＷＬ１ａ等のいずれか１つをアクティブにし、
センスアンプ列４０ａは、第１のビット線ＢＬ１ａ等を
用いてデータをリストアするリフレッシュ動作を行う。
すなわち、Ａポートを用いたリフレッシュ動作が行われ
る。時間Ｔ９において、Ａポートはリフレッシュ動作を
終えてスタンバイ状態になる。
【００５０】図４は、図１におけるリフレッシュ制御回
路２０の構成を示すブロック図である。図４において、
リフレッシュ制御回路２０は、カウンタとしての６ビッ
トカウンタ２１と、デコード回路２２と、ラッチ回路２
３と、リフレッシュコントローラ２４とを備えている。
コマンド発生回路１４、６ビットカウンタ２１及びリフ
レッシュコントローラ２４には、クロックＣＬＫが入力
されている。
【００５１】コマンド発生回路１４は、外部から入力バ
ッファ１２を介してコマンドＣＯＭが入力されると、リ
セット信号ＲＳＴを６ビットカウンタ２１に、コマンド
ＣＯＭをリフレッシュコントローラ２４に出力し、ま
た、ポート選択信号ＥＮＡ及びＥＮＢのそれぞれの信号
レベルを反転して、コマンドＣＯＭとともにアドレスデ
コーダ３１及びセレクタ３２に出力する。
【００５２】６ビットカウンタ２１は、クロックＣＬＫ
のパルスが立ち上がる度に１ずつカウント値を増大さ
せ、リセット信号ＲＳＴが入力されると、カウント値を
０にする。６ビットカウンタ２１は、カウント値が５に
達すると、それ以降はリセット信号ＲＳＴが入力される
までカウント値５を保持する。
【００５３】デコード回路２２は、リフレッシュイネー
ブル信号ＲＦＥをリフレッシュコントローラ２４に出力
する。デコード回路２２は、６ビットカウンタ２１のカ
ウント値に応じてリフレッシュイネーブル信号ＲＦＥの
信号レベルを変化させる。ここでは例として、デコード
回路２２は、リフレッシュイネーブル信号ＲＦＥの信号
レベルを、６ビットカウンタ２１のカウント値が２及び
３のときは“Ｌ”（非アクティブ）にし、カウント値が
０，１，４及び５のときは“Ｈ”（アクティブ）にする
ものとする。
【００５４】ラッチ回路２３は、リフレッシュ要求ラッ
チ信号ＲＦＬをリフレッシュコントローラ２４に出力し
ている。ラッチ回路２３は、リフレッシュタイマ１５が
出力するリフレッシュ要求信号ＲＦＲが入力されるとリ
フレッシュ要求ラッチ信号ＲＦＬを“Ｈ”（アクティ
ブ）にし、リフレッシュコントローラ２４がリフレッシ
ュコマンドＲＦを出力するとリフレッシュ要求ラッチ信
号ＲＦＬを“Ｌ”（非アクティブ）にする。
【００５５】リフレッシュコントローラ２４は、リフレ
ッシュイネーブル信号ＲＦＥ及びリフレッシュ要求ラッ
チ信号ＲＦＬがともに“Ｈ”であり、かつ、コマンドＣ
ＯＭとして読み出しコマンドＲＤ及び書き込みコマンド
ＷＲのいずれもが入力されていないとき（NO OPERATION
時）に、クロックＣＬＫのパルスが立ち上がると、リフ
レッシュコマンドＲＦをラッチ回路２３、アドレスデコ
ーダ３１及びセンスアンプ列４０ａ，４０ｂに出力す
る。
【００５６】図５は、リフレッシュ制御回路２０の動作
の一例について説明するタイミング図である。図５にお
ける時間Ｔ０〜Ｔ１１は、図３における時間と同じもの
を表している。図３及び図５を参照して、外部からコマ
ンドＣＯＭとして読み出しコマンドＲＤがコマンド発生
回路１４に入力される場合について説明する。図５にお
いて、ＮＯＰは、コマンドＣＯＭとして読み出しコマン
ドＲＤ及び書き込みコマンドＷＲのいずれもが入力され
ていないこと（NO OPERATION）を表す。
【００５７】時間Ｔ０〜Ｔ１の間において、リフレッシ
ュタイマ１５はリフレッシュ要求信号ＲＦＲを出力し、
ラッチ回路２３はリフレッシュ要求ラッチ信号ＲＦＬを
“Ｈ”にする。また、この時間Ｔ０〜Ｔ１の間におい
て、外部から入力された読み出しコマンドＲＤが入力バ
ッファ１２を介してコマンド発生回路１４に入力されて
いる。コマンド発生回路１４は、読み出しコマンドＲＤ
が入力されると、時間Ｔ１〜Ｔ２においてリセット信号
ＲＳＴを出力し、６ビットカウンタ２１のカウント値を
０にリセットする。
【００５８】時間Ｔ１において、クロックＣＬＫのパル
スが立ち上がるとき、リフレッシュ要求ラッチ信号ＲＦ
Ｌは“Ｈ”であるが、読み出しコマンドＲＤが入力され
ているので、リフレッシュコントローラ２４はリフレッ
シュコマンドＲＦを出力しない。
【００５９】時間Ｔ２において、クロックＣＬＫのパル
スが立ち上がると、リフレッシュイネーブル信号ＲＦＥ
及びリフレッシュ要求ラッチ信号ＲＦＬがともに“Ｈ”
であり、かつ、コマンドＣＯＭがＮＯＰであるので、リ
フレッシュコントローラ２４は、リフレッシュコマンド
ＲＦを出力する。すると、Ａポート及びＢポートのう
ち、読み出しで使われていないポートを用いて、リフレ
ッシュ動作が開始される。リフレッシュコマンドＲＦが
出力されると、ラッチ回路２３は、リフレッシュ要求ラ
ッチ信号ＲＦＬを“Ｌ”にする。また、時間Ｔ２におい
て、６ビットカウンタ２１のカウント値は１になる。
【００６０】時間Ｔ３において、クロックＣＬＫのパル
スが立ち上がると、６ビットカウンタ２１のカウント値
が２になる。すると、デコード回路２２は、リフレッシ
ュイネーブル信号ＲＦＥを“Ｌ”にする。
【００６１】時間Ｔ４において、クロックＣＬＫのパル
スが立ち上がると、６ビットカウンタ２１のカウント値
が３になる。
【００６２】時間Ｔ４〜Ｔ５の間において、リフレッシ
ュタイマ１５がリフレッシュ要求信号ＲＦＲを出力する
と、リフレッシュ要求ラッチ信号ＲＦＬが“Ｈ”にな
る。また、時間Ｔ４〜Ｔ５の間において、外部から入力
バッファ１２を介して読み出しコマンドＲＤがコマンド
発生回路１４に入力されると、コマンド発生回路１４
は、時間Ｔ５〜Ｔ６の間においてリセット信号ＲＳＴを
出力し、６ビットカウンタ２１をリセットする。
【００６３】時間Ｔ５において、リフレッシュ要求ラッ
チ信号ＲＦＬは“Ｈ”であるが、リフレッシュイネーブ
ル信号ＲＦＥが“Ｌ”であるので、リフレッシュコント
ローラ２４はリフレッシュコマンドＲＦを出力しない。
また、時間Ｔ５〜Ｔ６において、６ビットカウンタ２１
のカウント値が０になるので、デコード回路２２は、リ
フレッシュイネーブル信号ＲＦＥを“Ｈ”にする。
【００６４】時間Ｔ６において、クロックＣＬＫのパル
スが立ち上がると、リフレッシュイネーブル信号ＲＦＥ
及びリフレッシュ要求ラッチ信号ＲＦＬがともに“Ｈ”
であり、かつ、コマンドＣＯＭがＮＯＰであるので、リ
フレッシュコントローラ２４は、リフレッシュコマンド
ＲＦを出力する。すると、時間Ｔ２のときと同様に、読
み出しで使われていないポートを用いて、リフレッシュ
動作が開始される。
【００６５】時間Ｔ７，Ｔ８，Ｔ９及びＴ１０におい
て、６ビットカウンタ２１のカウント値は、それぞれ
２，３，４及び５になる。その後、読み出しや書き込み
動作が行われないスタンバイ状態のときは、６ビットカ
ウンタ２１はカウント値を５に保つので、デコード回路
２２は、リフレッシュイネーブル信号ＲＦＥを“Ｈ”に
保つ。したがって、例えば時間Ｔ１０〜Ｔ１１の間にリ
フレッシュタイマ１５がリフレッシュ要求信号ＲＦＲを
出力すると、次にクロックＣＬＫのパルスが立ち上がる
時間Ｔ１１において、リフレッシュコントローラ２４は
リフレッシュコマンドＲＦを出力する。
【００６６】このように、図４のようなリフレッシュ制
御回路２０によると、６ビットカウンタ２１のカウント
値に応じてリフレッシュイネーブル信号ＲＦＥの信号レ
ベルを変化させるため、図３の時間Ｔ１〜Ｔ２等のリフ
レッシュ不可能期間において、リフレッシュ制御回路２
０がリフレッシュコマンドＲＦを出力しないようにする
ことができる。
【００６７】なお、６ビットカウンタ２１に代えて、ク
ロックＣＬＫのパルス数を６以上まで計数することがで
きるカウンタを用い、デコード回路２２がカウンタのカ
ウント値が６以上の場合をカウント値が５の場合と同様
に扱うこととしても同様である。
【００６８】また、コマンドＣＯＭとして読み出しコマ
ンドＲＤが入力される場合について説明したが、書き込
みコマンドＷＲが入力される場合についても同様であ
る。
【００６９】以上のように、本実施形態の半導体記憶装
置によると、Ａポートに属する複数の第１のビット線Ｂ
Ｌ１ａ等とＢポートに属する複数の第２のビット線ＢＬ
１ｂ等とのうち、一方を用いてバーストデータ転送を行
う期間中に、他方を用いてリフレッシュ動作を行うこと
ができる。したがって、リフレッシュ動作のために読み
出し、書き込み動作を止める必要がなく、連続したデー
タ転送を行うことができる。また、プリチャージのため
にデータ転送を中断する必要もない。
【００７０】なお、本実施形態では、リフレッシュ動作
を制御するリフレッシュ制御回路を有する半導体記憶装
置について説明したが、外部から入力するコマンドによ
って直接リフレッシュのタイミングを制御するようにし
てもよい。この場合、回路構成を簡略化することができ
る。
【００７１】また、本実施形態では、コマンド発生回路
１４がポート選択信号ＥＮＡ及びＥＮＢを出力してリフ
レッシュ動作に用いるポートを選択することとしたが、
ポート選択信号を外部から入力したり、アドレスデコー
ダ３１及びセレクタ３２がリフレッシュ動作に用いるポ
ートを選択することとしてもよい。
【００７２】また、本実施形態においては、リフレッシ
ュコマンドＲＦをクロックＣＬＫの立ち上がりに同期し
て出力することとしたが、タイミングに余裕を持たせる
ために、クロックＣＬＫの半周期分だけ遅らせて出力す
ることとしてもよい。
【００７３】
【発明の効果】以上のように、本発明によると、リフレ
ッシュ動作のためにバーストデータ転送を中断する必要
がなく、かつ、リフレッシュ動作を制御する回路を有す
るため、外部からリフレッシュのためのコマンドを入力
する必要がない半導体記憶装置を実現することができ
る。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体記憶装置のブロ
ック図である。
【図２】図１の半導体記憶装置のメモリセルアレイ周辺
の回路図である。
【図３】図１の半導体記憶装置において、バーストデー
タ読み出し及びリフレッシュ動作を並行して行う場合の
タイミング図である。
【図４】図１におけるリフレッシュ制御回路の構成を示
すブロック図である。
【図５】リフレッシュ制御回路の動作の一例について説
明するタイミング図である。
【図６】２Ｔｒ１Ｃ型のメモリセルを有する半導体記憶
装置においてバーストデータ読み出し動作を行う場合の
タイミング図である。
【符号の説明】
１１ アドレスバッファ １２ 入力バッファ １３ クロックバッファ １４ コマンド発生回路 １５ リフレッシュタイマ ２０ リフレッシュ制御回路 ２１ ６ビットカウンタ（カウンタ） ２２ デコード回路 ２３ ラッチ回路 ２４ リフレッシュコントローラ ３１ アドレスデコーダ ３２ セレクタ ４０ａ，４０ｂ センスアンプ列 ４１ａ〜４４ａ，４１ｂ〜４４ｂ センスアンプ ５１ 入力データバッファ ５２ 出力データバッファ １００ メモリセル １０１ａ 第１のトランジスタ １０１ｂ 第２のトランジスタ １０２ キャパシタ ２００ メモリセルアレイ ＷＬ１ａ，ＷＬ２ａ 第１のワード線 ＷＬ１ｂ，ＷＬ２ｂ 第２のワード線 ＢＬ１ａ，ＢＬ２ａ，ＢＬ３ａ，ＢＬ４ａ 第１のビッ
ト線 ＢＬ１ｂ，ＢＬ２ｂ，ＢＬ３ｂ，ＢＬ４ｂ 第２のビッ
ト線 ＲＦＲ リフレッシュ要求信号 ＲＳＴ リセット信号 ＲＦＥ リフレッシュイネーブル信号 ＲＦＬ リフレッシュ要求ラッチ信号 ＲＦ リフレッシュコマンド ＣＯＭ コマンド ＲＤ 読み出しコマンド ＷＲ 書き込みコマンド ＥＮＡ，ＥＮＢ ポート選択信号 ＣＬＫ クロック

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 データ蓄積用のキャパシタ、並びに前記
    キャパシタの一方の電極にそれぞれのソースが接続され
    た第１及び第２のトランジスタを有する複数のメモリセ
    ルと、 各々前記各メモリセルの第１のトランジスタのドレイン
    と接続された複数の第１のビット線と、 各々前記各メモリセルの第２のトランジスタのドレイン
    と接続された複数の第２のビット線とを備え、 前記各メモリセルにおける第１のビット線及び第２のビ
    ット線のうち、一方のビット線を用いてバーストデータ
    転送を行う期間中に、他方のビット線を用いてリフレッ
    シュ動作を行うように構成された半導体記憶装置。
  2. 【請求項２】 請求項１に記載の半導体記憶装置におい
    て、 リフレッシュ要求信号を出力するリフレッシュタイマ
    と、 読み出し又は書き込みコマンドが入力される毎に、リセ
    ット信号を出力するコマンド発生回路と、 前記リフレッシュ要求信号及び前記リセット信号が出力
    されたタイミングに基づいて、リフレッシュ動作を行う
    ためのリフレッシュコマンドを出力するリフレッシュ制
    御回路とを備えたことを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項２に記載の半導体記憶装置におい
    て、 前記コマンド発生回路は、 読み出し又は書き込みコマンドが入力される毎に、前記
    各メモリセルにおける第１のビット線と第２のビット線
    とを交互にバーストデータ転送とリフレッシュ動作とに
    用いるように選択するためのポート選択信号を出力する
    ことを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項２に記載の半導体記憶装置におい
    て、 前記リフレッシュ制御回路は、 前記リフレッシュ要求信号が入力された後であり、か
    つ、前記リセット信号が入力された時からの時間が所定
    の範囲にあるときに、前記リフレッシュコマンドを出力
    することを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項２に記載の半導体記憶装置におい
    て、 前記リフレッシュ制御回路は、 前記リセット信号によってリセットされ、クロックのパ
    ルス数を数えてカウント値として出力するカウンタと、 前記カウント値が所定の値であるときに、リフレッシュ
    イネーブル信号をアクティブにして出力するデコード回
    路と、 前記リフレッシュ要求信号及び前記リフレッシュコマン
    ドを入力とし、リフレッシュ要求ラッチ信号を、前記リ
    フレッシュ要求信号が入力されるとアクティブにし、前
    記リフレッシュコマンドが入力されると非アクティブに
    して出力するラッチ回路と、 前記リフレッシュ要求ラッチ信号及び前記リフレッシュ
    イネーブル信号がともにアクティブであり、かつ、前記
    コマンド発生回路に読み出し及び書き込みコマンドのい
    ずれもが入力されていないときに、前記リフレッシュコ
    マンドを出力するリフレッシュコントローラとを備えた
    ことを特徴とする半導体記憶装置。
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