JP2002008371A - 半導体記憶装置 - Google Patents
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Abstract
憶装置において、リフレッシュ動作のために読み出し、
書き込み動作を中断しないようにする。 【解決手段】 2Tr1C型の複数のメモリセルと、リ
フレッシュ要求信号を出力するリフレッシュタイマと、
読み出し又は書き込みコマンドが入力される毎に、リセ
ット信号を出力するコマンド発生回路と、リフレッシュ
要求信号及びリセット信号が出力されたタイミングに基
づいて、リフレッシュ動作を行うためのリフレッシュコ
マンドを出力するリフレッシュ制御回路とを備え、各メ
モリセルにおける第1のビット線及び第2のビット線の
うち、一方のビット線を用いてバーストデータ転送を行
う期間中に、他方のビット線を用いてリフレッシュ動作
を行う。
Description
関し、特に、1メモリセル当たり2個のトランジスタ及
び1個のキャパシタを備えた半導体記憶装置に関する。
ンジスタ及び1個のキャパシタを備えたDRAM(dyna
mic random-access memory)メモリセル100を有する
半導体記憶装置のメモリセルアレイ200周辺の回路図
である。図2に示すメモリセル100は、そのうちの1
つを例にとって説明すると、ゲートが第1のワード線W
L1aと接続され、ドレインが第1のビット線BL1a
と接続され、ソースがストレージノードSNと接続され
た第1のトランジスタ101aと、ゲートが第2のワー
ド線WL1bと接続され、ドレインが第2のビット線B
L1bと接続され、ソースがストレージノードSNと接
続された第2のトランジスタ101bと、一方の電極が
ストレージノードSNと接続され、他方の電極がセルプ
レートとなるキャパシタ102とを有している。
キャパシタ102に対して、独立に制御可能な第1のト
ランジスタ101aと第2のトランジスタ101bとを
有している。したがって、メモリセル100において、
第1のワード線WL1a、第1のトランジスタ101a
及び第1のビット線BL1aによるアクセスと、第2の
ワード線WL1b、第2のトランジスタ101b及び第
2のビット線BL1bによるアクセスとの間でインター
リーブ動作を行うことができる。
2Tr1C型のメモリセルと称する。また、メモリセル
100に対して、第1のトランジスタ101aを用いて
アクセスする系をAポートと称し、第2のトランジスタ
を101bを用いてアクセスする系をBポートと称す
る。
び1個のキャパシタを備えた通常のメモリセルを用いた
SDRAM(synchronous dynamic random-access memo
ry)等では、マルチバンク構成とし、バンク間でインタ
ーリーブ動作させることにより、入出力の際に連続デー
タ転送が可能である。しかし、同一バンクのメモリセル
に連続してアクセスする場合は、プリチャージ・イコラ
イズ期間が必要であるために、データ転送が止まってし
まう。
半導体記憶装置においては、一方のポートを用いてバー
スト動作をしているときは、他方のポートはスタンバイ
状態であるので、この他方のポートを用いてプリチャー
ジ動作を行うことができる。バースト長及びデータのレ
イテンシーを考慮したコマンド入力を行うことにより、
同一バンク内のメモリセルに対しても連続したデータ入
出力が可能となる。
有する半導体記憶装置においてバーストデータ読み出し
動作を行う場合のタイミング図である。この半導体記憶
装置では、アドレス入力はノンマルチプレクサ方式、デ
ータレイテンシーが2、ランダムアクセスサイクルが
4、バースト長が4であるものとする。図6では、アク
ティブになるワード線のうち、第1のワード線をWL
a、第2のワード線をWLbとして表している。
ンドRDが入力される。例えば第1のワード線WL1a
が立ち上がり、第1のビット線BL1a等を用いたAポ
ートを経由したデータ読み出し動作が行われる。時間T
3〜T7の間においてデータDa0〜Da3が連続して
出力される。
て、再び読み出しコマンドRDが入力されると、例えば
第2のワード線WL2bが立ち上がり、第2のビット線
BL1b等を用いたBポートを経由したデータ読み出し
動作が行われる。時間T7〜T11の間においてデータ
Db0〜Db3が連続して出力される。
1b等に対しては、Aポートを経由したデータ読み出し
動作中にプリチャージ及びイコライズが行われるので、
Aポートを経由したバーストデータの読み出し終了後
に、続けてBポートからデータを読み出すことができ、
連続したデータ転送が可能となる。
ャージ等を行っている間に、他方のポートを用いてメモ
リセル100にアクセスすることができるため、プリチ
ャージ時間が見かけ上なくなり、読み出し動作及び書き
込み動作を高速に行うことができる。
Tr1C型のメモリセルを有する半導体記憶装置におい
ても、リフレッシュ動作は必要であり、メモリセルに対
して読み出し動作や書き込み動作を行っていないときに
リフレッシュ動作を行うことが必要であった。このた
め、リフレッシュタイミングを考慮したシステム設計が
必要であることと、リフレッシュ動作のためにデータ入
出力動作を一時的に止めなければならないことに起因し
て、システム構成が複雑になっていた。また、リフレッ
シュ動作のために、チップが本来有している性能を十分
に引き出すことができないという問題があった。
する半導体記憶装置において、リフレッシュ動作のため
に読み出し、書き込み動作を中断しないようにし、連続
データ転送を可能にすることを課題とする。
め、請求項1の発明が講じた手段は、半導体記憶装置と
して、データ蓄積用のキャパシタ、並びに前記キャパシ
タの一方の電極にそれぞれのソースが接続された第1及
び第2のトランジスタを有する複数のメモリセルと、各
々前記各メモリセルの第1のトランジスタのドレインと
接続された複数の第1のビット線と、各々前記各メモリ
セルの第2のトランジスタのドレインと接続された複数
の第2のビット線とを備え、前記各メモリセルにおける
第1のビット線及び第2のビット線のうち、一方のビッ
ト線を用いてバーストデータ転送を行う期間中に、他方
のビット線を用いてリフレッシュ動作を行うように構成
されたものである。
作を行うためにデータ転送を中断する必要がなく、連続
した高速なバーストデータ転送が可能となる。
の半導体記憶装置において、リフレッシュ要求信号を出
力するリフレッシュタイマと、読み出し又は書き込みコ
マンドが入力される毎に、リセット信号を出力するコマ
ンド発生回路と、前記リフレッシュ要求信号及び前記リ
セット信号が出力されたタイミングに基づいて、リフレ
ッシュ動作を行うためのリフレッシュコマンドを出力す
るリフレッシュ制御回路とを備えたことを特徴とする。
作を行うタイミングを外部から制御する必要がなくな
る。
載の半導体記憶装置において、前記コマンド発生回路
は、読み出し又は書き込みコマンドが入力される毎に、
前記各メモリセルにおける第1のビット線と第2のビッ
ト線とを交互にバーストデータ転送とリフレッシュ動作
とに用いるように選択するためのポート選択信号を出力
することを特徴とする。
及び第2のビット線のうち、リフレッシュ動作に用いる
ものを交互に選択することができる。
載の半導体記憶装置において、前記リフレッシュ制御回
路は、前記リフレッシュ要求信号が入力された後であ
り、かつ、前記リセット信号が入力された時からの時間
が所定の範囲にあるときに、前記リフレッシュコマンド
を出力することを特徴とする。
作を行うことが可能な期間において、リフレッシュコマ
ンドを出力することができる。
載の半導体記憶装置において、前記リフレッシュ制御回
路は、前記リセット信号によってリセットされ、クロッ
クのパルス数を数えてカウント値として出力するカウン
タと、前記カウント値が所定の値であるときに、リフレ
ッシュイネーブル信号をアクティブにして出力するデコ
ード回路と、前記リフレッシュ要求信号及び前記リフレ
ッシュコマンドを入力とし、リフレッシュ要求ラッチ信
号を、前記リフレッシュ要求信号が入力されるとアクテ
ィブにし、前記リフレッシュコマンドが入力されると非
アクティブにして出力するラッチ回路と、前記リフレッ
シュ要求ラッチ信号及び前記リフレッシュイネーブル信
号がともにアクティブであり、かつ、前記コマンド発生
回路に読み出し及び書き込みコマンドのいずれもが入力
されていないときに、前記リフレッシュコマンドを出力
するリフレッシュコントローラとを備えたことを特徴と
する。
作を行うタイミングを、クロックに同期させて適切に制
御できる。
て、図面を参照しながら説明する。
装置のブロック図である。図1の半導体記憶装置は、ア
ドレスバッファ11と、入力バッファ12と、クロック
バッファ13と、コマンド発生回路14と、リフレッシ
ュタイマ15と、リフレッシュ制御回路20と、アドレ
スデコーダ31と、セレクタ32と、センスアンプ列4
0a及び40bと、2Tr1C型のDRAMメモリセル
100を複数有するメモリセルアレイ200と、入力デ
ータバッファ51と、出力データバッファ52とを備え
ている。
ルアレイ200周辺の回路図である。図2に示すよう
に、メモリセル100は、ゲートが第1のワード線WL
1aと接続され、ドレインが第1のビット線BL1aと
接続され、ソースがストレージノードSNと接続された
第1のトランジスタ101aと、ゲートが第2のワード
線WL1bと接続され、ドレインが第2のビット線BL
1bと接続され、ソースがストレージノードSNと接続
された第2のトランジスタ101bと、一方の電極がス
トレージノードSNと接続され、他方の電極がセルプレ
ートとなるキャパシタ102とを有している。
bは、それぞれセンスアンプ41a,41bに接続され
ている。同様に、他の第1のビット線BL2a,BL3
a等はセンスアンプ42a,43a等に、他の第2のビ
ット線BL2b,BL3b等はセンスアンプ42b,4
3b等にそれぞれ接続されている。センスアンプ列40
aは、センスアンプ41a,42a等を有し、センスア
ンプ列40bは、センスアンプ41b,42b等を有し
ている。
クセスする際に用いられる第1のワード線WL1a等、
第1のトランジスタ101a、第1のビット線BL1a
等及びセンスアンプ列40aをAポートと称し、第2の
ワード線WL1b等、第2のトランジスタ101b、第
2のビット線BL1b等及びセンスアンプ列40bをB
ポートと称する。また、バーストデータ読み出し又は書
き込みを、バーストデータ転送と称する。
ッシュコマンドRFを出力することが不可能な期間、す
なわち、リフレッシュ動作を開始することが禁止される
期間を、リフレッシュ不可能期間と称する。リフレッシ
ュ不可能期間以外の期間は、リフレッシュ可能期間とさ
れ、リフレッシュ制御回路20はリフレッシュコマンド
RFを出力することができる。
スバッファ11を介してアドレスデコーダ31及びセレ
クタ32に入力され、コマンドCOMが入力バッファ1
2を介してコマンド発生回路14に入力されている。ま
た、クロックCLKがクロックバッファ13を介してコ
マンド発生回路14、リフレッシュ制御回路20、入力
データバッファ51及び出力データバッファ52に入力
されている。
ENA及びENB、並びにコマンドCOMをアドレスデ
コーダ31及びセレクタ32に出力している。ポート選
択信号ENA及びENBは、一方の信号レベルが高電位
(以下では“H”と表記する)であるときは、他方の信
号レベルは低電位(以下では“L”と表記する)という
ように、互いに反対の信号レベルを持つ。コマンド発生
回路14は、読み出し又は書き込みを指示するコマンド
COMが入力されると、ポート選択信号ENA及びEN
Bの信号レベルをそれぞれ反転して出力する。また、コ
マンド発生回路14は、コマンドCOMが入力される
と、リセット信号RST及びコマンドCOMをリフレッ
シュ制御回路20に出力する。
00で必要とされるリフレッシュ間隔に応じて、リフレ
ッシュ要求信号RFRをリフレッシュ制御回路20に出
力する。
ュ要求信号RFRが入力され、リセット信号RSTが入
力されてからの時間が所定のリフレッシュ可能期間内で
あって、かつ、コマンド入力がないとき(NO OPERATION
時)、リフレッシュコマンドRFをアドレスデコーダ3
1及びセンスアンプ列40a,40bに出力する。アド
レスデコーダ31、センスアンプ列40a及び40b
は、リフレッシュコマンドRFが入力されると、リフレ
ッシュすべきメモリセル100に対してリフレッシュ動
作を行う。
送を行っている場合においては、リフレッシュ可能期間
は、この期間内に出力されたリフレッシュコマンドRF
によるリフレッシュ動作がバーストデータ転送期間内に
完了できるような期間であって、バーストデータ転送の
バースト長に応じて予め定められている。また、図1の
半導体記憶装置が読み出し又は書き込み動作をしていな
いスタンバイ状態の場合は、特別なタイミング制御は必
要ないため、リフレッシュ可能期間となる。
Sに対応するワード線のうち、ポート選択信号ENA,
ENBに従ってAポート又はBポートのいずれか一方に
属するワード線をアクティブにして、メモリセルアレイ
200のメモリセル100に対して読み出し、書き込み
及びリフレッシュ動作ができるようにする。
するビット線のうち、ポート選択信号ENA,ENBに
従ってAポート又はBポートのいずれか一方に属するビ
ット線を選択する。センスアンプ列40a,40bは、
選択されたビット線に接続されたメモリセル100に対
して読み出し、書き込み及びリフレッシュ動作を行う。
ータをセレクタ32に出力し、出力データバッファ52
は、セレクタ32が出力するメモリセル100から読み
出したデータを出力する。バーストデータ転送時には、
セレクタ32は、入力データバッファ51又は出力デー
タバッファ52を介して連続してデータを入出力する。
バーストデータ読み出し及びリフレッシュ動作を並行し
て行う場合のタイミング図である。図1及び図3を参照
して、図1の半導体記憶装置の動作を説明する。
及びENBの信号レベルがそれぞれ“H”及び“L”の
ときは、Aポートを経由して読み出し又は書き込み動
作、Bポートを経由してリフレッシュ動作を行い、ポー
ト選択信号ENA及びENBの信号レベルがそれぞれ
“L”及び“H”のときは、Aポートを経由してリフレ
ッシュ動作、Bポートを経由して読み出し又は書き込み
動作を行うこととする。
期を1サイクルとする。また、アドレス入力はノンマル
チプレクス方式、データ入出力方式はバーストデータ転
送方式であるとする。バースト長は4、ランダムアクセ
スサイクルは4サイクルであるものとし、リフレッシュ
動作には2サイクル要するものとする。リフレッシュ不
可能期間は、バースト長が4の場合の一例である。図3
では、複数の第1のワード線の信号レベルを重ね、
“H”(アクティブ状態)である信号を優先して表示し
たものをWLaとして表し、同様に複数の第2のワード
線についてのものをWLbとして表している。
ュタイマ15はリフレッシュ要求信号RFRを出力す
る。また、この期間において、外部から入力バッファ1
2を介して、読み出しコマンドRDがコマンドCOMと
してコマンド発生回路14に入力されている。
は、読み出しコマンドRDが入力された直後にクロック
CLKが立ち上がるのに同期して、ポート選択信号EN
A及びENBの信号レベルをそれぞれ“H”及び“L”
にする。アドレスデコーダ31は、第1のワード線WL
1a等のうち、アドレスADRSで指定されたものをア
クティブにして、第1のビット線BL1a等を用いたバ
ーストデータ読み出しを開始する。すなわち、Aポート
を用いた読み出し動作が開始される。バースト長が4で
あるので、このバースト読み出しは時間T5〜T6の間
まで続く。出力データバッファ52が読み出されたデー
タDa0〜Da3を出力するのは、時間T3〜T7の間
である。
み出しコマンドRDによるバーストデータ転送期間内に
リフレッシュ動作を完了し、次のコマンド入力を受け付
けるためには、リフレッシュ動作を時間T2〜T5の間
に開始し、かつ、完了していなければならない。このた
め、時間T1〜T2の間は、リフレッシュ制御回路20
がリフレッシュコマンドRFを出力することができない
リフレッシュ不可能期間とされる。
LKの立ち上がりに同期してリフレッシュコマンドRF
を出力する。リフレッシュ動作には2サイクル必要であ
るから、リフレッシュ制御回路20は、時間T2又はT
3においてリフレッシュコマンドRFを出力しなければ
ならない。したがって、時間T2〜T4の間はリフレッ
シュ可能期間、時間T4〜T5の間はリフレッシュ不可
能期間とされる。
が始まるため、リフレッシュ制御回路20はリフレッシ
ュコマンドRFを出力する。時間T2〜T4の間に、ア
ドレスデコーダ31は、読み出しに使われていない第2
のワード線WL1b等のうちのいずれか1つをアクティ
ブにし、センスアンプ列40bは、第2のビット線BL
1b等を用いてデータをリストアするリフレッシュ動作
を行う。すなわち、Bポートを用いたリフレッシュ動作
が行われる。時間T5において、Bポートはリフレッシ
ュ動作を終えてスタンバイ状態になっており、新たに入
力されるコマンドCOMに応じた動作を行うことができ
る。
ュタイマ15は、再びリフレッシュ要求信号RFRを出
力するが、時間T4〜T5の間はリフレッシュ不可能期
間なので、リフレッシュ制御回路20はリフレッシュコ
マンドRFを出力しない。
ンドRDが入力されると、同様に時間T5において、コ
マンド発生回路14は、ポート選択信号ENA,ENB
の信号レベルをそれぞれ“L”,“H”にする。アドレ
スデコーダ31は、第2のワード線WL1b等のうち、
アドレスADRSで指定されたものをアクティブにし
て、第2のビット線BL1b等を用いたバーストデータ
読み出しを開始する。すなわち、Bポートを用いた読み
出し動作が開始される。出力データバッファ52が読み
出されたデータDb0〜Db3を出力するのは、時間T
7〜T11の間である。
間はリフレッシュ不可能期間とされ、時間T6〜T8の
間はリフレッシュ可能期間とされる。
に入るため、リフレッシュ制御回路20はリフレッシュ
コマンドRFを出力する。時間T6〜T8の間に、アド
レスデコーダ31は、読み出しに使われていない第1の
ワード線WL1a等のいずれか1つをアクティブにし、
センスアンプ列40aは、第1のビット線BL1a等を
用いてデータをリストアするリフレッシュ動作を行う。
すなわち、Aポートを用いたリフレッシュ動作が行われ
る。時間T9において、Aポートはリフレッシュ動作を
終えてスタンバイ状態になる。
路20の構成を示すブロック図である。図4において、
リフレッシュ制御回路20は、カウンタとしての6ビッ
トカウンタ21と、デコード回路22と、ラッチ回路2
3と、リフレッシュコントローラ24とを備えている。
コマンド発生回路14、6ビットカウンタ21及びリフ
レッシュコントローラ24には、クロックCLKが入力
されている。
ッファ12を介してコマンドCOMが入力されると、リ
セット信号RSTを6ビットカウンタ21に、コマンド
COMをリフレッシュコントローラ24に出力し、ま
た、ポート選択信号ENA及びENBのそれぞれの信号
レベルを反転して、コマンドCOMとともにアドレスデ
コーダ31及びセレクタ32に出力する。
のパルスが立ち上がる度に1ずつカウント値を増大さ
せ、リセット信号RSTが入力されると、カウント値を
0にする。6ビットカウンタ21は、カウント値が5に
達すると、それ以降はリセット信号RSTが入力される
までカウント値5を保持する。
ブル信号RFEをリフレッシュコントローラ24に出力
する。デコード回路22は、6ビットカウンタ21のカ
ウント値に応じてリフレッシュイネーブル信号RFEの
信号レベルを変化させる。ここでは例として、デコード
回路22は、リフレッシュイネーブル信号RFEの信号
レベルを、6ビットカウンタ21のカウント値が2及び
3のときは“L”(非アクティブ)にし、カウント値が
0,1,4及び5のときは“H”(アクティブ)にする
ものとする。
チ信号RFLをリフレッシュコントローラ24に出力し
ている。ラッチ回路23は、リフレッシュタイマ15が
出力するリフレッシュ要求信号RFRが入力されるとリ
フレッシュ要求ラッチ信号RFLを“H”(アクティ
ブ)にし、リフレッシュコントローラ24がリフレッシ
ュコマンドRFを出力するとリフレッシュ要求ラッチ信
号RFLを“L”(非アクティブ)にする。
ッシュイネーブル信号RFE及びリフレッシュ要求ラッ
チ信号RFLがともに“H”であり、かつ、コマンドC
OMとして読み出しコマンドRD及び書き込みコマンド
WRのいずれもが入力されていないとき(NO OPERATION
時)に、クロックCLKのパルスが立ち上がると、リフ
レッシュコマンドRFをラッチ回路23、アドレスデコ
ーダ31及びセンスアンプ列40a,40bに出力す
る。
の一例について説明するタイミング図である。図5にお
ける時間T0〜T11は、図3における時間と同じもの
を表している。図3及び図5を参照して、外部からコマ
ンドCOMとして読み出しコマンドRDがコマンド発生
回路14に入力される場合について説明する。図5にお
いて、NOPは、コマンドCOMとして読み出しコマン
ドRD及び書き込みコマンドWRのいずれもが入力され
ていないこと(NO OPERATION)を表す。
ュタイマ15はリフレッシュ要求信号RFRを出力し、
ラッチ回路23はリフレッシュ要求ラッチ信号RFLを
“H”にする。また、この時間T0〜T1の間におい
て、外部から入力された読み出しコマンドRDが入力バ
ッファ12を介してコマンド発生回路14に入力されて
いる。コマンド発生回路14は、読み出しコマンドRD
が入力されると、時間T1〜T2においてリセット信号
RSTを出力し、6ビットカウンタ21のカウント値を
0にリセットする。
スが立ち上がるとき、リフレッシュ要求ラッチ信号RF
Lは“H”であるが、読み出しコマンドRDが入力され
ているので、リフレッシュコントローラ24はリフレッ
シュコマンドRFを出力しない。
スが立ち上がると、リフレッシュイネーブル信号RFE
及びリフレッシュ要求ラッチ信号RFLがともに“H”
であり、かつ、コマンドCOMがNOPであるので、リ
フレッシュコントローラ24は、リフレッシュコマンド
RFを出力する。すると、Aポート及びBポートのう
ち、読み出しで使われていないポートを用いて、リフレ
ッシュ動作が開始される。リフレッシュコマンドRFが
出力されると、ラッチ回路23は、リフレッシュ要求ラ
ッチ信号RFLを“L”にする。また、時間T2におい
て、6ビットカウンタ21のカウント値は1になる。
スが立ち上がると、6ビットカウンタ21のカウント値
が2になる。すると、デコード回路22は、リフレッシ
ュイネーブル信号RFEを“L”にする。
スが立ち上がると、6ビットカウンタ21のカウント値
が3になる。
ュタイマ15がリフレッシュ要求信号RFRを出力する
と、リフレッシュ要求ラッチ信号RFLが“H”にな
る。また、時間T4〜T5の間において、外部から入力
バッファ12を介して読み出しコマンドRDがコマンド
発生回路14に入力されると、コマンド発生回路14
は、時間T5〜T6の間においてリセット信号RSTを
出力し、6ビットカウンタ21をリセットする。
チ信号RFLは“H”であるが、リフレッシュイネーブ
ル信号RFEが“L”であるので、リフレッシュコント
ローラ24はリフレッシュコマンドRFを出力しない。
また、時間T5〜T6において、6ビットカウンタ21
のカウント値が0になるので、デコード回路22は、リ
フレッシュイネーブル信号RFEを“H”にする。
スが立ち上がると、リフレッシュイネーブル信号RFE
及びリフレッシュ要求ラッチ信号RFLがともに“H”
であり、かつ、コマンドCOMがNOPであるので、リ
フレッシュコントローラ24は、リフレッシュコマンド
RFを出力する。すると、時間T2のときと同様に、読
み出しで使われていないポートを用いて、リフレッシュ
動作が開始される。
て、6ビットカウンタ21のカウント値は、それぞれ
2,3,4及び5になる。その後、読み出しや書き込み
動作が行われないスタンバイ状態のときは、6ビットカ
ウンタ21はカウント値を5に保つので、デコード回路
22は、リフレッシュイネーブル信号RFEを“H”に
保つ。したがって、例えば時間T10〜T11の間にリ
フレッシュタイマ15がリフレッシュ要求信号RFRを
出力すると、次にクロックCLKのパルスが立ち上がる
時間T11において、リフレッシュコントローラ24は
リフレッシュコマンドRFを出力する。
御回路20によると、6ビットカウンタ21のカウント
値に応じてリフレッシュイネーブル信号RFEの信号レ
ベルを変化させるため、図3の時間T1〜T2等のリフ
レッシュ不可能期間において、リフレッシュ制御回路2
0がリフレッシュコマンドRFを出力しないようにする
ことができる。
ロックCLKのパルス数を6以上まで計数することがで
きるカウンタを用い、デコード回路22がカウンタのカ
ウント値が6以上の場合をカウント値が5の場合と同様
に扱うこととしても同様である。
ンドRDが入力される場合について説明したが、書き込
みコマンドWRが入力される場合についても同様であ
る。
置によると、Aポートに属する複数の第1のビット線B
L1a等とBポートに属する複数の第2のビット線BL
1b等とのうち、一方を用いてバーストデータ転送を行
う期間中に、他方を用いてリフレッシュ動作を行うこと
ができる。したがって、リフレッシュ動作のために読み
出し、書き込み動作を止める必要がなく、連続したデー
タ転送を行うことができる。また、プリチャージのため
にデータ転送を中断する必要もない。
を制御するリフレッシュ制御回路を有する半導体記憶装
置について説明したが、外部から入力するコマンドによ
って直接リフレッシュのタイミングを制御するようにし
てもよい。この場合、回路構成を簡略化することができ
る。
14がポート選択信号ENA及びENBを出力してリフ
レッシュ動作に用いるポートを選択することとしたが、
ポート選択信号を外部から入力したり、アドレスデコー
ダ31及びセレクタ32がリフレッシュ動作に用いるポ
ートを選択することとしてもよい。
ュコマンドRFをクロックCLKの立ち上がりに同期し
て出力することとしたが、タイミングに余裕を持たせる
ために、クロックCLKの半周期分だけ遅らせて出力す
ることとしてもよい。
ッシュ動作のためにバーストデータ転送を中断する必要
がなく、かつ、リフレッシュ動作を制御する回路を有す
るため、外部からリフレッシュのためのコマンドを入力
する必要がない半導体記憶装置を実現することができ
る。
ック図である。
の回路図である。
タ読み出し及びリフレッシュ動作を並行して行う場合の
タイミング図である。
すブロック図である。
明するタイミング図である。
装置においてバーストデータ読み出し動作を行う場合の
タイミング図である。
ト線 BL1b,BL2b,BL3b,BL4b 第2のビッ
ト線 RFR リフレッシュ要求信号 RST リセット信号 RFE リフレッシュイネーブル信号 RFL リフレッシュ要求ラッチ信号 RF リフレッシュコマンド COM コマンド RD 読み出しコマンド WR 書き込みコマンド ENA,ENB ポート選択信号 CLK クロック
Claims (5)
- 【請求項1】 データ蓄積用のキャパシタ、並びに前記
キャパシタの一方の電極にそれぞれのソースが接続され
た第1及び第2のトランジスタを有する複数のメモリセ
ルと、 各々前記各メモリセルの第1のトランジスタのドレイン
と接続された複数の第1のビット線と、 各々前記各メモリセルの第2のトランジスタのドレイン
と接続された複数の第2のビット線とを備え、 前記各メモリセルにおける第1のビット線及び第2のビ
ット線のうち、一方のビット線を用いてバーストデータ
転送を行う期間中に、他方のビット線を用いてリフレッ
シュ動作を行うように構成された半導体記憶装置。 - 【請求項2】 請求項1に記載の半導体記憶装置におい
て、 リフレッシュ要求信号を出力するリフレッシュタイマ
と、 読み出し又は書き込みコマンドが入力される毎に、リセ
ット信号を出力するコマンド発生回路と、 前記リフレッシュ要求信号及び前記リセット信号が出力
されたタイミングに基づいて、リフレッシュ動作を行う
ためのリフレッシュコマンドを出力するリフレッシュ制
御回路とを備えたことを特徴とする半導体記憶装置。 - 【請求項3】 請求項2に記載の半導体記憶装置におい
て、 前記コマンド発生回路は、 読み出し又は書き込みコマンドが入力される毎に、前記
各メモリセルにおける第1のビット線と第2のビット線
とを交互にバーストデータ転送とリフレッシュ動作とに
用いるように選択するためのポート選択信号を出力する
ことを特徴とする半導体記憶装置。 - 【請求項4】 請求項2に記載の半導体記憶装置におい
て、 前記リフレッシュ制御回路は、 前記リフレッシュ要求信号が入力された後であり、か
つ、前記リセット信号が入力された時からの時間が所定
の範囲にあるときに、前記リフレッシュコマンドを出力
することを特徴とする半導体記憶装置。 - 【請求項5】 請求項2に記載の半導体記憶装置におい
て、 前記リフレッシュ制御回路は、 前記リセット信号によってリセットされ、クロックのパ
ルス数を数えてカウント値として出力するカウンタと、 前記カウント値が所定の値であるときに、リフレッシュ
イネーブル信号をアクティブにして出力するデコード回
路と、 前記リフレッシュ要求信号及び前記リフレッシュコマン
ドを入力とし、リフレッシュ要求ラッチ信号を、前記リ
フレッシュ要求信号が入力されるとアクティブにし、前
記リフレッシュコマンドが入力されると非アクティブに
して出力するラッチ回路と、 前記リフレッシュ要求ラッチ信号及び前記リフレッシュ
イネーブル信号がともにアクティブであり、かつ、前記
コマンド発生回路に読み出し及び書き込みコマンドのい
ずれもが入力されていないときに、前記リフレッシュコ
マンドを出力するリフレッシュコントローラとを備えた
ことを特徴とする半導体記憶装置。
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