KR20010113517A - 반도체 기억장치 - Google Patents

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KR20010113517A
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사다카타히로유키
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

반도체 기억장치에 있어서 리프레시 동작을 행하기 위해서 판독동작 및 기입동작을 중단하는 일이 없도록 한다.
메모리 셀 어레이와 메모리 셀 어레이의 제 1 포트에 관한 제 1 센스 앰프열과, 메모리 셀 어레이의 제 2 포트에 관한 제 2 센스 앰프열과, 포트 선택신호에 응답하여 제 1 및 제 2 포트 중 버스트 데이터 전송을 행하는 포트를 선택하고, 제 1 및 제 2 센스 앰프열 중 선택한 포트에 관한 센스 앰프열을 데이터 입력회로 또는 데이터 출력회로에 결합하는 셀렉터를 구비한다. 셀렉터에 의해서 제 1 포트를 선택하여 버스트 데이터 전송을 행하는 동안에 제 2 센스 앰프열을 이용하여 메모리 셀 어레이의 리프레시 동작을 행하는 한편, 셀렉터에 의해서 제 2 포트를 선택하여 버스트 데이터 전송을 행하는 동안에 제 1 센스 앰프열을 이용하여 메모리 셀 어레이의 리프레시 동작을 행한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억장치에 관한 것이다.
도 2는 1메모리 셀당 2개의 트랜지스터 및 1개의 커패시터를 구비한 DRAM (dynamic random-access memory) 메모리 셀(100)을 갖는 반도체 기억장치의 메모리셀 어레이(200) 주변의 회로도이다. 도 2에 도시한 메모리 셀(100)은 그 중의 1개를 예로 들어 설명하면, 게이트가 제 1 워드선 WL1a와 접속되고 드레인이 제 1 비트선 BL1a와 접속되며 소스가 스토리지 노드 SN과 접속된 제 1 트랜지스터(101a)와, 게이트가 제 2 워드선 WL1b와 접속되고 드레인이 제 2 비트선 BL1b와 접속되며, 소스가 스토리지 노드 SN과 접속된 제 2 트랜지스터(101b)와, 한쪽의 전극이 스토리지 노드 SN과 접속되고, 다른 쪽의 전극이 셀 플레이트가 되는 커패시터(102)를 갖고 있다.
이와 같이, 메모리 셀(100)은 1개의 커패시터(102)에 대하여 독립적으로 제어가능한 제 1 트랜지스터(101a)와 제 2 트랜지스터(101b)를 갖고 있다. 따라서, 메모리 셀(100)에서 제 1 워드선 WL1a, 제 1 트랜지스터(101a) 및 제 1 비트선 BL1a에 의한 액세스와, 제 2 워드선 WL1b, 제 2 트랜지스터(101b) 및 제 2 비트선 BL1b에 의한 액세스와의 사이에서 인터리브 동작을 행할 수 있다.
이하에서는, 이러한 메모리 셀(100)을 2Tr1C형의 메모리 셀이라고 한다. 또한, 메모리 셀(100)에 대하여 제 1 트랜지스터(101a)를 이용하여 액세스하는 시스템을 A포트라고 하고, 제 2 트랜지스터를(101b)를 이용하여 액세스하는 시스템을 B포트라고 한다.
1메모리 셀당 1개의 트랜지스터 및 1개의 커패시터를 구비한 통상의 메모리 셀을 이용한 SDRAM (synchronous dynamic random-access memory) 등에서는 멀티뱅크 구성으로 하고, 뱅크간에 인터리브 동작을 하게 함으로써 입출력시에 연속데이터 전송이 가능하다. 그러나, 동일뱅크의 메모리 셀에 연속하여 액세스하는 경우는프리차지·이퀄라이즈 기간이 필요하기 때문에 데이터 전송이 멈춰진다.
2Tr1C형의 메모리 셀(100)을 갖는 반도체 기억장치에서는 한쪽의 포트를 이용하여 버스트 동작을 하고 있을 때는 다른 쪽의 포트는 준비상태이기 때문에, 다른 쪽의 포트를 이용하여 프리차지 동작을 할 수 있다. 버스트 길이 및 데이터의 레이턴시(latency)를 고려한 커맨드 입력을 행함으로써, 동일뱅크 내의 메모리 셀에 대해서도 연속된 데이터 입출력이 가능하다.
도 6은 2Tr1C형의 메모리 셀(100)을 갖는 반도체 기억장치에서 버스트 데이터 판독동작을 하는 경우의 타이밍도이다. 이 반도체 기억장치에서는 어드레스 입력은 논 멀티플렉서 방식, 데이터 레이턴시가 2, 랜덤 액세스 사이클이 4, 버스트 길이가 4인 것으로 한다. 도 6에서는 액티브가 되는 워드선 중, 제 1 워드선을 WLa, 제 2 워드선을 WLb로서 나타내고 있다.
도 6에서는 시간 T1에서 판독 커맨드 RD가 입력된다. 예를 들어 제 1 워드선 WL1a가 상승하고, 제 1 비트선 BL1a 등을 이용한 A포트를 경유한 데이터 판독동작이 행해진다. 시간 T3∼T7의 사이에서 데이터 Da0∼Da3이 연속하여 출력된다.
다음의 커맨드 입력이 가능한 시간 T5에서 다시 판독 커맨드 RD가 입력되면, 예를 들어 제 2 워드선 WL1b가 상승하고, 제 2 비트선 BL1b 등을 이용한 B포트를 경유한 데이터 판독동작이 행해진다. 시간 T7∼T11의 사이에서 데이터 Db0∼Db3이 연속하여 출력된다.
B포트에 접속된 제 2 비트선 BL1b 등에 대해서는 A포트를 경유한 데이터 판독동작 중에 프리차지 및 이퀄라이즈가 행해지기 때문에, A포트를 경유한 버스트데이터의 판독종료 후에, 계속하여 B포트로부터 데이터를 판독할 수 있어, 연속된 데이터 전송이 가능하다.
이와 같이, 한쪽의 포트에 관해서 프리차지 등을 행하고 있는 동안에 다른 쪽의 포트를 이용하여 메모리 셀(100)에 액세스할 수 있기 때문에 프리차지시간이 외관상 없어져서, 판독동작 및 기입동작을 고속으로 할 수 있다.
그러나, 이러한 2개의 포트를 갖는 반도체 기억장치에서도 리프레시 동작은 필요하고, 메모리 셀에 대하여 판독동작이나 기입동작을 행하고 있지 않을 때에 리프레시 동작을 행하는 경우가 필요하였다. 이 때문에, 리프레시 타이밍을 고려한 시스템설계가 필요한 것과 리프레시 동작을 위해 데이터 입출력동작을 일시적으로 멈춰야 하는 것에 기인하여, 시스템구성이 복잡하게 되어 있었다. 또한, 리프레시 동작 때문에 칩이 본래 갖고 있는 성능을 충분히 끌어낼 수 없다는 문제점이 있었다.
본 발명은 반도체 기억장치에서 리프레시 동작을 하기 위해서 판독동작 및 기입동작을 중단하는 일이 없도록 하여, 연속데이터 전송을 가능하게 하는 것을 목적으로 한다.
도 1은 본 발명의 실시예에 관한 반도체 기억장치의 블록도
도 2는 도 1의 반도체 기억장치의 메모리 셀 어레이 주변의 회로도
도 3은 도 1의 반도체 기억장치에서 버스트 데이터 판독 및 리프레시 동작을 병행하여 행하는 경우의 타이밍도
도 4는 도 1에서의 리프레시 제어회로의 구성을 도시하는 블록도
도 5는 리프레시 제어회로의 동작의 일례에 대해서 설명하는 타이밍도
도 6은 2Tr1C형의 메모리 셀을 갖는 반도체 기억장치에서 버스트 데이터 판독동작을 행하는 경우의 타이밍도
*도면의 주요 부분에 대한 부호의 설명*
11 : 어드레스 버퍼 12 : 입력 버퍼
13 : 클록 버퍼 14 : 커맨드 발생회로
15 : 리프레시 타이머 20 : 리프레시 제어회로
21 : 6비트 카운터(카운터) 22 : 디코드 회로
23 : 래치 회로 24 : 리프레시 컨트롤러
31 : 어드레스 디코더 32 : 셀렉터
40a : 제 1 센스 앰프열 40b : 제 2 센스 앰프열
41a∼44a, 41b∼44b : 센스 앰프
51 : 입력 데이터 버퍼(데이터 입력회로)
52 : 출력 데이터 버퍼(데이터 출력회로)
100 : 메모리 셀 101a : 제 1 트랜지스터
101b : 제 2 트랜지스터 102 : 커패시터
200 : 메모리 셀 어레이
WL1a, WL2a : 제 1 워드선 WL1b, WL2b : 제 2 워드선
BL1a, BL2a, BL3a, BL4a : 제 1 비트선
BL1b, BL2b, BL3b, BL4b : 제 2 비트선
RFR : 리프레시 요구신호 RST : 리셋 신호(커맨드 검출신호)
RFE : 리프레시 이네이블 신호 RFL : 리프레시 요구 래치신호
RF : 리프레시 커맨드 COM : 커맨드
RD : 판독 커맨드 WR : 기입 커맨드
ENA, ENB : 포트 선택신호 CLK : 클록
구체적으로 본 발명은 반도체 기억장치로서 메모리 셀 어레이와, 상기 메모리 셀 어레이의 제 1 포트에 관한 제 1 센스 앰프열과, 상기 메모리 셀 어레이의 제 2 포트에 관한 제 2 센스 앰프열과, 포트 선택신호에 응답하여 상기 제 1 및 제2 포트 중 버스트 데이터 전송을 하는 포트를 선택하고, 상기 제 1 및 제 2 센스 앰프열 중 선택한 포트에 관한 센스 앰프열을 데이터 입력회로 또는 데이터 출력회로에 결합하는 셀렉터를 구비하며, 상기 셀렉터에 의해서 상기 제 1 포트를 선택하여 버스트 데이터 전송을 하는 동안에 상기 제 2 센스 앰프열을 이용하여 상기 메모리 셀 어레이의 리프레시 동작을 하는 한편, 상기 셀렉터에 의해서 상기 제 2 포트를 선택하여 버스트 데이터 전송을 하는 동안에 상기 제 1 센스 앰프열을 이용하여 상기 메모리 셀 어레이의 리프레시 동작을 하도록 구성된 것이다.
이에 의하면, 한쪽의 포트를 이용하여 버스트 데이터 전송을 하고 있는 동안에 다른 쪽의 포트를 이용하여 리프레시 동작을 할 수 있다. 따라서, 리프레시 동작을 하기 위해서 데이터 전송을 중단할 필요가 없이, 연속된 고속의 버스트 데이터 전송이 가능하게 된다.
또한, 이 반도체 기억장치에 있어서 판독 또는 기입 커맨드의 입력에 응답하여 상기 포트 선택신호를 발생하는 커맨드 발생회로를 추가로 구비하는 것이 바람직하다. 이에 의하면, 판독 또는 기입 커맨드가 입력될 때마다 리프레시 동작을 마친 포트를 버스트 데이터 전송에 이용하도록 할 수 있다.
또한, 이 반도체 기억장치에 있어서 리프레시 요구신호를 출력하는 리프레시 타이머와 리프레시 제어회로를 추가로 구비하고, 상기 커맨드 발생회로는 상기 판독 또는 기입 커맨드의 입력에 응답하여 커맨드 검출신호를 발생하는 것이며, 상기 리프레시 제어회로는 상기 리프레시 요구신호 및 상기 커맨드 검출신호에 응답하여, 상기 메모리 셀 어레이의 리프레시 동작을 하기 위한 리프레시 커맨드를 발생하는 것이 바람직하다. 이에 의하면, 리프레시 동작을 하는 타이밍을 외부로부터 제어할 필요가 없어진다.
또한, 이 반도체 기억장치에 있어서 상기 리프레시 제어회로는 상기 커맨드 검출신호에 응답하여 리프레시 가능기간이 될 수 있는 기간을 나타내는 리프레시 이네이블 신호를 발생하는 리프레시 가능기간 설정수단과, 상기 리프레시 이네이블 신호 및 상기 리프레시 요구신호에 응답하여 상기 리프레시 커맨드를 발생하는 리프레시 컨트롤러를 구비하는 것이 바람직하다. 이에 의하면, 리프레시 동작을 하는 것이 불가능한 기간에 있어서 리프레시 커맨드를 발생하지 않도록 할 수 있다.
또한, 이 반도체 기억장치에 있어서 상기 판독 또는 기입 커맨드의 입력에 응답하여, 선택된 포트를 개재하여 소정의 버스트 길이로 버스트 전송을 하는 것이 바람직하다.
또한, 이 반도체 기억장치에 있어서 상기 리프레시 가능기간 설정수단은 상기 커맨드 검출수단에 의해서 초기화되고, 당해 반도체 기억장치의 동작을 제어하는 클록의 펄스수를 세어 카운트값으로서 출력하는 카운터와, 상기 카운트값이 소정의 값일 때에 리프레시 이네이블 신호를 액티브하게 하여 출력하는 디코드회로를 구비하는 것이 바람직하다. 이에 의하면, 리프레시 동작을 하는 타이밍을 클록에 동기시켜 적절하게 제어할 수 있다.
또한, 본 발명의 반도체 기억장치에 있어서 상기 리프레시 제어회로는 상기 리프레시 요구신호를 래치하여 상기 리프레시 컨트롤러에 출력하는 한편, 상기 리프레시 커맨드에 응답하여 그 출력을 클리어하는 래치회로를 추가로 구비하는 것이바람직하다.
또한, 본 발명의 반도체 기억장치에 있어서 상기 메모리 셀 어레이는 데이터 축적용의 커패시터 및 상기 커패시터의 한쪽의 전극에 각각의 소스가 접속된 제 1 및 제 2 트랜지스터를 갖는 복수의 메모리 셀과, 각각 상기 각 메모리 셀의 제 1 트랜지스터의 드레인과, 제 1 센스 앰프열을 결합하는 복수의 제 1 비트선과, 각각 상기 각 메모리 셀의 제 2 트랜지스터의 드레인과 제 2 센스 앰프열을 결합하는 복수의 제 2 비트선을 구비하는 것이 바람직하다.
(실시예)
이하, 본 발명의 일실시예에 대해서 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 관한 반도체 기억장치의 블록도이다. 도 1의 반도체 기억장치는 어드레스 버퍼(11)와 입력 버퍼(12)와 클록 버퍼(13)와 커맨드 발생회로(14)와 리프레시 타이머(15)와 리프레시 제어회로(20)와 어드레스 디코더(31)와 셀렉터(32)와 제 1 및 제 2 센스 앰프열(40a, 40b)과 2Tr1C형의 DRAM 메모리 셀(100)을 복수 갖는 메모리 셀 어레이(200)와 데이터 입력회로로서의 입력 데이터 버퍼(51)와 데이터 출력회로로서의 출력 데이터 버퍼(52)를 구비하고 있다.
도 2는 도 1의 반도체 기억장치의 메모리 셀 어레이(200) 주변의 회로도이다. 도 2에 도시한 바와 같이 메모리 셀(100) 중의 1개는 게이트가 제 1 워드선 WL1a와 접속되고 드레인이 제 1 비트선 BL1a와 접속되며 소스가 스토리지 노드 SN과 접속된 제 1 트랜지스터(101a)와, 게이트가 제 2 워드선 WL1b와 접속되고 드레인이 제 2 비트선 BL1b와 접속되며 소스가 스토리지 노드 SN과 접속된 제 2 트랜지스터(101b)와 한쪽의 전극이 스토리지 노드 SN과 접속되고 다른 쪽의 전극이 셀 플레이트가 되는 커패시터(102)를 갖고 있다. 다른 메모리 셀도 마찬가지로 2개의 트랜지스터와 1개의 커패시터를 구비하고, 대응하는 2개의 워드선 및 2개의 비트선에 접속되어 있다.
제 1 및 제 2 비트선 BL1a, BL1b는 각각 센스 앰프(41a, 41b)에 접속되어 있다. 마찬가지로, 다른 제 1 비트선 BL2a, BL3a 등은 센스 앰프(42a, 43a) 등에, 다른 제 2 비트선 BL2b, BL3b 등은 센스 앰프(42b, 43b) 등에 각각 접속되어 있다. 센스 앰프열(40a)은 센스 앰프(41a, 42a) 등을 갖고, 센스 앰프열(40b)은 센스 앰프(41b, 42b) 등을 갖고 있다.
이하에서는, 각 메모리 셀(100)에 대하여 액세스할 때에 이용되는 제 1 워드선 WL1a, WL2a 등, 제 1 트랜지스터(101a), 제 1 비트선 BL1a, BL2a 등 및 센스 앰프열(40a)을 A포트(제 1 포트)라고 하고, 제 2 워드선 WL1b, WL2b 등, 제 2 트랜지스터(101b), 제 2 비트선 BL1b, BL2b 등 및 센스 앰프(40b)를 B포트(제 2 포트)라고 한다. 즉, 메모리 셀 어레이(200)는 A포트 또는 B포트를 개재하여 액티브가 되는 메모리 셀이 선택되고, 또한, A포트 또는 B포트를 개재하여 데이터를 입출력하도록 구성되어 있다. 또한, 버스트 데이터 판독 또는 기입을 버스트 데이터 전송이라고 한다.
또한, 리프레시 제어회로(20)가 리프레시 커맨드 RF를 출력하는 것이 불가능한 기간, 즉, 리프레시 동작을 개시하는 것이 금지되는 기간을 리프레시 불가능기간이라고 한다. 리프레시 불가능기간 이외의 기간은 리프레시 가능기간이라고 하고, 리프레시 제어회로(20)는 리프레시 커맨드 RF를 출력할 수 있다.
도 1에서 어드레스 ADRS가 어드레스 버퍼(11)를 개재하여 어드레스 디코더(31) 및 셀렉터(32)에 입력되고, 커맨드 COM이 입력 버퍼(12)를 개재하여 커맨드 발생회로(14)에 입력되어 있다. 또한, 클록 CLK이 클록 버퍼(13)를 개재하여 커맨드 발생회로(14), 리프레시 제어회로(20), 입력 데이터 버퍼(51) 및 출력 데이터 버퍼(52)에 입력되어 있다.
커맨드 발생회로(14)는 포트 선택신호 ENA 및 ENB 및 커맨드 COM을 어드레스 디코더(31) 및 셀렉터(32)에 출력하고 있다. 포트 선택신호 ENA 및 ENB는 한쪽의 신호레벨이 고전위(이하에서는 "H"라고 표기한다)일 때는, 다른 쪽의 신호레벨은 저전위(이하에서는 "L"이라고 표기한다)인 것처럼, 서로 반대의 신호레벨을 갖는다. 커맨드 발생회로(14)는 판독 또는 기입을 지시하는 커맨드 COM이 입력되면, 포트 선택신호 ENA 및 ENB의 신호레벨을 각각 반전하여 출력한다. 또한, 커맨드 발생회로(14)는 커맨드 COM이 입력되면, 커맨드 검출신호로서의 리셋신호 RST 및 커맨드 COM을 리프레시 제어회로(20)에 출력한다.
리프레시 타이머(15)는 메모리 셀(100)에서 필요로 하는 리프레시 간격에 따라 리프레시 요구신호 RFR를 리프레시 제어회로(20)에 출력한다.
리프레시 제어회로(20)는 리프레시 요구신호 RFR가 입력되고, 리셋신호 RST가 입력되고 나서의 시간이 소정의 리프레시 가능기간내이고, 커맨드 입력이 없을 때(NO OPERATION시), 리프레시 커맨드 RF를 어드레스 디코더(31) 및 센스 앰프열(40a, 40b)에 출력한다. 어드레스 디코더(31), 센스 앰프열(40a, 40b)은 리프레시 커맨드 RF가 입력되면, 리프레시해야 하는 메모리 셀(100)에 대하여 리프레시 동작을 한다.
도 1의 반도체 기억장치가 버스트 데이터 전송을 하고 있는 경우에는 리프레시 가능기간은 이 기간내에 출력된 리프레시 커맨드 RF에 의한 리프레시 동작이 버스트 데이터 전송 기간내에 완료할 수 있는 기간으로, 버스트 데이터 전송의 버스트 길이에 따라 미리 결정되어 있다. 또한, 도 1의 반도체 기억장치가 판독 또는 기입동작을 하고 있지 않은 준비상태의 경우는, 특별한 타이밍 제어는 필요하지 않기 때문에 리프레시 가능기간이 된다.
어드레스 디코더(31)는 어드레스 ADRS에 대응하는 2개의 워드선(예를 들어, 워드선 WL1a 및 WL1b 중, 포트 선택신호 ENA, ENB에 따라서 A포트 또는 B포트의 어느 하나에 속하는 워드선을 액티브하게 하여, 메모리 셀 어레이(200)의 메모리 셀(100)에 대해서 판독, 기입 및 리프레시 동작을 할 수 있도록 한다.
셀렉터(32)는 어드레스 ADRS에 대응하는 2개의 비트선(예를 들어, 비트선 BL1a 및 BL1b) 중, 포트 선택신호 ENA, ENB에 따라서 A포트 또는 B포트의 어느 하나에 속하는 비트선을 선택한다. 센스 앰프열(40a, 40b)은 선택된 비트선에 접속된 메모리 셀(100)에 대하여 판독 및 기입동작을 한다.
입력 데이터 버퍼(51)는 입력된 데이터를 셀렉터(32)에 출력하고, 출력 데이터 버퍼(52)는 셀렉터(32)가 출력하는 메모리 셀(100)로부터 판독한 데이터를 출력한다. 버스트 데이터 전송시에 셀렉터(32)는 입력 데이터 버퍼(51) 또는 출력 데이터 버퍼(52)를 개재하여 연속적으로 데이터를 입출력한다.
바꿔 말하면, 셀렉터(32)는 포트 선택신호 ENA 및 ENB에 응답하여, A포트 및 B포트 중 버스트 데이터 전송을 하는 포트를 선택하고, 제 1 및 제 2의 센스 앰프열(40a, 40b) 중 선택한 포트에 관한 센스 앰프열을 입력 데이터 버퍼(51) 또는 출력 데이터 버퍼(52)에 결합하고 있다.
도 3은 도 1의 반도체 기억장치에서 버스트 데이터 판독 및 리프레시 동작을 병행하여 행하는 경우의 타이밍도이다. 도 1 및 도 3을 참조하여, 도 1의 반도체 기억장치의 동작을 설명한다.
여기서는 예로서, 포트 선택신호 ENA 및 ENB의 신호레벨이 각각 "H" 및 "L"일 때는 A포트를 경유하여 판독 또는 기입동작, B포트를 경유하여 리프레시 동작을 하고, 포트 선택신호 ENA 및 ENB의 신호레벨이 각각 "L" 및 "H"일 때는 A포트를 경유하여 리프레시 동작, B포트를 경유하여 판독 또는 기입동작을 행하기로 한다.
이하에서는 클록 CLK의 펄스의 1주기를 1사이클로 한다. 또한, 어드레스 입력은 논 멀티플렉스 방식, 데이터 입출력 방식은 버스트 데이터 전송 방식으로 한다. 버스트 길이는 4, 랜덤 액세스 사이클은 4사이클로 하고, 리프레시 동작에는 2사이클을 요하는 것으로 한다. 리프레시 불가능기간은 버스트 길이가 4인 경우의 일례이다. 도 3에서는 복수의 제 1 워드선의 신호레벨을 겹쳐, "H"(액티브상태)인 신호를 우선으로 표시한 것을 WLa로서 나타내고, 마찬가지로 복수의 제 2 워드선에 대한 것을 WLb로서 나타내고 있다.
시간 T0∼T1의 사이에서 리프레시 타이머(15)는 리프레시 요구신호 RFR를 출력한다. 또한, 이 기간에 외부로부터 입력버퍼(12)를 개재하여 판독커맨드 RD가 커맨드 COM으로서 커맨드 발생회로(14)에 입력되어 있다.
시간 T1에서 커맨드 발생회로(14)는 판독 커맨드 RD가 입력된 직후에 클록 CLK가 상승하는 것에 동기하여, 포트 선택신호 ENA 및 ENB의 신호레벨을 각각 "H" 및 "L"로 한다. 어드레스 디코더(31)는 제 1 워드선 WL1a 등 중, 어드레스 ADRS에서 지정된 것을 액티브로 하고, 제 1 비트선 BL1a 등을 이용한 버스트 데이터 판독을 개시한다. 즉, A포트를 이용한 판독동작이 개시된다. 버스트 길이가 4이기 때문에 이 버스트 판독은 시간 T5∼T6의 사이까지 계속된다. 출력 데이터 버퍼(52)가 판독된 데이터 Da0∼Da3을 출력하는 것은 시간 T3∼T7의 사이이다.
시간 T0∼T1의 사이에서 입력된 판독 커맨드 RD에 의한 버스트 데이터 전송기간내에 리프레시 동작을 완료하고, 다음의 커맨드 입력을 접수하기 위해서는 리프레시 동작을 시간 T2∼T5의 사이에 개시하고, 완료되어 있어야 한다. 이 때문에 시간 T1∼T2의 사이는 리프레시 제어회로(20)가 리프레시 커맨드 RF를 출력할 수 없는 리프레시 불가능기간이 된다.
리프레시 제어회로(20)는 클록 CLK의 상승에 동기하여, 리프레시 커맨드 RF를 출력한다. 리프레시 동작에는 2사이클이 필요하기 때문에, 리프레시 제어회로(20)는 시간 T2 또는 T3에 있어서 리프레시 커맨드 RF를 출력해야만 한다. 따라서, 시간 T2∼T4의 사이는 리프레시 가능기간, 시간 T4∼T5의 사이는 리프레시 불가능기간이 된다.
시간 T2에서 리프레시 가능기간이 시작되기 때문에 리프레시 제어회로(20)는 리프레시 커맨드 RF를 출력한다. 시간 T2∼T4의 사이에 어드레스 디코더(31)는 판독에 사용되고 있지 않은 제 2 워드선 WL1b들 중의 어느 하나를 액티브하게 하고, 센스 앰프열(40b)은 제 2 비트선 BL1b 등을 이용하여 데이터를 복원하는 리프레시 동작을 한다. 즉, B포트를 이용한 리프레시 동작이 이루어진다. 시간 T5에서 B포트는 리프레시 동작을 마치고 준비상태가 되어 있어, 새롭게 입력되는 커맨드 C0M에 따른 동작을 할 수 있다.
시간 T4∼T5의 사이에서 리프레시 타이머(15)는 다시 리프레시 요구신호 RFR를 출력하지만, 시간 T4∼T5의 사이는 리프레시 불가능기간이기 때문에 리프레시 제어회로(20)는 리프레시 커맨드 RF를 출력하지 않는다.
시간 T5의 직전에 다시 판독 커맨드 RD가 입력되면, 마찬가지로 시간 T5에서 커맨드 발생회로(14)는 포트 선택신호 ENA, ENB의 신호레벨을 각각 "L", "H"로 한다. 어드레스 디코더(31)는 제 2 워드선 WL1b들 중 어드레스 ADRS에서 지정된 것을 액티브로 하고, 제 2 비트선 BL1b 등을 이용한 버스트 데이터 판독을 개시한다. 즉, B포트를 이용한 판독동작이 개시된다. 출력 데이터 버퍼(52)가 판독된 데이터 Db0∼Db3를 출력하는 것은 시간 T7∼T11의 사이이다.
마찬가지로 시간 T5∼T6, T8∼T10의 사이는 리프레시 불가능기간이 되고, 시간 T6∼T8의 사이는 리프레시 가능기간이 된다.
시간 T6에서 리프레시 가능기간에 들어가기 위해, 리프레시 제어회로(20)는 리프레시 커맨드 RF를 출력한다. 시간 T6∼T8의 사이에 어드레스 디코더(31)는 판독에 사용되고 있지 않은 제 1 워드선 WL1a 등의 어느 하나를 액티브로 하고, 센스 앰프열(40a)은 제 1 비트선 BL1a 등을 이용하여 데이터를 복원하는 리프레시 동작을 한다. 즉, A포트를 이용한 리프레시 동작이 이루어진다. 시간 T9에서 A포트는 리프레시 동작을 마치고 준비상태가 된다.
도 4는 도 1에서의 리프레시 제어회로(20)의 구성을 도시하는 블록도이다. 도 4에서 리프레시 제어회로(20)는 카운터로서의 6비트 카운터(21)와 디코드회로(22)와 래치회로(23)와 리프레시 컨트롤러(24)를 구비하고 있다. 커맨드 발생회로(14), 6비트 카운터(21) 및 리프레시 컨트롤러(24)에는 클록 CLK이 입력되어 있다. 6비트 카운터(21)와 디코드회로(22)와는 리프레시 가능기간 설정수단으로서 동작한다.
커맨드 발생회로(14)는 외부로부터 입력버퍼(12)를 개재하여 커맨드 COM이 입력되면, 리셋신호 RST를 6비트 카운터(21)에 출력하고, 커맨드 COM을 리프레시 컨트롤러(24)에 출력하며, 또한, 포트 선택신호 ENA 및 ENB의 각각의 신호레벨을 반전하여, 커맨드 COM과 함께 어드레스 디코더(31) 및 셀렉터(32)에 출력한다.
6비트 카운터(21)는 클록 CLK의 펄스가 상승할 때마다 1개씩 카운트값을 증대시키고, 리셋신호 RST가 입력되면 카운트값을 0으로 한다. 6비트 카운터(21)는 카운트값이 5에 달하면, 그 이후는 리셋신호 RST가 입력될 때까지 카운트값 5를 유지한다.
디코드회로(22)는 리프레시 이네이블 신호 RFE를 리프레시 컨트롤러(24)에 출력한다. 디코드회로(22)는 6비트 카운터(21)의 카운트값에 따라 리프레시 이네이블 신호 RFE의 신호레벨을 변화시킨다. 여기서는 예로서, 디코드회로(22)는 리프레시 이네이블 신호 RFE의 신호레벨을, 6비트 카운터(21)의 카운트값이 2 및 3일 때는 "L"(비액티브)로 하고, 카운트값이 0, 1, 4 및 5일 때는 "H"(액티브)로 하기로 한다.
리프레시 이네이블 신호 RFE는 그 신호레벨이 "H"일 때는 다음의 클록 CLK의 상승으로부터 1사이클의 사이가 리프레시 가능기간이 될 수 있는 기간인 것을 나타낸다. 클록 CLK의 상승시에 판독 커맨드 RD 및 기입 커맨드 WR의 모두가 입력되어 있지 않은 경우(NO OPERATI0N시)로서, 리프레시 이네이블 신호 RFE의 신호레벨이 "H"인 경우는 그 클록 CLK의 상승으로부터 시작되는 사이클은 리프레시 가능기간이 된다.
래치회로(23)는 리프레시 요구 래치신호 RFL을 리프레시 컨트롤러(24)에 출력하고 있다. 래치회로(23)는 리프레시 타이머(15)가 출력하는 리프레시 요구신호 RFR이 입력되면 리프레시 요구 래치신호 RFL을 "H"(액티브)로 하고, 리프레시 컨트롤러(24)가 리프레시 커맨드 RF를 출력하면 리프레시 요구 래치신호 RFL을 "L"(비액티브)로 한다.
리프레시 컨트롤러(24)는 리프레시 이네이블 신호 RFE 및 리프레시 요구 래치신호 RFL이 모두 "H"이고, 커맨드 COM으로서 판독 커맨드 RD 및 기입 커맨드 WR의 모두가 입력되어 있지 않을 때(NO OPERATIONH시)에, 클록 CLK의 펄스가 상승하면, 리프레시 커맨드 RF를 래치회로(23), 어드레스 디코더(31) 및 센스 앰프열(40a, 40b)에 출력한다.
도 5는 리프레시 제어회로(20)의 동작의 일례에 대해서 설명하는 타이밍도이다. 도 5에서의 시간 T0∼T11은 도 3에서의 시간과 동일한 것을 나타내고 있다. 도3 및 도 5를 참조하여, 외부로부터 커맨드 COM으로서 판독 커맨드 RD가 커맨드 발생회로(14)에 입력되는 경우에 대해서 설명한다. 도 5에서 NOP는 커맨드 COM으로서 판독 커맨드 RD 및 기입 커맨드 WR의 모두가 입력되어 있지 않은 경우(NO OPERATION)를 나타낸다.
시간 T0∼T1의 사이에서 리프레시 타이머(15)는 리프레시 요구신호 RFR를 출력하고, 래치회로(23)는 리프레시 요구 래치신호 RFL을 "H"로 한다. 또한, 이 시간 T0∼T1의 사이에서 외부로부터 입력된 판독 커맨드 RD가 입력 버퍼(12)를 개재하여 커맨드 발생회로(14)에 입력되어 있다. 커맨드 발생회로(14)는 판독 커맨드 RD가 입력되면, 시간 T1∼T2에서 리셋신호 RST를 출력하고, 6비트 카운터(21)의 카운트값을 0으로 리셋한다.
시간 T1에서 클록 CLK의 펄스가 상승할 때, 리프레시 요구 래치신호 RFL은 "H"이지만, 판독 커맨드 RD가 입력되어 있기 때문에, 리프레시 컨트롤러(24)는 리프레시 커맨드 RF를 출력하지 않는다.
시간 T2에서 클록 CLK의 펄스가 상승하면, 리프레시 이네이블 신호 RFE 및 리프레시 요구 래치신호 RFL이 모두 "H"이고, 또한, 커맨드 COM이 NOP이기 때문에, 리프레시 컨트롤러(24)는 리프레시 커맨드 RF를 출력한다. 그러면, A포트 및 B포트 중, 판독에서 사용되고 있지 않은 포트를 이용하여 리프레시 동작이 개시된다. 리프레시 커맨드 RF가 출력되면, 래치회로(23)는 리프레시 요구 래치신호 RFL을 "L"로 한다. 또한, 시간 T2에서 6비트 카운터(21)의 카운트값은 1이 된다.
시간 T3에서 클록 CLK의 펄스가 상승하면, 6비트 카운터(21)의 카운트값이 2가 된다. 그러면, 디코드회로(22)는 리프레시 이네이블 신호 RFE를 "L"로 한다.
시간 T4에서 클록 CLK의 펄스가 상승하면, 6비트 카운터(21)의 카운트값이 3이 된다.
시간 T4∼T5의 사이에서 리프레시 타이머(15)가 리프레시 요구신호 RFR를 출력하면, 리프레시 요구 래치신호 RFL이 "H"가 된다. 또한, 시간 T4∼T5의 사이에서 외부로부터 입력버퍼(12)를 개재하여 판독 커맨드 RD가 커맨드 발생회로(14)에 입력되면, 커맨드 발생회로(14)는 시간 T5∼T6의 사이에서 리셋신호 RST를 출력하여, 6비트 카운터(21)를 리셋한다.
시간 T5에서 리프레시 요구 래치신호 RFL은 "H"이지만, 리프레시 이네이블 신호 RFE가 "L"이기 때문에, 리프레시 컨트롤러(24)는 리프레시 커맨드 RF를 출력하지 않는다. 또한, 시간 T5∼T6에서 6비트 카운터(21)의 카운트값이 0이 되기 때문에 디코드회로(22)는 리프레시 이네이블 신호 RFE를 "H"로 한다.
시간 T6에서 클록 CLK의 펄스가 상승하면, 리프레시 이네이블 신호 RFE 및 리프레시 요구 래치신호 RFL이 모두 "H"이고, 또한, 커맨드 COM이 NOP이기 때문에, 리프레시 컨트롤러(24)는 리프레시 커맨드 RF를 출력한다. 그러면 시간 T2일 때와 마찬가지로 판독에서 사용되고 있지 않은 포트를 이용하여 리프레시 동작이 개시된다.
시간 T7, T8, T9 및 T10에서, 6비트 카운터(21)의 카운트값은 각각 2, 3, 4 및 5가 된다. 그 후, 판독이나 기입동작이 이루어지지 않은 준비상태일 때는 6비트 카운터(21)는 카운트값을 5로 유지하기 때문에, 디코드회로(22)는 리프레시 이네이블 신호 RFE를 "H"로 유지한다. 따라서, 예를 들어, 시간 T10∼T11의 사이에 리프레시 타이머(15)가 리프레시 요구신호 RFR를 출력하면, 다음에 클록 CLK의 펄스가 상승하는 시간 T11에서 리프레시 컨트롤러(24)는 리프레시 커맨드 RF를 출력한다.
이와 같이, 도 4와 같은 리프레시 제어회로(20)에 의하면, 6비트 카운터(21)의 카운트값에 따라 리프레시 이네이블 신호 RFE의 신호레벨을 변화시키기 때문에, 도 3의 시간 T1∼T2 등의 리프레시 불가능기간에 있어서, 리프레시 제어회로(20)가 리프레시 커맨드 RF를 출력하지 않도록 할 수 있다.
또한, 6비트 카운터(21)를 대신하여, 클록 CLK의 펄스수를 6 이상까지 계수할 수 있는 카운터를 이용하여, 디코드회로(22)가 카운터의 카운트값이 6 이상일 경우를 카운트값이 5일 경우와 동일하게 취급하는 것으로 하여도 마찬가지이다.
또한, 리프레시 가능기간 설정수단으로서는 동일한 동작을 하는 회로라면, 6비트 카운터(21) 및 디코드회로(22) 이외의 회로를 이용하여도 된다.
또한, 커맨드 COM으로서 판독 커맨드 RD가 입력되는 경우에 대해서 설명하였지만, 기입 커맨드 WR가 입력되는 경우에 대해서도 마찬가지이다.
이상과 같이, 본 실시예의 반도체 기억장치에 의하면 A포트에 속하는 복수의 제 1 비트선 BL1a 등과 B포트에 속하는 복수의 제 2 비트선 BL1b 등 중, 한쪽을 이용하여 버스트 데이터 전송을 하는 기간 중에 다른 쪽을 이용하여 리프레시 동작을 할 수 있다. 따라서, 리프레시 동작을 위해 판독, 기입동작을 멈출 필요가 없이 연속된 데이터 전송을 할 수 있다. 또한, 프리차지 때문에 데이터 전송을 중단할 필요도 없다.
또한, 본 실시예에서는 2Tr1C형의 메모리 셀을 갖는 반도체 기억장치에 대해서 설명하였지만, 2개의 포트를 갖는 메모리 셀 어레이를 구비하고, 이러한 포트마다 독립된 센스 앰프열을 구비한 반도체 기억장치라면 본 발명을 동일하게 적용할 수 있다.
또한, 본 실시예에서는 리프레시 동작을 제어하는 리프레시 제어회로를 갖는 반도체 기억장치에 대해서 설명하였지만, 외부로부터 입력하는 커맨드에 의해서 직접 리프레시의 타이밍을 제어하도록 해도 된다. 이 경우 회로구성을 간략화할 수 있다.
또한, 본 실시예에서는 커맨드 발생회로(14)가 포트 선택신호 ENA 및 ENB를 출력하여 리프레시 동작에 이용하는 포트를 선택하는 것으로 하였지만, 포트 선택 신호를 외부로부터 입력하거나 어드레스 디코더(31) 및 셀렉터(32)가 리프레시 동작에 이용하는 포트를 선택하는 것으로 하여도 된다.
또한, 본 실시예에서는 리프레시 커맨드 RF를 클록 CLK의 상승에 동기하여 출력하는 것으로 하였지만, 타이밍에 여유를 주기 위해서 클록 CLK의 반주기만큼 늦추어 출력하는 것으로 하여도 된다.
이상과 같이, 본 발명에 의하면 리프레시 동작 때문에 버스트 데이터 전송을 중단할 필요가 없고, 또한, 리프레시 동작을 제어하는 회로를 갖기 때문에 외부로부터 리프레시를 위한 커맨드를 입력할 필요가 없는 반도체 기억장치를 실현할 수 있다.

Claims (8)

  1. 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 제 1 포트에 관한 제 1 센스 앰프열과,
    상기 메모리 셀 어레이의 제 2 포트에 관한 제 2 센스 앰프열과,
    포트 선택신호에 응답하여 상기 제 1 및 제 2 포트 중 버스트 데이터 전송을 행하는 포트를 선택하고 상기 제 1 및 제 2 센스 앰프열 중 선택한 포트에 관한 센스 앰프열을 데이터 입력회로 또는 데이터 출력회로에 결합하는 셀렉터를 구비하며,
    상기 셀렉터에 의해서 상기 제 1 포트를 선택하여 버스트 데이터 전송을 하는 동안에 상기 제 2 센스 앰프열을 이용하여 상기 메모리 셀 어레이의 리프레시 동작을 행하는 한편, 상기 셀렉터에 의해서 상기 제 2 포트를 선택하여 버스트 데이터 전송을 하는 동안에 상기 제 1 센스 앰프열을 이용하여 상기 메모리 셀 어레이의 리프레시 동작을 행하도록 구성된 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    판독 또는 기입 커맨드의 입력에 응답하여 상기 포트 선택신호를 발생하는 커맨드 발생회로를 추가로 구비한 것을 특징으로 하는 반도체 기억장치.
  3. 제 2 항에 있어서,
    리프레시 요구신호를 출력하는 리프레시 타이머와,
    리프레시 제어회로를 추가로 구비하고,
    상기 커맨드 발생회로는
    상기 판독 또는 기입 커맨드의 입력에 응답하여, 커맨드 검출신호를 발생하는 것이며,
    상기 리프레시 제어회로는
    상기 리프레시 요구신호 및 상기 커맨드 검출신호에 응답하여, 상기 메모리 셀 어레이의 리프레시 동작을 하기 위한 리프레시 커맨드를 발생하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 3 항에 있어서,
    상기 리프레시 제어회로는
    상기 커맨드 검출신호에 응답하여 리프레시 가능기간이 될 수 있는 기간을 나타내는 리프레시 이네이블 신호를 발생하는 리프레시 가능기간 설정수단과,
    상기 리프레시 이네이블 신호 및 상기 리프레시 요구신호에 응답하여 상기 리프레시 커맨드를 발생하는 리프레시 컨트롤러를 구비한 것을 특징으로 하는 반도체 기억장치.
  5. 제 4 항에 있어서,
    상기 판독 또는 기입 커맨드의 입력에 응답하여 선택된 포트를 개재하여 소정의 버스트 길이로 버스트 전송을 행하는 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서,
    상기 리프레시 가능기간 설정수단은
    상기 커맨드 검출신호에 의해서 초기화되고 당해 반도체 기억장치의 동작을 제어하는 클록의 펄스수를 세어 카운트값으로서 출력하는 카운터와,
    상기 카운트값이 소정의 값일 때에 리프레시 이네이블 신호를 액티브로 하여 출력하는 디코드회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  7. 제 4 항에 있어서,
    상기 리프레시 제어회로는
    상기 리프레시 요구신호를 래치하여 상기 리프레시 컨트롤러에 출력하는 한편, 상기 리프레시 커맨드에 응답하여 그 출력을 클리어하는 래치회로를 추가로 구비한 것을 특징으로 하는 반도체 기억장치.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이는
    데이터 축적용의 커패시터 및 상기 커패시터의 한쪽의 전극에 각각의 소스가 접속된 제 1 및 제 2의 트랜지스터를 갖는 복수의 메모리 셀과,
    각각 상기 각 메모리 셀의 제 1의 트랜지스터의 드레인과 제 1의 센스 앰프열을 결합하는 복수의 제 1의 비트선과,
    각각 상기 각 메모리 셀의 제 2의 트랜지스터의 드레인과 제 2의 센스 앰프열을 결합하는 복수의 제 2의 비트선을 구비한 것을 특징으로 하는 반도체 기억장치.
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