JP2882334B2 - ダイナミックランダムアクセスメモリ - Google Patents

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリに関し、特に外部からの割り込みリ
フレッシュ制御の不要なダイナミックランダムアクセス
メモリに関する。

【０００１】

【従来の技術】従来この種のダイナミックランダムアク
セスメモリは、数１０ｍｓｅｃから数秒間を経過すると
メモリセル内に記憶されているデータが破棄されてしま
う性質があり、これを防ぐためにリフレッシュ動作と呼
ばれる記憶データの再生動作が周期的に行われる。ダイ
ナミックランダムアクセスメモリは、このリフレッシュ
動作を実行している間はリード動作またはライト動作の
いずれの動作も行えないという問題があった。また、ダ
イナミックランダムアクセスメモリがリード動作中また
はライト動作中のいずれかであったとしても、リフレッ
シュ動作を実行しなければならない時間になると、リー
ド動作またはライト動作のいずれかの動作を中断してリ
フレッシュ動作を割り込ませなければならないという問
題があった。

【０００２】この問題を解決する方法として、たとえ
ば、特開昭３−２６３６８５号公報にはメモリに対する
外部からのアクセスのアドレスとリフレッシュによるア
クセスのアドレスとが競合した場合に、リフレッシュ側
のアクセスを禁止し外部からのアクセスを有効にする技
術が記載されている。

【０００３】

【発明が解決しようとする課題】上述の従来技術では、
リフレッシュ動作中に同一ロウアドレスに外部アクセス
が発生した場合には、リフレッシュ動作を中止し外部か
らのアクセスが優先される。このため、リフレッシュ用
のビット線に記憶データが読み出され充分に増幅されな
いうちにリフレッシュを止められることになるため次に
外部に読み出す際、正規のデータが読み出せないという
問題が生じる。

【０００４】本発明の目的は、リフレッシュ動作を周期
的に行いながら任意に外部アクセスを行えるようにする
ことにある。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に本発明のダイナミックランダムアクセスメモリは、リ
フレッシュ動作を行う手段を含むダイナミックランダム
アクセスメモリにおいて、前記リフレッシュ動作を行う
手段がリフレッシュ動作を行っている間に外部からの書
き込み動作または外部への読み出し動作が要求された場
合に該リフレッシュ動作を行う手段を用いて外部からの
書き込み動作または外部への読み出し動作の少なくとも
一方を行う。

【０００６】また、本発明の他のダイナミックランダム
アクセスメモリは、複数のメモリセルと、この複数のメ
モリセルの各行毎に対応して設けられ外部からの書き込
み動作または外部への読み出し動作のいずれかの動作を
要求する第一の要求を示すワード線選択信号と、前記複
数のメモリセルの各行毎に対応して設けられリフレッシ
ュ動作を要求する第二の要求を示すリフレッシュ用ワー
ド線選択信号と、前記ワード線選択信号および前記リフ
レッシュ用ワード線選択信号を監視する監視手段と、リ
フレッシュ動作時に前記メモリセルに保持された記憶デ
ータを増幅するリフレッシュ用センスアンプとを含み、
前記監視手段がリフレッシュ動作の実行中に前記第一の
要求が要求されたことを監視した場合には、前記リフレ
ッシュ用センスアンプを用いて前記第１の要求に応じた
動作を行うことを特徴とする。

【０００７】また、本発明の他のダイナミックランダム
アクセスメモリは、前記第一の要求に対する動作時に活
性化されるワード線と、前記第一の要求に対する動作時
に記憶データを増幅するセンスアンプと、前記第二の要
求に対する動作時に活性化されるリフレッシュ用ワード
線と、前記監視手段の結果より、前記ワード線選択信号
の値と前記リフレッシュ用ワード線選択信号の値とが一
致する場合には前記第一の要求および前記第二の要求の
時間的順序により前記ワード線または前記リフレッシュ
用ワード線のいずれかを活性化し、一致しない場合には
前記第一の要求に対しては前記ワード線を活性化し、前
記第二の要求に対しては前記リフレッシュ用ワード線を
活性化する制御手段と、前記ワード線選択信号の値と前
記リフレッシュ用ワード線の値とから前記センスアンプ
と前記リフレッシュ用センスアンプとを切り替える手段
とをさらに含む。

【０００８】また、本発明の他のダイナミックランダム
アクセスメモリは、前記第一の要求と前記第二の要求と
を監視し、前記第一の要求および前記第二の要求の時間
差が規定値より小さい場合に前記第二の要求を遅らせる
遅延手段をさらに含む。

【０００９】また、本発明の他のダイナミックランダム
アクセスメモリは、前記遅延手段は、リフレッシュ動作
を遅延させる指示を発生させる期間を決定する第一の期
間決定手段と、リフレッシュ動作を遅延させる期間を決
定する第二の期間決定手段とをさらに含む。

【００１０】また、本発明の他のダイナミックランダム
アクセスメモリは、前記遅延手段は、前記第一の期間決
定手段により決定された期間だけアクティブとなるパル
ス信号を発生するパルス発生手段と、このパルス発生手
段から発生されるパルス信号からリフレッシュ動作を遅
延させる指示を確定させる第一のクロック信号と、リフ
レッシュ動作のタイミングを決定する第二のクロック信
号とを発生するクロック発生回路と、前記第一のクロッ
ク信号と前記第二のクロック信号とからリフレッシュ動
作の実行を指示する信号を発生する手段を含む。

【００１１】また、本発明の他のダイナミックランダム
アクセスメモリは、外部からのリード動作またはライト
動作のいずれかの動作時に活性化されるワード線と、こ
のワード線に接続された第一のメモリセルと、この第一
のメモリセルに接続されたビット線と、リフレッシュ動
作時に活性化されるリフレッシュ用ワード線と、このリ
フレッシュ用ワード線に接続された第二のメモリセル
と、この第二のメモリセルに接続されたリフレッシュ用
ビット線と、前記ビット線に接続されたセンスアンプ
と、前記リフレッシュ用ビット線に接続されたリフレッ
シュ用センスアンプと、外部からのリード動作またはラ
イト動作のいずれかの動作を行うための第一の要求とリ
フレッシュ動作を行うための第二の要求とを監視し、前
記第一の要求および前記第二の要求の時間差が規定値よ
り小さい場合に前記第二の要求を遅らせる手段と、前記
第一の要求において対象となる第一のロウアドレスと、
前記第二の要求において対象となう第二のロウアドレス
とを監視し、前記第一のロウアドレスと前記第二のロウ
アドレスとが一致する場合には前記第一の要求および前
記第二の要求の時間的順序により前記ワード線または前
記リフレッシュ用ワード線のいずれかを活性化し、一致
しない場合には前記第一の要求に対してはワード線を活
性化し、前記第二の要求に対しては前記リフレッシュ用
ワード線を活性化する制御手段と、前記センスアンプと
前記リフレッシュ用センスアンプとを切り替える手段と
を含む。

【００１２】

【発明の実施の形態】次に本発明のダイナミックランダ
ムアクセスメモリの一実施例について図面を参照して詳
細に説明する。

【００１３】図１を参照すると、本発明の一実施例であ
るダイナミックランダムアクセスメモリ（以下ＤＲＡＭ
という）のメモリセルは、ｎチャネルＭＯＳトランジス
タ１００およびｎチャネルＭＯＳトランジスタ２００の
ソース端子がコンデンサ３００の一方の電極に共通に接
続されて構成される。コンデンサ３００の他方の電極は
接地されている。ｎチャネルＭＯＳトランジスタ１００
のゲート端子およびドレイン端子はそれぞれワード線１
０１およびビット線１０２に接続されている。ｎチャネ
ルＭＯＳトランジスタ２００のゲート端子およびドレイ
ン端子はそれぞれリフレッシュ用ワード線２０１および
リフレッシュ用ビット線２０２に接続されている。

【００１４】ワード線１０１またはリフレッシュ用ワー
ド線２０１のいずれかが活性化し高電位が加わると、ｎ
チャネルＭＯＳトランジスタ１００またはｎチャネルＭ
ＯＳトランジスタ２００のいずれかがオンになり、ビッ
ト線１０２またはリフレッシュ用ビット線２０２のいず
れかとコンデンサ３００との間でデータのやりとりが可
能となる。ワード線１０１およびリフレッシュ用ワード
線２０１がともに非活性化状態であり低電位のままであ
れば、ｎチャネルＭＯＳトランジスタ１００およびｎチ
ャネルＭＯＳトランジスタ２００はオフ状態となりメモ
リセルは記憶データを保持する。

【００１５】図２を参照すると、本実施例のＤＲＡＭ
は、メモリセルを４行×４列に配列させて構成される。
ワード線１０１−０、・・・、１０１−３とリフレッシ
ュ用ワード線２０１−０、・・・、２０１−３は、これ
らの線を排他的に１本選択するワード線セレクタ４に接
続されている。ビット線１０２−０、・・・、１０２−
３は、各メモリセルのデータを増幅するセンスアンプ回
路９に接続されている。リフレッシュ用ビット線２０２
−０、・・・、２０２−３は、各メモリセルのデータを
増幅するリフレッシュ用センスアンプ回路３に接続され
ている。

【００１６】また、ＤＲＡＭは、ロウアドレスがラッチ
されるロウアドレスバッファ６と、このロウアドレスバ
ッファ６にラッチされたロウアドレスをデコードするロ
ウデコーダ８と、カラムアドレスがラッチされるカラム
アドレスバッファ７と、このカラムアドレスバッファ７
にラッチされたカラムアドレスをデコードするカラムデ
コーダ１０を有している。

【００１７】さらに、本実施例のＤＲＡＭは、制御回路
１２とリフレッシュ制御回路１とリフレッシュ用ロウデ
コーダ２とリフレッシュ用センスアンプ回路３とを有し
ている。

【００１８】制御回路１２およびリフレッシュ制御回路
１は、外部からのリード動作やライト動作の要求とリフ
レッシュ動作の要求とを常時監視し、両者の時間的な差
が非常に小さかったり同時に要求が発生したりする場合
には、リフレッシュ動作の要求を遅らせる。

【００１９】図３を参照すると、制御回路１２は外部か
らのＲＡＳ信号を入力とし信号ＲＡＳＰを出力とする。
リフレッシュ制御回路１はその信号ＲＡＳＰを入力とし
制御信号ＲＥＦを出力とする。

【００２０】制御回路１２において、排他的論理和（Ｅ
ＯＲ）回路５２は、外部からのＲＡＳ信号と、そのＲＡ
Ｓ信号を遅延回路５１により時間ｔｄ１だけ遅らせた信
号を入力とし、論理積（ＡＮＤ）回路５３は、外部から
のＲＡＳ信号を反転させた信号と排他的論理和（ＥＯ
Ｒ）回路５２の出力信号を入力とする。この論理積（Ａ
ＮＤ）回路５３の出力信号が信号ＲＡＳＰである。尚、
外部からのＲＡＳ信号は、この他に従来の動作にも使用
される。

【００２１】リフレッシュ制御回路１はタイマを内蔵し
ており、規定のリフレッシュタイミングに従いリフレッ
シュ用ロウデコーダ２とリフレッシュ用センスアンプ回
路３とに制御信号ＲＥＦを送出する。また、リフレッシ
ュ制御回路１は、ラッチ回路５４とＲＥＦクロック発生
回路５５と論理積（ＡＮＤ）回路５６と論理積（ＡＮ
Ｄ）回路５７と遅延回路５８と論理和（ＯＲ）回路５９
とを含んでいる。

【００２２】ＲＥＦクロック発生回路５５は規定のリフ
レッシュサイクル時間（リフレッシュ周期をロウアドレ
ス数で割った時間）を周期とするＲＥＦクロック信号を
二種類発生させる。この二種類のＲＥＦクロック信号は
同一の周期を持つが、“１”状態（ハイレベル）の時間
と“０”状態（ロウレベル）の時間との割合がそれぞれ
異なり、ＲＥＦクロック信号１が“１”状態になった後
でＲＥＦクロック信号２が“１”状態になり、ＲＥＦク
ロック信号２が“０”状態になった後でＲＥＦクロック
信号１が“０”状態になるよう発生するものである。ラ
ッチ回路５４は、ＲＥＦクロック信号１（信号Ｈ）をク
ロック入力信号とし、データ信号となる信号ＲＡＳＰ
（信号Ｇ）をラッチして、信号Ｊを出力する。論理積
（ＡＮＤ）回路５６は、信号Ｊの反転信号とＲＥＦクロ
ック信号２（信号Ｋ）を入力して信号Ｌを出力し、論理
積（ＡＮＤ）回路５７は、信号ＪとＲＥＦクロック信号
２（信号Ｋ）を入力して信号Ｍを出力する。論理和（Ｏ
Ｒ）回路５９は、信号Ｌと、信号Ｍを遅延回路５８によ
り時間ｔｄ２だけ遅らせた信号を入力とし、信号Ｐを出
力する。この信号Ｐが制御信号ＲＥＦであり、前述した
ようにリフレッシュ用ロウデコーダ２およびリフレッシ
ュ用センスアンプ回路３に送出される信号となる。

【００２３】図２を参照すると、リフレッシュ用ロウデ
コーダ２は、リフレッシュカウンタを有しており、リフ
レッシュ制御回路１からの制御信号ＲＥＦを受け取る
と、このリフレッシュカウンタに従いリフレッシュ用ワ
ード線選択信号ＲＳを順次排他的に活性化する。

【００２４】ワード線セレクタ４は、リフレッシュ用ワ
ード線選択信号２−０、・・・、２−３を受け取ると、
この信号に対応するリフレッシュ用ワード線２０１−
０、・・・、２０１−３を活性化する。

【００２５】ワード線セレクタ４は、リフレッシュ動作
において対象となるロウアドレスと、外部からのリード
動作またはライト動作のいずれかの動作において対象と
なるロウアドレスとを常時監視する。両者のアドレスが
一致する場合には、その時間的な順序により、そのロウ
アドレスに対応するワード線１０１−０、・・・、１０
１−３またはリフレッシュ用ワード線２０１−０、・・
・、２０１−３のいずれかを活性化する。

【００２６】ワード線セレクタ４は、ワード線１０１−
０、・・・、１０１−３とリフレッシュ用ワード線２０
１−０、・・・、２０１−３とを選択するワード線セレ
クタ回路４１とリフレッシュ用ワード線２０１−０、・
・・、２０１−３を使用してリード動作またはライト動
作のいずれかの動作を実行する場合のセンスアンプ回路
の切り替え信号ＳＡＲを出力するセンスアンプ切り替え
回路４２とからなる。

【００２７】ビット線セレクタ５は、ワード線セレクタ
４より出力されるセンスアンプ回路切替信号を受け取
り、ビット線１０２−０、・・・、１０２−３またはリ
フレッシュ用ビット線２０２−０、・・・、２０２−３
のいずれかを入出力データバッファ１１と接続させる。
入出力データバッファ１１は、外部との入出力を行う。

【００２８】図４を参照すると、本実施例のワード線セ
レクタ回路４１は、任意のロウアドレスについて外部か
らのリード動作またはライト動作のいずれかの要求状態
を表し、ロウデコーダ８より出力されるワード線選択信
号８−Ｎ（Ｎ＝０、・・・３）と、リフレッシュ動作の
要求状態を表しリフレッシュ用ロウデコーダ２より出力
されるリフレッシュ用ワード線選択信号２−Ｎ（Ｎ＝
０、・・・、３）とを入力とし、リフレッシュ用ワード
線２０１−Ｎ（Ｎ＝０、・・・、３）とワード線１０１
−Ｎ（Ｎ＝０、・・・、３）とを出力としている。ワー
ド線セレクタ回路４１は、ラッチ回路３１と、論理積
（ＡＮＤ）回路３２と、論理和（ＯＲ）回路３３と、ラ
ッチ回路３４と、論理積（ＡＮＤ）回路３５とから構成
される。ラッチ回路３１は、リフレッシュ用ワード線選
択信号２−Ｎ（Ｎ＝０、・・・、３）（信号Ａ）をクロ
ック入力とし、データ信号となるワード線選択信号８−
Ｎ（Ｎ＝０、・・・、３）（信号Ｂ）をラッチして、反
転出力として信号Ｃを出力する。論理積（ＡＮＤ）回路
３２は、信号Ｃと信号Ａとを入力して信号Ｄを出力す
る。論理和（ＯＲ）回路３３は、信号Ｄと信号Ｂとを入
力として信号Ｅを出力する。ラッチ回路３４は、信号Ｅ
をクロック入力信号としデータ信号となる信号Ｄをラッ
チして、出力データ信号Ｘと反転出力データ信号Ｆとを
出力する。論理積（ＡＮＤ）回路３５は、信号Ｆと信号
Ｂとを入力して信号Ｙを出力する。この信号Ｘと信号Ｙ
とが、それぞれリフレッシュ用ワード線２０１−Ｎ（Ｎ
＝０、・・・、３）およびワード線１０１−Ｎ（Ｎ＝
０、・・・、３）である。

【００２９】図５を参照すると、本実施例のセンスアン
プ切り替え回路４２は、論理積（ＡＮＤ）回路３６−Ｎ
（Ｎ＝０、・・・、３）と論理和（ＯＲ）回路３７とか
らなる。論理積（ＡＮＤ）回路３６−Ｎ（Ｎ＝０、・・
・、３）は、メモリセルの行の数だけ設けられ、ワード
線選択信号８−Ｎ（Ｎ＝０、・・・、３）とリフレッシ
ュ用ワード線２０１−Ｎ（Ｎ＝０、・・・、３）とを入
力して、信号ＳＡＲ−Ｎ（Ｎ＝０、・・・、３）を出力
する。論理和（ＯＲ）回路３７は、各ロウアドレスに対
応した信号ＳＡＲ−Ｎ（Ｎ＝０、・・・、３）につい
て、全ロウアドレス分の論理和をとりセンスアンプ回路
切り替え信号ＳＡＲを出力する。

【００３０】次に、本発明のダイナミックランダムアク
セスメモリの一実施例の動作について図面を参照して詳
細に説明する。

【００３１】図２および図４を参照すると、ワード線セ
レクタ４は、リフレッシュ動作において対象となるロウ
アドレスと、外部からのリード動作またはライト動作の
いずれかの動作において対象となるロウアドレスとを常
時監視する。両者が一致する場合には、その時間的な順
位によりそのロウアドレスに対応するワード線１０１−
Ｎ（Ｎ＝０、・・・、３）またはリフレッシュ用ワード
線２０１−Ｎ（Ｎ＝０、・・・、３）のいずれかを活性
化する。両者が一致していなければ、リフレッシュ動作
についてはそのロウアドレスに対応するリフレッシュ用
ワード線２０１−Ｎ（Ｎ＝０、・・・、３）を活性化
し、外部からのリード動作またはライト動作のいずれか
の動作についてはそのロウアドレスに対応するワード線
１０１−Ｎ（Ｎ＝０、・・・、３）を活性化する。しか
し、実際には外部からのリード／ライトアクセスは全く
任意であるため、両者の時間的な差が非常に小さかった
り、時には全く同時に要求が発生したりすることが考え
られる。このような場合、前述したワード線セレクタ４
の内部のラッチ回路３１は、両者が要求するままワード
線選択信号８−Ｎ（Ｎ＝０、・・・、３）およびリフレ
ッシュ用ワード線選択信号２−Ｎ（Ｎ＝０、・・・、
３）とを受け入れると所望の動作が保証されず不定の動
作をする可能性がある。そこで、本発明のダイナミック
ランダムアクセスメモリの一実施例では、制御回路１２
およびリフレッシュ制御回路１により、両者の要求を常
時監視し、両者の時間的な差が非常に小さかったり同時
に要求が発生したりする場合には、リフレッシュ動作の
要求を遅らせることでワード線セレクタ４の動作を保証
する。その際、リフレッシュ動作を遅らせる時間は、ラ
ッチ回路３１のデータ入力においてセットアップ時間お
よびホールド時間を保証する程度で数ｎｓで良いため、
数十ｍｓ〜数百ｍｓであるリフレッシュ周期と比較して
も極微小であり、その遅れ時間は全くリフレッシュ動作
に影響を与えることはないと言える。また外部からのリ
ード動作やライト動作の要求はそのまま受け入れるた
め、外部からのリード／ライトアクセスにも全く影響を
与えない。

【００３２】図６を参照すると、ＤＲＡＭにおける外部
からのリード動作やライト動作の要求は、外部から入力
されるＲＡＳ信号が立ち下がることで最も早く認識でき
るため、制御回路１２は、そのＲＡＳ信号の立ち下がり
をもとに“１”状態（ハイレベル）側に一定のパルス幅
を有する信号ＲＡＳＰを生成する。この信号ＲＡＳＰの
“１”状態の幅は、遅延回路５１の遅延時間ｔｄ１に相
当し、ワード線セレクタ４におけるラッチ回路３１のデ
ータ入力においてセットアップ時間およびホールド時間
の和以上に設定する。リフレッシュ制御回路１は、制御
回路１２から入力される信号ＲＡＳＰを外部からのリー
ド動作やライト動作の要求のタイミングとして使用し、
内部のＲＥＦクロック発生器５５により生成されるＲＥ
Ｆクロック信号をリフレッシュ動作の要求のタイミング
として、両者の時間的関係を監視する。

【００３３】ラッチ回路５４は、ＲＥＦクロック信号１
（信号Ｈ）をクロック入力信号として、データ信号とな
る信号ＲＡＳＰ（信号Ｇ）をラッチする。もし、ＲＥＦ
クロック信号１（信号Ｈ）の立ち上がり時に信号ＲＡＳ
Ｐ（信号Ｇ）が“０”状態であれば、ＲＥＦクロック信
号１（信号Ｈ）が“１”状態の期間中はラッチ回路５４
の出力信号Ｊには“０”状態が確定する。逆にＲＥＦク
ロック信号１（信号Ｈ）の立ち上がり時に信号ＲＡＳＰ
（信号Ｇ）が“１”状態であれば、ＲＥＦクロック信号
１（信号Ｈ）が“１”状態の期間中はラッチ回路５４の
出力信号Ｊには“１”状態が確定する。図６において、
パターンＰ６およびＰ７が前者の状態を表したものであ
り、パターンＰ９が後者の状態を表したものである。パ
ターンＰ８およびＰ１０は両者の境界点での状態を表す
ものであるが、出力信号Ｊは、“１”状態かあるいは
“０”状態のどちらかに確定し、回路動作としてはどち
らでも問題ないため、両方の場合を重ねて記している。
このラッチ回路５４により、外部からのリード動作やラ
イト動作の要求を示すＲＡＳ信号の立ち下がりの直後の
時間ｔｄ１の範囲内でリフレッシュ動作の要求が重なる
場合に限り、ＲＥＦクロック信号１（信号Ｈ）が“１”
状態の期間中だけ信号Ｊは“１”状態になる。

【００３４】ＲＥＦクロック信号２（信号Ｋ）が、実際
にリフレッシュ用ロウデコーダ２およびリフレッシュ用
センスアンプ回路３に送出される制御信号ＲＥＦの基準
となる信号であるが、信号Ｊが“１”状態の場合に限
り、つまり、外部からのリード動作やライト動作の要求
を示すＲＡＳ信号の立ち下がりの直後の時間ｔｄ１の範
囲内でリフレッシュ動作の要求が重なる場合に限り、Ｒ
ＥＦクロック信号２（信号Ｋ）は、論理積（ＡＮＤ）回
路５７を介して遅延回路５８を経由し、遅延回路５８の
遅延時間ｔｄ２だけ遅れて論理和（ＯＲ）回路５９に到
達する。それ以外の場合はＲＥＦクロック信号２（信号
Ｋ）は、論理積（ＡＮＤ）回路５６を介して、直接、論
理和（ＯＲ）回路５９に到達する。

【００３５】論理和（ＯＲ）回路５９の出力信号Ｐが制
御信号ＲＥＦであり、リフレッシュ用ロウデコーダ２お
よびリフレッシュ用センスアンプ回路３に送出される。
その際、遅延回路５８の遅延時間ｔｄ２は、遅延回路５
１の遅延時間ｔｄ１と同様に、ワード線セレクタ４にお
けるラッチ回路３１のデータ入力においてセットアップ
時間およびホールド時間の和以上に設定する。また、Ｒ
ＥＦクロック信号１（信号Ｈ）の条件は、ＲＥＦクロッ
ク信号２（信号Ｋ）に同期していることと、ＲＥＦクロ
ック信号１（信号Ｈ）の“１”状態に、ＲＥＦクロック
信号２（信号Ｋ）の“１”パルスが論理積（ＡＮＤ）回
路５６かあるいは論理積（ＡＮＤ）回路５７のどちらか
を確実に通過するために必要な幅を持たせることであ
る。

【００３６】図７を参照すると、要求パターン１は、リ
フレッシュ動作の要求と外部からのリード動作またはラ
イト動作のいずれかの動作の要求とが時間的に重ならな
い場合である。リフレッシュ制御回路１からのリフレッ
シュ制御信号ＲＥＦを受けたリフレッシュ用ロウデコー
ダ２がリフレッシュ用ワード線選択信号２−Ｎ（Ｎ＝
０、・・・、３）を出力する。このとき、同じロウアド
レスにワード線選択信号８−Ｎ（Ｎ＝０、・・・、３）
が入力されていなければ、このロウアドレスに対応する
リフレッシュ用ワード線２０１−Ｎ（Ｎ＝０、・・・、
３）が活性化される。このリフレッシュ用ワード線２０
１−Ｎ（Ｎ＝０、・・・、３）に接続されたメモリセル
ＭＣ群の各トランジスタ２００がオンになり、各メモリ
セルＭＣに記憶されていたデータは各リフレッシュ用ビ
ット線２０２−Ｎ（Ｎ＝０、・・・、３）上に読み出さ
れ、リフレッシュ用センスアンプ３により増幅される。
規定の時間経過後にリフレッシュ用ワード線選択信号２
−Ｎ（Ｎ＝０、・・・、３）を無効にし、リフレッシュ
用ワード線２０１−Ｎ（Ｎ＝０、・・・、３）が非活性
状態になると増幅された各リフレッシュ用ビット線２０
２−Ｎ（Ｎ＝０、・・・、３）上のデータは、それぞれ
もとのメモリセルＭＣに書き込まれる。このとき、セン
スアンプ切り替え信号ＳＡＲは無効状態であり、リフレ
ッシュ用センスアンプ３は、入出力バッファ１１とは接
続されずリフレッシュ動作のためだけに使用される。

【００３７】要求パターン２は、リフレッシュ動作が実
行されている最中に、同じロウアドレスに対して外部か
らのリード動作またはライト動作のいずれかの動作の要
求が発生する場合である。

【００３８】まずリフレッシュ用ワード線選択信号２−
Ｎ（Ｎ＝０、・・・、３）がワード線セレクタ４に入力
され、これに対応するリフレッシュ用ワード線２０１−
Ｎ（Ｎ＝０、・・・、３）が活性化される。ワード線選
択信号８−Ｎ（Ｎ＝０、・・・、３）が入力されるまで
は、パターンＰ１と同様にリフレッシュ動作を実行す
る。ここで、リフレッシュ用ワード線２０１−Ｎ（Ｎ＝
０、・・・、３）が非活性状態になる前にワード線選択
信号８−Ｎ（Ｎ＝０、・・・、３）が入力されると、ワ
ード線セレクタ４はリフレッシュ用ワード線２０１−Ｎ
（Ｎ＝０、・・・、３）の活性状態を継続し、ワード線
１０１−Ｎ（Ｎ＝０、・・・、３）は活性化させない。
また、ワード線セレクタ４はセンスアンプ回路切り替え
信号ＳＡＲを有効にしてビット線セレクタ５に送り、ビ
ット線セレクタ５は入出力バッファ１１との接続をセン
スアンプ回路９からリフレッシュ用センスアンプ回路３
へと切り替える。この状態は、リフレッシュ用ワード線
選択信号２−Ｎ（Ｎ＝０、・・・、３）が無効となって
も変わらず、ワード線選択信号８−Ｎ（Ｎ＝０、・・
・、３）が無効となることにより終了する。このよう
に、実行中にあるリフレッシュ動作の進行状態に関わら
ず、外部からのリード動作またはライト動作のいずれか
の動作の要求は、リフレッシュ動作に用いられる信号径
路を使用して、規定のリード動作またはライト動作のい
ずれかの動作のタイミングで実行される。

【００３９】要求パターン３は、リフレッシュ動作が実
行されている最中に、同じロウアドレスに対して外部か
らのリード動作またはライト動作のいずれかの動作の要
求が発生した後、リフレッシュ用ワード線選択信号２−
Ｎ（Ｎ＝０、・・・、３）が一旦無効となりワード線選
択信号８−Ｎ（Ｎ＝０、・・・、３）が有効となってい
る間に、再度同じロウアドレスに対してリフレッシュ用
ワード線選択信号２−Ｎ（Ｎ＝０、・・・、３）が入力
される場合である。

【００４０】この場合、２回目のリフレッシュ動作の要
求が発生したときに、そのロウアドレスに対してリード
動作またはライト動作のいずれかの動作が実行されてい
るため、この動作によりリフレッシュ動作と同様の効果
を得ることができる。したがって２回目のリフレッシュ
動作は無効にし省略することが可能である。

【００４１】要求パターン４は、外部からのリード動作
またはライト動作のいずれかの動作が実行されている最
中に、同じロウアドレスに対してリフレッシュ動作の要
求が発生する場合である。

【００４２】要求パターン５は、外部からのリード動作
またはライト動作のいずれかの動作が実行されている最
中に、同じロウアドレスに対してリフレッシュ動作の要
求が発生した後、ワード線選択信号８−Ｎ（Ｎ＝０、・
・・、３）が一旦無効となりリフレッシュ用ワード線選
択信号２−Ｎ（Ｎ＝０、・・・、３）が有効となってい
る間に、再度同じロウアドレスに対してワード線選択信
号８−Ｎ（Ｎ＝０、・・・、３）が入力される場合であ
る。

【００４３】以上のリフレッシュ制御回路１の動作によ
り、外部からのリード動作やライト動作の要求にリフレ
ッシュ動作の要求が短い時間内（時間ｔｄ１）で重なる
場合は、リフレッシュ動作の要求を時間ｔｄ２だけ遅ら
せることができる。

【００４４】そして、ワード線選択信号８−Ｎ（Ｎ＝
０、・・・、３）は信号ＲＡＳＰに同期するものであ
り、またリフレッシュ用ワード線選択信号２−Ｎ（Ｎ＝
０、・・・、３）は制御信号ＲＥＦに同期するものであ
るから、信号ＲＡＳＰに対するワード線選択信号８−Ｎ
（Ｎ＝０、・・・、３）の遅延時間と、制御信号ＲＥＦ
に対するリフレッシュ用ワード線選択信号２−Ｎ（Ｎ＝
０、・・・、３）の遅延時間とを適切に調整すること
で、結局、ワード線選択信号８−Ｎ（Ｎ＝０、・・・、
３）の立ち上がり時の前後の所定時間（ｔｄ１とｔｄ２
のうち短い方の時間）内に、リフレッシュ用ワード線選
択信号２−Ｎ（Ｎ＝０、・・・、３）の立ち上がりが重
なることがなくなり、ワード線セレクタ４の動作を完全
に保証することができる。

【００４５】このように、本発明の一実施例であるダイ
ナミックランダムアクセスメモリによれば、外部からの
リード／ライトアクセスを任意に受けながら、いかなる
場合においても相対するワード線１０１−Ｎ（Ｎ＝０、
・・・３）とリフレッシュ用ワード線２０１−Ｎ（Ｎ＝
０、・・・３）とを同時に活性状態にすることなく、各
メモリセル行のリフレッシュ動作を内部で自動的に実行
することができる。

【００４６】次に本発明のダイナミックランダムアクセ
スメモリの第二の実施例について説明する。

【００４７】この第二の実施例では、第一の実施例にお
けるワード線セレクタ回路４１のラッチ回路３４をＤ型
フリップフロップ回路に置き換える点のみ異なる。この
Ｄ型フリップフロップ回路の反転出力データと信号Ａと
の論理積（ＡＮＤ）をとった結果は、第一の実施例にお
けるラッチ回路３１の反転出力データと信号Ａとの論理
積（ＡＮＤ）をとった結果である信号Ｄと等しい結果が
得られる。

【００４８】次に本発明のダイナミックランダムアクセ
スメモリの第三の実施例について図面を参照して詳細に
説明する。

【００４９】この第三の実施例は、第一の実施例におけ
るリフレッシュ制御回路１の内部のＲＥＦクロック発生
器５５をＤＲＡＭに内蔵せず、ＤＲＡＭ外部から専用端
子を介してリフレッシュ用のクロックを入力する点が異
なる。

【００５０】図８を参照すると、ＲＥＦクロック生成回
路７０は、遅延回路７１と論理積（ＡＮＤ）回路７２と
から構成される。これより、外部からＲＥＦクロック信
号１（信号Ｈ）に合わせたクロック信号を１本入力しさ
えすれば、内部でＲＥＦクロック信号２（信号Ｋ）を生
成することができる。

【００５１】この第三の実施例によれば、ＲＥＦクロッ
ク発生器をＤＲＡＭに内蔵しないため、チップ面積を小
さくできる。

【００５２】また、複数個のＤＲＡＭを一度に使用する
場合において、複数のＤＲＡＭの各々のリフレッシュ周
期をすべて等しく規定し、リード／ライトアクセスとは
全く無関係に独立したものとできる。各ＤＲＡＭに入力
するクロック信号間では、クロック周期さえ正しければ
それぞれのスキューを気にする必要もないため、クロッ
ク信号制御系の配置／配線設計も困難ではない。このた
め、ＤＲＡＭの区別なく、１個または複数のリフレッシ
ュ用クロック信号を複数個のＤＲＡＭで共用することが
可能となる。

【００５３】

【発明の効果】以上の説明で明らかなように、本発明に
よると、リフレッシュ動作のためのロウアドレスと外部
からのリード動作またはライト動作のいずれかの動作の
ためのロウアドレスとを監視し、これらの要求の時間差
によりセンスアンプからの出力とリフレッシュ用センス
アンプからの出力とを切り替えるようにしたため、外部
からのリード／ライトアクセスを任意に受けながら、い
かなる場合においても相対するワード線とリフレッシュ
用ワード線とを同時に活性状態にすることなく、各メモ
リセル行のリフレッシュ動作を内部で自動的に実行する
ことができる。

【図面の簡単な説明】

【図１】本発明のダイナミックランダムアクセスメモリ
の一実施例のメモリセルの構成を示すブロック図であ
る。

【図２】本発明のダイナミックランダムアクセスメモリ
の一実施例の構成を示すブロック図である。

【図３】本発明の制御回路およびリフレッシュ制御回路
の一実施例の構成を示すブロック図である。

【図４】本発明のワード線セレクタ回路の一実施例の構
成を示すブロック図である。

【図５】本発明のセンスアンプ切り替え回路の一実施例
の構成を示すブロック図である。

【図６】本発明の制御回路およびリフレッシュ制御回路
の一実施例の動作を表すタイミングチャートである。

【図７】本発明のワード線セレクタの一実施例の動作を
表すタイミングチャートである。

【図８】本発明の第三の実施例のＲＥＦクロック生成回
路を示すブロック図である。

【符号の説明】

１ リフレッシュ制御回路 ２ リフレッシュ用ロウデコーダ ３ リフレッシュ用センスアンプ回路 ４ ワード線セレクタ ５ ビット線セレクタ ６ ロウアドレスバッファ ７ カラムアドレスバッファ ８ ロウデコーダ ９ センスアンプ回路 １０ カラムデコーダ １１ 入出力データバッファ １２ 制御回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、 この複数のメモリセルの各行毎に対応して設けられ外部
   からの書き込み動作または外部への読み出し動作のいず
   れかの動作を要求する第一の要求を示すワード線選択信
   号と、 前記複数のメモリセルの各行毎に対応して設けられリフ
   レッシュ動作を要求する第二の要求を示すリフレッシュ
   用ワード線選択信号と、 前記ワード線選択信号および前記リフレッシュ用ワード
   線選択信号を監視する監視手段と、 前記第一の要求に対する動作時に活性化されるワード線
   と、 前記第一の要求に対する動作時に記憶データを増幅する
   センスアンプと、 前記第二の要求に対する動作時に活性化されるリフレッ
   シュ用ワード線と、 リフレッシュ動作時に前記メモリセルに保持された記憶
   データを増幅するリフレッシュ用センスアンプと、 前記監視手段の結果より、前記ワード線選択信号の値と
   前記リフレッシュ用ワード線選択信号の値とが一致する
   場合には前記第一の要求および前記第二の要求の時間的
   順序により前記ワード線または前記リフレッシュ用ワー
   ド線のいずれかを活性化し、一致しない場合には前記第
   一の要求に対しては前記ワード線を活性化し、前記第二
   の要求に対しては前記リフレッシュ用ワード線を活性化
   する制御手段と、 前記ワード線選択信号の値と前記リフレッシュ用ワード
   線の値とから前記センスアンプと前記リフレッシュ用セ
   ンスアンプとを切り替える手段と、 前記第一の要求と前記第二の要求とを監視し、前記第一
   の要求および前記第二の要求の時間差が規定値より小さ
   い場合に前記第二の要求を遅らせる遅延手段とを含み、 前記監視手段がリフレッシュ動作の実行中に前記第一の
   要求が要求されたことを監視した場合には、前記リフレ
   ッシュ用センスアンプを用いて前記第１の要求に応じた
   動作を行うことを特徴とするダイナミックランダムアク
   セスメモリ。
2. 【請求項２】 前記遅延手段は、リフレッシュ動作を遅
   延させる指示を発生させる期間を決定する第一の期間決
   定手段と、 リフレッシュ動作を遅延させる期間を決定する第二の期
   間決定手段とをさらに含むことを特徴とする請求項１記
   載のダイナミックランダムアクセスメモリ。
3. 【請求項３】 前記遅延手段は、前記第一の期間決定手
   段により決定された期間だけアクティブとなるパルス信
   号を発生するパルス発生手段と、 このパルス発生手段から発生されるパルス信号からリフ
   レッシュ動作を遅延させる指示を確定させる第一のクロ
   ック信号と、リフレッシュ動作のタイミングを決定する
   第二のクロック信号とを発生するクロック発生回路と、 前記第一のクロック信号と前記第二のクロック信号とか
   らリフレッシュ動作の実行を指示する信号を発生する手
   段を含むことを特徴とする請求項２記載のダイナミック
   ランダムアクセスメモリ。