JPH0440697A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置、特にダイナミック型メモリに
関するものである。

従来の技術 ダイナミック型メモリは、データがキャパシタの中に記
憶されており、漏洩電流のために、定期的にリフレッシ
ュを行う必要がある。

第４図は、従来のダイナミック型メモリの構成を示す図
である。第４図において、６０１〜６０８はビット線、
６０９〜６１２はセンスアンプ、６１３はコラムデコー
ダ、６１４〜６１８はワード線、６１９はロウデコーダ
である。

以上のように構成された従来のダイナミック型メモリの
リフレッシュ動作について、以下、説明する。

まず、ワード線６１４がロウデコーダ６１９にヨリ選択
され、メモリセル６２０〜６２３に保持されているデー
タがそれぞれビット線６０１．６０３．６０５．６０７
に読み出される。これをセンスアップ６０９〜６１２に
より増幅すると同時にメモリセル６２０〜６２３に再書
き込みする。

以上の動作を一定時間内にワード線６１４からワード線
６１８まで順次行うことによりすべてのメモリセルのデ
ータを保持し続けることができる。

発明が解決しようとする課題 しかし、このような従来のダイナミック型メモリにおい
ては、リフレッシュを行っているサイクルには、通常の
読みだし動作が行えないため、メモリの大容量化に伴う
リフレッシュ時間の増加により、通常の読みだし動作を
行うことができる時間が低下するという問題があった。

本発明は上記従来の問題を解決するもので、リフレッシ
ュ動作と通常の読み出し動作が競合してもアクセスタイ
ムの増加なしに読み出し動作を行うことのできる半導体
記憶装置を提供することを目的とするものである。

課題を解決するための手段 上記課題を解決するために本発明の半導体記憶装置は、
複数のメモリセルアレイブロックと、これらの複数のメ
モリセルアレイブロックから読み出したデータのパリテ
ィチェックを行うノ（リテイチェツク回路と、このパリ
ティチェック回路を動作させるための冗長情報メモリセ
ルアレイブロックと、リフレッシュ信号が入力される毎
に複数メモリヤルアレイブロックと冗長情報メモリセル
アレイブロックにリフレッシュ動作を行わせろリフレッ
シュ制蜘回路とを備えたものである。

また、本発明の半導体記憶装置におけるリフレッシュ信
号が行アドレスストローブ／　ＲＡＳであるものである
か、あるいは、上記半導体記憶装置に加えて定期的にリ
フレッシュ信号を発生するリフレッシュ信号発生回路を
備えたものである。

作用 上記構成により、複数のメモリセルアレイブロックト冗
長情報メモ９士ルアレイブロックのうち１つのブロック
だけがリフレッシュ動作を行っており、このとき、リフ
レッシュ動作と通常の読み出し動作が競合した場合でも
、リフレッシュ動作ヲ行っていないメモリセルアレイブ
ロックのデータについては通常通り読みｊごし動作が可
能で、リフレッシュ動作を行っているメモリセルアレイ
ブロックのデータは、パリティチェック回路によって補
うことができるため、すべてのデータを遅れろことなく
読み出すことが可能になる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

実施例１゜ 第１図は、本発明の第１の実施例を示す半導体記憶装置
の構成図である。第１図において、１〜４はメモリセル
アレイブロック、５は冗長情報メモリセルアレイブロッ
ク、６〜１０はセンスアンプおよび第１コラムデコーダ
、１１〜１５はロウデコーダ、１６はメモリセルアレイ
ブロック１〜４および冗長情報メモリセルアレイブロッ
ク５に順次リフレッシュ動作を行わせるリフレッシュ制
御回路で、このリフレッシュ制初回路１６に接続される
端子１７からリフレッシュ信号が入力される。１８〜２
２は通常の読みだし動作を行うアドレス２３とリフレッ
シュ制御回路１６より出力されるリフレッシュアドレス
２４を切り替えろマルチプレクサ、２５はメモリセルア
レイブロック１〜４から読み出したデータのパリティチ
ェックを行うパリティチェック回路であり、冗長情報メ
モリセルアレイブロック５からのデータによりパリティ
チェック回ｖｗ２５を機能させる。２６は第２コラムデ
コーダである。

上記構成により、以下、その動作を説明する。

マス、パリティチェック回路２５の動作につイテ説明す
る。

本実ｍ　例では、メモリヤルアレイブロック１〜４から
読みｊごさねろ４ヒツトのデータに冗長情報メモリセル
アレイブロック５の冗長情報データの１ビツトが付加さ
れているのでこの場合について説明する。

書キ込み時には、メモリセルアレイブロック１〜４の４
ビツトのデータの１”の数が低数ならば、冗長情報ビッ
トには０”を、メモリセルアレイブロック１〜４の４ビ
ツトのデータの”１″の数が奇数ならば、冗長情報ビッ
トには１”を書き込む。

−４−ｒｌわち、メモリセルアレイブロック１〜４の４
ビットのデータと冗長情報ビットの合計５ビツトのデー
タの”１”の数が常に偶数になるように冗長情報ビット
を決定する。

読みだし時には、リフレッシュのために、１ビツトのデ
ータは、正しく読みだせないが他の４ビツトのｌ”の数
が偶数であれば、読みだせなかったデータは”０”、ま
た、他の４ビツトの”１′″の数が奇数であれば、読み
だせなかったデータは、”１”であることがわかる。

ただし、冗長情報ビットの決定方法は、′ｌ″の数が偶
数になるような方法で説明したが、′ｌ”の数が奇数に
なるような方法で決定してもかまわない。また、′１”
の数の偶数、奇数の代りに０”の数の偶数、奇数によっ
ても同様である。

次に、メモリセルアレイブロック１がリフレッシュ動作
をする場合について説明する。リフレッシュ端子１７に
リフレッシュ信号が入力されるとリフレッシュアドレス
２４が出力され、リフレッシュ動作を行うメモリセルア
レイブロックｌに対応したマルチプレクサ１８によって
ロウデコーダ１１に入力されるアドレスがリフレッシュ
アドレス２４に切り替えられ、そのアドレスによって選
択すれタワード線２７が立ち上がり、ワード線２７に接
続された各メモリセルがリフレッシュされろ。このとき
、同時に読みだし動作が行われるとメモリセルアレイブ
ロック１以外のメモリセルアレイブロックに対応するロ
ウデコーダ１２〜１５には、通常読みだし動作を行うア
ドレス２３が入力されワード線２８〜３１が立ち上がる
。

さらに、第１コラムデコーダ６〜１０によって選択され
たデータがパリティチェック回路２５に入力される。゛
リフレッシュ中のメモリセルアレイブロック１に対応し
た第１コラムデコーダ６によって選択されたデータは正
しい読みだしアドレスのデータでないが、これをパリテ
ィチェック回路２５によって訂正し、第２コラムデコー
ダに入力する。

さらに、第２コラムデコーダによって選択されたデータ
を出力端子３２に出力する。

リフレッシュ動作が終了するとリフレッシュ制御回路１
６はリフレッシュアドレスを１つ加算する。

このようにして各メモリセルアレイブロックのリフレッ
シュ動作を順次行う。

以上のように、リフレッシュ動作と通常読みだし動作が
競合した場合でもリフレッシュ動作の終了を博つことな
く正しいデータを読み出すことができるので、リフレッ
シュに要する時間が増加しても、通常の読みだし動作を
行う時間が低下することを防ぐことができる。

さらに、リフレッシュ信号に読み出し時に用いる行アド
レスストローブ／　ＲＡＳを用いた場合について説明す
る。第２図に示すように、行アドレスストローブ／　Ｒ
ＡＳをリフレッシュ信号とする構成の場合、定期的に行
アドレスストローブ／　ＲＡＳ　ヲ活性化するだけでリ
フレッシュが行え、読みだしを行いたいサイクルでのみ
行アドレスと列アドレスストローブ／　ＣＡＳ　１およ
び列アドレスを入カスる。

以上のように、行アドレスストローブ／　ＲＡＳをリフ
レッシュ信号とする構成により制御が著しく容易になる
。

実施例２゜ 第３図は、本発明の第２の実施例を示す半導体記憶装置
の構成図である。第３図において、第１図の構成と異な
るのはリフレッシュ信号３１８ヲ定期的に発生するリフ
レッシュ信号発生回路３１７　ヲ設けたことである。

上記構成により、以下その動作を説明オろ。

まス、メモリセルアレイブロック１がリフレッシュ動作
をする場合について説明する。リフレッシュ信号発生回
路３１７によって発生さねたりフレッシュ信号３１８が
リフレッシュ制御回路１６に入力されるとリフレッシュ
制御回路１６からリフレッシュアドレス２４が出力さね
リフレッシュ動作を行うメモリセルアレイブロック１に
対応したマルチプレクサ１８によってロウデコーダ１１
に入力されるアドレスがリフレッシュアドレス２４に切
り替えられ、そのアドレスによって選択されたワード線
２７が立ち上がり、ワード線２７に接続されたメモリセ
ルがリフレッシュされる。リフレッシュ動作が終了する
とリフレッシュ制御回路１６はリフレッシュアドレスを
１つ加算する。

リフレッシュ信号発生回路１６は定呵的にリフレッシュ
信号ケ発生するので、各メモリセルアレイブロック１〜
４は自動的に順次リフレッシュされる。

次に、リフレッシュ動作中に読みだし動作が行ｂｊる場
合についてメモリセルアレイブロック１がリフレッシュ
動作中の場合を例に説明する。メモリセルアレイブロッ
ク１以外のメモリセルアレイブロック２〜４に対応する
口つデコーダ１２〜１５には、通常読みｔごし動作を行
うアドレス２３が入力されワード線２８〜３１が立ち上
がる。次に、第１コラムデコーダ６〜１０によって選択
されたデータがパリティチェック回路２５に入力されろ
。リフレッシュ中のメモリセルアレイブロック１に対応
した第１コラムデコーダ６によって選択されたデータは
正しい読みだしアドレスのデータではないが、これをパ
リティチェック回路２５によって訂正し、第２コラムデ
コーダに入力する。さらに、第２コラムデコーダによっ
て選択されたデータを出力端子３２に出力する。

このように、リフレッシュは自動的におこなわれ、リフ
レッシュ動作と読みｔごし動作が競合してもアクセスタ
イムの増加しない外部的にリフレッシュ不要のダイナミ
ック型メモリを実現することができる。

発明の効果 以上のように本発明によれば、リフレッシュ動作と通常
の読みだし動作が競合した場合にもアクセスタイムの増
加なしに読み出し動作を行うことができ、これにより、
リフレッシュサイクルカ増加しても読みだし可能な時開
の低下しないメモリを実現することができ、また、自動
的にリフレッシュを行う機能を持たせることによって、
定期的なリフレッシュ動作が不要な、アクセスタイムの
低下しないダイナミック型メモリを実現することができ
るものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけろ半導体記憶装置
の構成図、第２図は同半導体記憶装置においてリフレッ
シュ信号が／　ＲＡＳである動作チャート、第３図は本
発明の第２の実施例における半導体記憶装置の構成図、
第４図は従来の半導体記憶装置の構成図である。

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルアレイブロックと、前記複数のメ
   モリセルアレイブロックから読み出したデータのパリテ
   イチェックを行うパリテイチェック回路と、前記パリテ
   イチェック回路を動作させるための冗長情報メモリセル
   アレイブロックと、リフレッシュ信号か入力される毎に
   前記複数のメモリセルアレイブロツクと冗長情報メモリ
   セルアレイブロックに順次リフレッシュ動作を行わせる
   リフレツシユ制御回路とを備えた半導体記憶装置。 ２、リフレッシュ信号が行アドレスストローブ／ＲＡＳ
   である請求項１記載の半導体記憶装置。 ３、定期的にリフレッシュ信号を発生するリフレッシュ
   信号発生回路を備えた請求項１記載の半導体記憶装置。