KR970012790A - 멀티비트 테스트시에 인접하는 비트선의 전위를 반전시켜 동작할 수 있는 반도체기억 장치 - Google Patents

멀티비트 테스트시에 인접하는 비트선의 전위를 반전시켜 동작할 수 있는 반도체기억 장치 Download PDF

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KR970012790A
KR970012790A KR1019960032859A KR19960032859A KR970012790A KR 970012790 A KR970012790 A KR 970012790A KR 1019960032859 A KR1019960032859 A KR 1019960032859A KR 19960032859 A KR19960032859 A KR 19960032859A KR 970012790 A KR970012790 A KR 970012790A
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시게루 모리
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기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

반도체기억장치에 관한 것으로써, 번인테스트모드 등에 있어서 멀티비트 동작시 임의의 인접하는 비트선 사이에 전압스트레스를 인가할 수 있고 멀티비트 테스트동작시 사용되지 않은 입출력단자로부터의 신호에 의해 발생하는 부작용 및 소비전류의 증가를 억제할 수 있도록 하기 위해, 여러개의 워드선, 여러개의 워드선을 가로지르고 제1 및 제2군으로 분활된 여러개의 비트선쌍, 워드선과 비트선쌍에 접속되고, 행열로 배치된 여러개의 메모리셀, 외부 어드레스신호에 따라 대응하는 메모리셀에 있어서 기억데이타의 리드/라이트동작을 실행하는 메모리셀 선택수단, 여러개의 외부 입력데이타를 각각 동시에 수신하고, 메모리셀 선택수단에 데이타를 출력하는 여러개의 입력버퍼수단을 마련한다. 이것에 의해, 번인테스트 등에 필요한 테스트시간이 단축될 수 있고, 테스트 결과의 신뢰성이 향상될 수 있다.

Description

멀티비트 테스트시에 인접하는 비트선의 전위를 반전시켜 동작할 수 있는 반도체기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체기억장치의 구조를 도시한 개략적 블럭도.

Claims (20)

  1. 여러개의 워드선, 여러개의 워드선을 가로지르고, 제1 및 제2군으로 군할된 여러개의 비트선쌍, 상기 워드선과 비트선쌍에 접속되고, 행열로 배치된 여러개의 메모리셀(15), 외부 어드레스신호에 따라, 대응하는 메모리셀에 있어서 기억데이타의 리드/라이트동작을 실행하는 메모리셀 선택수단(13,14,16,17), 여러개의 외부 입력데이타를 각각 동시에 수신하고, 상기 메모리셀 선택수단에 데이타를 출력하는 여러개의 입력버퍼수단(31a,31b,32a,32b)를 포함하고, 상기 여러개의 입력버퍼수단은 상기 비트선쌍의 상기 제1 및 제2군에 대응하는 제1 및 제2군으로 구분되고, 상기 제1 및 제2군에 속하는 상기 여러개의 입력버퍼수단의 각각의 외부에서 인가된 동작모드지정신호(TE)에 따라 각각의 입력버퍼수단이 상기 여러개의 입력데이타 중 대응하는 하나를 수신하는 제1상태와 각각의 입력버퍼수단이 상기 여러개의 입력버퍼수단 중 소정의 입력버퍼수단(31a)와 동일한 입력데이타를 공통으로 수신하는 제2상태를 전환하는 제1전환수단을 포함하며, 상기 제1군에 속하는 각각의 입력버퍼수단(31a,31b)는 입력버퍼수단이 상기 제2상태일때 외부에서 인가된 반전지시신호(INV)에 따라 상기 입력데이타를 반전하는 제1반전수단(301)을 더 포함하는 반도체기억장치.
  2. 제1항에 있어서, 상기 여러개의 입력버퍼수단에 대응해서 마련되어, 상기 메모리셀 선택수단에 의해 리드된 기억데이타를 수신하여 외부에 출력하는 여러개의 출력버퍼수단(41a,41b,42a,42b) 및 상기 여러개의 출력버퍼수단에 의해 출력되는 상기 기억데이타를 수신하여, 판정신호(TMq0)을 출력하는 논리연산을 실행하는 논리연산수단(48)을 더 포함하고, 상기 논리연산수단은 상기 리드된 기억데이타가 라이트된 기억데이타와 일치하면 상기 판정신호를 활성화화고, 상기 소정의 입력버퍼수단(31a)에 대응하는 상기 출력버퍼수단(41a)는 상기 동작모드지정신호(TE)에 따라 상기 기억데이타를 출력하는 상태와 상기 판정신호를 출력하는 상태를 제2전환수단(421)을 더 포함하는 반도체기억장치.
  3. 제2항에 있어서, 상기 논리연산수단(48)은 상기 제1군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이타를 수신하고, 상기 외부에서 부여된 반전지시신호(INV)에 따라 상기 기억데이타를 반전하여 출력하는 제2반전수단(53) 및 상기 제2군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이타 및 상기 제2반전수단이 출력데이타를 수신하여, 비교를 실행하는 비교연산수단(52)을 포함하고, 상기 비교연산수단은 모든 입력데이타가 동일하면 활성인 상기 판정신호(TMq0)을 출력하는 반도체기억장치.
  4. 제1항에 있어서, 상기 메모리셀 선택수단은 상기 비트선쌍에 따라, 상기 비트선쌍의 전위차를 감지하고 증폭하는 여러개의 감지증폭수단(20~25)을 포함하고, 상기 제1군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20,22,24) 및 상기 제2군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20,25)는 사이에 상기 비트선상을 개재하여 양끝부를 배치되며, 상기 제1군에 속하는 비트선 및 상기 제2군에 속하는 비트선이 교대로 배치되는 반도체기억장치.
  5. 제1항에 있어서, 상기 여러개의 입력데이타를 각각 수신하는 여러개의 입력단자(DQ~DQ3), 상기 입력 단자와 상기 입력버퍼수단 사이에 접속된 여러개의 입력전위제어수단(71a,71b,72a,72b) 및 제3외부제어신호 및 상기 동작모드지정신호(TE)에 따라, 제1 및 제2내부입력제어신호(CASNW, CASNWTE)를 출력하는 제어신호발생수단(11)을 더 포함하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제1상태일때 상기 제3외부제어신호에 따른 상기 제1 및 제2내부입력제어신호를 출력하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제2상태일때 상기 제3외부제어신호에 따른 상기 제1내부입력제어신호(CASNW) 및 상기 불활성의 제2내부입력제어신호(CASNWTE)를 출력하고, 상기 소정의 입력버퍼수단에 접속된 입력전위제어수단(71a)는 상기 제1내부입력제어신호에 의해 제어되어 상기 입력데이타에 대응하는 전위를 출력하며, 상기 다른 입력버퍼수단에 접속된 입력전위제어수단(71a,72a,72b)는 상기 제2내부입력제어신호에 의해 제어되어 상기 입력데이타에 대응하는 전위를 출력하는 반도체기억장치.
  6. 여러개의 워드선, 상기 여러개의 워드선을 가로지르고 제1 및 제2군으로 분할된 여러개의 비트선쌍, 상기 워드선과 상기 비트선쌍에 접속되고, 행열로 배치된 여러개의 메모리셀(15), 외부 어드레스신호에 따라, 대응하는 메모리셀에 있어서 기억데이타의 리드/라이트동작을 실행하는 메모리셀 선택수단(13,14,16,17), 각각 여러개의 외부 입력데이타를 각각 동시에 수신하여, 상기 메모리셀 선택수단에 데이타를 출력하고 여러개의 군으로 구분된 여러개의 입력버퍼수단을 포함하고, 상기 각각의 입력버퍼수단군은 상기 비트선쌍의 상기 제1 및 제2군에 대응하는 제1 및 제2하위군으로 구분되고, 상기 제1 및 제2하위군에 속하는 상기 여러개의 입력버퍼수단(31a,31b,32a,32b)의 각각은 외부에서 부여된 동작모드지정신호(TE)에 따라, 각각의 입력버퍼수단이 상기 여러개의 입력데이타 중 대응하는 것을 수신하는 제1상태와 상기 입력버퍼수단의 각 군의 소정의 입력버퍼수단(31a)에 대한 입력데이타를 공통으로 수신하는 제2상태를 전환하는 제1스위치수단(311)을 포함하고, 상기 제1하위군에 속하는 각각의 입력버퍼수단(31a,31b)는 입력버퍼수단이 상기 제2상태일때 외부에서 부여된 반전지시신호(INV)에 따라, 상기 입력데이타를 반전하는 제1반전수단(301)을 더 포함하는 반도체기억장치.
  7. 제6항에 있어서, 상기 여러개의 입력버퍼수단에 대응해서 마련되어, 상기 메모리셀선택수단에 의해 리드된 기억데이타를 수신하여, 그 데이타를 외부로 출력하는 여러개의 출력버퍼수단(41a,42b, 42a,42b) 및 상기 입력버퍼수단군에 대응하는 상기 출력버퍼수단에 의해 출력되는 상기 기억데이타를 각각이 수신하고, 논리연산을 실행하여 판정신호(TMq0)을 출력하는 여러개의 논리연산수단(48)을 더 포함하고, 상기 여러개의 논리연산수단의 각각은 상기 리드된 기억데이타가 라이트된 기억데이타와 일치할때 상기 판정신호를 활성화하고, 상기 소정의 입력버퍼수단(31a)에 대응하는 상기 출력버퍼수단(41a)는 상기 동작모드지정신호(TE)에 따라 상기 기억데이타를 출력하는 상태와 상기 판정신호를 출력하는 상태를 전환하는 제2전환수단(421)을 포함하는 반도체기억장치.
  8. 제7항에 있어서, 상기 각각의 논리연산수단(48)은 상기 제1군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이타를 수신하고, 상기 외부에서 부여된 반전지시신호(INV)에 따라 상기 기억데이타를 반전하여 출력하는 제2반전수단(53) 및 상기 제2군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이타 및 상기 제2반전수단의 출력데이타를 수신하여, 비교를 실행하는 비교연산수단(52)를 포함하고, 상기 비교연산수단은 모든 입력데이타가 동일할때 활성인 상기 판정신호(TMq0)을 출력하는 반도체기억장치.
  9. 제6항에 있어서, 상기 메모리셀선택수단은 상기 비트선쌍의 각각에 대응해서 상기 비트선쌍의 전위차를 감지하고 증폭하는 여러개의 감지증폭수단(20~25)을 포함하고, 상기 제1군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20,22,24) 및 상기 제2군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(21,25)는 상기 비트선쌍을 사이에 개재하여 양끝에 배치되며, 상기 제1군에 속하는 비트선 및 상기 제2군에 속하는 비트선이 교대로 배치되는 반도체기억장치.
  10. 제6항에 있어서, 상기 여러개의 입력데이타를 각각 수신하는 여러개의 입력단자(DQ0~DQ3), 상기 입력단자와 상기 입력버퍼수단 사이에 접속된 여러개의 입력전위제어수단(71a,71b,72a,72b) 및 제3외부제어신호 및 상기 동작모드지정신호(TE)에 따라, 제1 및 제2내부입력제어신호(CASNW, CASNWTE)를 출력하는 제어신호발생수단(11)을 더 포함하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제1상태일때 상기 제3외부제어신호에 따른 상기 제1 및 제2내부입력제어신호를 출력하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제2상태일때 상기 제3외부제어신호에 따른 상기 제1내부입력제어신호(CASNW) 및 상기 불활성의 내부입력제어신호(CASNWTE)를 출력하고, 상기 소정의 입력버퍼수단에 접속된 입력전위제어수단(71a)는 상기 제1내부입력제어신호에 의해 제어되어 상기 입력데이타에 따른 전위를 출력하며, 상기 다른 입력버퍼수단에 접속된 입력전위제어수단(71a, 72a,72b)는 상기 제2내부입력제어신호에 의해 제어되어 상기 입력데이타에 대응하는 전위를 출력하는 반도체기억장치.
  11. 여러개의 워드선, 상기 여러개의 워드선을 가로지르고 제1 및 제2군으로 분활된 여러개의 비트선쌍, 상기 워드선과 상기 비트선쌍에 접속되고, 행열로 배치된 여러개의 메모리셀(15), 외부 어드레스신호에 따라, 대응하는 메모리셀에 있어서 기억데이타의 리드/라이트동작을 실행하는 메모리셀 선택수단(13,14,,16,17) 및 여러개의 외부 입력데이타를 각각 동시에 수신하여, 상기 메모리셀 선택수단에 출력하는 여러개의 입력버퍼수단(81a,81b,82a,82b)을 포함하고, 상기 입력버퍼수단은 상기 비트선쌍의 상기 제1 및 제2군에 대응해서 제1 및 제2군으로 분할되고, 상기 여러개의 입력버퍼수단의 각각은 외부에서 인가된 동작모드지정신호(TE)에 따라, 상기 여러개의 입력데이타 중 하나를 수신하는 제1상태와 상기 여러개의 입력버퍼수단 중 소정의 입력버퍼수단(81a)에 대한 입력데이타를 수신하는 제2상태를 전환하는 제1전환수단(311)을 포함하고, 상기 제1군에 속하는 입력버퍼수단(81a,81b)의 각각의 제1외부제어신호(VBE1)에 따라 상기 메모리셀 선택수단에 상기 입력데이타의 출력을 제어하는 제1입력제어수단(321)을 포함하고, 상기 제2군에 속하는 입력버퍼수단의 각각의 제2외부제어신호(WBE2)에 따라 상기 메모리셀 선택수단으로의 상기 입력데이타의 출력을 제어하는 제2입력제어수단(322)를 포함하는 반도체기억장치.
  12. 제11항에 있어서, 상기 여러개의 입력버퍼수단에 대응해서 마련되고, 상기 메모리셀 선택수단에 의해 리드된 상기 기억데이타를 수신하여 그 데이타를 외부로 출력하는 여러개의 출력버퍼수단(41a,41b,42a,42b) 및 상기 여러개의 출력버퍼수단에 의해 출력되는 상기 기억데이타를 수신하여, 논리연산을 실행하여 판정신호(TMq0)을 출력하는 논리연산수단(48)을 포함하고, 상기 논리연산수단은 상기 리드된 기억데이타가 라이트된 기억데이타와 일치할때 상기 판정신호를 활성화하고, 상기 소정의 입력버퍼수단(81a)에 대응하는 상기 출력버퍼수단(41a)는 상기 동작모드지정신호(TE)에 따라 상기 기억데이타를 출력하는 상태와 상기 판정신호를 출력하는 상태를 전환하는 제2전환수단(421)을 포함하는 반도체기억장치.
  13. 제12항에 있어서, 상기 논리연산수단(48)은 상기 제1군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이타를 수신하고, 상기 외부에서 부여된 반전지신호(IVN)에 따라 상기 기억데이타를 반전하여 출력하는 제2반전수단(53) 및 상기 제2군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이타 및 상기 제2반전수단의 출력데이타를 수신하여 비교를 실행하는 비교연산수단(52)를 포함하고, 상기 비교연산수단은 모든 입력데이타가 동일할때 활성인 상기 판전신호(TMq0)을 출력하는 반도체기억장치.
  14. 제11항에 있어서, 상기 메모리셀 선택수단은 상기 비트선쌍에 대응해서 상기 비트선쌍의 전위차를 감지하고 증폭하는 여러개의 감지증폭수단(22~25)를 포함하고, 상기 제1군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20,22,24) 및 상기 제2군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(21,25)는 사이에 상기 비트선쌍을 개재하여 양끝에 배치하며, 상기 제1군에 속하는 비트선과 상기 제2군에 속하는 비트선이 교대로 배치된 반도체기억장치.
  15. 제11항에 있어서, 상기 여러개의 입력데이타를 각각 수신하는 여러개의 입력단자(DQ0~DQ3), 상기 입력단자와 상기 입력버퍼수단 사이에 접속된 여러개의 입력전위제어수단(17a,71b,72a,72b) 및 제3외부제어신호 및 상기 동작모드지정신호(TE)에 따라, 제1 및 제2내부입력제어신호(CASNW, CASNWTE)를 출력하는 제어신호발생수단(11)을 더 포함하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제1상태일때 상기 제3외부제어신호에 따른 상기 제1 및 제2내부입력제어신호를 출력하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제2상태일때 상기 제3외부제어신호에 따른 상기 제1내부입력제어신호(CASNW) 및 상기 불활성의 제2내부입력제어신호(CASNWTE)를 출력하고, 상기 소정의 입력버퍼수단에 접속된 입력전위제어수단(71a)는 상기 제1내부입력제어신호에 의해 제어되어 상기 입력데이타에 대응하는 전위를 출력하며, 상기 다른 입력버퍼수단에 접속된 입력전위제어수단(71a,72a,72b)는 상기 제2내부입력제어신호에 의해 제어되어 상기 입력데이타에 대응하는 전위를 출력하는 반도체기억장치.
  16. 여러개의 워드선, 상기 여러개의 워드선을 가로지르고, 제1 및 제2군으로 분할된 여러개의 비트선쌍, 상기 워드선과 상기 비트선쌍에 접속되고, 행열로 배치된 여러개의 메모리셀(15), 외부 어드레스신호에 따라, 대응하는 메모리셀에 있어서 기억데이타의 리드/라이트동작을 실행하는 메모리셀 선택수단(13,14,16.17) 및 여러개의 군으로 분할되고, 여러개의 외부 입력데이타를 각각 수신하여, 상기 메모리셀 선택수단에 출력하는 여러개의 입력버퍼수단을 포함하고, 상기 각각의 입력버퍼수단군은 상기 비트선쌍의 상기 제1 및 제2군에 대응하는 제1 및 제2하위군으로 분할되고, 상기 각각의 제1 및 제2하위군에 속하는 여러개의 입력버퍼수단(81a,81b, 82a, 82b)의 각각은 외부에서 부여된 동작모드지정신호(TE)에 따라, 각각의 입력버퍼수단이 상기 여러개의 입력데이타 중 대응하는 것을 수신하는 제1상태와 각각의 입력버퍼수단이 상기 각각의 입력수단군의 소정의 입력버퍼수단(81a)에 대한 입력데이타를 공통으로 수신하는 제2상태를 전환하는 제1스위치수단을 포함하고, 상기 제1하위군에 속하는 각각의 입려버퍼수단(81a,81b)는 제1외부제어신호(WBE1)에 따라 상기 메모리셀 선택수단으로의 상기 입력데이타 출력을 제어하는 제1입력제어수단(321)을 포함하고, 상기 제2하위군에 속하는 입력버퍼수단의 각각은 제2외부제어신호(WBE2)에 따라 상기 메모리셀 선택수단으로의 상기 입력데이타의 출력을 제어하는 제2입력제어수단(322)를 더 포함하는 반도체기억장치.
  17. 제16항에 있어서, 상기 여러개의 입력버퍼수단에 대응해서 마련되고, 상기 메모리셀 선택수단에 의해 리드된 기억데이타를 수신하여 그 데이타를 외부로 출력하는 여러개의 출력버퍼수단(41a,42b,42a,42b) 및 상기 입력버퍼수단군에 대응하는 여러개의 출력버퍼수단에 의해 출력되는 상기 기억데이타를 각각 수신하고, 논리연산을 실행하여 판정신호(TMq9)을 출력하는 여러개의 논리연산수단(48)을 더 포함하고, 상기 각각의 논리연산수단은 상기 리드된 기억데이타가 라이트된 기억데이타와 일치할때 상기 판정신호를 활성화하고, 상기 소정의 입력버퍼수단(81a)에 대응하는 상기 출력버퍼수단(41a)는 상기 동작모드지정신호(TE)에 따라 상기 기억데이타를 출력하는 상태와 상기 판정신호를 출력하는 상태를 전환하는 제2전환수단(421)을 포함하는 반도체기억장치.
  18. 제17항에 있어서, 상기 논리연산수단(48)은 상기 제1군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이타를 수신하고, 상기 외부에서 부여된 반전지시신호(INV)에 따라 상기 기억데이타를 반전하여 출력하는 제2반전수단(53) 및 상기 제2군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이타 및 상기 제2반전수단의 출력데이타를 수신하여, 비교를 실행하는 비교연산수단(52)를 포함하고, 상기 비교연산수단은 모든 입력데이타가 동일할때 활성인 상기 판정신호(TMq0)을 출력하는 반도체기억장치.
  19. 제17항에 있어서, 상기 메모리셀선택수단은 상기 비트선쌍의 따라 상기 비트선쌍의 전위차를 감지하고 증폭하는 여러개의 감지증포수단(20~25)을 포함하고, 상기 제1군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20,22,24) 및 상기 제2군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(21,25)는 사이에 상기 비트선을 개재하여 양끝에 배치되며, 상기 제1군에 속하는 비트선과 상기 제2군에 속하는 비트선이 교대로 배치되는 반도체기억장치.
  20. 제17항에 있어서, 상기 여러개의 입력데이타를 각각 수신하는 여러개의 입력단자(DQ0~DQ3), 상기 입력단자와 상기 입력버퍼수단 사이에 접속된 여러개의 입력전위제어수단(71a,71b,72a,72b) 및 제3외부제어신호 및 상기 동작모드지정신호(TE)에 따라, 제1 및 제2내부입력제어신호(CASNW, CASNWTE)를 출력하는 제어신호발생수단(11)을 더 포함하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제1상태일때 상기 제3외부제어신호에 따른 상기 제1 및 제2내부입력제어신호를 출력하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제2상태일때 상기 제3외부제어신호에 따른 상기 제1내부입력제어신호(CASNW) 및 상기 불활성의 제2내부입력제어신호(CASNWTE)를 출력하고, 상기 소정의 입력버퍼수단에 접속된 입력전위제어수단(71a)는 상기 제1내부입력제어신호에 의해 제어되어 상기 입력데이타에 따른 전위를 출력하며, 상기 다른 입력버퍼수단에 접속된 입력전위제어수단(71a, 72a,72b)는 상기 제2내부입력제어신호에 의해 제어되어 상기 입력데이타에 대응하는 전위를 출력하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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