JP2684365B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2684365B2 JP2684365B2 JP62099777A JP9977787A JP2684365B2 JP 2684365 B2 JP2684365 B2 JP 2684365B2 JP 62099777 A JP62099777 A JP 62099777A JP 9977787 A JP9977787 A JP 9977787A JP 2684365 B2 JP2684365 B2 JP 2684365B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- address
- output
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関するもので、例えば、
ダイナミック型RAM（ランダム・アクセス・メモリ）な
どの半導体記憶装置に利用して有効な技術に関するもの
である。 〔従来の技術〕 タイミング制御回路（タイミング発生回路）を具備す
るダイナミック型RAMがある。このタイミング制御回路
は、外部から供給される複数の制御信号に従って、ダイ
ナミック型RAMの各回路ブロックの動作を制御するため
のタイミング信号や内部制御信号を形成する。 タイミング制御回路を具備するダイナミック型RAMに
ついては、例えば、1983年９月、（株）日立製作所発行
の『日立ICメモリデータブック』の251頁〜259頁に記載
されている。 〔発明が解決しようとする問題点〕 上記のようなダイナミック型RAMには、上記制御信号
やアドレス信号又は記憶データ等が入出力される複数の
外部端子が設けられる。これらの外部端子の設置数は、
必要最小限にとどめられ、例えば上記タイミング制御回
路等の内部ノードに伝達される信号すなわちタイミング
信号や内部制御信号などの状態を出力するための外部端
子を設ける余裕はない。したがって、タイミング制御回
路TCの動作を確認するための機能試験は、実際に適当な
メモリセルんを選択状態とし所定の書き込み又は読み出
し動作を実行した後のその成否を確認するといった間接
的な方法を繰り返すことによって実現せざるをえない。 一方、ダイナミック型RAM等の半導体記憶装置は高機
能化・多機能化される傾向にあり、その結果、上記タイ
ミング制御回路等の回路構成が複雑化されつつある。ま
た、ダイナミック型RAM等が高機能化・多機能化される
ことによって、その製品試験時における試験項目が増大
している。このため、上記のような従来の試験方法をそ
のまま採用した場合、厖大な試験時間を要するととも
に、特殊な付加機能についてはその機能を確認できない
場合も生じる可能性がある。また、タイミング制御回路
等が複雑化されるにもかかわず、これらの内部ノードに
伝達される信号の状態が外部から確認できないことで、
製品完成後の故障分析や動作マージン等の測定が的確に
実施できないという問題が生じる。 この発明の目的は、メモリアレイ周知回路の所定の内
部ノードの状態を外部から確認しうるダイナミック型RA
M等の半導体記憶装置を提供することにある。この発明
の他の目的は、ダイナミック型RAM等の半導体記憶装置
の機能試験等を効率化し、機能試験等に要する時間を短
縮することにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
半導体記憶装置の所定の動作モードにおいて、タイミン
グ制御回路等の所定の内部ノードに伝達される信号すな
わちタイミング信号や内部制御信号を所定の外部端子か
ら出力できるようにするものである。 〔作 用〕 上記した手段によれば、半導体記憶装置を上記所定の
動作モードとすることで、タイミング制御回路等の内部
ノードに伝達される信号の状態を確認することができる
ため、機能試験に要する時間を短縮できるとともに、製
品完成後の障害分析や動作マージン等の測定試験を効率
的に実施することができる。 〔実施例〕 第１図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、特に制限されないが、公
知のCMOS（相補型MOS）集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上に形成され
る。 第４図には、この実施例のダイナミック型RAMの一実
施例のタイミング図が示されている。同図には、ダイナ
ミック型RAMの試験モードが実線で示され、通常の読み
出し動作モードが点線でまた通常の書き込み動作モード
が一点鎖線で示されている。以下の説明において、第４
図のタイミング図を参照されたい。 この実施例のダイナミック型RAMには、外部の装置か
ら制御信号としてロウアドレスストローブ信号▲
▼，カラムアドレスストローブ信号▲▼及びライ
トイネーブル信号▲▼が供給され、これらの制御信
号をもとに各回路の動作を制御するための各種のタイミ
ング信号や内部制御信号を形成するタイミング制御回路
TCが設けられる。また、このダイナミック型RAMには、
後述するように、所定の試験モードにおいて所定の内部
ノードに伝達される信号すなわちタイミング制御回路TC
によって形成される各種のタイミング信号等を所定の外
部端子から送出する機能が設けられ、試験動作の効率化
が図られる。このため、この実施例のダイナミック型RA
Mには、上記試験モードを指定する試験モード信号▲
▼を入力するための外部端子▲▼が設けられる。
この試験モード信号▲▼は、外部に接続される試験
装置によって通常ハイレベルとされ、試験モードにおい
て選択的にロウレベルとされる。試験モード信号▲
▼がロウレベルとされることによって、タイミング制御
回路TCから出力される複数のタイミング信号が通常の信
号経路を介して各回路に供給されるとともに、アドレス
用の外部端子A0〜Ai,データ入力端子DI及びデータ出力
端子DOを介して外部の試験装置に送出される。 第１図において、メモリアレイＭ−ARYは、特に制限
されないが、２交点（折り返しビット線）方式とされ、
同図の水平方向に配置されるｎ＋１組の相補データ線
と、同図の垂直方向に配置されるｍ＋１本のワード線及
びこれらの相補データ線及びワード線の交点に格子状に
配置される（ｍ＋１）×（ｎ＋１）個のダイナミック型
メモリセルによって構成される。 メモリアレイＭ−ARYを構成する各相補データ線は、
その一方において、プリチャージ回路PCに結合され、さ
らにセンスアンプSAの対応する単位回路に結合される。
プリチャージ回路PCは、各相補データ線の非反転信号線
及び反転信号線の間に設けられるｎ＋１個の短絡用スイ
ッチMOSFETによって構成される。これらのスイッチMOSF
ETのゲートは共通接続され、後述するタイミング制御回
路TCから、タイミング信号φpcが供給される。このタイ
ミング信号φpcは、ダイナミック型RAMの非選択状態に
おいてハイレベルとされ、またその選択状態においてロ
ウレベルとされる。ダイナミック型RAMの非選択状態と
される間、プリチャージ回路PCのすべてのスイッチMOSF
ETは同時にオン状態となり、相補データ線の両信号線を
短絡して電源電Vccの約1/2すなわちハーフプリチャージ
レベルとする。これにより、ダイナミック型RAM信号が
選択状態になったとき、各相補データの非反転信号線及
び反転信号線のレベルはこのハーフプリチャージレベル
からハイレベル又はロウレベルに向かって変化されるた
め、読み出し動作の高速化を図ることができる。 センスアンプSAは、各相補データ線に対応して設けら
れるｎ＋１個の単位回路により構成される。センスアン
プSAの各単位回路は、それぞれ二組のCMOSインバータ回
路が交差接続されてなるフリップフロップをその基本構
成とし、その入出力ノードは、対応する相補データ線の
非反転信号線及び反転信号線にそれぞれ結合される。こ
れらのセンスアンプSAの単位回路は、タイミング制御回
路TCから供給されるタイミング信号φpa1及びφpa2がわ
ずかな時間差をもってハイレベルとされることで選択的
に動作状態とされ、二段階の増幅動作を行う。選択され
たワード線に結合されるメモリセルから対応する相補デ
ータ線に出力される微小読み出し信号は、センスアンプ
SAの対応する単位回路によって急激なレベル変動をとも
なうことなく増幅され、ハイレベル又はロウレベルの２
値信号とされる。 メモリアレイＭ−ARYを構成する各相補データ線は、
その他方において、カラムスイッチCSWの対応するスイ
ッチMOSFETに結合される。カラムスイッチCSWは、各相
補データ線に対応して設けられるｎ＋１対のスイッチMO
SFETによって構成される。これらのスイッチMOSFETの一
方は対応する相補データ線にそれぞれ結合され、その他
方は相補共通データ線の非反転信号線CD又は反転信号線
▲▼にそれぞれ共通接続される。また、各対の２個
のスイッチMOSFETのゲートはそれぞれ共通接続され、カ
ラムアドレスデコーダCDCRから対応するデータ線選択信
号Y0〜Ynがそれぞれ供給される。これにより、カラムス
イッチCSWは、カラムアドレス信号すなわちデータ線選
択信号Y0〜Ynによって指定される一組の相補データ線と
共通相補データ線CD・▲▼を選択的に接続する。 カラムアドレスデコーダCDCRは、カラムアドレスバッ
ファCADBから供給される相補内部アドレス信号ａy0〜ａ
yi（ここで、例えば外部アドレス信号AY0と同相の内部
アドレス信号ay0と逆相の内部アドレス信号▲▼
をあわせて相補内部アドレス信号ａy0のように表す。以
下同じ）をデコードし、タイミング制御回路TCから供給
されるタイミング信号φｙに同期して、上記データ線選
択信号Y0〜Ynを形成し、カラムスイッチCSWの対応する
スイッチMOSFETに供給する。 カラムアドレスバッファCADBは、外部端子A0〜Aiを介
して供給されるＹアドレス信号AY0〜AYiを取り込み保持
するとともに、これらのＹアドレス信号AY0〜AYiをもと
に上記相補内部アドレス信号ａy0〜ａyiを形成し、カラ
ムアドレスデコーダCDCRに供給する。また、このカラム
アドレスバッファCADBは、後述するように、タイミング
制御回路TCによって形成される各種のタイミング信号を
対応する外部端子A0〜Aiを介して外部に送出する機能を
持つ。このため、カラムアドレスバッファCADBには、外
部端子A0〜Aiに対応して、ｉ＋１個の入力回路IC0〜ICi
及びアドレスラッチAL0〜ALiが設けられるとともに、ｉ
＋１個の出力回路OC0〜OCiが設けられる。 カラムアドレスバッファCADBには、タイミング信号φ
ac及び内部制御信号tmが供給される。このうち、タイミ
ング信号φacは通常ロウレベルとされ、カラムアドレス
ストローブ信号▲▼がハイレベルからロウレベル
に変化されることによって一時的にハイレベルとされ
る。また、内部制御信号tmは、ダイナミック型RAMの通
常の動作モードにおいてロウレベルとされ、試験モード
信号▲▼がロウレベルとされダイナミック型RAMが
所定の試験モードとされるとき選択的にハイレベルとさ
れる。つまり、この実施例のダイナミック型RAMではア
ドレスマルチプレクス方式が採られ、Ｙアドレス信号AY
0〜AYiはカラムアドレスストローブ信号▲▼の立
ち下がりエッジに同期して外部端子A0〜Aiに供給され
る。また、ダイナミック型RAMが所定の試験モードとさ
れるとき、外部端子A0〜Aiには所定のタイミング信号が
出力される。カラムアドレスバッファCADBの入力回路IC
0〜ICiは、内部制御信号tmがロウレベルとされダイナミ
ック型RAMが通常の動作モードとされるとき、外部端子A
0〜Aiを介して供給されるＹアドレス信号AY0〜AYiを対
応するアドレスラッチAL0〜ALiに伝達する。この通常モ
ードにおいてタイミング信号φacが一時的にハイレベル
とされることによって、カラムアドレスバッファCADBの
アドレスラッチAL0〜ALiは対応する入力回路から伝達さ
れるＹアドレス信号AY0〜AYiを取り込み、保持する。一
方、内部制御信号tmがハイレベルとされダイナミック型
RAMが所定の試験モードとされるとき、カラムアドレス
バッファCADBの出力回路OC0〜OCiは、タイミング制御回
路TCから出力されるタイミング信号φpc,φar,φac,φ
x,φpa1,φpa2,φy,φma,φref及びφｃをそれぞれ対応
する外部端子A0〜Aiを介して外部の試験装置に送出す
る。 カラムアドレスバッファCADBの具体的な構成と動作に
ついては、後で詳細に説明する。 一方、メモリアレイＭ−ARYを構成する各ワード線
は、２次ロウアドレスデコーダRDCR2に結合され、その
うちの１本が選択・指定される。特に制限されないが、
この実施例のダイナミック型RAMのロウ系選択回路は２
段構成とされ、下位２ビットの相補内部アドレス信号ａ
x0及びａx1をデコードする１次ロウアドレスデコーダRD
CR1と、相補内部アドレス信号ａx2〜ａxiをデコードす
る２のロウアドレスデコーダRDCR2が設けられる。 １次ロウアドレスデコーダRDCR1は、特に制限されな
いが、ロウアドレスバッファRADBから供給される下位２
ビットの相補内部アドレス信号ａx0及びａx1をデコード
し、タイミング制御回路TCから供給されるタイミング信
号φｘに従って、ワード線選択タイミング信号φx0〜φ
x3を形成する。これらのワード線選択タイミング信号φ
x0〜φx3は、２次ロウアドレスデコーダRDCR2に供給さ
れる。２次ロウアドレスデコーダRDCR2は、ロウアドレ
スバッファRADBから供給される相補内部アドレス信号ａ
x2〜ａxiをデコードする。さらに、２次ロウアドレスデ
コーダRDCR2は、このデコード結果と１次ロウアドレス
デコーダRDCR1から供給されるワード線選択タイミング
信号φx0〜φx3とを組み合わせることによって、ロウア
ドレス信号により指定される１本のワード線を択一的に
ハイレベルの選択状態とする。 このように、ロウ系選択回路を２段構成とすること
で、半導体基板上における２次ロウアドレスデコーダRD
CR2の配置間隔とメモリアレイＭ−ARYのワード線の配置
間隔をほぼ同じにすることができ、半導体基板のレイア
ウトを効率化することができる。 ロウアドレスバッファRADBは、アドレスマルチプレク
サAMXから伝達されるロウアドレス信号を受け、相補内
部アドレス信号ａx0〜ａxiを形成する。これらの相補内
部アドレス信号ａx0〜ａxiは、上記１次ロウアドレスデ
コーダRDCR1及び２次ロウアドレスデコーダRDCR2に供給
される。前述のように、Ｘアドレス信号AX0〜AXiは、ロ
ウアドレスストローブ信号▲▼の立ち下がりエッ
ジに同期して供給される。このため、ロウアドレスバッ
ファRADBには、ロウアドレスストローブ信号▲▼
の立ち下がりを検出することによって形成されるタイミ
ング信号φarがタイミング制御回路TCから供給される。
ロウアドレスバッファRADBは、タイミング信号φarが一
時的にハイレベルとされることによって、外部端子A0〜
AiからアドレスマルチプレクサAMXを介して供給される
Ｘアドレス信号AX0〜AXiを取り込む。 アドレスマルチプレクサはAMXは、タイミング制御回
路TCから供給されるタイミング信号φrefがハイレベル
とされる自動リフレッシュモードにおいて、リフレッシ
ュアドレスカウンタREFCから供給されるリフレッシュア
ドレス信号rx0〜rxiを選択し、ロウアドレス信号として
ロウアドレスバッファRADBに伝達する。また、タイミン
グ信号φrefがロウレベルとされる通常のメモリアクセ
スにおいて、外部端子A0〜Aiを介して供給されるＸアド
レス信号AX0〜AXiを選択し、ロウアドレス信号としての
ロウアドレスバッファRADBに伝達する。 リフレッシュアドレスカウンタREFCは、ダイナミック
型RAMの自動リフレッシュモードにおいて、タイミング
制御回路TCから供給されるタイミング信号φｃに従って
歩進され、リフレッシュすべきワード線を順次指定する
ためのリフレッシュアドレス信号rx0〜rxiを形成する。
これらのリフレッシュアドレス信号rx0〜rxiは、上記ア
ドレスマルチプレクサAMXの一方の入力信号として供給
される。 ところで、カラムスイッチCSWによって１組の相補デ
ータ線が選択的に接続される相補共通データ線CD・▲
▼には、メインアンプMAの入力端子が結合されるとと
もに、データ入力バッファDIBの出力端子が結合され
る。メインアンプMAの出力端子はさらにデータ出力バッ
ファDOBの入力端子に結合され、データ出力バッファDOB
の出力端子はさらにデータ出力端子DOに結合される。デ
ータ入力バッファDIBの入力端子は、さらにデータ入力
端子DIに結合される。 メインアンプMAは、メモリアレイＭ−ARYの選択され
たメモリセルから、相補データ線及び相補共通データ線
CD・▲▼を介して出力される２値読み出し信号をさ
らに増幅し、データ出力バッファDOBに伝達する。 データ出力バッファDOBは、ダイナミック型RAMが通常
の読み出し動作モードとされるとき、タイミング制御回
路TCから供給されるタイミング信号φｒに従って選択的
に動作状態とされる。データ出力バッファDOBは、その
動作状態において、メインアンプMAから伝達されるメモ
リセルの読み出し信号をデータ出力端DOを介して外部の
装置に送出する。また、データ出力バッファDOBは、ダ
イナミック型RAMが所定の試験モードとされるとき、上
記タイミング信号φｒ自身をデータ出力端子DOから外部
の試験装置に送出する。このため、データ出力バッファ
DOBには、タイミング信号φｒ及び上述の内部制御信号t
mがタイミング制御回路TCから供給される。このうち、
タイミング信号φｒは、ダイナミック型RAMが読み出し
動作モードで選択状態とされ、メインアンプMAにおいて
選択されたメモリセルMCから出力される読み出し信号の
増幅動作が終了する時点でハイレベルとされる。内部制
御信号tm及びタイミング信号φｒがロウレベルとされる
とき、データ出力バッファDOBの出力はハイインピーダ
ンス状態とされる。 データ出力バッファDOBの具体的な構成と動作につい
ては、後で詳細に説明する。 データ入力バッファDIBは、ダイナミック型RAMが通常
の書き込み動作モードとされるとき、タイミング制御回
路TCから供給されるタイミング信号φｗに従って選択的
に動作状態とされる。データ入力バッファDIBは、その
動作状態において、データ入力端子Dinを介して外部の
装置から供給される書き込みデータを相補書き込み信号
とし、相補共通データ線CD・▲▼に供給する。ま
た、データ入力バッファDIBは、ダイナミック型RAMが所
定の試験モードとされるとき、タイミング信号φｗ自身
をデータ入力端子DIを介して外部の試験装置に送出す
る。このため、データ入力バッファDIBには、タイミン
グ信号φｗ及び上述の内部制御信号tmがタイミング制御
回路TCから供給される。このうち、タイミング信号φｗ
は、ダイナミック型RAMが書き込み動作モードで選択状
態とされ、指定されたメモリセルの選択動作が終了する
時点で一時的にハイレベルとされる。内部制御信号tm及
びタイミング信号φｗがロウレベルとされるとき、デー
タ入力バッファDIBの出力はハイインピーダンス状態と
される。 タイミング制御回路TCは、制御信号として外部の装置
から供給されるロウアドレスストローブ信号▲
▼，カラムアドレスストローブ信号▲▼及びライ
トイネーブル信号▲▼をもとに、上記各種のタイミ
ング信号を形成する。また、ダイナミック型RAMの試験
動作時において外部の試験装置から供給される試験モー
ド信号▲▼をもとに、上記内部制御信号tmを形成す
る。これらのタイミング信号及び内部制御信号は各回路
に供給され、それぞれの動作を制御するために用いられ
る。試験モード信号▲▼がロウレベルとされダイナ
ミック型RAMが所定の試験モードとされるとき、内部制
御信号tmはハイレベルとされる。これにより、タイミン
グ制御回路TCによって形成される各タイミング信号が、
通常の信号経路を介して各回路に供給されるとともに、
カラムアドレスバッファCADB,データ出力バッファDOB及
びデータ入力バッファDIBから外部端子A0〜Ai,データ出
力端子DO及びデータ入力端子DIを介して外部の試験装置
に送出される。 第２図には、第１図のダイナミック型RAMのカラムア
ドレスバッファCADBの一実施例の回路図が示されてい
る。以下の回路図において、そのチャンネル（バックゲ
ート）部に矢印が付加されるMOSFETはＰチャンネルMOSF
ETであり、矢印が付加されないＮチャンネルMOSFETと区
別される。 前述のように、この実施例のダイナミック型RAMのカ
ラムアドレスバッファCADBは、外部端子A0〜Aiに対応し
て、ｉ＋１個の入力回路IC0〜ICiとアドレスラッチAL0
〜ALi及び出力回路OC0〜OCiを含む。これらの入力回路
の入力端子及び出力回路の出力端子は、それぞれ対応す
る外部端子A0〜Aiに結合される。外部端子A0〜Aiは、さ
らに図示されないアドレスマルチプレクサAMXのｉ＋１
個の入力端子に結合される。アドレスラッチAL0〜ALiの
各ビットの非反転出力信号及び反転出力信号はそれぞれ
対応する相補内部アドレス信号ａy0〜ａyiの非反転信号
又は反転信号とされ、上述のカラムアドレスデコーダCD
CRに供給される。カラムアドレスバッファCADBには、そ
の動作モードを制御するための内部制御信号tmとアドレ
スラッチにＹアドレス信号AY0〜AYiを取り込むためのス
トローブ信号とされるタイミング信号φacがタイミング
制御回路TCから供給される。さらに、カラムアドレスバ
ッファCADBには、外部端子A0〜Aiすなわち出力回路OC0
〜OCiに対応してｉ＋１種のタイミング信号φpcないし
φｃが供給される。同図には、２個の外部端子A0及びAi
と、これらの外部端子に対応して設けられる入力回路IC
0とICi,アドレスラッチAL0とAL2及び出力回路OC0とOC2
が例示的に示されている。 第２図において、カラムアドレスバッファCADBの入力
回路IC0は、回路の電源電圧Vccと回路の接地電位との間
に直列形態に設けられるＰチャンネルMOSFETQ1,Q2及び
ＮチャンネルMOSFETQ11,Q12と、上記MOSFETQ1及びQ2に
並列形態に設けられるＰチャンネルMOSFETQ3によって構
成される。MOSFETQ1及びQ12のゲートは共通接続され、
この入力回路IC0の入力端子として対応する外部端子A0
に結合される。MOSFETQ11のゲートはMOSFETQ3のゲート
と共通接続され、内部制御信号tmのインバータ回路N1に
よる反転信号すなわち反転内部制御信号▲▼が供給
される。また、MOSFETQ2のゲートには、上記反転内部制
御信号▲▼のインバータ回路N2による反転信号すな
わち非反転内部制御信号tmが供給される。 MOSFETQ2及びQ11は、非反転内部制御信号tmがハイレ
ベルとされ反転内部制御信号▲▼がロウレベルとさ
れるダイナミック型RAMの所定で試験モードにおいてオ
フ状態とされ、非反転内部制御信号tmがロウレベルとさ
れ反転内部制御信号▲▼がハイレベルとされるダイ
ナミック型RAMの通常の動作モードにおいてオン状態と
される。また、MOSFETQ3は、反転内部制御信号▲▼
がロウレベルとされるときすなわちMOSFETQ2及びQ11が
オフ状態とされるとき選択的にオン状態とされる。これ
により、入力回路IC0は、ダイナミック型RAMが通常の動
作モードとされるとき選択的に動作状態とされ、外部端
子A0を介して供給されるＹアドレス信号AY0を対応する
アドレスラッチAL0に反転して伝達する。また、ダイナ
ミック型RAMが所定の試験動作モードとされ入力回路IC0
が非動作状態とされるときMOSFETQ3が選択的にオン状態
とされることによって、入力回路IC0の出力端子が電源
電圧Vccのようなハイレベルに固定される。これによ
り、ダイナミック型RAMが所定の試験モードとされると
き、MOSFETQ2及びQ11がオフ状態とされ入力回路IC0の出
力端子がフローティング状態とされるのを防止すること
ができる。 カラムアドレスバッファCADBの入力回路ICiは、上記
入力回路IC0と同様に、回路の電源電圧Vccと回路の接地
電位との間に直列形態に設けられるＰチャンネルMOSFET
Q6,Q7及びＮチャンネルMOSFETQ15,Q16と、上記MOSFETQ6
及びQ7に並列形態に設けられるＮチャンネルMOSFETQ8に
よって構成される。これらのMOSFETQ6〜Q8及びQ15,Q16
は、上記入力回路IC0のMOSFETQ1〜Q3及びQ11,Q12にそれ
ぞれ対応して機能する。つまり、ダイナミック型RAMが
通常の動作モードとされるとき、入力回路ICiは対応す
る外部端子Aiを介して供給されるＹアドレス信号AYiを
対応するアドレスラッチALiに反転して伝達する。ま
た、ダイナミック型RAMが所定の試験モードとされると
き、入力回路ICiの出力端子は電源電圧Vccのようなハイ
レベルに固定される。 カラムアドレスバッファCADBの図示されない入力回路
IC1〜ICi−１も、上記入力回路IC0及びICiと同じ回路構
成とされる。これらの入力回路IC1〜ICi−１は、ダイナ
ミック型RAMが通常の動作モードとされるとき選択的に
動作状態とされ、対応する外部端子A1〜Ai−１を介して
供給されるＹアドレス信号AY1〜AYi−１を対応するアド
レスラッチAL1〜ALi−１にそれぞれ反転して伝達する。 カラムアドレスバッファCADBのアドレスラッチAL0
は、対応する上記入力回路IC0の出力信号を受けるクロ
ックドインバータ回路CN1と２組のインバータ回路N5及
びN6によって構成される。インバータ回路N5及びN6の入
力端子と出力端子はそれぞれ交差接続され、ラッチ形態
とされる。クロックドインバータ回路CN1の出力端子
は、上記インバータ回路N5の出力端子すなわちインバー
タ回路N6の入力端子に結合される。クロックドインバー
タ回路CN1の制御端子には、タイミング信号φacのイン
バータ回路N3による反転信号のインバータ回路N4による
反転信号すなわち非反転タイミング信号φacが供給され
る。このクロックドインバータ回路CN1の駆動能力は、
上記インバータ回路N5の駆動能力よりも大きくされる。
インバータ回路N5及びN6の出力信号は、アドレスラッチ
AL0の出力信号すなわち非反転内部アドレス信号ay0及び
反転内部アドレス信号▲▼とされ、上述のカラム
アドレスデコーダCDCRに供給される。 アドレスラッチAL0のクロックドインバータ回路CN1
は、タイミング信号φacがハイレベルとされるとき選択
的に動作状態とされ、対応する入力回路IC0から伝達さ
れるＹアドレス信号AY0をさらに反転し、対応するラッ
チに伝達する。インバータ回路N5及びN6からなるラッチ
は、対応するクロックドインバータ回路CN1を介して伝
達されるＹアドレス信号AY0に従って、その状態が遷移
される。タイミング信号φacがロウレベルとされる間、
クロックドインバータ回路CN1は非動作状態とされ、イ
ンバータ回路N5及びN6からなるラッチはＹアドレス信号
AY0に従った状態を保持する。つまり、タイミング信号
φacが一時的にハイレベルとされることで、外部端子A0
から入力回路IC0を介して供給されるＹアドレス信号AY0
が、対応するアドレスラッチAL0に取り込まれ、保持さ
れる。 カラムアドレスバッファCADBのアドレスラッチALi
は、上記アドレスラッチアドレスAL0と同様に、クロッ
クドインバータ回路CN2と２組のインバータ回路N7及びN
8によって構成される。これらのクロックドインバータ
回路CN2とインバータ回路N7及びN8は、上記アドレスラ
ッチAL0のクロックドインバータ回路CN1とインバータ回
路N5及びN6にそれぞれ対応して機能する。つまり、アド
レスラッチALiは、ダイナミック型RAMが通常の動作モー
ドで選択状態とされタイミング信号φacが一時的にハイ
レベルとされることによって、対応する外部端子Aiから
対応する入力回路ICiを介して供給されるＹアドレス信
号AYiを取り込み、保持する。 カラムアドレスバッファCADBの図示されないアドレス
ラッチAL1〜ALi−１も、上記アドレスラッチAL0及びALi
と同じ回路構成とされる。これらのアドレスラッチAL1
〜ALi−１は、ダイナミック型RAMの通常の動作モードに
おいて、対応する外部端子A1〜Ai−１から対応する入力
回路IC1〜ICi−１を介して供給されるＹアドレス信号AY
1〜AYi−１を取り込み、保持する。 一方、カラムアドレスバッファCADBの出力回路OC0
は、回路の電源電圧Vccと回路の接地電位との間に直列
形態に設けられるＰチャンネルMOSFETQ4,Q5及びＮチャ
ンネルMOSFETQ13,Q14によって構成される。MOSFETQ4及
びQ14のゲートは共通接続され、さらにこの出力回路OC0
の入力端子として対応するインバータ回路N9の出力端子
に結合される。インバータ回路N9の入力端子には、タイ
ミング制御回路TCから上述のタイミング信号φpcが供給
される。つまり、出力回路OC0の入力端子には、タイミ
ング信号φpcのインバータ回路N9による反転信号すなわ
ち反転タイミング信号▲▼が供給される。MOSFET
Q5のゲートには、上記反転内部制御信号▲▼が供給
される。また、MOSFETQ13のゲートには、上記非反転内
部制御信号tmが供給される。MOSFETQ5及びQ13の共通接
続されたドレインは、さらにこの出力回路OC0の出力端
子として対応する外部端子A0に結合される。 MOSFETQ5及びQ13は、反転内部制御信号▲▼がハ
イレベルとされ非反転内部制御信号tmがロウレベルとさ
れるダイナミック型RAMの通常の動作モードにおいてオ
フ状態とされ、反転内部制御信号▲▼がロウレベル
とされ非反転内部制御信号tmがハイレベルとされるダイ
ナミック型RAMの所定の試験モードにおいてオン状態と
される。これにより、出力回路OC0は、ダイナミック型R
AMが所定の試験モードとされるとき選択的に通常状態と
され、対応するインバータ回路N9を介して供給される反
転タイミング信号▲▼をさらに反転し、対応する
外部端子A0を介して外部の試験装置に送出する。つま
り、ダイナミック型RAMが所定の試験モードとされると
き、外部端子A0にはタイミング制御回路TCの所定の内部
ノードすなわちタイミング信号φpcが出力される。ダイ
ナミック型RAMが通常の動作モードとされるとき、出力
回路OC0の出力はハイインピーダンス状態とされる。 カラムアドレスバッファCADBの出力回路OCiは、上記
出力回路OC0と同様に、回路の電源電圧Vccと回路の接地
電位との間に直列形態に設けられるＰチャンネルMOSFET
Q9,Q10及びＮチャンネルMOSFETQ17,Q18によって構成さ
れる。これらのMOSFETQ9,Q10及びQ17,Q18は、上記出力
回路OC0のMOSFETQ4,Q5及びQ13,Q14にそれぞれ対応して
機能する。つまり、出力回路OCiは、ダイナミック型RAM
が所定の試験モードとされるとき、タイミング制御回路
TCの対応する所定の内部ノードすなわちタイミング信号
φｃを、対応する外部端子Aiを介して外部の試験装置に
送出する。ダイナミック型RAMが通常の動作モードとさ
れるとき、出力回路OCiの出力はハイインピーダンス状
態とされる。 カラムアドレスバッファCADBの図示されない出力回路
OC1〜OCi−１も、上記出力回路OC0及びOCiと同じ回路構
成とされる。これらの出力回路OC1〜OCi−１は、ダイナ
ミック型RAMが所定の試験モードとされるとき選択的に
動作状態とされ、タイミング制御回路TCの対応する所定
の内部ノードすなわちタイミング信号φar,φac,φx,φ
pa1,φpa2,φｙ及びφrefなどを、対応する外部端子A1
〜Ai−１を介して外部の試験装置に送出する。ダイナミ
ック型RAMが通常の動作モードとされるとき、これらの
出力回路OC1〜OCi−１の出力はハイインピーダンス状態
とされる。 特に制限されないが、上述のデータ入力バッファDIB
も、上記カラムアドレスバッファCADBの入力回路IC0〜I
Ci及び出力回路OC0〜OCiと同様な構成とされる入力回路
及び出力回路を有し、またアドレスラッチAL0〜ALiと同
様な構成とされるデータラッチを含む。データ入力バッ
ファDIBには、その動作モードを制御するための上記内
部制御信号tmと、その動作タイミングを制御するための
タイミング信号φｗがタイミング制御回路TCから供給さ
れる。つまり、ダイナミック型RAMが通常の動作モード
とされ内部制御信号tmがロウレベルとされるとき、デー
タ入力バッファDIBは、データ入力端子DIを介して供給
される書き込みデータを相補書き込み信号とし、タイミ
ング信号φｗに従って相補共通データ線CD・▲▼に
伝達する。このとき、データ入力バッファDIBの出力回
路の出力はハイインピーダンス状態とされる。一方、ダ
イナミック型RAMが所定の試験モードとされ内部制御信
号tmがハイレベルとされるとき、データ入力バッファDI
Bは、タイミング信号φｗを自身をデータ入力端子DIか
ら外部の試験装置に送出する。このとき、データ入力バ
ッファDIBの入力回路は非動作状態とされる。 第３図には、第１図のダイナミック型RAMのデータ出
力バッファDOBの一実施例の回路図が示されている。 第３図において、選択されたメモリセルから出力され
メインアンプMAによって増幅された相補読み出し信号mo
・▲▼は、データ出力バッファDOBのノアゲート回
路NOG2及びNOG1の一方の入力端子にそれぞれ供給され
る。これらのノアゲート回路NOG1及びNOG2の他方の入力
端子には、タイミング制御回路TCから供給されるタイミ
ング信号φｒのインバータ回路N11による反転信号すな
わち反転タイミング信号▲▼が共通に供給される。
このタイミング信φｒは、通常ロウレベルとされ、ダイ
ナミック型RAMが選択状態とされメインアンプMAにおい
て選択されたメモリセルから出力される読み出し信号の
増幅動作が終了する時点でハイレベルとされる。 これにより、ノアゲート回路NOG1の出力信号は、反転
読み出し信号▲▼と反転タイミング信号▲▼が
ともにロウレベルであるとき、すなわちタイミング信号
φｒがハイレベルとなり選択されたメモリセルから論理
“1"の読み出し信号が出力されるとき、選択的にハイレ
ベルとされる。同様に、ノアゲート回路NOG2の出力信号
は、非反転読み出し信号moと反転タイミング信号▲
▼がともにロウレベルであるとき、すなわちタイミング
信号φｒがハイレベルとなり選択されたメモリセルから
論理“0"の読み出し信号が出力されるとき、選択的にハ
イレベルとされる。 ノアゲート回路NOG1の出力信号は、ナンドゲート回路
NAG1の一方の入力端子に供給される。また、ノアゲート
回路NOG2の出力信号は、ナンドゲート回路NAG2の一方の
入力端子に供給される。これらのナンドゲート回路NAG1
及びNAG2の他方の入力端子には、タイミング制御回路TC
から供給される内部制御信号tmのインバータ回路N12に
よる反転信号すなわち反転内部制御信号▲▼が共通
に供給される。 これにより、ナンドゲート回路NAG1の出力信号は、ノ
アゲート回路NOG1の出力信号と反転内部制御信号▲
▼がともにハイレベルとなるとき、すなわちダイナミッ
ク型RAMが通常の読み出し動作モードとされその出力タ
イミングにおいて論理“1"の読み出し信号が出力される
とき、選択的にロウレベルとされる。同様に、ナンドゲ
ート回路NAG2の出力信号は、ノアゲート回路NOG2の出力
信号と反転内部制御信号▲▼がともにハイレベルと
なるとき、すなわちダイナミック型RAMが通常の読み出
し動作モードとされその出力タイミングにおいて論理
“0"の読み出し信号が出力されるとき、選択的にロウレ
ベルとされる。ナンドゲート回路NAG1及びNAG2の出力信
号は、ナンドゲート回路NAG5及びNAG6の一方の入力端子
にそれぞれ供給される。 一方、ナンドゲート回路NAG3の一方の入力端子には、
上記タイミング信号φｒが供給される。また、ナンドゲ
ート回路NAG4の一方の入力端子には、このタイミング信
号φｒの反転信号すなわち反転タイミング信号▲▼
が供給される。これらのナンドゲート回路NAG3及びNAG4
の他方の入力端子には、上記内部制御信号tmが共通に供
給される。 これにより、ナンドゲート回路NAG3の出力信号は、タ
イミング信号φｒと内部制御信号tmがともにハイレベル
となるとき、すなわちダイナミック型RAMが所定の試験
モードとされタイミング信号φｒがハイレベルとなると
き、選択的にロウレベルとされる。同様に、ナンドゲー
ト回路NAG4の出力信号は、反転タイミング信号▲▼
と内部制御信号tmがともにハイレベルとなるとき、すな
わちダイナミック型RAMが所定の試験モードとされタイ
ミング信号φｒがロウレベルであるとき、選択的にロウ
レベルとされる。ナンドゲート回路NAG3及びNAG4の出力
信号は、上記ナンドゲート回路NAG5及びNAG6の他方の入
力端子にそれぞれ供給される。 これらのことから、ナンドゲート回路NAG5の出力信号
は、ナンドゲート回路NAG1又はナンドゲート回路NAG3の
出力信号のいずれかがロウレベルとなるとき、すなわち
ダイナミック型RAMが通常の読み出し動作モードとされ
ら論理“1"の読み出しデータが出力されるときあるいは
ダイナミック型RAMが所定の試験モードとされタイミン
グ信号φｒがハイレベルとされるとき、選択的にハイレ
ベルとされる。ナンドゲート回路NAG5の出力信号は、MO
SFETQ19のゲートに供給される。同様に、ナンドゲート
回路NAG6の出力信号は、ナンドゲート回路NAG2又はナン
ドゲート回路NAG4の出力信号のいずれかがロウレベルと
なるとき、すなわちダイナミック型RAMが通常の読み出
し動作モードとされ論理“0"の読み出しデータが出力さ
れるときあるいはダイナミック型RAMが所定の試験モー
ドとされタイミング信号φｒがロウレベルとされると
き、選択的にハイレベルとされる。ナンドゲート回路NA
G6の出力信号は、MOSFETQ20のゲートに供給される。 MOSFETQ19のドレインは回路の電源電圧Vccに結合さ
れ、MOSFETQ20のソースは回路の接地電位に結合され
る。MOSFETQ19のソースとMOSFETQ20のドレインは共通接
続され、さらにデータ出力端子DOに結合される。これら
のMOSFETQ19及びQ20は、比較的大きなコンダクタンスと
され比較的大きな駆動能力持つように設計される。これ
により、MOSFETQ19及びQ20はプッシュプル型の出力回路
を構成する出力MOSFETとして機能する。 MOSFETQ19は、通常オフ状態とされ、ナンドゲート回
路NAG5の出力信号がハイレベルとされるとき、すなわち
ダイナミック型RAMの通常の読み出し動作モードにおい
て論理“1"の読み出しデータが出力されるときあるいは
ダイナミック型RAMの所定の試験増モードにおいてタイ
ミング信号φｒがハイレベルとされるとき、それぞれ選
択的にオン状態とされる。MOSFETQ19がオン状態とされ
ることで、データ出力端子DOにはハイレベルの出力信号
が送出される。同様に、MOSFETQ20は、通常オフ状態と
され、ナンドゲート回路NAG6の出力信号がハイレベルと
されるとき、すなわちダイナミック型RAMの通常の読み
出し動作モードにおいて論理“0"の読み出しデータが出
力されるときあるいはダイナミック型RAMの所定の試験
モードにおいてタイミング信号φｒがロウレベルとされ
るとき、それぞれ選択的にオン状態とされる。MOSFETQ2
0がオン状態とされることで、データ出力端子DOにはロ
ウレベルの出力信号が送出される。つまり、データ出力
バッファDOBは、ダイナミック型RAMが通常の読み出し動
作モードとされるとき、タイミング信号φｒに従って選
択的に動作状態とされ、読み出しデータに従った出力信
号をデータ出力端子DOから外部の装置に送出する。ま
た、データ出力バッファDOBは、ダイナミック型RAMが所
定の試験モードとされるとき、内部制御信号tmに従って
選択的に動作状態とされ、タイミング制御回路TCの所定
の内部ノードに伝達される信号すなわちタイミング信号
φｒをデータ出力端子DOを介して外部の試験装置に送出
する。 以上のように、この実施例のダイナミック型RAMで
は、タイミング制御回路TCによって形成される複数のタ
イミング信号が、カラムアドレスバッファCADB,データ
入力バッファDIB及びデータ出力バッファDOBに供給され
る。カラムアドレスバッファCADB及びデータ入力バッフ
ァDIBには、通常の入力回路の他に出力回路が設けら
れ、またデータ出力バッファDOBは内部制御信号tmに従
って出力信号を選択する機能を持つ。試験モード信号▲
▼がロウレベルとされ所定の試験モードとされると
き、ダイナミック型RAMは、通常の動作モードの場合と
同様に、ロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼及びライトイネー
ブル信号▲▼に従って上記タイミングを形成する。
これらのタイミング信号は、カラムアドレスバッファCA
DB,データ入力バッファDIB及びデータ出力バッファDOB
に供給され、さらにアドレス入力用外部端子A0〜Ai,デ
ータ入力端子DI及びデータ出力端子DOを介して、外部の
試験装置に送出される。これにより、このダイナミック
型RAMは、タイミング制御回路TC又はその周辺回路の動
作状態を外部から的確に把握することができる。このた
め、タイミング制御回路TCを中心とするダイナミック型
RAMの機能試験や、製品完成後の故障診断及び動作マー
ジンの測定等を効率的に実施することができる。 以上の本実施例に示されるように、この発明をタイミ
ング制御回路（タイミング発生回路）等を内蔵するダイ
ナミック型RAM等の半導体記憶装置に適用した場合、次
のような効果が得られる。 すなわち、 （１）タイミング制御回路等によって形成される各種の
タイミング信号をアドレス入力バッファやデータ入出力
バッファに供給し、これらの回路に、ダイナミック型RA
M等の半導体記憶装置が所定の動作モードとされるとき
上記タイミング信号を対応する外部端子から送出する機
能を持たせることで、ダイナミック型RAMのタイミング
制御回路及びその周辺回路の内部ノードに伝達される信
号の状態を外部から的確に把握できるという効果が得ら
れる。 （２）上記（１）項により、比較的高機能化・多機能化
されたダイナミック型RAM等の半導体記憶装置の動作試
験を効率化し、その機能試験に要する時間を短縮できる
という効果が得られる。 （３）上記（１）項により、ダイナミック型RAM等の半
導体記憶装置の製品完成後の故障分析や動作マージン等
の測定試験を効率的に実施することができるという効果
が得られる。 （４）上記（１）項〜（３）項により、ダイナミック型
RAM等の半導体記憶装置の試験コストを低下できるとと
もに、その信頼性を高めることができるという効果が得
られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
のダイナミック型RAMでは、試験モード信号▲▼を
設け、この試験モード信号▲▼をロウレベルとする
ことで試験モードを指定しているが、例えば特定のアド
レス入力用外部端子の入力電圧を高電圧にしたり、制御
信号をCBR（▲▼ビフォア▲▼）モードの
組み合わとすることによって試験モードを指定するもの
であってもよい。また、この試験モードに おいて出力されるタイミング信号は、外部端子ではなく
対応するボンディングパッドを介して試験装置に入力す
るようにしてもよい。第１図の実施例では、カラムアド
レスバッファCADB及びデータ入力バッファDIBの出力回
路をクロックドインバータ形態としているが、これらの
出力回路はデータ出力バッファDOBと同様にプッシュプ
ル型の出力回路であってもよい。また、これらの入力回
路と対応する外部端子との間に、入力保護回路が設けら
れているものであってもよい。外部端子を介して出力さ
れる信号は、上記のようにタイミング制御回路TCによっ
て形成されるタイミング信号だけではなく、例えば内部
演算回路やその他の機能制御回路等の内部ノードに伝達
される各種の信号であってもよい。また、外部端子数に
余裕があれば、内部ノードに伝達される信号を出力する
ための専用の出力端子を設けてもよい。さらに、第１図
に示されるダイナミック型RAMのブロック構成や、第２
図及び第３図に示されるカラムアドレスバッファCADB及
びデータ出力バッファDOBの具体的な回路構成また第４
図に示される各制御信号やアドレス信号等の組み合わせ
など、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型RAMや各種の
読み出し専用メモリなどにも適用できる。本発明は、少
なくともタイミング制御回路（タイミング発生回路）等
の比較的複雑化された内部論理回路を具備する半導体記
憶装置に広く適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、タイミング制御回路（タイミング発生
回路）等の所定の内部ノードに伝達される各種の信号
（タイミング信号）を、所定の動作モードにおいて所定
の外部端子から送出できるようにすることで、比較的高
機能化・多機能化されたダイナミック型RAM等の半導体
記憶装置の動作状態を外部から確認することができるた
め、その動作試験を効率化し機能試験に要する時間を短
縮することができるとともに、製品完成後の故障分析や
動作マージン等の測定試験を効率的に実施することがで
きるものである。
ダイナミック型RAM（ランダム・アクセス・メモリ）な
どの半導体記憶装置に利用して有効な技術に関するもの
である。 〔従来の技術〕 タイミング制御回路（タイミング発生回路）を具備す
るダイナミック型RAMがある。このタイミング制御回路
は、外部から供給される複数の制御信号に従って、ダイ
ナミック型RAMの各回路ブロックの動作を制御するため
のタイミング信号や内部制御信号を形成する。 タイミング制御回路を具備するダイナミック型RAMに
ついては、例えば、1983年９月、（株）日立製作所発行
の『日立ICメモリデータブック』の251頁〜259頁に記載
されている。 〔発明が解決しようとする問題点〕 上記のようなダイナミック型RAMには、上記制御信号
やアドレス信号又は記憶データ等が入出力される複数の
外部端子が設けられる。これらの外部端子の設置数は、
必要最小限にとどめられ、例えば上記タイミング制御回
路等の内部ノードに伝達される信号すなわちタイミング
信号や内部制御信号などの状態を出力するための外部端
子を設ける余裕はない。したがって、タイミング制御回
路TCの動作を確認するための機能試験は、実際に適当な
メモリセルんを選択状態とし所定の書き込み又は読み出
し動作を実行した後のその成否を確認するといった間接
的な方法を繰り返すことによって実現せざるをえない。 一方、ダイナミック型RAM等の半導体記憶装置は高機
能化・多機能化される傾向にあり、その結果、上記タイ
ミング制御回路等の回路構成が複雑化されつつある。ま
た、ダイナミック型RAM等が高機能化・多機能化される
ことによって、その製品試験時における試験項目が増大
している。このため、上記のような従来の試験方法をそ
のまま採用した場合、厖大な試験時間を要するととも
に、特殊な付加機能についてはその機能を確認できない
場合も生じる可能性がある。また、タイミング制御回路
等が複雑化されるにもかかわず、これらの内部ノードに
伝達される信号の状態が外部から確認できないことで、
製品完成後の故障分析や動作マージン等の測定が的確に
実施できないという問題が生じる。 この発明の目的は、メモリアレイ周知回路の所定の内
部ノードの状態を外部から確認しうるダイナミック型RA
M等の半導体記憶装置を提供することにある。この発明
の他の目的は、ダイナミック型RAM等の半導体記憶装置
の機能試験等を効率化し、機能試験等に要する時間を短
縮することにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
半導体記憶装置の所定の動作モードにおいて、タイミン
グ制御回路等の所定の内部ノードに伝達される信号すな
わちタイミング信号や内部制御信号を所定の外部端子か
ら出力できるようにするものである。 〔作 用〕 上記した手段によれば、半導体記憶装置を上記所定の
動作モードとすることで、タイミング制御回路等の内部
ノードに伝達される信号の状態を確認することができる
ため、機能試験に要する時間を短縮できるとともに、製
品完成後の障害分析や動作マージン等の測定試験を効率
的に実施することができる。 〔実施例〕 第１図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、特に制限されないが、公
知のCMOS（相補型MOS）集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上に形成され
る。 第４図には、この実施例のダイナミック型RAMの一実
施例のタイミング図が示されている。同図には、ダイナ
ミック型RAMの試験モードが実線で示され、通常の読み
出し動作モードが点線でまた通常の書き込み動作モード
が一点鎖線で示されている。以下の説明において、第４
図のタイミング図を参照されたい。 この実施例のダイナミック型RAMには、外部の装置か
ら制御信号としてロウアドレスストローブ信号▲
▼，カラムアドレスストローブ信号▲▼及びライ
トイネーブル信号▲▼が供給され、これらの制御信
号をもとに各回路の動作を制御するための各種のタイミ
ング信号や内部制御信号を形成するタイミング制御回路
TCが設けられる。また、このダイナミック型RAMには、
後述するように、所定の試験モードにおいて所定の内部
ノードに伝達される信号すなわちタイミング制御回路TC
によって形成される各種のタイミング信号等を所定の外
部端子から送出する機能が設けられ、試験動作の効率化
が図られる。このため、この実施例のダイナミック型RA
Mには、上記試験モードを指定する試験モード信号▲
▼を入力するための外部端子▲▼が設けられる。
この試験モード信号▲▼は、外部に接続される試験
装置によって通常ハイレベルとされ、試験モードにおい
て選択的にロウレベルとされる。試験モード信号▲
▼がロウレベルとされることによって、タイミング制御
回路TCから出力される複数のタイミング信号が通常の信
号経路を介して各回路に供給されるとともに、アドレス
用の外部端子A0〜Ai,データ入力端子DI及びデータ出力
端子DOを介して外部の試験装置に送出される。 第１図において、メモリアレイＭ−ARYは、特に制限
されないが、２交点（折り返しビット線）方式とされ、
同図の水平方向に配置されるｎ＋１組の相補データ線
と、同図の垂直方向に配置されるｍ＋１本のワード線及
びこれらの相補データ線及びワード線の交点に格子状に
配置される（ｍ＋１）×（ｎ＋１）個のダイナミック型
メモリセルによって構成される。 メモリアレイＭ−ARYを構成する各相補データ線は、
その一方において、プリチャージ回路PCに結合され、さ
らにセンスアンプSAの対応する単位回路に結合される。
プリチャージ回路PCは、各相補データ線の非反転信号線
及び反転信号線の間に設けられるｎ＋１個の短絡用スイ
ッチMOSFETによって構成される。これらのスイッチMOSF
ETのゲートは共通接続され、後述するタイミング制御回
路TCから、タイミング信号φpcが供給される。このタイ
ミング信号φpcは、ダイナミック型RAMの非選択状態に
おいてハイレベルとされ、またその選択状態においてロ
ウレベルとされる。ダイナミック型RAMの非選択状態と
される間、プリチャージ回路PCのすべてのスイッチMOSF
ETは同時にオン状態となり、相補データ線の両信号線を
短絡して電源電Vccの約1/2すなわちハーフプリチャージ
レベルとする。これにより、ダイナミック型RAM信号が
選択状態になったとき、各相補データの非反転信号線及
び反転信号線のレベルはこのハーフプリチャージレベル
からハイレベル又はロウレベルに向かって変化されるた
め、読み出し動作の高速化を図ることができる。 センスアンプSAは、各相補データ線に対応して設けら
れるｎ＋１個の単位回路により構成される。センスアン
プSAの各単位回路は、それぞれ二組のCMOSインバータ回
路が交差接続されてなるフリップフロップをその基本構
成とし、その入出力ノードは、対応する相補データ線の
非反転信号線及び反転信号線にそれぞれ結合される。こ
れらのセンスアンプSAの単位回路は、タイミング制御回
路TCから供給されるタイミング信号φpa1及びφpa2がわ
ずかな時間差をもってハイレベルとされることで選択的
に動作状態とされ、二段階の増幅動作を行う。選択され
たワード線に結合されるメモリセルから対応する相補デ
ータ線に出力される微小読み出し信号は、センスアンプ
SAの対応する単位回路によって急激なレベル変動をとも
なうことなく増幅され、ハイレベル又はロウレベルの２
値信号とされる。 メモリアレイＭ−ARYを構成する各相補データ線は、
その他方において、カラムスイッチCSWの対応するスイ
ッチMOSFETに結合される。カラムスイッチCSWは、各相
補データ線に対応して設けられるｎ＋１対のスイッチMO
SFETによって構成される。これらのスイッチMOSFETの一
方は対応する相補データ線にそれぞれ結合され、その他
方は相補共通データ線の非反転信号線CD又は反転信号線
▲▼にそれぞれ共通接続される。また、各対の２個
のスイッチMOSFETのゲートはそれぞれ共通接続され、カ
ラムアドレスデコーダCDCRから対応するデータ線選択信
号Y0〜Ynがそれぞれ供給される。これにより、カラムス
イッチCSWは、カラムアドレス信号すなわちデータ線選
択信号Y0〜Ynによって指定される一組の相補データ線と
共通相補データ線CD・▲▼を選択的に接続する。 カラムアドレスデコーダCDCRは、カラムアドレスバッ
ファCADBから供給される相補内部アドレス信号ａy0〜ａ
yi（ここで、例えば外部アドレス信号AY0と同相の内部
アドレス信号ay0と逆相の内部アドレス信号▲▼
をあわせて相補内部アドレス信号ａy0のように表す。以
下同じ）をデコードし、タイミング制御回路TCから供給
されるタイミング信号φｙに同期して、上記データ線選
択信号Y0〜Ynを形成し、カラムスイッチCSWの対応する
スイッチMOSFETに供給する。 カラムアドレスバッファCADBは、外部端子A0〜Aiを介
して供給されるＹアドレス信号AY0〜AYiを取り込み保持
するとともに、これらのＹアドレス信号AY0〜AYiをもと
に上記相補内部アドレス信号ａy0〜ａyiを形成し、カラ
ムアドレスデコーダCDCRに供給する。また、このカラム
アドレスバッファCADBは、後述するように、タイミング
制御回路TCによって形成される各種のタイミング信号を
対応する外部端子A0〜Aiを介して外部に送出する機能を
持つ。このため、カラムアドレスバッファCADBには、外
部端子A0〜Aiに対応して、ｉ＋１個の入力回路IC0〜ICi
及びアドレスラッチAL0〜ALiが設けられるとともに、ｉ
＋１個の出力回路OC0〜OCiが設けられる。 カラムアドレスバッファCADBには、タイミング信号φ
ac及び内部制御信号tmが供給される。このうち、タイミ
ング信号φacは通常ロウレベルとされ、カラムアドレス
ストローブ信号▲▼がハイレベルからロウレベル
に変化されることによって一時的にハイレベルとされ
る。また、内部制御信号tmは、ダイナミック型RAMの通
常の動作モードにおいてロウレベルとされ、試験モード
信号▲▼がロウレベルとされダイナミック型RAMが
所定の試験モードとされるとき選択的にハイレベルとさ
れる。つまり、この実施例のダイナミック型RAMではア
ドレスマルチプレクス方式が採られ、Ｙアドレス信号AY
0〜AYiはカラムアドレスストローブ信号▲▼の立
ち下がりエッジに同期して外部端子A0〜Aiに供給され
る。また、ダイナミック型RAMが所定の試験モードとさ
れるとき、外部端子A0〜Aiには所定のタイミング信号が
出力される。カラムアドレスバッファCADBの入力回路IC
0〜ICiは、内部制御信号tmがロウレベルとされダイナミ
ック型RAMが通常の動作モードとされるとき、外部端子A
0〜Aiを介して供給されるＹアドレス信号AY0〜AYiを対
応するアドレスラッチAL0〜ALiに伝達する。この通常モ
ードにおいてタイミング信号φacが一時的にハイレベル
とされることによって、カラムアドレスバッファCADBの
アドレスラッチAL0〜ALiは対応する入力回路から伝達さ
れるＹアドレス信号AY0〜AYiを取り込み、保持する。一
方、内部制御信号tmがハイレベルとされダイナミック型
RAMが所定の試験モードとされるとき、カラムアドレス
バッファCADBの出力回路OC0〜OCiは、タイミング制御回
路TCから出力されるタイミング信号φpc,φar,φac,φ
x,φpa1,φpa2,φy,φma,φref及びφｃをそれぞれ対応
する外部端子A0〜Aiを介して外部の試験装置に送出す
る。 カラムアドレスバッファCADBの具体的な構成と動作に
ついては、後で詳細に説明する。 一方、メモリアレイＭ−ARYを構成する各ワード線
は、２次ロウアドレスデコーダRDCR2に結合され、その
うちの１本が選択・指定される。特に制限されないが、
この実施例のダイナミック型RAMのロウ系選択回路は２
段構成とされ、下位２ビットの相補内部アドレス信号ａ
x0及びａx1をデコードする１次ロウアドレスデコーダRD
CR1と、相補内部アドレス信号ａx2〜ａxiをデコードす
る２のロウアドレスデコーダRDCR2が設けられる。 １次ロウアドレスデコーダRDCR1は、特に制限されな
いが、ロウアドレスバッファRADBから供給される下位２
ビットの相補内部アドレス信号ａx0及びａx1をデコード
し、タイミング制御回路TCから供給されるタイミング信
号φｘに従って、ワード線選択タイミング信号φx0〜φ
x3を形成する。これらのワード線選択タイミング信号φ
x0〜φx3は、２次ロウアドレスデコーダRDCR2に供給さ
れる。２次ロウアドレスデコーダRDCR2は、ロウアドレ
スバッファRADBから供給される相補内部アドレス信号ａ
x2〜ａxiをデコードする。さらに、２次ロウアドレスデ
コーダRDCR2は、このデコード結果と１次ロウアドレス
デコーダRDCR1から供給されるワード線選択タイミング
信号φx0〜φx3とを組み合わせることによって、ロウア
ドレス信号により指定される１本のワード線を択一的に
ハイレベルの選択状態とする。 このように、ロウ系選択回路を２段構成とすること
で、半導体基板上における２次ロウアドレスデコーダRD
CR2の配置間隔とメモリアレイＭ−ARYのワード線の配置
間隔をほぼ同じにすることができ、半導体基板のレイア
ウトを効率化することができる。 ロウアドレスバッファRADBは、アドレスマルチプレク
サAMXから伝達されるロウアドレス信号を受け、相補内
部アドレス信号ａx0〜ａxiを形成する。これらの相補内
部アドレス信号ａx0〜ａxiは、上記１次ロウアドレスデ
コーダRDCR1及び２次ロウアドレスデコーダRDCR2に供給
される。前述のように、Ｘアドレス信号AX0〜AXiは、ロ
ウアドレスストローブ信号▲▼の立ち下がりエッ
ジに同期して供給される。このため、ロウアドレスバッ
ファRADBには、ロウアドレスストローブ信号▲▼
の立ち下がりを検出することによって形成されるタイミ
ング信号φarがタイミング制御回路TCから供給される。
ロウアドレスバッファRADBは、タイミング信号φarが一
時的にハイレベルとされることによって、外部端子A0〜
AiからアドレスマルチプレクサAMXを介して供給される
Ｘアドレス信号AX0〜AXiを取り込む。 アドレスマルチプレクサはAMXは、タイミング制御回
路TCから供給されるタイミング信号φrefがハイレベル
とされる自動リフレッシュモードにおいて、リフレッシ
ュアドレスカウンタREFCから供給されるリフレッシュア
ドレス信号rx0〜rxiを選択し、ロウアドレス信号として
ロウアドレスバッファRADBに伝達する。また、タイミン
グ信号φrefがロウレベルとされる通常のメモリアクセ
スにおいて、外部端子A0〜Aiを介して供給されるＸアド
レス信号AX0〜AXiを選択し、ロウアドレス信号としての
ロウアドレスバッファRADBに伝達する。 リフレッシュアドレスカウンタREFCは、ダイナミック
型RAMの自動リフレッシュモードにおいて、タイミング
制御回路TCから供給されるタイミング信号φｃに従って
歩進され、リフレッシュすべきワード線を順次指定する
ためのリフレッシュアドレス信号rx0〜rxiを形成する。
これらのリフレッシュアドレス信号rx0〜rxiは、上記ア
ドレスマルチプレクサAMXの一方の入力信号として供給
される。 ところで、カラムスイッチCSWによって１組の相補デ
ータ線が選択的に接続される相補共通データ線CD・▲
▼には、メインアンプMAの入力端子が結合されるとと
もに、データ入力バッファDIBの出力端子が結合され
る。メインアンプMAの出力端子はさらにデータ出力バッ
ファDOBの入力端子に結合され、データ出力バッファDOB
の出力端子はさらにデータ出力端子DOに結合される。デ
ータ入力バッファDIBの入力端子は、さらにデータ入力
端子DIに結合される。 メインアンプMAは、メモリアレイＭ−ARYの選択され
たメモリセルから、相補データ線及び相補共通データ線
CD・▲▼を介して出力される２値読み出し信号をさ
らに増幅し、データ出力バッファDOBに伝達する。 データ出力バッファDOBは、ダイナミック型RAMが通常
の読み出し動作モードとされるとき、タイミング制御回
路TCから供給されるタイミング信号φｒに従って選択的
に動作状態とされる。データ出力バッファDOBは、その
動作状態において、メインアンプMAから伝達されるメモ
リセルの読み出し信号をデータ出力端DOを介して外部の
装置に送出する。また、データ出力バッファDOBは、ダ
イナミック型RAMが所定の試験モードとされるとき、上
記タイミング信号φｒ自身をデータ出力端子DOから外部
の試験装置に送出する。このため、データ出力バッファ
DOBには、タイミング信号φｒ及び上述の内部制御信号t
mがタイミング制御回路TCから供給される。このうち、
タイミング信号φｒは、ダイナミック型RAMが読み出し
動作モードで選択状態とされ、メインアンプMAにおいて
選択されたメモリセルMCから出力される読み出し信号の
増幅動作が終了する時点でハイレベルとされる。内部制
御信号tm及びタイミング信号φｒがロウレベルとされる
とき、データ出力バッファDOBの出力はハイインピーダ
ンス状態とされる。 データ出力バッファDOBの具体的な構成と動作につい
ては、後で詳細に説明する。 データ入力バッファDIBは、ダイナミック型RAMが通常
の書き込み動作モードとされるとき、タイミング制御回
路TCから供給されるタイミング信号φｗに従って選択的
に動作状態とされる。データ入力バッファDIBは、その
動作状態において、データ入力端子Dinを介して外部の
装置から供給される書き込みデータを相補書き込み信号
とし、相補共通データ線CD・▲▼に供給する。ま
た、データ入力バッファDIBは、ダイナミック型RAMが所
定の試験モードとされるとき、タイミング信号φｗ自身
をデータ入力端子DIを介して外部の試験装置に送出す
る。このため、データ入力バッファDIBには、タイミン
グ信号φｗ及び上述の内部制御信号tmがタイミング制御
回路TCから供給される。このうち、タイミング信号φｗ
は、ダイナミック型RAMが書き込み動作モードで選択状
態とされ、指定されたメモリセルの選択動作が終了する
時点で一時的にハイレベルとされる。内部制御信号tm及
びタイミング信号φｗがロウレベルとされるとき、デー
タ入力バッファDIBの出力はハイインピーダンス状態と
される。 タイミング制御回路TCは、制御信号として外部の装置
から供給されるロウアドレスストローブ信号▲
▼，カラムアドレスストローブ信号▲▼及びライ
トイネーブル信号▲▼をもとに、上記各種のタイミ
ング信号を形成する。また、ダイナミック型RAMの試験
動作時において外部の試験装置から供給される試験モー
ド信号▲▼をもとに、上記内部制御信号tmを形成す
る。これらのタイミング信号及び内部制御信号は各回路
に供給され、それぞれの動作を制御するために用いられ
る。試験モード信号▲▼がロウレベルとされダイナ
ミック型RAMが所定の試験モードとされるとき、内部制
御信号tmはハイレベルとされる。これにより、タイミン
グ制御回路TCによって形成される各タイミング信号が、
通常の信号経路を介して各回路に供給されるとともに、
カラムアドレスバッファCADB,データ出力バッファDOB及
びデータ入力バッファDIBから外部端子A0〜Ai,データ出
力端子DO及びデータ入力端子DIを介して外部の試験装置
に送出される。 第２図には、第１図のダイナミック型RAMのカラムア
ドレスバッファCADBの一実施例の回路図が示されてい
る。以下の回路図において、そのチャンネル（バックゲ
ート）部に矢印が付加されるMOSFETはＰチャンネルMOSF
ETであり、矢印が付加されないＮチャンネルMOSFETと区
別される。 前述のように、この実施例のダイナミック型RAMのカ
ラムアドレスバッファCADBは、外部端子A0〜Aiに対応し
て、ｉ＋１個の入力回路IC0〜ICiとアドレスラッチAL0
〜ALi及び出力回路OC0〜OCiを含む。これらの入力回路
の入力端子及び出力回路の出力端子は、それぞれ対応す
る外部端子A0〜Aiに結合される。外部端子A0〜Aiは、さ
らに図示されないアドレスマルチプレクサAMXのｉ＋１
個の入力端子に結合される。アドレスラッチAL0〜ALiの
各ビットの非反転出力信号及び反転出力信号はそれぞれ
対応する相補内部アドレス信号ａy0〜ａyiの非反転信号
又は反転信号とされ、上述のカラムアドレスデコーダCD
CRに供給される。カラムアドレスバッファCADBには、そ
の動作モードを制御するための内部制御信号tmとアドレ
スラッチにＹアドレス信号AY0〜AYiを取り込むためのス
トローブ信号とされるタイミング信号φacがタイミング
制御回路TCから供給される。さらに、カラムアドレスバ
ッファCADBには、外部端子A0〜Aiすなわち出力回路OC0
〜OCiに対応してｉ＋１種のタイミング信号φpcないし
φｃが供給される。同図には、２個の外部端子A0及びAi
と、これらの外部端子に対応して設けられる入力回路IC
0とICi,アドレスラッチAL0とAL2及び出力回路OC0とOC2
が例示的に示されている。 第２図において、カラムアドレスバッファCADBの入力
回路IC0は、回路の電源電圧Vccと回路の接地電位との間
に直列形態に設けられるＰチャンネルMOSFETQ1,Q2及び
ＮチャンネルMOSFETQ11,Q12と、上記MOSFETQ1及びQ2に
並列形態に設けられるＰチャンネルMOSFETQ3によって構
成される。MOSFETQ1及びQ12のゲートは共通接続され、
この入力回路IC0の入力端子として対応する外部端子A0
に結合される。MOSFETQ11のゲートはMOSFETQ3のゲート
と共通接続され、内部制御信号tmのインバータ回路N1に
よる反転信号すなわち反転内部制御信号▲▼が供給
される。また、MOSFETQ2のゲートには、上記反転内部制
御信号▲▼のインバータ回路N2による反転信号すな
わち非反転内部制御信号tmが供給される。 MOSFETQ2及びQ11は、非反転内部制御信号tmがハイレ
ベルとされ反転内部制御信号▲▼がロウレベルとさ
れるダイナミック型RAMの所定で試験モードにおいてオ
フ状態とされ、非反転内部制御信号tmがロウレベルとさ
れ反転内部制御信号▲▼がハイレベルとされるダイ
ナミック型RAMの通常の動作モードにおいてオン状態と
される。また、MOSFETQ3は、反転内部制御信号▲▼
がロウレベルとされるときすなわちMOSFETQ2及びQ11が
オフ状態とされるとき選択的にオン状態とされる。これ
により、入力回路IC0は、ダイナミック型RAMが通常の動
作モードとされるとき選択的に動作状態とされ、外部端
子A0を介して供給されるＹアドレス信号AY0を対応する
アドレスラッチAL0に反転して伝達する。また、ダイナ
ミック型RAMが所定の試験動作モードとされ入力回路IC0
が非動作状態とされるときMOSFETQ3が選択的にオン状態
とされることによって、入力回路IC0の出力端子が電源
電圧Vccのようなハイレベルに固定される。これによ
り、ダイナミック型RAMが所定の試験モードとされると
き、MOSFETQ2及びQ11がオフ状態とされ入力回路IC0の出
力端子がフローティング状態とされるのを防止すること
ができる。 カラムアドレスバッファCADBの入力回路ICiは、上記
入力回路IC0と同様に、回路の電源電圧Vccと回路の接地
電位との間に直列形態に設けられるＰチャンネルMOSFET
Q6,Q7及びＮチャンネルMOSFETQ15,Q16と、上記MOSFETQ6
及びQ7に並列形態に設けられるＮチャンネルMOSFETQ8に
よって構成される。これらのMOSFETQ6〜Q8及びQ15,Q16
は、上記入力回路IC0のMOSFETQ1〜Q3及びQ11,Q12にそれ
ぞれ対応して機能する。つまり、ダイナミック型RAMが
通常の動作モードとされるとき、入力回路ICiは対応す
る外部端子Aiを介して供給されるＹアドレス信号AYiを
対応するアドレスラッチALiに反転して伝達する。ま
た、ダイナミック型RAMが所定の試験モードとされると
き、入力回路ICiの出力端子は電源電圧Vccのようなハイ
レベルに固定される。 カラムアドレスバッファCADBの図示されない入力回路
IC1〜ICi−１も、上記入力回路IC0及びICiと同じ回路構
成とされる。これらの入力回路IC1〜ICi−１は、ダイナ
ミック型RAMが通常の動作モードとされるとき選択的に
動作状態とされ、対応する外部端子A1〜Ai−１を介して
供給されるＹアドレス信号AY1〜AYi−１を対応するアド
レスラッチAL1〜ALi−１にそれぞれ反転して伝達する。 カラムアドレスバッファCADBのアドレスラッチAL0
は、対応する上記入力回路IC0の出力信号を受けるクロ
ックドインバータ回路CN1と２組のインバータ回路N5及
びN6によって構成される。インバータ回路N5及びN6の入
力端子と出力端子はそれぞれ交差接続され、ラッチ形態
とされる。クロックドインバータ回路CN1の出力端子
は、上記インバータ回路N5の出力端子すなわちインバー
タ回路N6の入力端子に結合される。クロックドインバー
タ回路CN1の制御端子には、タイミング信号φacのイン
バータ回路N3による反転信号のインバータ回路N4による
反転信号すなわち非反転タイミング信号φacが供給され
る。このクロックドインバータ回路CN1の駆動能力は、
上記インバータ回路N5の駆動能力よりも大きくされる。
インバータ回路N5及びN6の出力信号は、アドレスラッチ
AL0の出力信号すなわち非反転内部アドレス信号ay0及び
反転内部アドレス信号▲▼とされ、上述のカラム
アドレスデコーダCDCRに供給される。 アドレスラッチAL0のクロックドインバータ回路CN1
は、タイミング信号φacがハイレベルとされるとき選択
的に動作状態とされ、対応する入力回路IC0から伝達さ
れるＹアドレス信号AY0をさらに反転し、対応するラッ
チに伝達する。インバータ回路N5及びN6からなるラッチ
は、対応するクロックドインバータ回路CN1を介して伝
達されるＹアドレス信号AY0に従って、その状態が遷移
される。タイミング信号φacがロウレベルとされる間、
クロックドインバータ回路CN1は非動作状態とされ、イ
ンバータ回路N5及びN6からなるラッチはＹアドレス信号
AY0に従った状態を保持する。つまり、タイミング信号
φacが一時的にハイレベルとされることで、外部端子A0
から入力回路IC0を介して供給されるＹアドレス信号AY0
が、対応するアドレスラッチAL0に取り込まれ、保持さ
れる。 カラムアドレスバッファCADBのアドレスラッチALi
は、上記アドレスラッチアドレスAL0と同様に、クロッ
クドインバータ回路CN2と２組のインバータ回路N7及びN
8によって構成される。これらのクロックドインバータ
回路CN2とインバータ回路N7及びN8は、上記アドレスラ
ッチAL0のクロックドインバータ回路CN1とインバータ回
路N5及びN6にそれぞれ対応して機能する。つまり、アド
レスラッチALiは、ダイナミック型RAMが通常の動作モー
ドで選択状態とされタイミング信号φacが一時的にハイ
レベルとされることによって、対応する外部端子Aiから
対応する入力回路ICiを介して供給されるＹアドレス信
号AYiを取り込み、保持する。 カラムアドレスバッファCADBの図示されないアドレス
ラッチAL1〜ALi−１も、上記アドレスラッチAL0及びALi
と同じ回路構成とされる。これらのアドレスラッチAL1
〜ALi−１は、ダイナミック型RAMの通常の動作モードに
おいて、対応する外部端子A1〜Ai−１から対応する入力
回路IC1〜ICi−１を介して供給されるＹアドレス信号AY
1〜AYi−１を取り込み、保持する。 一方、カラムアドレスバッファCADBの出力回路OC0
は、回路の電源電圧Vccと回路の接地電位との間に直列
形態に設けられるＰチャンネルMOSFETQ4,Q5及びＮチャ
ンネルMOSFETQ13,Q14によって構成される。MOSFETQ4及
びQ14のゲートは共通接続され、さらにこの出力回路OC0
の入力端子として対応するインバータ回路N9の出力端子
に結合される。インバータ回路N9の入力端子には、タイ
ミング制御回路TCから上述のタイミング信号φpcが供給
される。つまり、出力回路OC0の入力端子には、タイミ
ング信号φpcのインバータ回路N9による反転信号すなわ
ち反転タイミング信号▲▼が供給される。MOSFET
Q5のゲートには、上記反転内部制御信号▲▼が供給
される。また、MOSFETQ13のゲートには、上記非反転内
部制御信号tmが供給される。MOSFETQ5及びQ13の共通接
続されたドレインは、さらにこの出力回路OC0の出力端
子として対応する外部端子A0に結合される。 MOSFETQ5及びQ13は、反転内部制御信号▲▼がハ
イレベルとされ非反転内部制御信号tmがロウレベルとさ
れるダイナミック型RAMの通常の動作モードにおいてオ
フ状態とされ、反転内部制御信号▲▼がロウレベル
とされ非反転内部制御信号tmがハイレベルとされるダイ
ナミック型RAMの所定の試験モードにおいてオン状態と
される。これにより、出力回路OC0は、ダイナミック型R
AMが所定の試験モードとされるとき選択的に通常状態と
され、対応するインバータ回路N9を介して供給される反
転タイミング信号▲▼をさらに反転し、対応する
外部端子A0を介して外部の試験装置に送出する。つま
り、ダイナミック型RAMが所定の試験モードとされると
き、外部端子A0にはタイミング制御回路TCの所定の内部
ノードすなわちタイミング信号φpcが出力される。ダイ
ナミック型RAMが通常の動作モードとされるとき、出力
回路OC0の出力はハイインピーダンス状態とされる。 カラムアドレスバッファCADBの出力回路OCiは、上記
出力回路OC0と同様に、回路の電源電圧Vccと回路の接地
電位との間に直列形態に設けられるＰチャンネルMOSFET
Q9,Q10及びＮチャンネルMOSFETQ17,Q18によって構成さ
れる。これらのMOSFETQ9,Q10及びQ17,Q18は、上記出力
回路OC0のMOSFETQ4,Q5及びQ13,Q14にそれぞれ対応して
機能する。つまり、出力回路OCiは、ダイナミック型RAM
が所定の試験モードとされるとき、タイミング制御回路
TCの対応する所定の内部ノードすなわちタイミング信号
φｃを、対応する外部端子Aiを介して外部の試験装置に
送出する。ダイナミック型RAMが通常の動作モードとさ
れるとき、出力回路OCiの出力はハイインピーダンス状
態とされる。 カラムアドレスバッファCADBの図示されない出力回路
OC1〜OCi−１も、上記出力回路OC0及びOCiと同じ回路構
成とされる。これらの出力回路OC1〜OCi−１は、ダイナ
ミック型RAMが所定の試験モードとされるとき選択的に
動作状態とされ、タイミング制御回路TCの対応する所定
の内部ノードすなわちタイミング信号φar,φac,φx,φ
pa1,φpa2,φｙ及びφrefなどを、対応する外部端子A1
〜Ai−１を介して外部の試験装置に送出する。ダイナミ
ック型RAMが通常の動作モードとされるとき、これらの
出力回路OC1〜OCi−１の出力はハイインピーダンス状態
とされる。 特に制限されないが、上述のデータ入力バッファDIB
も、上記カラムアドレスバッファCADBの入力回路IC0〜I
Ci及び出力回路OC0〜OCiと同様な構成とされる入力回路
及び出力回路を有し、またアドレスラッチAL0〜ALiと同
様な構成とされるデータラッチを含む。データ入力バッ
ファDIBには、その動作モードを制御するための上記内
部制御信号tmと、その動作タイミングを制御するための
タイミング信号φｗがタイミング制御回路TCから供給さ
れる。つまり、ダイナミック型RAMが通常の動作モード
とされ内部制御信号tmがロウレベルとされるとき、デー
タ入力バッファDIBは、データ入力端子DIを介して供給
される書き込みデータを相補書き込み信号とし、タイミ
ング信号φｗに従って相補共通データ線CD・▲▼に
伝達する。このとき、データ入力バッファDIBの出力回
路の出力はハイインピーダンス状態とされる。一方、ダ
イナミック型RAMが所定の試験モードとされ内部制御信
号tmがハイレベルとされるとき、データ入力バッファDI
Bは、タイミング信号φｗを自身をデータ入力端子DIか
ら外部の試験装置に送出する。このとき、データ入力バ
ッファDIBの入力回路は非動作状態とされる。 第３図には、第１図のダイナミック型RAMのデータ出
力バッファDOBの一実施例の回路図が示されている。 第３図において、選択されたメモリセルから出力され
メインアンプMAによって増幅された相補読み出し信号mo
・▲▼は、データ出力バッファDOBのノアゲート回
路NOG2及びNOG1の一方の入力端子にそれぞれ供給され
る。これらのノアゲート回路NOG1及びNOG2の他方の入力
端子には、タイミング制御回路TCから供給されるタイミ
ング信号φｒのインバータ回路N11による反転信号すな
わち反転タイミング信号▲▼が共通に供給される。
このタイミング信φｒは、通常ロウレベルとされ、ダイ
ナミック型RAMが選択状態とされメインアンプMAにおい
て選択されたメモリセルから出力される読み出し信号の
増幅動作が終了する時点でハイレベルとされる。 これにより、ノアゲート回路NOG1の出力信号は、反転
読み出し信号▲▼と反転タイミング信号▲▼が
ともにロウレベルであるとき、すなわちタイミング信号
φｒがハイレベルとなり選択されたメモリセルから論理
“1"の読み出し信号が出力されるとき、選択的にハイレ
ベルとされる。同様に、ノアゲート回路NOG2の出力信号
は、非反転読み出し信号moと反転タイミング信号▲
▼がともにロウレベルであるとき、すなわちタイミング
信号φｒがハイレベルとなり選択されたメモリセルから
論理“0"の読み出し信号が出力されるとき、選択的にハ
イレベルとされる。 ノアゲート回路NOG1の出力信号は、ナンドゲート回路
NAG1の一方の入力端子に供給される。また、ノアゲート
回路NOG2の出力信号は、ナンドゲート回路NAG2の一方の
入力端子に供給される。これらのナンドゲート回路NAG1
及びNAG2の他方の入力端子には、タイミング制御回路TC
から供給される内部制御信号tmのインバータ回路N12に
よる反転信号すなわち反転内部制御信号▲▼が共通
に供給される。 これにより、ナンドゲート回路NAG1の出力信号は、ノ
アゲート回路NOG1の出力信号と反転内部制御信号▲
▼がともにハイレベルとなるとき、すなわちダイナミッ
ク型RAMが通常の読み出し動作モードとされその出力タ
イミングにおいて論理“1"の読み出し信号が出力される
とき、選択的にロウレベルとされる。同様に、ナンドゲ
ート回路NAG2の出力信号は、ノアゲート回路NOG2の出力
信号と反転内部制御信号▲▼がともにハイレベルと
なるとき、すなわちダイナミック型RAMが通常の読み出
し動作モードとされその出力タイミングにおいて論理
“0"の読み出し信号が出力されるとき、選択的にロウレ
ベルとされる。ナンドゲート回路NAG1及びNAG2の出力信
号は、ナンドゲート回路NAG5及びNAG6の一方の入力端子
にそれぞれ供給される。 一方、ナンドゲート回路NAG3の一方の入力端子には、
上記タイミング信号φｒが供給される。また、ナンドゲ
ート回路NAG4の一方の入力端子には、このタイミング信
号φｒの反転信号すなわち反転タイミング信号▲▼
が供給される。これらのナンドゲート回路NAG3及びNAG4
の他方の入力端子には、上記内部制御信号tmが共通に供
給される。 これにより、ナンドゲート回路NAG3の出力信号は、タ
イミング信号φｒと内部制御信号tmがともにハイレベル
となるとき、すなわちダイナミック型RAMが所定の試験
モードとされタイミング信号φｒがハイレベルとなると
き、選択的にロウレベルとされる。同様に、ナンドゲー
ト回路NAG4の出力信号は、反転タイミング信号▲▼
と内部制御信号tmがともにハイレベルとなるとき、すな
わちダイナミック型RAMが所定の試験モードとされタイ
ミング信号φｒがロウレベルであるとき、選択的にロウ
レベルとされる。ナンドゲート回路NAG3及びNAG4の出力
信号は、上記ナンドゲート回路NAG5及びNAG6の他方の入
力端子にそれぞれ供給される。 これらのことから、ナンドゲート回路NAG5の出力信号
は、ナンドゲート回路NAG1又はナンドゲート回路NAG3の
出力信号のいずれかがロウレベルとなるとき、すなわち
ダイナミック型RAMが通常の読み出し動作モードとされ
ら論理“1"の読み出しデータが出力されるときあるいは
ダイナミック型RAMが所定の試験モードとされタイミン
グ信号φｒがハイレベルとされるとき、選択的にハイレ
ベルとされる。ナンドゲート回路NAG5の出力信号は、MO
SFETQ19のゲートに供給される。同様に、ナンドゲート
回路NAG6の出力信号は、ナンドゲート回路NAG2又はナン
ドゲート回路NAG4の出力信号のいずれかがロウレベルと
なるとき、すなわちダイナミック型RAMが通常の読み出
し動作モードとされ論理“0"の読み出しデータが出力さ
れるときあるいはダイナミック型RAMが所定の試験モー
ドとされタイミング信号φｒがロウレベルとされると
き、選択的にハイレベルとされる。ナンドゲート回路NA
G6の出力信号は、MOSFETQ20のゲートに供給される。 MOSFETQ19のドレインは回路の電源電圧Vccに結合さ
れ、MOSFETQ20のソースは回路の接地電位に結合され
る。MOSFETQ19のソースとMOSFETQ20のドレインは共通接
続され、さらにデータ出力端子DOに結合される。これら
のMOSFETQ19及びQ20は、比較的大きなコンダクタンスと
され比較的大きな駆動能力持つように設計される。これ
により、MOSFETQ19及びQ20はプッシュプル型の出力回路
を構成する出力MOSFETとして機能する。 MOSFETQ19は、通常オフ状態とされ、ナンドゲート回
路NAG5の出力信号がハイレベルとされるとき、すなわち
ダイナミック型RAMの通常の読み出し動作モードにおい
て論理“1"の読み出しデータが出力されるときあるいは
ダイナミック型RAMの所定の試験増モードにおいてタイ
ミング信号φｒがハイレベルとされるとき、それぞれ選
択的にオン状態とされる。MOSFETQ19がオン状態とされ
ることで、データ出力端子DOにはハイレベルの出力信号
が送出される。同様に、MOSFETQ20は、通常オフ状態と
され、ナンドゲート回路NAG6の出力信号がハイレベルと
されるとき、すなわちダイナミック型RAMの通常の読み
出し動作モードにおいて論理“0"の読み出しデータが出
力されるときあるいはダイナミック型RAMの所定の試験
モードにおいてタイミング信号φｒがロウレベルとされ
るとき、それぞれ選択的にオン状態とされる。MOSFETQ2
0がオン状態とされることで、データ出力端子DOにはロ
ウレベルの出力信号が送出される。つまり、データ出力
バッファDOBは、ダイナミック型RAMが通常の読み出し動
作モードとされるとき、タイミング信号φｒに従って選
択的に動作状態とされ、読み出しデータに従った出力信
号をデータ出力端子DOから外部の装置に送出する。ま
た、データ出力バッファDOBは、ダイナミック型RAMが所
定の試験モードとされるとき、内部制御信号tmに従って
選択的に動作状態とされ、タイミング制御回路TCの所定
の内部ノードに伝達される信号すなわちタイミング信号
φｒをデータ出力端子DOを介して外部の試験装置に送出
する。 以上のように、この実施例のダイナミック型RAMで
は、タイミング制御回路TCによって形成される複数のタ
イミング信号が、カラムアドレスバッファCADB,データ
入力バッファDIB及びデータ出力バッファDOBに供給され
る。カラムアドレスバッファCADB及びデータ入力バッフ
ァDIBには、通常の入力回路の他に出力回路が設けら
れ、またデータ出力バッファDOBは内部制御信号tmに従
って出力信号を選択する機能を持つ。試験モード信号▲
▼がロウレベルとされ所定の試験モードとされると
き、ダイナミック型RAMは、通常の動作モードの場合と
同様に、ロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼及びライトイネー
ブル信号▲▼に従って上記タイミングを形成する。
これらのタイミング信号は、カラムアドレスバッファCA
DB,データ入力バッファDIB及びデータ出力バッファDOB
に供給され、さらにアドレス入力用外部端子A0〜Ai,デ
ータ入力端子DI及びデータ出力端子DOを介して、外部の
試験装置に送出される。これにより、このダイナミック
型RAMは、タイミング制御回路TC又はその周辺回路の動
作状態を外部から的確に把握することができる。このた
め、タイミング制御回路TCを中心とするダイナミック型
RAMの機能試験や、製品完成後の故障診断及び動作マー
ジンの測定等を効率的に実施することができる。 以上の本実施例に示されるように、この発明をタイミ
ング制御回路（タイミング発生回路）等を内蔵するダイ
ナミック型RAM等の半導体記憶装置に適用した場合、次
のような効果が得られる。 すなわち、 （１）タイミング制御回路等によって形成される各種の
タイミング信号をアドレス入力バッファやデータ入出力
バッファに供給し、これらの回路に、ダイナミック型RA
M等の半導体記憶装置が所定の動作モードとされるとき
上記タイミング信号を対応する外部端子から送出する機
能を持たせることで、ダイナミック型RAMのタイミング
制御回路及びその周辺回路の内部ノードに伝達される信
号の状態を外部から的確に把握できるという効果が得ら
れる。 （２）上記（１）項により、比較的高機能化・多機能化
されたダイナミック型RAM等の半導体記憶装置の動作試
験を効率化し、その機能試験に要する時間を短縮できる
という効果が得られる。 （３）上記（１）項により、ダイナミック型RAM等の半
導体記憶装置の製品完成後の故障分析や動作マージン等
の測定試験を効率的に実施することができるという効果
が得られる。 （４）上記（１）項〜（３）項により、ダイナミック型
RAM等の半導体記憶装置の試験コストを低下できるとと
もに、その信頼性を高めることができるという効果が得
られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
のダイナミック型RAMでは、試験モード信号▲▼を
設け、この試験モード信号▲▼をロウレベルとする
ことで試験モードを指定しているが、例えば特定のアド
レス入力用外部端子の入力電圧を高電圧にしたり、制御
信号をCBR（▲▼ビフォア▲▼）モードの
組み合わとすることによって試験モードを指定するもの
であってもよい。また、この試験モードに おいて出力されるタイミング信号は、外部端子ではなく
対応するボンディングパッドを介して試験装置に入力す
るようにしてもよい。第１図の実施例では、カラムアド
レスバッファCADB及びデータ入力バッファDIBの出力回
路をクロックドインバータ形態としているが、これらの
出力回路はデータ出力バッファDOBと同様にプッシュプ
ル型の出力回路であってもよい。また、これらの入力回
路と対応する外部端子との間に、入力保護回路が設けら
れているものであってもよい。外部端子を介して出力さ
れる信号は、上記のようにタイミング制御回路TCによっ
て形成されるタイミング信号だけではなく、例えば内部
演算回路やその他の機能制御回路等の内部ノードに伝達
される各種の信号であってもよい。また、外部端子数に
余裕があれば、内部ノードに伝達される信号を出力する
ための専用の出力端子を設けてもよい。さらに、第１図
に示されるダイナミック型RAMのブロック構成や、第２
図及び第３図に示されるカラムアドレスバッファCADB及
びデータ出力バッファDOBの具体的な回路構成また第４
図に示される各制御信号やアドレス信号等の組み合わせ
など、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型RAMや各種の
読み出し専用メモリなどにも適用できる。本発明は、少
なくともタイミング制御回路（タイミング発生回路）等
の比較的複雑化された内部論理回路を具備する半導体記
憶装置に広く適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、タイミング制御回路（タイミング発生
回路）等の所定の内部ノードに伝達される各種の信号
（タイミング信号）を、所定の動作モードにおいて所定
の外部端子から送出できるようにすることで、比較的高
機能化・多機能化されたダイナミック型RAM等の半導体
記憶装置の動作状態を外部から確認することができるた
め、その動作試験を効率化し機能試験に要する時間を短
縮することができるとともに、製品完成後の故障分析や
動作マージン等の測定試験を効率的に実施することがで
きるものである。
【図面の簡単な説明】
第１図は、この発明が適用されたダイナミック型RAMの
一実施例を示すブロック図、 第２図は、第１図のダイナミック型RAMのカラムアドレ
スバッファの一実施例を示す回路図、 第３図は、第１図のダイナミック型RAMのデータ出力バ
ッファの一実施例を示す回路図、 第４図は、第１図のダイナミック型RAMの一実施例を示
すタイミング図である。 Ｍ−ARY……メモリアレイ、PC……プリチャージ回路、S
A……センスアンプ回路、CSW……カラムスイッチ、RDCR
1……１次ロウアドレスデコーダ、RDCR2……２次ロウア
ドレスデコーダ、CDCR……カラムアドレスデコーダ、RA
DB……アドレスバッファ、AMX……アドレスマルチプレ
クサ、REFC……リフレッシュアドレスカウンタ、CADB…
…カラムアドレスバッファ、MA……メインアンプ、DOB
……データ出力バッファ、DIB……データ入力バッフ
ァ、TC……タイミング制御回路。 IC0〜ICi……カラムアドレスバッファ入力回路、AL0〜A
Li……カラムアドレスバッファアドレスラッチ、OC0〜O
Ci……カラムアドレスバッファ出力回路、Q1〜Q10……
ＰチャンネルMOSFET、Q11〜Q20……ＮチャンネルMOSFE
T、N1〜N12……インバータ回路、CN1〜CN2……クロック
ドインバータ回路、NAG1〜NAG6……ナンドゲート回路、
NOG1〜NOG2……ノアゲート回路。
一実施例を示すブロック図、 第２図は、第１図のダイナミック型RAMのカラムアドレ
スバッファの一実施例を示す回路図、 第３図は、第１図のダイナミック型RAMのデータ出力バ
ッファの一実施例を示す回路図、 第４図は、第１図のダイナミック型RAMの一実施例を示
すタイミング図である。 Ｍ−ARY……メモリアレイ、PC……プリチャージ回路、S
A……センスアンプ回路、CSW……カラムスイッチ、RDCR
1……１次ロウアドレスデコーダ、RDCR2……２次ロウア
ドレスデコーダ、CDCR……カラムアドレスデコーダ、RA
DB……アドレスバッファ、AMX……アドレスマルチプレ
クサ、REFC……リフレッシュアドレスカウンタ、CADB…
…カラムアドレスバッファ、MA……メインアンプ、DOB
……データ出力バッファ、DIB……データ入力バッフ
ァ、TC……タイミング制御回路。 IC0〜ICi……カラムアドレスバッファ入力回路、AL0〜A
Li……カラムアドレスバッファアドレスラッチ、OC0〜O
Ci……カラムアドレスバッファ出力回路、Q1〜Q10……
ＰチャンネルMOSFET、Q11〜Q20……ＮチャンネルMOSFE
T、N1〜N12……インバータ回路、CN1〜CN2……クロック
ドインバータ回路、NAG1〜NAG6……ナンドゲート回路、
NOG1〜NOG2……ノアゲート回路。
Claims (1)
- (57)【特許請求の範囲】 １．複数のワード線と複数の相補データ線対のうちの一
方との交点にダイナミック型メモリセルがマトリックス
配置されてなるメモリアレイと、 第１の外部端子から供給されるアドレス信号を受けて上
記メモリアレイのメモリセルを選択するアドレス選択回
路に前期アドレス信号を供給することを通常の動作機能
とするアドレスバッファ回路と、 上記選択されたメモリセルの記録情報を受けて第２の外
部端子に出力させることを前記通常動作の機能とするデ
ータ出力回路と、 上記第２又は第３の外部端子に供給された上記選択され
たメモリセルに書き込む情報を、上記選択されたメモリ
セルに供給することを前記通常動作の機能とするデータ
入力回路と、 第４の外部端子から供給される制御信号を受けて上記メ
モリセルの選択動作及び上記読み出し又は書き込み動作
並びに自動リフレッシュ動作に必要な時系列的な動作タ
イミング信号を発生させるタイミング制御回路と、 自動リフレッシュモードにおいて、上記タイミング制御
回路により形成されるタイミング信号によって歩進さ
れ、リフレッシュすべき前記ワード線を順次指定するた
めのリフレッシュアドレスを前記アドレス選択回路に供
給するリフレッシュアドレスカウンタと、 試験モードにおいて上記第１から第３の外部端子のいず
れかを利用して上記タイミング信号を出力させる試験回
路とを備えてなり、 上記試験モードの設定は、上記第４の外部端子から供給
された制御信号の組み合わせにより行われるものであ
り、 上記試験モードにおいて、上記タイミング信号の出力に
利用される第１から第３の外部端子に対応する上記アド
レスバッファ、上記データ出力回路及び、上記データ入
力回路のいずれかは上記通常動作の機能が停止され、上
記タイミング信号を出力する回路として動作することを
特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099777A JP2684365B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体記憶装置 |
| KR1019880003370A KR960016427B1 (ko) | 1987-04-24 | 1988-03-28 | 반도체 기억장치 |
| US07/485,406 US5151881A (en) | 1987-04-24 | 1988-04-25 | Semiconductor memory including an arrangement to permit external monitoring of an internal control signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099777A JP2684365B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266696A JPS63266696A (ja) | 1988-11-02 |
| JP2684365B2 true JP2684365B2 (ja) | 1997-12-03 |
Family
ID=14256380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099777A Expired - Lifetime JP2684365B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5151881A (ja) |
| JP (1) | JP2684365B2 (ja) |
| KR (1) | KR960016427B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101777550B (zh) * | 2005-02-25 | 2012-01-11 | 瑞萨电子株式会社 | 半导体装置 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533221B2 (ja) * | 1990-05-11 | 1996-09-11 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JPH0821607B2 (ja) * | 1990-05-11 | 1996-03-04 | 株式会社東芝 | ダイナミック記憶装置およびそのバーンイン方法 |
| US5493723A (en) * | 1990-11-06 | 1996-02-20 | National Semiconductor Corporation | Processor with in-system emulation circuitry which uses the same group of terminals to output program counter bits |
| JP3084759B2 (ja) * | 1991-01-29 | 2000-09-04 | 日本電気株式会社 | ダイナミックランダムアクセスメモリ装置 |
| JP3992757B2 (ja) * | 1991-04-23 | 2007-10-17 | テキサス インスツルメンツ インコーポレイテツド | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム |
| KR960009033B1 (en) * | 1991-07-17 | 1996-07-10 | Toshiba Kk | Semiconductor memory |
| US5224070A (en) * | 1991-12-11 | 1993-06-29 | Intel Corporation | Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory |
| US5235549A (en) * | 1991-12-23 | 1993-08-10 | Intel Corporation | Semiconductor device with apparatus for performing electrical tests on single memory cells |
| JP2716906B2 (ja) * | 1992-03-27 | 1998-02-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2955156B2 (ja) * | 1992-10-29 | 1999-10-04 | 三菱電機株式会社 | 半導体装置 |
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| FR2722907B1 (fr) * | 1994-07-20 | 1996-09-06 | Sgs Thomson Microelectronics | Memoire integree programmable comportant des moyens d'emulation |
| JPH0963297A (ja) * | 1995-08-29 | 1997-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3922859B2 (ja) * | 1999-12-28 | 2007-05-30 | 株式会社リコー | 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US7444575B2 (en) * | 2000-09-21 | 2008-10-28 | Inapac Technology, Inc. | Architecture and method for testing of an integrated circuit device |
| US7240254B2 (en) * | 2000-09-21 | 2007-07-03 | Inapac Technology, Inc | Multiple power levels for a chip within a multi-chip semiconductor package |
| US6812726B1 (en) * | 2002-11-27 | 2004-11-02 | Inapac Technology, Inc. | Entering test mode and accessing of a packaged semiconductor device |
| US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
| US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US7313740B2 (en) * | 2002-07-25 | 2007-12-25 | Inapac Technology, Inc. | Internally generating patterns for testing in an integrated circuit device |
| US8001439B2 (en) * | 2001-09-28 | 2011-08-16 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| JP3838932B2 (ja) * | 2002-03-28 | 2006-10-25 | Ｎｅｃエレクトロニクス株式会社 | メモリ装置及びメモリ装置の試験方法 |
| JP2004013987A (ja) | 2002-06-06 | 2004-01-15 | Toshiba Corp | 半導体記憶装置 |
| JP4412893B2 (ja) * | 2002-11-25 | 2010-02-10 | シャープ株式会社 | 半導体集積回路およびその製造方法 |
| US8063650B2 (en) | 2002-11-27 | 2011-11-22 | Rambus Inc. | Testing fuse configurations in semiconductor devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
| JPS6079593A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体集積回路システム |
| US4608669A (en) * | 1984-05-18 | 1986-08-26 | International Business Machines Corporation | Self contained array timing |
| JPS6154550A (ja) * | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 集積回路装置 |
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1987
- 1987-04-24 JP JP62099777A patent/JP2684365B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-28 KR KR1019880003370A patent/KR960016427B1/ko not_active IP Right Cessation
- 1988-04-25 US US07/485,406 patent/US5151881A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101777550B (zh) * | 2005-02-25 | 2012-01-11 | 瑞萨电子株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63266696A (ja) | 1988-11-02 |
| KR880013168A (ko) | 1988-11-30 |
| KR960016427B1 (ko) | 1996-12-11 |
| US5151881A (en) | 1992-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2684365B2 (ja) | 半導体記憶装置 | |
| US5331596A (en) | Address multiplexed dynamic RAM having a test mode capability | |
| KR0159453B1 (ko) | 반도체 기억장치 | |
| US5202853A (en) | Circuit for performing a parallel write test of a wide multiple byte for use in a semiconductor memory device | |
| JP3406698B2 (ja) | 半導体装置 | |
| JP4632468B2 (ja) | メモリテスト回路 | |
| KR100264463B1 (ko) | 카운터 회로 및 이 카운터 회로를 구비한 반도체 기억 장치 | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| US7746140B2 (en) | Scannable latch | |
| US6310818B1 (en) | Semiconductor memory device and method of changing output data of the same | |
| JP2003187596A (ja) | 半導体記憶装置 | |
| JP2001345000A (ja) | 半導体装置 | |
| JP3603440B2 (ja) | 半導体記憶装置 | |
| US7058756B2 (en) | Circuit for implementing special mode in packet-based semiconductor memory device | |
| JPH047038B2 (ja) | ||
| JPH0752598B2 (ja) | 半導体記憶装置 | |
| KR100624297B1 (ko) | 반도체 메모리 장치의 소프트웨어 레지스터 업데이트 방법및 회로 | |
| KR100534206B1 (ko) | 반도체 메모리 장치의 리던던시 디코더 | |
| JPH11149797A (ja) | 半導体記憶装置及びその試験方法 | |
| JP2000311500A (ja) | 半導体記憶装置 | |
| KR100505606B1 (ko) | 반도체 메모리장치 및 이의 로우 엑세싱 방법 | |
| JPH023199A (ja) | 半導体記憶装置 | |
| JPH01271993A (ja) | 半導体記憶装置 | |
| JP2001250400A (ja) | 半導体記憶装置 | |
| JPH06236691A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 10 |