KR960016427B1 - 반도체 기억장치 - Google Patents

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KR960016427B1
KR960016427B1 KR1019880003370A KR880003370A KR960016427B1 KR 960016427 B1 KR960016427 B1 KR 960016427B1 KR 1019880003370 A KR1019880003370 A KR 1019880003370A KR 880003370 A KR880003370 A KR 880003370A KR 960016427 B1 KR960016427 B1 KR 960016427B1
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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

없음.

Description

반도체 기억장치
제1도는 본 발명이 적용된 다이나믹형 RAM의 1실시예를 도시한 블럭도,
제2도는 제1도의 다이나믹형 RAM의 컬럼어드레스버퍼의 1실시예를 도시한 회로도,
제3도는 제1도의 다이나믹형 RAM의 데이타 출력버퍼의 1실시예를 도시한 회로도,
제4도는 제1도의 다이나믹형 RAM의 1실시예를 도시한 타이밍도.
본 발명은 반도체 기억장치에 관한 것으로서, 예를들면 다이나믹형 RAM(Random Access Memory)등의 반도체 기억장치에 이용해서 유효한 기술에 관한 것이다. 타이밍 제어회로(타이밍 발생회로)를 구비하는 다이나믹형 RAM이 있다. 이 타이밍 제어회로는 외부에서 공급되는 여러개의 제어신호에 따라서 다이나믹형 RAM의 각 회로블럭의 동작을 제어하기 위한 타이밍신호나 내부제어신호를 형성한다.
타이밍 제어회로를 구비하는 다이나믹형 RAM에 대해서는 예를들면 1983년 9월 (주)히다찌 제작소 발행의 「히다찌 IC Memory Data Book」의 P. 251~P. 259에 기재되어 있다.
상기와 같은 다이나믹형 RAM에는 상기 제어신호나 어드레스신호 또는 기억데이타 등이 입출력되는 여러개의 외부단자가 마련된다. 이들 외부단자의 설치수는 필요 최소한으로 해야 하고, 예를들면 상기 타이밍제어회로 등의 내부노드에 전달되는 신호 즉 타이밍신호나 내부제어신호 등의 상태를 출력하기 위한 외부단자를 설치할 여유는 없다. 따라서, 타이밍 제어회로 TC의 동작을 확인하기 위한 기능시험은 실제로 적당한 메모리셀을 선택상태로 하여 소정의 라이트 또는 리드동작을 실행한 후에 그 성공여부를 확인하는 간접적인 방법을 반복하는 것에 의해 실현해야만 한다.
한편, 다이나믹형 RAM 등의 반도체 기억장치는 고기능화 및 다기능화되는 경향이 있고, 그 결과 상기 타이밍 제어회로 등의 회로구성이 복잡하게 되어 있다. 또, 다이나믹형 RAM 등이 고기능화 및 다기능화됨에 따라서 그 제품시험시에 있어서의 시험항목이 증대되고 있다. 이 때문에, 상기와 같은 종래의 시험방법을 그대로 채용했을 경우, 방대한 시험기간을 필요로 함과 동시에 특수한 부가기능에 대해서는 그 기능을 확인할 수 없는 경우도 생길 가능성이 있다. 또, 타이밍 제어회로 등이 복잡화됨에도 불구하고, 이들 내부노드에 전달되는 신호의 상태를 외부에서 확인할 수 없기 때문에 제품완성후의 고장분석이나 동작마진 등의 측정을 정확하게 실시할 수 없다는 문제가 발생한다.
또, 라이트데이타와 리드데이타가 일치되어 있고, 종래의 시험방법에 따른 시험결과가 정상이라고 판단되는 경우에도 고장의 원인이 될만한 작은 결함이 존재하는 경우가 있다. 예를들면, 제품완성후에 측정된 내부의 소정 신호파형이 설계시에 기대하고 있던 파형과 일치하지 않는 경우 등이다. 이와 같은 작은 결함은 이 제품의 사용조건이 악화된 경우 등에 기억데이타의 오리드 등의 고장의 원인으로 되는 것을 본 발명자가 발견하였다. 따라서, 이와 같은 내부신호의 파형을 제품완성후에 측정할 필요가 생긴다.
본 발명의 목적은 메모리어레이 주변회로의 소정의 내부노드 상태를 외부에서 확인할 수 있는 다이나믹형 RAM 등의 반도체 기억장치를 제공하는 것이다. 본 발명의 다른 목적은 다이나믹형 RAM 등의 반도체 기억장치의 기능시험 등을 효율화하고 기능시험 등에 소요되는 시간을 단축하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다. 즉, 반도체 기억장치의 소정의 동작모드에 있어서 타이밍 제어회로 등의 소정의 내부노드에 전달되는 신호 즉 타이밍신호나 내부제어신호를 소정의 외부단자에서 출력할 수 있도록 하는 것이다.
상기한 수단에 의하면, 반도체 기억장치를 상기 소정의 동작모드로 하는 것에 의해서 타이밍 제어회로 등의 내부노드에 전달되는 신호의 상태를 확인할 수 있기 때문에, 기능시험에 소요되는 시간을 단축할 수 있음과 동시에 제품완성후의 장해분석이나 동작마진 등의 측정시험을 효율적으로 실시할 수 있다.
제1도에는 본 발명이 적용된 다이나믹형 RAM의 1실시예의 블럭도가 도시되어 있다. 동일도면의 각 블럭을 구성하는 회로소자는 특히 제한되지는 않지만, 공지된 CMOS(상보형 MOS) 집적회로의 제조기술에 의해 단결정실리콘과 같은 1개의 반도체 기판상에 형성된다.
또, 제1도에 있어서 타이밍 제어회로 TC의 구성은 특히 제한되지 않지만, 종래기술의 구성과 동일한 내부구성으로 하여도 문제는 없다.
본 발명의 특징은 제1도에 있어서의 타이밍 제어회로 TC의 내부타이밍신호를 외부단자를 거쳐서 외부로 송출하는 기능이 마련되어 있는 점이다.
제4도에는 본 실시예의 다이나믹형 RAM의 1실시예의 타이밍도가 도시되어 있다. 동일도면에는 다이나믹형 RAM의 시험모드가 실선으로 도시되고, 통상의 리드동작모드가 점선으로, 또 통상의 라이트동작모드가 1점쇄선으로 도시되어 있다. 다음의 설명에 있어서 제4도의 타이밍도를 참조하기 바란다.
본 실시예의 다이나믹형 RAM에는 외부장치에서 제어신호로서 로우어드레스 스트로브신호
Figure kpo00001
, 컬럼어드레스 스트로브신호
Figure kpo00002
및 라이트 인에이블신호
Figure kpo00003
가 공급되고, 이들 제어신호에 따라서 각 회로의 동작을 제어하기 위한 각종 타이밍신호가 내부제어신호를 형성하는 타이밍 제어회로 TC가 마련된다. 또, 이 다이나믹형 RAM에는 다음에 기술하는 바와 같이 소정의 시험모드에 있어서 소정의 내부노드에 전달되는 신호 즉, 타이밍 제어회로 TC에 의해 형성되는 각종 타이밍신호 등을 소정의 외부단자에서 송출하는 기능이 마련되어 시험동작의 효율화가 도모된다. 외부단자라는 것은 반도체 집적회로내의 소정의 노드와 이 반도체 집적회로를 보호하기 위한 패키지 외부에 마련된 장치를 전기적으로 접속하기 위한 것이다. 이 때문에, 본 실시예의 다이나믹형 RAM에는 상기 시험모드를 지정하는 시험모드신호
Figure kpo00004
를 입력하기 위한 외부단자 TM이 마련된다. 이 시험모드신호
Figure kpo00005
는 외부에 접속되는 시험장치에 의해서 통상 하이레벨로 되고, 시험모드에 있어서 선택적으로 로우레벨로 된다. 시험모드신호
Figure kpo00006
가 로우레벨로 되는 것에 의해서 타이밍 제어회로 TC에서 출력되는 여러개의 타이밍신호가 통상의 신호경로를 거쳐서 각 회로에 공급됨과 동시에, 어드레스용의 외부단자 A0~Ai, 데이타 입력용의 외부단자 즉 데이타 입력단자 DI 및 데이타 출력용의 외부단자 즉 데이타 출력단자 DO를 거쳐서 외부 시험장치로 송출된다.
제1도에 있어서 메모리어레이 M-ARY는 특히 제한되지 않지만, 2교점(폴디드 비트라인)방식으로 되고, 동일도면의 수평방향으로 배치되는 n+1조의 상보데이타선과 동일도면의 수직방향으로 배치되는 m+1개의 워드선 및 이들 상보데이타선과 워드선의 교점에 격자형상으로 배치되는 (m+1)×(n+1)개의 다이나믹형 메모리셀에 의해 구성된다.
메모리어레이 M-ARY를 구성하는 각 상보데이타선은 그의 한쪽에 있어서 프리차지회로 PC에 결합되고, 또 센스앰프 SA의 대응하는 단위회로에 결합된다. 프리차지회로 PC는 각 상보데이타선의 비반전 신호선 및 반전신호선 사이에 마련되는 n+1개의 단락용 스위치 MOSFET에 의해 구성된다. 이들 스위치 MOSFET의 게이는 공통 접속되고 후술하는 타이밍 제어회로 TC에서 타이밍신호 ψpc가 공급된다. 이 타이밍신호ψpc는 다이나믹형 RAM의 비선택상태에 있어서 하이레벨로 되고, 또 그 선택상태에 있어서 로우레벨로 된다. 다이나믹형 RAM의 비선택상태로 되어 있는 동안, 프리차지회로 PC의 모든 스위치 MOSFET는 동시에 온상태로 되어 상보데이타선의 양 신호선을 단락시키고 전원전압 Vcc의 약 1/2 즉 하프프리차지 레벨로 된다. 이것에 의해서, 다이나믹형 RAM 신호가 선택상태로 되었을 때, 각 상보데이타의 비반전신호선 및 반전신호선의 레벨은 이 하프프리차지레벨에서 하이레벨 또는 로우레벨로 변화하기 때문에 리드동작의 고속화를 도모할 수가 있다.
센스앰프 SA는 각 상보데이타선에 대응해서 마련되는 n+1개의 단위회로에 의해 구성된다. 센스앰프 SA의 각 단위회로는 각각 2조의 CMOS 인버터회로가 교차접속되어 이루어지는 플립플롭을 그의 기본 구성으로 하고, 그 입출력노드는 대응하는 상보데이타선의 비반전신호선 및 반전신호선에 각각 결합된다. 이들 센스앰프 SA의 단위회로는 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψpa1 및 ψpa2가 근소한 시간차를 갖고 하이레벨로 되는 것에 의해서, 선택적으로 동작상태로 되어 2단계의 증폭동작을 실행한다. 선택된 워드선에 결합되는 메모리셀에서 대응하는 상보데이타선으로 출력되는 미소한 리드신호는 센스앰프 SA의 대응하는 단위회로에 의해 급격한 레벨변동을 수반하는 일없이 증폭되어 하이레벨 또는 로우레벨의 2진 신호로 된다.
메모리어레이 M-ARY를 구성하는 각 상보데이타선은 그의 다른쪽에 있어서 컬럼스위치 CSW의 대응하는 스위치 MOSFET에 결합된다. 컬럼스위치 CSW는 각 상보데이타선에 대응해서 마련되는 n+1쌍의 스위치 MOSFET에 의해 구성된다. 이들 스위치 MOSFET의 한쪽은 대응하는 상보데이타선에 각각 결합되고, 그의 다른쪽은 상보 공통 데이타선의 비반전신호선 CD 또는 반전신호선
Figure kpo00007
에 각각 공급된다. 또, 각 쌍의 2개의 스위치 MOSFET의 게이트는 각각 공통접속되고, 컬럼어드레스 디코더 CDCR에서 대응하는 데이타선 선택신호 A0~Yn에 각각 공급된다. 이것에 의해, 컬럼스위치 CSW는 컬럼어드레스신호 즉 데이타선 선택신호 Y0~Yn에 의해 지정되는 1조의 상보데이타선과 공통 데이타선 CD,
Figure kpo00008
를 선택적으로 접속한다.
컬럼어드레스 디코더 CDCR은 컬럼어드레스버퍼 CADB에서 공급되는 상보 내부어드레스신호 ay0~ayi(여기에서, 예를들면 외부어드레스신호 AY0과 동상인 내부어드레스신호 ay0 및 역상인 내부어드레스신호
Figure kpo00009
Figure kpo00010
를 합쳐서 상보 내부어드레스신호 ay0과 같이 나타낸다. 이하 동일.)를 디코드하고, 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψy에 동기해서 상기 데이타선 선택신호 Y0~Yn을 형성하고, 컬럼스위치 CSW의 대응하는 스위치 MOSFET에 공급한다.
컬럼어드레스버퍼 CADB는 외부단자 A0~Ai를 거쳐서 공급되는 Y어드레스신호 AY0~AYi를 페치해서 유지함과 동시에, 이들 Y어드레스신호 AY0~AYi에 따라서 상기 상보 내부어드레스신호 ay0~ayi를 형성하여 컬럼어드레스 디코더 CDCR에 공급한다. 또, 이 컬럼어드레스버퍼 CADB는 후술하는 바와 같이, 타이밍 제어회로 TC에 의해 형성되는 각종 타이밍신호를 대응하는 외부단자 A0~Ai를 거쳐서 외부로 송출하는 기능을 갖는다. 이 때문에, 컬럼어드레스버퍼 CADB에는 외부단자 A0~Ai에 대응하여 i+1개의 입력회로 IC0~ICi 및 어드레스래치 AL0~ALi가 마련됨과 동시에 i+1개의 출력회로 OC0~OCi가 마련된다.
컬럼어드레스버퍼 CADB에는 타이밍신호 ψac 및 내부제어신호 tm이 공급된다. 이들중 타이밍신호 ψac는 통상 로우레벨로 되고, 컬럼어드레스 스트로브신호
Figure kpo00011
가 하이레벨에서 로우레벨로 변화하는 것에 의해서 일시적으로 하이레벨로 된다. 또, 내부제어신호 tm은 다이나믹형 RAM의 통상의 동작모드에 있어서 로우레벨로 되고, 시험모드신호
Figure kpo00012
가 로우레벨로 되어 다이나믹형 RAM이 소정의 시험모드로 될 때 선택적으로 하이레벨로 된다. 즉, 본 실시예의 다이나믹형 RAM에서는 어드레스 멀티플렉스방식이 채택되고, Y어드레스신호 AY0~AYi는 컬럼어드레스 스트로브신호
Figure kpo00013
의 하강에지와 동기해서 외부단자 A0~Ai에 공급된다. 또, 다이나믹형 RAM이 소정의 시험모드로 될 때, 외부단자 A0~Ai로는 소정의 타이밍신호가 출력된다. 컬럼어드레스버퍼 CADB의 입력회로 IC0~ICi는 내부제어신호 tm이 로우레벨로 되고, 다이나믹형 RAM이 통상의 동작모드로 될 때 외부단자 A0~Ai를 거쳐서 공급되는 Y어드레스신호 AY0~AYi를 대응하는 어드레스래치 AL0~ALi에 전달한다. 이 통상의 동작모드에 있어서 타이밍신호 ψac가 일시적으로 하이레벨로 되는 것에 의해서, 컬럼어드레스버퍼 CADB의 어드레스래치 AL0~ALi는 대응하는 입력회로에서 전달되는 Y어드레스신호 AY0~AYi를 페치해서 유지한다. 한편, 내부제어신호 tm이 하이레벨로 되어 다이나믹형 RAM이 소정의 시험모드로 될 때, 컬럼어드레스버퍼 CADB의 출력회로 OC0~OCi는 타이밍 제어회로 TC에서 출력되는 타이밍신호 ψpc, ψar, ψac, ψx, ψpa1, ψpa2, ψy, ψma, ψref 및 ψc를 각각 대응하는 외부단자 A0~Ai를 거쳐서 외부의 시험장치로 송출한다.
컬럼어드레스버퍼 CADB의 구체적인 구성과 동작에 대해서 이하 상세하게 설명한다.
한편, 메모리어레이 M-ARY를 구성하는 각 워드선은 2차 로우어드레스 디코더 RDCR2에 결합되고, 그중의 1개가 선택 지정된다. 특히 제한되지는 않지만, 본 실시예의 다이나믹형 RAM의 로우계 선택회로는 2단 구성으로 되어 하위 2비트의 상보 내부어드레스신호 ax0 및 ax1을 디코드하는 1차 로우어드레스 디코더 RDCR1과 상보 내부어드레스신호 ax2~axi를 디코드하는 2차 로우어드레스 디코더 RDCR2가 마련된다.
1차 로우어드레스 디코더 RDCR1은 특히 제한되지 않지만, 로우어드레스버퍼 RADB에서 공급되는 하위 2비트의 상보 내부어드레스신호 ax0 및 ax1를 디코드하여 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψx에 따라서 워드선 선택타이밍신호 ψx0~ψx3을 형성한다. 이들 워드선 선택타이밍신호 ψx0~ψx3은 2차 로우어드레스 디코더 RDCR2에 공급된다. 2차 로우어드레스 디코더 RDCR2는 로우어드레스버퍼 RADB에서 공급되는 상보 내부어드레스신호 ax2~axi를 디코드한다. 또, 2차 로우어드레스 디코더 RDCR2는 이 디코드 결과와 1차 로우어드레스 디코더 RDCR1에서 공급되는 워드선 선택타이밍신호 ψx0~ψx3을 조합하는 것에 의해서, 로우어드레스신호에 의해 지정되는 1개의 워드선을 선택적으로 하이레벨의 선택상태로 한다.
이와 같이, 로우계 선택회로를 2단 구성으로 하는 것에 의해서, 반도체 기판상에 있어서의 2차 로우어드레스 디코더 RDCR2의 배치간격과 메모리어레이 M-ARY의 워드선의 배치간격을 대략 동일하게 할 수 있어 반도체 기판의 배치를 효율화할 수가 있다.
로우어드레스버퍼 RADB는 어드레스 멀티플렉서 AMX에서 전달되는 로우어드레스신호를 받아 상보 내부어드레스신호 ax0~axi를 형성한다. 이들 상보 내부어드레스신호 ax0~axi는 상기 1차 로우어드레스 디코더 RDCR1 및 2차 로우어드레스 디코더 RDCR2에 공급된다. 상술한 바와 같이, X어드레스신호 AX0~AXi는 로우어드레스 스트로브신호
Figure kpo00014
의 하강에지와 동기해서 공급된다. 이 때문에, 로우어드레스버퍼 RADB에는 로우어드레스 스트로브신호
Figure kpo00015
의 하강을 검출하는 것에 의해 형성되는 타이밍신호 ψar이 타이밍 제어회로 TC에서 공급된다. 로우어드레스버퍼 RADB는 타이밍신호 ψar이 일시적으로 하이레벨로 되는 것에 의해서, 외부단자 A0~Ai에서 어드레스 멀티플렉서 AMX를 거쳐서 공급되는 X어드레스신호 AX0~AXi를 페치한다.
어드레스 멀티플렉서 AMX는 TC에서 공급되는 타이밍신호 ψref가 하이레벨로 되는 자동재생모드에 있어서, 재생어드레스 카운터 REFC에서 공급되는 재생어드레스신호 rx0~rxi를 선택하고, 로우어드레스신호로서 로우어드레스버퍼 RADB에 전달한다. 또, 타이밍신호 ψref가 로우레벨로 되는 통상의 메모리액세스에 있어서 외부단자 A0~Ai를 거쳐서 공급되는 X어드레스신호 AX0~AXi를 선택하고, 로우어드레스신호로서 로우어드레스버퍼 RADB에 전달한다.
재생어드레스 카운터 REFC는 다이나믹형 RAM의 자동재생모드에 있어서 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψc에 따라서 단계적으로 진행되어 재생할 워드선을 순차적으로 지정하기 위한 재생어드레스신호 rx0~rxi를 형성한다. 이들 재생어드레스신호 rx0~rxi는 상기 어드레스 멀티플렉서 AMX의 한쪽의 입력신호로서 공급된다.
그런데, 컬럼스위치 CSW에 의해 1조의 상보데이타선이 선택적으로 접속되는 상보 공통데이타선 CD,
Figure kpo00016
에는 메인앰프 MA의 입력단자가 결합됨과 동시에, 데이타 입력버퍼 DIB의 출력단자가 결합된다. 메인앰프 MA의 출력단자는 또 데이타 출력버퍼 DOB의 입력단자에 결합되고, 데이타 출력버퍼 DOB의 출력단자는 또 데이타 출력단자 DO에 결합된다. 데이타 입력버퍼 DIB의 입력단자는 또, 데이타 입력단자 DI에 결합된다.
메인앰프 MA는 메모리어레이 M-ARY의 선택된 메모리셀에서 상보데이타선 및 상보 공통데이타선 CD,
Figure kpo00017
를 거쳐서 출력되는 2진 리드신호를 또 증폭시켜서 데이타 출력버퍼 DOB에 전달한다.
데이타 출력버퍼 DOB는 다이나믹형 RAM이 통상의 리드동작모드로 될 때, 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψr에 따라서 선택적으로 동작상태로 된다. 데이타 출력버퍼 DOB는 그 동작상태에 있어서 메인앰프 MA에서 전달되는 메모리셀의 리드신호를 데이타 출력단자 DO를 거쳐서 외부장치로 송출한다. 또, 데이타 출력버퍼 DOB는 다이나믹형 RAM이 소정의 시험모드로될 때, 상기 타이밍신호 ψr 자신을 데이타 출력단자 DO에서 외부의 시험장치로 송출한다. 이 때문에, 데이타 출력버퍼 DOB에는 타이밍신호 ψr 및 상술한 내부제어신호 tm이 타이밍 제어회로 TC에서 공급된다. 이중, 타이밍신호 ψr은 다이나믹형 RAM이 리드동작모드에서 선택상태로 되고, 메인앰프 MA에 있어서 선택된 메모리셀 MC에서 출력되는 리드신호의 증폭동작이 종료하는 시점에서 하이레벨로 된다. 내부제어신호 tm 및 타이밍신호 ψr이 로우레벨로될 때, 데이타 출력버퍼 DOB의 출력은 하이임피던스상태로 된다.
데이타 출력버퍼 DOB의 구체적인 구성과 동작에 대해서 이하 상세하게 설명한다.
데이타 입력버퍼 DIB는 다이나믹형 RAM이 통상의 라이트동작모드로 될 때, 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψw에 따라서 선택적으로 동작상태로 된다. 데이타 입력버퍼 DIB는 그 동작상태에 있어서 데이타 입력단자 DI를 거쳐서 외부장치에서 공급되는 라이트데이타를 상보라이트신호로 하여 상보 공통데이타선 CD,
Figure kpo00018
에 공급한다. 또, 데이타 입력버퍼 DIB는 다이나믹형 RAM이 소정의 시험모드로될 때, 타이밍신호 ψw 자신을 데이타 입력단자 DI를 거쳐서 외부의 시험장치로 송출한다. 이 때문에, 데이타 입력버퍼 DIB에는 타이밍신호 ψw 및 상술한 내부제어신호 tm이 타이밍 제어회로 TC에서 공급된다. 이중 타이밍신호 ψw는 다이나믹형 RAM이 라이트동작모드에서 선택상태로 되고, 지정된 메모리셀의 선택동작이 종료하는 시점에서 일시적으로 하이레벨로 된다. 내부제어신호 tm 및 타이밍신호 ψw가 로우레벨로 될 때, 데이타 입력버퍼 DIB의 출력은 하이임피던스 상태로 된다.
타이밍 제어회로 TC는 제어신호로서 외부장치에서 공급되는 로우어드레스 스트로브신호
Figure kpo00019
, 컬럼어드레스 스트로브신호
Figure kpo00020
및 라이트 인에이블신호
Figure kpo00021
에 따라서 상기 각종 타이밍신호를 형성한다. 또, 다이나믹형 RAM의 시험동작시에 있어서 외부의 시험장치에서 공급되는 시험모드신호
Figure kpo00022
에 따라서 상기 내부제어신호 tm를 형성한다. 이들 타이밍신호 및 내부제어신호는 각 회로에 공급되어 각각의 동작을 제어하는데 사용된다. 시험모드신호
Figure kpo00023
가 로우레벨로 되어 다이나믹형 RAM이 소정의 시험모드로 될 때, 내부제어신호 tm은 하이레벨로 된다. 이것에 의해, 타이밍 제어회로 TC에 의해 형성되는 각 타이밍신호가 통상의 신호경로를 거쳐서 각 회로에 공급됨과 동시에, 컬럼어드레스버퍼 CADB, 데이타 출력버퍼 DOB 및 데이타 입력버퍼 DIB에서 외부단자 A0~Ai, 데이타 출력단자 DO 및 데이타 입력단자 DI를 거쳐서 외부의 시험장치로 송출된다.
제2도에는 제1도의 다이나믹형 RAM의 컬럼어드레스버퍼 CADB의 1실시예의 회로도가 도시되어 있다. 이하의 회로에 있어서 그 채널(백게이트)부에 화살표가 부가되는 MOSFET는 P채널 MOSFET로서, 화살표가 부가되어 있지 않은 N채널 MOSFET와는 구별된다.
상술한 바와 같이, 본 실시예의 다이나믹형 RAM의 컬럼어드레스버퍼 CADB는 외부단자 A0~Ai에 대응하고, i+1개의 입력회로 IC0~ICi와 어드레스래치 AL0~ALi 및 출력회로 OC0~OCi를 포함한다.
이들 입력회로의 입력단자 및 출력회로의 출력단자는 각각 대응하는 외부단자 A0~Ai에 결합된다. 외부단자 A0~Ai는 또, 도시되지 않은 어드레스 멀티플렉서 AMX의 i+1개의 입력단자에 결합된다. 어드레스래치 AL0~ALi의 각 비트의 비반전 출력신호 및 반전 출력신호는 각각 대응하는 상보 내부어드레스신호 ay0~ayi의 비반전신호 또는 반전신호로 되어 상술한 컬럼어드레스 디코더 CDCR에 공급된다. 컬럼어드레스버퍼 CADB에는 그 동작모드를 제어하기 위한 내부제어신호 tm과 어드레스래치에 Y어드레스신호 AY0~AYi를 페치하기 위한 스트로브신호로 되는 타이밍신호 ψac가 타이밍 제어회로 TC에서 공급된다. 또, 컬럼어드레스버퍼 CADB에는 외부단자 A0~Ai 즉 출력회로 OC0~OCi에 대응해서 i+1 종류의 타이밍신호 ψpc 내지 ψc가 공급된다. 동일도면에는 2개의 외부단자 A0과 Ai, 이들 외부단자에 대응해서 마련되는 입력회로 IC0과 ICi, 어드레스래치 AL0과 ALi 및 출력회로 OC0과 OCi가 예시적으로 도시되어 있다.
제2도에 있어서 컬럼어드레스버퍼 CADB의 입력회로 IC0은 회로의 전원전압 Vcc와 회로의 접지전위 사이에 직렬형태로 마련되는 P채널 MOSFET Q1, Q2 및 N채널 MOSFET Q11, Q12와 상기 MOSFET Q1 및 Q2에 병렬형태로 마련되는 P채널 MOSFET Q3에 의해서 구성된다. MOSFET Q1 및 Q12의 게이트는 공통 접속되고, 이 입력회로 IC0의 입력단자로서 대응하는 외부단자 A0에 결합된다. MOSFET Q11의게이트는 MOSFET Q3의 게이트와 공통접속되고, 내부제어신호 tm의 인버터회로 N1에 의한 반전신호 즉 반전 내부제어신호
Figure kpo00024
가 공급된다. 또, MOSFET Q2의 게이트는 상기 반전 내부제어신호
Figure kpo00025
의 인버터회로 N2에 의한 반전신호 즉 비반전 내부제어신호 tm이 공급된다.
MOSFET Q2 및 Q11은 비반전 내부제어신호 tm이 하이레벨로 되고 반전내부 제어신호
Figure kpo00026
가 로우레벨로 되는 다이나믹형 RAM의 소정의 시험모드에 있어서 오프상태로 되고, 비반전 내부제어신호 tm이 로우레벨로 되고 반전내부 제어신호
Figure kpo00027
가 하이레벨로 되는 다이나믹형 RAM의 통상의 동작모드에 있어서 온상태로 된다. 또, MOSFET Q3은 반전내부 제어신호
Figure kpo00028
가 로우레베로 될 때, 즉 MOSFET Q2 및 Q11이 오프상태로될 때 선택적으로 온상태로 된다. 이것에 의해, 입력회로 IC0은 다이나믹형 RAM이 통상의 동작모드로 될 때 선택적으로 동작상태로 되고, 외부단자 A0을 거쳐서 공급되는 Y어드레스신호 AY0을 대응하는 어드레스래치 AL0으로 반전해서 전달한다. 또, 다이나믹형 RAM이 소정이 시험모드로 되는 입력회로 IC0이 비동작상태로 될 때 MOSFET Q3이 선택적으로 온상태로 되는 것에 의해서, 입력회로 IC0의 출력단자가 전원전압 Vcc와 같은 하이레벨로 고정된다. 이것에 의해, 다이나믹형 RAM이 소정의 시험모드로 될 때, MOSFET Q2 및 Q11이 오프상태로 되어 입력회로 IC0의 출력단자가 플로팅상태로 되는 것을 방지할 수가 있다.
컬럼어드레스버퍼 CADB의 입력회로 ICi는 상기 입력회로 IC0과 마찬가지로, 회로의 전원전압 Vcc와 회로의 접지전위 사이에 직렬형태로 마련되는 P채널 MOSFET Q6, Q7 및 N채널 MOSFET Q15, Q16과 상기 MOSFET Q6 및 Q7에 병렬형태로 마련되는 N채널 MOSFET Q8에 의해서 구성된다. 이들 MOSFET Q6~Q8 및 Q15, Q16은 상기 입력회로 IC0의 MOSFET Q1~Q3 및 Q11, Q12에 각각 대응해서 작용한다. 즉, 다이나믹형 RAM이 통상의 동작모드로 될 때, 입력회로 ICi는 대응하는 외부단자 Ai를 거쳐서 공급되는 Y어드레스신호 AYi를 대응하는 어드레스래치 ALi에 반전해서 전달한다. 또, 다이나믹형 RAM이 소정의 시험모드로 될 때, 입력회로 ICi의 출력단자는 전원전압 Vcc와 같은 하이레벨에 고정된다.
컬럼어드레스버퍼 CADB의 도시되지 않은 입력회로 IC1~ICi도 상기 입력회로 IC0 및 ICi와 마찬가지 회로구성으로 된다. 이들 입력회로 IC1~ICi-1은 다이나믹형 RAM이 통상의 동작모드로 될 때 선택적으로 동작상태로 되고, 대응하는 외부단자 A1~Ai-1을 거쳐서 공급되는 Y어드레스신호 AY1~AYi-1을 대응하는 어드레스래치 AL1~ALi-1로 각각 반전해서 전달한다.
컬럼어드레스버퍼 CADB의 어드레스래치 AL0은 대응하는 상기 입력회로 IC0의 출력신호를 받는 클럭된 인버터회로 CN1과 2조의 인버터회로 N5 및 N6에 의해 구성된다. 인버터회로 N5 및 N6의 입력단자와 출력단자는 각각 교차접속되어 래치형태로 된다. 클럭된 인버터회로 CN1의 출력단자는 상기 인버터회로 N5의 출력단자 즉 인버터회로 N6의 입력단자에 결합된다. 클럭된 인버터회로 CN1의 제어단자는 타이밍신호 ψac의 인버터회로 N3에 의한 반전신호의 인버터회로 N4에 의한 반전신호 즉 비반전 타이밍신호 ψac가 공급된다. 이 클럭된 인버터회로 CN1의 구동능력은 상기 인버터회로 N5의 구동능력보다 커진다. 인버터회로 N5 및 N6의 출력신호는 어드레스래치 AL0의 출력신호 즉 비반전 내부어드레스신호 ay0 및 반전 내부 어드레스신호
Figure kpo00029
로 되어 상술한 컬럼어드레스 디코더 CDCR에 공급된다.
어드레스래치 AL0의 클럭된 인버터회로 CN1은 타이밍신호 ψac가 하이레벨로 될 때 선택적으로 동작상태로 되고, 대응하는 입력회로 IC0에서 전달되는 Y어드레스신호 AY0을 또 반전하여 대응하는 래치에 전달한다.
인버터회로 N5 및 N6으로 이루어지는 래치는 대응하는 클럭된 인버터회로 CN1을 거쳐서 전달되는 Y어드레스신호 AY0에 따라서 그 상태가 천이된다. 타이밍신호 ψac가 로우레벨로 되는 동안 클럭된 인버터회로 CN1은 비동작상태로 되고, 인버터회로 N5 및 N6으로 이루어지는 래치는 Y어드레스신호 AY0에 따른 상태를 유지한다. 즉, 타이밍신호 ψac가 일시적으로 하이레벨로 되는 것에 의해서, 외부단자 A0에서 입력회로 IC0을 거쳐서 공급되는 Y어드레스신호 AY0이 대응하는 어드레스래치 AL0에 페치되어 유지된다.
컬럼어드레스버퍼 CAB의 어드레스래치 ALi는 상기 어드레스래치 AL0과 마찬가지로, 클럭된 인버터회로 CN2와 2조의 인버터회로 N7 및 N8에 의해 구성된다. 이들 클럭된 인버터회로 CN2와 인버터회로 N7 및 N8은 상기 어드레스래치 AL0의 클럭된 인버터회로 CN1과 인버터회로 N5 및 N6에 각각 대응해서 가능한다. 즉, 어드레스래치 ALi는 다이나믹형 RAM이 통상의 동작모드에서 선택상태로 되고, 타이밍신호 ψac가 일시적으로 하이레벨로 되는 것에 의해서, 대응하는 외부단자 Ai에서 대응하는 입력신호 ICi를 거쳐서 공급되는 Y어드레스신호 AYi를 페치해서 유지한다.
컬럼어드레스버퍼 CADB의 도시되지 않은 어드레스래치 AL1~ALi-1도 상기 어드레스래치 AL0 및 ALi와 동일한 회로구성으로 된다. 이들 어드레스래치 AL1~ALi-1은 다이나믹형 RAM의 통상의 동작모드에 있어서 대응하는 외부단자 A1~Ai-1에서 대응하는 입력회로 IC1~ICi-1을 거쳐서 공급되는 Y어드레스신호 AY1~AYi-1을 페치해서 유지한다.
한편, 컬럼어드레스버퍼 CADB의 출력회로 OC0은 회로의 전원전압 Vcc와 회로의 접지전위 사이에 직렬형태로 마련되는 P채널 MOSFET Q4, Q5 및 N채널 MOSFET Q13, Q14에 의해 구성된다. MOSFET Q4 및 Q14의 게이트는 공통 접속되고, 또 이 출력회로 OC0의 입력단자로서 대응하는 인버터회로 N9의 출력단자에 결합된다. 인버터회로 N9의 입력단자에는 타이밍 제어회로 TC에서 상술한 타이밍신호 ψpc가 공급된다. 즉, 출력회로 OC0의 입력단자에는 타이밍신호 ψpc의 인버터회로 N9에 의한 반전신호, 즉 반전타이밍신호
Figure kpo00030
가 공급된다. MOSFET Q5의 게이트에는 상기 반전 내부제어신호
Figure kpo00031
가 공급된다. 또, MOSFET Q13의 게이트에는 상기 비반전 내부제어신호 tm이 공급된다. MOSFET Q5 및 Q13의 공통접속된 드레인은 또, 이 출력회로 OC0의 출력단자로서 대응하는 외부단자 A0에 결합된다.
MOSFET Q5 및 Q13은 반전 내부제어신호
Figure kpo00032
가 하이레벨로 되고 비반전 내 부제어신호 tm이 로우레벨로 되는 다이나믹형 RAM의 통상의 동작모드에 있어서 오프상태로 되고, 반전 내부제어신호
Figure kpo00033
가 로우레벨로 되고 비반전 내부제어신호 tm이 하이레벨로 되는 다이나믹형의 RAM의 소정의 시험모드에 있어서 온상태로 된다. 이것에 의해, 출력회로 OC0은 다이나믹형 RAM이 소정의 시험모드로 될 때 선택적으로 동작상태로 되고, 대응하는 인버터회로 N9을 거쳐서 공급되는 반전 타이밍신호 ψpc를 또 반전해서 대응하는 외부단자 A0을 거쳐 외부의 시험장치로 송출한다. 즉, 다이나믹형 RAM이 소정의 시험모드로 될 때, 외부단자 A0에는 타이밍 제어회로 TC의 소정의 내부노드 즉 타이밍신호 ψpc가 출력된다. 다이나믹형 RAM이 통상의 동작모드로 될 때, 출력회로 OC0의 출력은 하이임피던스상태로 된다.
컬럼어드레스버퍼 CADB의 출력회로 OCi는 상기 출력회로 OC0과 마찬가지로, 회로의 전원전압 Vcc와 회로의 접지전위 사이에 직렬형태로 마련되는 P채널 MOSFET Q9, Q10 및 N채널 MOSFET Q17, Q18에 의해 구성된다. 이들 MOSFET Q9, Q10 및 Q17, Q18은 상기 출력회로 OC0의 MOSFET Q4, Q5 및 Q13, Q14에 각각 대응해서 가능한다. 즉, 출력회로 OCi는 다이나믹형 RAM이 소정의 시험모드로 될 때, 타이밍 제어회로 TC의 대응하는 소정의 내부노드 즉 타이밍신호 ψc를 대응하는 외부단자 Ai를 거쳐서 외부의 시험장치로 송출한다. 다이나믹형 RAM이 통상의 동작모드로 될 때, 출력회로 OCi의 출력은 하이임피던스상태로 된다.
컬럼어드레스버퍼 CADB의 도시되지 않은 출력회로 OC1~OCi-1도 상기 출력회로 OC0 및 ICi와 동일한 회로구성으로 된다. 이들 출력회로 OC1~OCi-1은 다이나믹형 RAM이 소정의 시험모드로 될 때 선택적으로 동작상태로 되고, 타이밍 제어회로 TC의 대응하는 소정의 내부노드 즉 타이밍신호 ψar, ψac, ψx, ψpa1, ψpa2, ψy 및 ψref 등을 대응하는 외부단자 A1~Ai-1을 거쳐서 외부의 시험장치로 송출한다. 다이나믹형 RAM이 통상의 동작모드로 될 때, 이들 출력회로 OC1~OCi-1의 출력은 하이임피던스상태로 된다.
특히 제한되지 않지만, 상술한 데이타 입력버퍼 DIB도 상기 컬럼어드레스버퍼 CADB의 입력회로 IC0~ICi 및 출력회로 OC0~OCi와 마찬가지로 구성으로 되는 입력회로 및 출력회로를 갖고, 또 어드레스래치 AL0~ALi와 마찬가지 구성으로 되는 데이타 래치를 포함한다. 데이타 입력버퍼 DIB에는 그 동작모드를 제어하기 위한 상기 내부제어신호 tm과 그 동작타이밍을 제어하기 위한 타이밍신호 ψw가 타이밍 제어회로 TC에서 공급된다. 즉, 다이나믹형 RAM이 통상의 동작모드로 되고 내부제어신호 tm이 로우레벨로 될 때, 데이타 입력버퍼 DIB는 데이타 입력단자 DI를 거쳐서 공급되는 라이트데이타를 상보라이트신호로 하고, 타이밍신호 ψw에 따라서 상보 공통데이타선 CD,
Figure kpo00034
에 전달한다. 이때 데이타 입력버퍼 DIB의 출력회로의 출력은 하이임피던스 상태로 된다. 한편, 다이나믹형 RAM이 소정의 시험모드로 되고 내부제어신호 tm이 하이레벨로 될 때, 데이타 입력버퍼 DIB는 타이밍신호 ψw 자신을 데이타 입력단자 DI에서 외부의 시험장치로 송출한다. 이때, 데이타 입력버퍼 DIB의 입력회로는 비동작상태로 된다.
제3도에는 제1도의 다이나믹형 RAM의 데이타 출력버퍼 DOB의 1실시예의 회로도가 도시되어 있다.
제3도에 있어서 선택된 메모리셀에서 출력되고 메인앰프 MA에 의해 증폭된 상보리드신호 mo,
Figure kpo00035
는 데이타 출력버퍼 DOB의 NOR 게이트회로 NOG2 및 NOG1의 한쪽의 입력단자에 각각 공급된다. 이들 NOR 게이트회로 NOG1 및 NOG2의 다른쪽 입력단자에는 타이밍 제어회로 TC에서 공급되는 타이밍신호 ψr의 인버터회로 N11에 의한 반전신호 즉 반전 타이밍신호
Figure kpo00036
가 공통으로 공급된다. 이 타이밍신호 ψr은 통상 로우레벨로 되어 다이나믹형 RAM이 선택상태로 되고, 메인앰프 MA에 있어서 선택된 메모리셀에서 출력되는 리드신호의 증폭동작이 종료하는 시점에서 하이레벨로 된다.
이것에 의해, NOR 게이트회로 NOG1의 출력신호는 반전리드신호
Figure kpo00037
와 반전 타이밍신호
Figure kpo00038
가 모두 로우레벨일 때, 즉 타이밍신호 ψr이 하이레벨로 되고 선택된 메모리셀에서 논리 "1"의 리드신호가 출력될 때 선택적으로 하이레벨로 된다. 마찬가지로, NOR 게이트회로 NOG2의 출력신호는 비반전 리드신호 mo와 반전 타이밍신호
Figure kpo00039
가 모두 로우레벨일 때, 즉 타이밍신호 ψr이 하이레벨로 되고 선택된 메모리셀에서 논리 "0"의 리드신호가 출력될 때 선택적으로 하이레벨로 된다.
NOR 게이트회로 NOG1의 출력신호는 NAND 게이트회로 NAG1의 한쪽의 입력단자에 공급된다. 또, NOR 게이트회로 NOG2의 출력신호는 NAND 게이트회로 NAG2의 한쪽의 입력단자에 공급된다. 이들 NAND 게이트회로 NAG1 및 NAG2의 다른쪽의 입력단자에는 타이밍 제어회로 TC에서 공급되는 내부제어신호 tm의 인버터회로 N12에 의한 반전신호 즉 반전 내부제어신호
Figure kpo00040
가 공통으로 공급된다.
이것에 의해, NAND 게이트회로 NAG1의 출력신호는 NOR 게이트회로 NOG1의 출력신호와 반전 내부제어신호
Figure kpo00041
가 모두 하이레벨로 될 때, 즉 다이나믹형 RAM이 통상의 리드동작모드로 되고 그 출력타이밍에 있어서 논리 "1"의 리드신호가 출력될 때 선택적으로 로우레벨로 된다. 마찬가지로, NAND 게이트회로 NAG2의 출력신호는 NOR 게이트회로 NOG2의 출력신호와 반전 내부제어신호
Figure kpo00042
가 모두 하이레벨로 될 때, 즉 다이나믹형 RAM이 통상의 리드동작모드로 되고 그 출력타이밍에 있어서 논리 "0"의 리드신호가 출력될 때 선택적으로 로우레벨로 된다. NAND 게이트회로 NAG1 및 NAG2의 출력신호는 NAND 게이트회로 NAG5 및 NAG6의 한쪽의 입력단자에 각각 공급된다.
한편, NAND 게이트회로 NAG3의 한쪽의 입력단자에는 상기 타이밍신호 ψr이 공급된다. 또, NAND 게이트회로 NAG4의 한쪽의 입력단자에는 이 타이밍신호 ψr의 반전신호 즉 반전타이밍신호
Figure kpo00043
가 공급된다. 이들 NAND 게이트회로 NAG3 및 NAG4의 다른쪽의 입력단자에는 상기 내부제어신호 tm이 공통으로 공급된다.
이것에 의해, NAND 게이트회로 NAG3의 출력신호는 타이밍신호 ψr과 내부제어신호 tm이 모두 하이레벨로 될 때, 즉 다이나믹형 RAM이 소정의 시험모드로 되고 타이밍신호 ψr이 하이레벨로 될 때 선택적으로 로우레벨로 된다. 마찬가지로, NAND 게이트회로 NAG4의 출력신호는 반전 타이밍신호
Figure kpo00044
와 내부제어신호 tm이 모두 하이레벨로 될 때, 즉 다이나믹형 RAM이 소정의 시험모드로 되고 타이밍신호 ψr이 로우레벨일 때 선택적으로 로우레벨로 된다. NAND 게이트회로 NAG3 및 NAG4의 출력신호는 상기 NAND 게이트회로 NAG5 및 NAG6의 다른쪽의 입력단자에 각각 공급된다.
상기한 것에 의해, NAND 게이트회로 NAG5의 출력신호는 NAND 게이트회로 NAG1 또는 NAND 게이트회로 NAG3의 출력신호중 어느 한쪽의 로우레벨로 될 때, 즉 다이나믹형 RAM이 통상의 리드동작모드로 되고 논리 "1"의 리드데이타가 출력될 때 또는 다이나믹형 RAM이 소정의 시험모드로 되고 타이밍신호 ψr이 하이레벨로 될 때에 선택적으로 하이레벨로 된다. NAND 게이트회로 NAG5의 출력신호는 MOSFET Q19의 게이트에 공급된다. 마찬가지로, NAND 게이트회로 NAG6의 출력신호는 NAND 게이트회로 NAG2 또는 NAND 게이트회로 NAG4의 출력신호중 어느 한쪽이 로우레벨로 될 때, 즉 다이나믹형 RAM이 통상의 리드동작모드로 되고 논리 "0"의 리드데이타가 출력될 때 또는 다이나믹형 RAM이 소정의 시험모드로 되고 타이밍신호 ψr이 로우레벨로 될 때에 선택적으로 하이레벨로 된다. NAND 게이트회로 NAG6의 출력신호는 MOSFET Q20의 게이트에 공급된다.
MOSFET Q19의 드레인은 회로의 전원전압 Vcc에 결합되고, MOSFET Q20의 소오스는 회로의 접지전위에 결합된다. MOSFET Q19의 소오스와 MOSFET Q20의 드레인은 공통 접속되고, 또 데이타 출력단자 D에 결합된다. 이들 MOSFET Q19 및 Q20은 비교적 큰 콘덕턴스로 되고 비교적 큰 구동능력을 갖도록 설계된다. 이것에 의해, MOSFET Q19 및 Q20은 푸시풀형 출력회로를 구성하는 출력 MOSFET로서 기능한다.
MOSFET Q19는 통상 오프상태로 되고, NAND 게이트회로 NAG5의 출력신호가 하이레벨로 될 때 즉 다이나믹형 RAM의 통상의 리드동작모드에 있어서 논리 "1"의 리드데이타가 출력될 때 또는 다이나믹형 RAM의 소정의 시험모드에 있어서 타이밍신호 ψr이 하이레벨로 될 때 각각 선택적으로 온상태로 된다. MOSFET Q19가 온상태로 되는 것에 의해서, 데이타 출력단자 DO로는 하이레벨의 출력신호가 송출된다. 마찬가지로, MOSFET Q20은 통상 오프상태로 되고, NAND 게이트회로 NAG6의 출력신호가 하이레벨로 될 때 즉 다이나믹형 RAM의 통상의 리드동작모드에 있어서 논리 "0"의 리드데이타가 출력될 때 또는 다이나믹형 RAM의 소정의 시험모드에 있어서 타이밍신호 ψr이 로우레벨로될 때 각각 선택적으로 온상태로 된다. MOSFET Q20이 온상태로 되는 것에 의해서, 데이타 출력단자 DO로는 로우레벨의 출력신호가 송출된다. 즉, 데이타 출력버퍼 DOB는 다이나믹형 RAM이 통상의 리드동작모드로 될 때 타이밍신호 ψr에 따라서 선택적으로 동작상태로 되고, 리드데이타에 따른 출력신호를 데이타 출력단자 DO에서 외부장치로 송출한다. 또, 데이타 출력버퍼 DOB는 다이나믹형 RAM이 소정의 시험모드로 될 때 내부제어신호 tm에 따라서 선택적으로 동작상태로 되고, 타이밍 제어회로 TC의 소정의 내부노드에 전달되는 신호 즉 타이밍신호 ψr을 데이타 출력단자 DO를 거쳐서 외부의 시험장치로 송출한다.
이상과 같이, 본 실시예의 다이나믹형 RAM에는 타이밍 제어회로 TC에 의해 형성되는 여러개의 타이밍신호가 컬럼어드레스버퍼 CADB, 데이타 입력버퍼 DIB 및 데이타 출력버퍼 DOB에 공급된다. 컬럼어드레스버퍼 CADB 및 데이타 입력버퍼 DIB에는 통상의 입력회로 이외에 출력회로가 마련되고, 또 데이타 출력버퍼 DOB는 내부제어신호 tm에 따라서 출력신호를 선택하는 기능을 갖는다. 시험모드신호
Figure kpo00045
가 로우레벨로 되어 소정의 시험모드로 될 때, 다이나믹형 RAM은 통상의 동작모드인 경우와 마찬가지로 로우어드레스 스트로브신호
Figure kpo00046
, 컬럼어드레스 스트로브신호
Figure kpo00047
및 라이트 인에이블신호
Figure kpo00048
에 따라서 상기 타이밍신호를 형성한다. 이들 타이밍신호는 컬럼어드레스버퍼 CADB, 데이타 입력버퍼 DIB 및 데이타 출력버퍼 DOB에 공급되고, 또 데이타 입력용 외부단자 A0~Ai, 데이타 입력단자 DI 및 데이타 출력단자 DO를 거쳐서 외부의 시험장치로 송출된다. 이것에 의해, 이 다이나믹형 RAM은 타이밍 제어회로 TC 또는 그 주변회로의 동작상태를 외부에서 정확하게 파악할 수가 있다.
이 때문에, 타이밍 제어회로 TC를 중심으로 하는 다이나믹형 RAM의 기능시험이나 제품완성후의 고장진단 및 동작마진의 측정 등을 효율적으로 실시할 수가 있다.
또한, 타이밍 제어회로 TC의 입력신호
Figure kpo00049
,
Figure kpo00050
및
Figure kpo00051
등의 입력 타이밍 또는 펄스폭 등의 조합을 여러가지로 변경하여 설정하는 것에 의해서, 상기 타이밍 제어회로 TC의 동작시험을 보다 완전하게 실시할 수 있게 된다. 상기 타이밍 제어회로 TC는 논리회로이기 때문에, 그 입력신호에 대한 출력신호는 1 : 1로 대응한다. 따라서, 어떤 입력신호에 대한 출력신호를 측정하고, 이것과 설계상의 기대값을 비교하는 것에 의해서 상기 타이밍 제어회로 TC의 논리시험을 실행할 수가 있다. 이 경우, 여러개의 입력신호의 조합의 종류를 늘려 상기 비교회수를 늘릴 수록 상기 타이밍 제어회로 TC 시험의 완전화를 도모할 수가 있다. 이와 같은 시험방법에 의해서 종래의 시험에서는 발견할 수 없었던 결함 예를들면 배선 사이의 단락 등의 불량을 발견할 수가 있다.
이상의 본 실시예에서 설명한 바와 같이, 본 발명을 타이밍 제어회로(타이밍 발생회로) 등을 내장하는 다이나믹형 RAM 등의 반도체 기억장치에 적용한 경우, 다음과 같은 효과가 얻어진다. 즉,
[1] 타이밍 제어회로 등에 의해 형성되는 각종 타이밍신호를 어드레스 입력버퍼 데이타 입출력버퍼에 공급하고, 이들 회로에 다이나믹형 RAM 등의 반도체 기억장치가 소정의 동작모드로 될 때 상기 타이밍신호를 대응하는 외부단자에서 송출하는 기능을 부여하는 것에 의해서, 다이나믹형 RAM의 타이밍 제어회로 및 그 주변회로의 내부노드에 전달되는 신호의 상태를 외부에서 정확하게 파악할 수 있다는 효과가 얻어진다.
[2] 상기 [1]항에 의해서, 비교적 고기능화 및 다기능화 다이나믹형 RAM 등의 반도체 기억장치의 동작시험을 효율화하여 그 기능시험에 소요되는 시간을 단축할 수 있다는 효과가 얻어진다.
[3] 상기 [1]항에 의해서, 다이나믹형 RAM 등의 반도체 기억장치의 제품완성후의 고장분석이나 동작마진 등의 측정시험을 효율적으로 실시할 수 있다는 효과가 얻어진다.
[4] 상기 [1]~[3]항에 의해서, 다이나믹형 RAM 등의 반도체 기억장치의 시험비용을 저감할 수 있음과 동시에 그 신뢰성을 높일 수 있다는 효과가 얻어진다.
이상 본원 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명을 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다. 예를들면, 본 실시예의 다이나믹형 RAM에서는 시험모드신호
Figure kpo00052
를 마련하고 이 시험모드신호
Figure kpo00053
를 로우레벨로 하는 것에 의해서 시험모드를 지정하고 있지만, 예를들면 특정의 어드레스 입력용 외부단자의 입력전압을 고전압으로 하거나 제어신호를 CBR(
Figure kpo00054
Before
Figure kpo00055
)모드의 조합으로 하는 것에 의해서, 시험모드를 지정하는 것이어도 좋다. 또, 시험모드에 있어서 출력되는 타이밍신호는 외부단자가 아니라 대응하는 본딩패드를 거쳐서 시험장치에 입력하도록 해도 좋다. 제1도의 실시예에서는 컬럼어드레스버퍼 CADB 및 데이타 입력버퍼 DIB의 출력회로를 클럭된 인버터형태로 하고 있지만, 이들 출력회로는 데이타 출력버퍼 DOB와 마찬가지로 푸시풀형 출력회로라도 좋다. 또, 이들 입력회로와 대응하는 외부단자 사이에 입력보호회로가 마련되는 것이어도 좋다. 외부단자를 거쳐서 출력되는 신호는 상기와 같이 타이밍 제어회로 TC에 의해 형성되는 타이밍신호 뿐만 아니라, 예를들면 내부연산회로나 그밖의 기능제어회로 등의 내부노드에 전달되는 각종 신호라도 좋다. 또, 외부단자수에 여유가 있으면, 내부노드에 전달되는 신호를 출력하기 위한 전용 출력단자를 마련해도 좋다. 또, 제1도에 도시된 다이나믹형 RAM의 블럭구성이나 제2도 및 제3도에 도시된 컬럼어드레스버퍼 CADB 및 데이타 출력버퍼 DOB의 구체적인 회로구성, 또 제4도에 도시되는 각 제어신호나 어드레스신호 등의 조합 등 여러가지 실시형태를 취할 수 있다.
이상의 설명에서는 주로 본원 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 다이나믹형 RAM에 적용한 경우에 대해서 설명하였지만, 그것에 한정되지 않고 예를들면 스테이틱형 RAM이나 각종 리드전용 메모리 등에도 적용할 수가 있다. 본 발명은 적어도 타이밍 제어회로(타이밍 발생회로) 등의 비교적 복잡화된 내부논리회로를 구비하는 반도체 기억장치에 널리 적용할 수 있다.

Claims (30)

  1. 데이타를 저장하기 위한 여러개의 메모리셀을 포함하는 메모리셀 어레이(M-ARY), 상기 메모리어레이에 접속되어 상기 여러개의 메모리셀에서 적어도 1개의 메모리셀을 선택하는 선택수단, 상기 선택수단에 접속되어 상기 선택수단을 제어하기 위한 내부제어신호를 형성하는 제어수단(TC), 상기 선택수단에 접속되는 제1외부단자(A0~Ai), 상기 내부제어신호를 상기 제1외부단자에 전달하는 제어신호 전송수단(CADB)를 포함하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 제1외부단자는 어드레스신호 입력단자(A0~Ai)이고, 상기 선택수단은 어드레스 버퍼회로(RADB, CADB)를 포함하고, 상기 어드레스 버퍼회로는 상기 어드레스신호 입력단자에서 공급되는 상기 어드레스신호에 따라서 어드레스 상보신호(ax0~axi, ay0~ayi)를 형성하는 반도체 기억장치.
  3. 제 2 항에 있어서, 상기 제어신호 전송수단은 출력회로(OC0~OCi)를 포함하고, 상기 출력회로의 출력단자는 상기 제1외부단자에 접속되고, 상기 출력회로의 입력단자는 상기 제어수단의 출력단자에 접속되는 반도체 기억장치.
  4. 제 3 항에 있어서, 상기 출력회로(OC0~OCi)는 3상태 회로를 포함하고, 그의 출력상태는 소정의 출력회로 제어신호(tm)에 따라서 하이임피던스 상태로 되는 반도체 기억장치.
  5. 제 4 항에 있어서, 상기 출력회로 제어신호는 상기 제어수단에 의해 형성되는 반도체 기억장치.
  6. 제 5 항에 있어서, 상기 제어수단은 외부제어신호에 따라서 상기 내부제어신호를 형성하는 반도체 기억장치.
  7. 제 6 항에 있어서, 상기 외부제어신호는 상기 제어수단에 접속되는 제2외부단자에서 공급되는 반도체 기억장치.
  8. 제 1 항에 있어서, 상기 반도체 기억장치가 시험모드 상태일 때, 상기 내부제어신호는 상기 제1외부단자로 전달되는 반도체 기억장치.
  9. 데이타를 저장하기 위한 여러개의 메모리셀을 포함하는 메모리어레이(M-ARY), 상기 메모리어레이에 접속되어 상기 여러개의 메모리셀에서 선택된 1개 또는 그 이상의 메모리셀에 대해 정보의 라이트동작 또는 리드동작중 어느 한쪽을 실행하는 주변회로(PC, RADB, CADB, RDCR, SA, CDCR, AMX, RFEC, MA), 상기 주변회로에 접속되어 상기 주변회로를 제어하기 위한 내부제어신호를 형성하는 타이밍 제어회로(TC), 상기 주변회로에 접속되어 상기 내부제어신호를 전달하는 외부단자(A0~Ai, DI, DO)를 포함하며, 상기 주변회로는 상기 여러개의 메모리셀중에서 적어도 1개의 메모리셀을 선택하기 위한 메모리셀 선택기능과 상기 외부단자에서 상기 적어도 1개의 메모리셀에 저장되는 데이타를 출력하기 위한 출력기능을 갖는 반도체 기억장치.
  10. 제 9 항에 있어서, 상기 주변회로는 상기 적어도 1개의 메모리셀내에 저장되어 있는 데이타 또는 상기내부제어신호중 어느 한쪽을 상기 외부단자로 선택적으로 출력하기 위한 출력선택기능을 갖는 반도체 기억장치.
  11. 데이타를 저장하기 위한 여러개의 메모리셀을 포함하는 메모리어레이(M-ARY), 상기 메모리어레이에 접속되어 상기 여러개의 메모리셀에서 선택된 1개 또는 그 이상의 메모리셀에 대해 정보의 라이트동작 또는 리드동작중 어느 한쪽을 실행하는 주변회로(PC, RADB, CADB, RDCR, SA, CDCR, AMX, RFEC, MA), 상기 주변회로에 접속되어 상기 주변회로를 제어하기 위한 내부제어신호를 형성하는 타이밍 제어회로(TC), 상기 주변회로에 접속되어 상기 내부제어신호를 전달하는 외부단자(A0~Ai, DI, DO)를 포함하며, 상기 주변회로는 상기 여러개의 메모리셀중에서 적어도 1개의 메모리셀을 선택하기 위한 메모리셀 선택기능과 상기 외부단자에서 상기 적어도 1개의 메모리셀에 저장될 데이타를 입력하기 위한 데이타 입력기능을 갖는 반도체 기억장치.
  12. 제 11 항에 있어서, 상기 주변회로는 상기 외부단자로 제어신호를 출력하기 위한 제어신호 출력기능을 갖는 반도체 기억장치.
  13. 데이타를 저장하기 위한 여러개의 메모리셀을 포함하는 메모리어레이(M-ARY), 상기 여러개의 메모리셀 적어도 1개를 선택하기 위해서, 어드레스신호가 각각 공급되는 여러개의 어드레스신호 입력단자(A0~Ai), 상기 여러개의 메모리셀중 적어도 1개내에 저장되는 상기 데이타를 전달하는 데이타 출력단자(DO), 외부제어신호가 각각 공급되는 여러개의 외부신호 입력단자, 상기 외부제어신호에 따라서 여러개의 내부제어신호를 형성하기 위해, 상기 여러개의 외부신호 입력단자에 접속되는 타이밍 제어회로(TC), 상기 어드레스신호 입력단자중 적어도 1개에 상기 내부제어신호의 적어도 1개를 전달하기 위해, 상기 타이밍 제어회로에 접속되는 제1출력회로(OC0~OCi), 상기 데이타 출력단자중 적어도 1개에 상기 내부제어신호의 적어도 1개를 전달하기 위해, 상기 타이밍 제어회로에 접속되는 제2출력회로(DOB)를 포함하는 반도체 기억장치.
  14. 제 13 항에 있어서, 상기 반도체 기억장치가 시험모드 상태일 때, 상기 여러개의 내부 제어신호는 상기 여러개의 어드레스신호 입력단자 또는 상기 데이타 출력단자에 전달되는 반도체 기억장치.
  15. 제 14 항에 있어서, 상기 제1출력회로는 상기 어드레스신호 입력단자의 적어도 1개에 접속되는 출력단자 및 상기 타이밍 제어회로의 출력단자에 접속되는 입력단자를 포함하는 반도체 기억장치.
  16. 제 15 항에 있어서, 상기 제1출력회로는 3상태 회로를 포함하고, 그의 출력상태는 소정의 출력회로 제어신호(tm)에 따라 하이임피던스상태로 되는 반도체 기억장치.
  17. 제 16 항에 있어서, 상기 소정의 출력회로 제어신호는 상기 타이밍 제어회로에 의해 형성되는 반도체 기억장치.
  18. 제 14 항에 있어서, 상기 제2출력회로는 상기 데이타 출력단자에 접속되는 출력단자 및 상기 타이밍 제어회로의 출력단자에 접속되는 입력단자는 갖는 반도체 기억장치.
  19. 제 18 항에 있어서, 상기 제2출력회로는 소정의 출력회로 제어신호(tm)에 따라서 상기 데이타 출력단자에 상기 내부제어신호의 적어도 1개를 전달하는 반도체 기억장치.
  20. 제 19 항에 있어서, 상기 출력회로 제어신호는 상기 타이밍 제어회로에 의해 형성되는 반도체 기억장치.
  21. 데이타를 저장하기 위한 여러개의 메모리셀을 포함하고 있는 메모리어레이(M-ARY), 상기 메모리어레이에 접속되어 상기 여러개의 메모리셀에서 적어도 1개의 메모리셀을 선택하는 선택수단, 상기 선택수단에 접속되어 상기 선택수단을 제어하기 위한 내부제어신호를 형성하는 제어수단(TC), 상기 선택수단에 접속되는 제1외부단자(A0~Ai), 상기 제1외부단자에 접속되어 상기 내부제어신호를 받는 출력수단(OC0~OCi)를 포함하고, 상기 출력수단은 시험모드신호(tm)에 응답해서 상기 내부제어신호를 상기 제1외부단자로 전송하는 반도체 기억장치.
  22. 제 21 항에 있어서, 상기 제1외부단자는 어드레스 입력단자(A0~Ai)이고, 상기 선택수단은 어드레스 버퍼회로(RADB, CADB)를 포함하고, 상기 어드레스 버퍼회로는 상기 어드레스신호 입력단자에서 공급되는 상기 어드레스신호에 따라서 어드레스 상보신호(ax0~axi, ay0~ayi)를 형성하는 반도체 기억장치.
  23. 제 21 항에 있어서, 상기 출력수단은 3상태 회로를 포함하고, 그의 출력상태는 상기 시험모드 신호의 소정의 레벨에 따라서 하이임피던스 상태로 되는 반도체 기억장치.
  24. 제 21 항에 있어서, 상기 출력수단은 공급되는 상기 시험모드 신호는 상기 제어수단에서 형성되는 반도체 기억장치.
  25. 제 22 항에 있어서, 상기 제어수단은 외부제어신호에 따라서 상기 내부제어신호를 형성하는 반도체 기억장치.
  26. 제 25 항에 있어서, 상기 외부제어신호는 상기 제어수단에 접속되는 제2외부단자에서 공급되는 반도체 기억장치.
  27. 제 21 항에 있어서, 상기 출력수단은 상기 선택수단의 일부로서 형성되는 반도체 기억장치.
  28. 여러개의 메모리셀을 포함하는 메모리어레이(M-ARY), 상기 메모리어레이에 접속되어 상기 여러개의 메모리셀중에서 선택된 1개 또는 그 이상의 메모리셀에 대해서 정보의 라이트동작 또는 리드동작중 어느 한쪽을 실행하는 주변회로(PC, RADB, CADB, RDCR, SA, CDCR, AMX, RFEC, MA), 상기 주변회로에 접속되어 상기 주변회로를 제어하기 위한 내부제어신호를 형성하는 타이밍 제어회로(TC), 상기 주변회로에 접속되는 외부단자(A0~Ai, DI, DO), 상기 외부단자에 접속되어 상기 내부제어신호를 받는 출력수단(OC0~OCi, DIB, DOB) 및 상기 출력수단에 시험모드 신호를 공급하는 수단을 포함하고, 상기 출력수단은 상기 내부제어신호를 전송하기 위해서 상기 시험모드 신호에 응답하고, 상기 주변회로는 상기 여러개의 메모리셀에서 적어도 1개의 메모리셀을 선택하기 위한 메모리셀 선택기능과 상기 외부단자에서 상기 적어도 1개의 메모리셀에 저장되는 데이타를 출력하기 위한 출력기능을 갖는 반도체 기억장치.
  29. 제 28 항에 있어서, 상기 주변회로는 상기 적어도 1개의 메모리셀내에 저장되어 있는 데이타 또는 상기 내부제어신호중 어느 한쪽을 상기 외부단자로 선택적으로 출력하기 위한 출력선택기능을 갖는 반도체 기억장치.
  30. 여러개의 메모리셀을 포함하는 메모리어레이(M-ARY), 상기 메모리어레이에 접속되어 상기 여러개의 메모리셀중에서 선택된 1개 또는 그 이상의 메모리셀에 대해서 정보의 라이트동작 또는 리드동작중 어느 한쪽을 실행하는 주변회로(PC, RADB, CADB, RDCR, SA, CDCR, AMX, RFEC, MA), 상기 주변회로에서 형성되는 신호를 출력하는 외부단자(A0~Ai, DI, DO), 상기 외부단자에 접속되어 상기 신호를 받는 출력수단(OC0~OCi, DIB, DOB) 및 상기 출력수단에 시험모드 신호를 공급하는 수단을 포함하고, 상기 출력수단은 상기 신호를 전송하기 위해 상기 시험모드 신호에 응답하고, 상기 주변회로는 상기 여러개의 메모리셀중에서 적어도 1개의 메모리셀을 선택하기 위한 메모리셀 선택기능과 상기 외부단자에서 상기 적어도 1개의 메모리셀에 저장되는 데이타를 출력하기 위한 출력기능을 갖는 반도체 기억장치.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2533221B2 (ja) * 1990-05-11 1996-09-11 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JPH0821607B2 (ja) * 1990-05-11 1996-03-04 株式会社東芝 ダイナミック記憶装置およびそのバーンイン方法
US5493723A (en) * 1990-11-06 1996-02-20 National Semiconductor Corporation Processor with in-system emulation circuitry which uses the same group of terminals to output program counter bits
JP3084759B2 (ja) * 1991-01-29 2000-09-04 日本電気株式会社 ダイナミックランダムアクセスメモリ装置
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
KR960009033B1 (en) * 1991-07-17 1996-07-10 Toshiba Kk Semiconductor memory
US5224070A (en) * 1991-12-11 1993-06-29 Intel Corporation Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory
US5235549A (en) * 1991-12-23 1993-08-10 Intel Corporation Semiconductor device with apparatus for performing electrical tests on single memory cells
JP2716906B2 (ja) * 1992-03-27 1998-02-18 株式会社東芝 不揮発性半導体記憶装置
JP2955156B2 (ja) * 1992-10-29 1999-10-04 三菱電機株式会社 半導体装置
JPH06295599A (ja) * 1993-04-09 1994-10-21 Nec Corp 半導体記憶装置
FR2722907B1 (fr) * 1994-07-20 1996-09-06 Sgs Thomson Microelectronics Memoire integree programmable comportant des moyens d'emulation
JPH0963297A (ja) * 1995-08-29 1997-03-07 Mitsubishi Electric Corp 半導体記憶装置
JP3922859B2 (ja) * 1999-12-28 2007-05-30 株式会社リコー 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US7240254B2 (en) * 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
US8001439B2 (en) * 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8166361B2 (en) 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
JP3838932B2 (ja) * 2002-03-28 2006-10-25 Ｎｅｃエレクトロニクス株式会社 メモリ装置及びメモリ装置の試験方法
JP2004013987A (ja) * 2002-06-06 2004-01-15 Toshiba Corp 半導体記憶装置
JP4412893B2 (ja) * 2002-11-25 2010-02-10 シャープ株式会社 半導体集積回路およびその製造方法
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
JP4674850B2 (ja) * 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58139399A (ja) * 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
DE3232215A1 (de) * 1982-08-30 1984-03-01 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierte digitale halbleiterschaltung
JPS6059588A (ja) * 1983-09-12 1985-04-05 Hitachi Ltd 半導体記憶装置
JPS6079593A (ja) * 1983-10-07 1985-05-07 Hitachi Ltd 半導体集積回路システム
US4608669A (en) * 1984-05-18 1986-08-26 International Business Machines Corporation Self contained array timing
JPS6154550A (ja) * 1984-08-24 1986-03-18 Hitachi Ltd 集積回路装置
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ

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JP2684365B2 (ja) 1997-12-03
KR880013168A (ko) 1988-11-30

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