JP3032963B2 - 半導体メモリのデータライン等化制御回路 - Google Patents

半導体メモリのデータライン等化制御回路

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JP3032963B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリのデー
タライン等化制御回路に係り、詳しくは、データの出力
時間の遅延を防止するため、メインアンプの出力信号を
フィードバックしてデータラインを等化する半導体メモ
リのデータライン等化制御回路に関するものである。
【０００２】
【従来の技術】この種の半導体メモリのデータライン等
化制御回路には、例えば、図７に示す回路がある。この
データライン等化制御回路は、ビットラインＢ／Ｌを通
ってメモリセル１１に入出力したデータをセンシングし
て適正レベルに増幅するセンスアンプ１２と、スイッチ
信号ＹＳの制御によりＢ／Ｌを入出力ラインＩ／Ｏに連
結させるスイッチ部１３と、メインアンプ制御信号ＭＡ
Ｃの制御により入出力ラインＩ／Ｏを通って供給された
信号を所定レベルに増幅するメインアンプ１６と、該メ
インアンプ１６の入出力側の入出力ラインＩ／Ｏに接続
され、等化制御信号ＥＱＣの制御により入出力ラインＩ
／Ｏを等化させる等化器１４Ａ，１４Ｂと、プリチャー
ジ制御信号ＰＣＳの制御により入出力ラインＩ／Ｏを電
源電圧レベルにプリチャージさせるプリチャージ部１５
と、前記メインアンプ１６から出力されたデータをラッ
チするデータラッチ部１７と、ラッチされたデータを外
部システムに送出する際に出力をこの外部システムのデ
ータ形式にするため、一時データを記憶するデータ出力
バッファ１８とを備えて構成される。
【０００３】このように構成された従来の半導体メモリ
のデータライン等化制御回路の動作を説明する。通常、
半導体メモリのデータライン等化制御回路は、ＲＡＳ系
（Row AddressStrobe）回路によりワードラインＷ／Ｌ
を駆動し、メモリセル１１にデータがライトされるか又
はリードされ、該リード又はライトされたデータはビッ
トラインＢ／Ｌを通ってセンスアンプ１２でセンシング
される。
【０００４】一方、この種の半導体メモリのデータライ
ン等化制御回路では、カラム系（ＣＡＳ；Column Addre
ss Strobe ）アドレス信号が半導体チップ内に供給され
ると、カラム系アドレスが変更されたことを知らせるア
ドレス遷移検出信号ＡＴＤが発生し、該アドレス遷移検
出信号ＡＴＤを基準としてリード／ライト動作が行われ
る。
【０００５】以下、図８を用いてメモリセル１１に記録
されたデータのリード動作を説明する。図８（Ａ）はＲ
ＡＳ系のアドレス信号、図８（Ｂ）はＣＡＳ系のアドレ
ス信号のそれぞれの反転信号を示すものである。この半
導体メモリのデータライン等化制御回路では、先ず、図
８（Ｃ）に示すように、アドレス信号ＡＤＤが変更され
ると、図８（Ｄ）に示すように、アドレス遷移検出信号
ＡＴＤがロー（Ｌ）レベル信号にイネーブルされ、この
時に、各等化器１４Ａ，１４Ｂに図８（Ｅ）に示す等化
制御信号ＥＱＣが供給されて駆動するため、入出力ライ
ンＩ／Ｏは図８（Ｇ）の前半部のように電源電圧Ｖｃｃ
のレベルに等化される。
【０００６】前記等化制御信号ＥＱＣがＬレベル信号に
イネーブルされた後、スイッチ部１３には、図８（Ｆ）
に示すハイ（Ｈ）レベルのスイッチ信号ＹＳが供給され
て、ＮＭＯＳトランジスタＮＭ１２，ＮＭ１３がターン
オンされ、ビットラインＢ／ＬがＩ／Ｏラインに連結さ
れる。次いで、図８（Ｈ）に示すように、メインアンプ
制御信号ＭＡＣとしてＨレベル信号が供給されてメイン
アンプ１６がイネーブルされる。
【０００７】このような等化の過程が終了した後には、
ワードラインＷ／ＬにＨレベル信号が供給され、メモリ
セルのキャパシタＣ１１に蓄積されたデータがＮＭＯＳ
トランジスタＮＭ１１及びビットラインＢ／Ｌを通って
センスアンプ１２に伝達されてセンシングされた後、該
センシングされた信号はスイッチ部１３を通って入出力
ラインＩ／Ｏに伝達されて、該入出力ラインＩ／Ｏの電
位が、図８（Ｇ）の後半部に示したように、所定レベル
になる。
【０００８】この時、メインアンプ１６は、入出力ライ
ンＩ／０を通って入力した信号を所定レベルに増幅して
出力し、該出力されたデータはデータラッチ部１７でラ
ッチされた後、出力バッファ１８を通って外部システム
とインターフェースするのに適合する規格のデータ形式
に変換され、その結果、図８（Ｉ）に示す最終の出力デ
ータＤＯＵＴが出力される。
【０００９】ここで、カラムアドレスによりデータが出
力する時は、アドレス遷移検出信号ＡＴＤ及びカラムア
ドレス信号のデコーディングによりスイッチ信号ＹＳが
発生し、スイッチ部１３に供給される。また各等化器１
４Ａ，１４Ｂに供給された等化制御信号ＥＱＣは、アド
レス遷移検出信号ＡＴＤを基準として出力されるため、
等化完了時間が、図８（Ｇ）に示すように、所定遅延時
間ｔ＝ＡＴＤだけ遅延されるため、データＤＯＵＴの出
力時間もそれに伴い、遅延されることになる。
【００１０】一方、データを直接センシングする他の例
のデータライン等化制御回路には、例えば、図９に示す
ように、ビットラインＢ／Ｌの信号が各ＮＭＯＳトラン
ジスタＮＭ３２，ＮＭ３３のゲート端子に供給され、Ｎ
ＭＯＳトランジスタＮＭ３２，ＮＭ３３のソース共通接
続点と接地端子Ｖｓｓ間に接続したＮＭＯＳトランジス
タＮＭ３４をスイッチ信号ＹＳを用いてスイッチング
し、ビットラインＢ／Ｌと入出力ラインＩ／Ｏが直接、
連結されるようにしたものなどがある。なお、図９のそ
の他の回路構成は図７と同じである。
【００１１】
【発明が解決しようとする課題】しかしながら、この種
の半導体メモリのデータライン等化制御回路は、カラム
系アドレスによりデータが出力される時に、アドレス遷
移検出信号を基準として等化制御信号が供給されるた
め、等化完了の時間がアドレス遷移検出信号の区間だけ
遅延され、それに伴いデータ出力時間もそれだけ遅延し
てしまうという問題が生じる。
【００１２】またこの種の半導体メモリのデータライン
等化制御回路は、ビットライン及び入出力ラインを制御
するスイッチ部が不必要に長い間連結される回路構成に
なっているため、回路内の電力消費を増大するだけでな
く、前記回路構成の特質からアドレス障害信号（glitc
h）に対する影響を受け易くなり、システムを不安定に
動作させてしまうという問題を生じる。
【００１３】さらに、例えば、静的スイッチング方法
（Static Y-Switch ）による等化手段を用いた半導体メ
モリのデータライン等化制御回路の場合には、スイッチ
ングの切り換えがより遅く、等化完了時間が一層遅れる
ことがあるため、回路内の電力消費が増大するという問
題がある。本発明の目的は、フィードバック信号発生部
より出力されるフィードバック信号を用いてデータ入出
力ラインを等化させて、ビットラインとデータ入出力ラ
インとの接続を迅速にする半導体メモリのデータライン
等化制御回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る半導体メモリのデータライン等化制
御回路は、メモリセルに記録されたデータをセンシング
してビットラインと入出力ラインを通って外部システム
に出力し、またそれらの反対の経路を通ってデータを前
記メモリセルに記録する半導体メモリのデータライン等
化制御回路において、前記入出力ラインに供給されたデ
ータを増幅するメインアンプと、該メインアンプから出
力される出力信号を用いて第１のフィードバック信号を
発生するフィードバック信号発生部と、該フィードバッ
ク信号発生部から出力される前記第１のフィードバック
信号の制御により入出力ラインを等化させる等化器と、
前記メインアンプから出力される出力信号と、カラム系
アドレス信号が変更されたことを知らせるアドレス遷移
検出信号とに基づいて前記フィードバック信号発生部か
ら出力する第２のフィードバック信号の制御により前記
ビットラインと前記入出力ラインを選択的に連結するス
イッチ部と、を備えて構成される。
【００１５】このように構成することにより、フィード
バック信号発生部では、メインアンプから出力される出
力信号を用いて第１のフィードバック信号を発生する。
また等化器では、前記フィードバック信号発生部から出
力される第１のフィードバック信号の制御により前記入
出力ラインを等化する。またスイッチ部は、前記フィー
ドバック信号発生部から出力する第２のフィードバック
信号の制御によりビットラインと入出力ラインを選択的
に連結する。
【００１６】また請求項２に係る半導体メモリのデータ
ライン等化制御回路は、前記メインアンプから出力する
信号に基づいて前記フィードバック信号発生部から出力
する第３のフィードバック信号の制御により前記入出力
ラインをプリチャージさせるプリチャージ部を有して構
成される。
【００１７】このように構成することにより、プリチャ
ージ部は、前記フィードバック信号発生部から出力する
第３のフィードバック信号の制御により入出力ラインを
プリチャージする。また請求項３に係る半導体メモリの
データライン等化制御回路は、具体的な構成として、前
記フィードバック信号発生部が、前記メインアンプの出
力端子を第１のＮＡＮＤゲートに接続し、該第１のＮＡ
ＮＤゲートの出力側を第２のＮＡＮＤゲートの一方側入
力端子に接続し、前記第２のＮＡＮＤゲートの他方側入
力端子にライトイネーブル系信号を供給し、前記第２の
ＮＡＮＤゲートの出力端子が第１のインバータを通って
第３のＮＡＮＤゲートの一方側入力端子に直接、接続さ
れると共に、前記第１のインバータの出力側が第１の遅
延器、第２のインバータを介して、前記第３のＮＡＮＤ
ゲートの他方側入力端子に接続し、前記第３のＮＡＮＤ
ゲートの出力端子を直接、前記第１のフィードバック信
号を出力する出力端子に接続すると共に、第３のインバ
ータを介して前記第３のフィードバック信号を出力する
出力端子に接続し、前記第１のＮＡＮＤゲートの出力端
子を直接、第４のＮＡＮＤゲートの一方側入力端子に接
続すると共に、前記第１のＮＡＮＤゲートの出力側を第
２の遅延器、第４のインバータを介して前記第４のＮＡ
ＮＤゲートの他方側入力端子に接続し、第６及び第７の
ＮＡＮＤゲートからなるＲＳフリップフロップ回路の出
力端子を第５のＮＡＮＤゲートの一方側入力端子に接続
し、前記第４のＮＡＮＤゲートの出力側を前記第５のＮ
ＡＮＤゲートの他方側入力端子に接続し、前記第５のＮ
ＡＮＤゲートの出力端子を第５のインバータを介して前
記第２のフィードバック信号を出力する出力端子に接続
し、前記ＲＳフリップフロップ回路の出力側を直接、第
８のＮＡＮＤゲートの一方側入力端子に接続すると共
に、前記ＲＳフリップフロップ回路の出力側が、第３の
遅延器、第６のインバータを介して前記第８のＮＡＮＤ
ゲートの他方側入力端子に接続し、前記第８のＮＡＮＤ
ゲートの出力側が第７のインバータを通って前記ＲＳフ
リップフロップ回路の前記第７のＮＡＮＤゲートの一方
の入力端子に接 続され、前記第６のＮＡＮＤゲートに前
記アドレス遷移検出信号、前記ライトイネーブル系信号
及び第７のＮＡＮＤゲートの出力を入力し、前記第６の
ＮＡＮＤゲートの出力を前記第７のＮＡＮＤゲートの他
方の入力端子に入力すると共に、前記ＲＳフリップフロ
ップ回路の出力とするように構成する。
【００１８】また請求項４に係る半導体メモリのデータ
ライン等化制御回路は、スイッチ部を、センスアンプで
増幅されたデータを、スイッチング信号の供給に基づい
て出力する前段のスイッチ部と、該前段のスイッチ部と
前記等化器との間に接続し、前記第２のフィードバック
信号の供給に基づいて前記前段のスイッチ部を介した前
記増幅されたデータを直ちに前記等化器を経て前記メイ
ンアンプに供給する後段のスイッチ部とを備えるように
構成する。
【００１９】このように構成することにより、スイッチ
部の前段のスイッチ部がスイッチング信号の供給に基づ
いて出力し、前記第２のフィードバック信号の供給に基
づいて後段のスイッチ部の動作により前記増幅されたデ
ータを直ちに前記等化器を経て前記メインアンプに供給
する。
【００２０】
【発明の実施の形態】以下、本発明の十時の形態につい
て説明する。本発明に係る半導体メモリのデータライン
等化制御回路の第１実施形態は、図１に示すようにメモ
リセル４１、センスアンプ４２、第１のスイッチ部４３
Ａ、第２のスイッチ部４３Ｂ、等化器４４Ａ，４４Ｂ、
プリチャージ部４５、メインアンプ４６、フィードバッ
ク信号発生部４７、データラッチ部４８、データ出力バ
ッファ４９から構成する。なお、第１のスイッチ部４３
Ａと第２のスイッチ部４３Ｂはスイッチ部を構成する。
【００２１】前記センスアンプ４２は、ビットラインＢ
／Ｌを通ってメモリセル４１に入出力したデータをセン
シングして適正レベルに増幅する。前記第１のスイッチ
部４３Ａは、スイッチ信号ＹＳの制御によりビットライ
ンＢ／Ｌを前記第２のスイッチ部４３Ｂの入力端に選択
的に連結する。この第２のスイッチ部４３Ｂは、フィー
ドバック信号ＦＢ２の制御により、前記第１のスイッチ
部４３Ａの出力端を入出力ラインＩ／Ｏに選択的に連結
される。
【００２２】前記プリチャージ部４５は、フィードバッ
ク信号ＦＢ３の制御により入出力ラインＩ／Ｏを電源電
圧Ｖｃｃレベルにプリチャージする。前記メインアンプ
４６は、メインアンプ制御信号ＭＡＣの制御により入出
力ラインＩ／Ｏを通って供給された信号を所定レベルに
増幅する。前記等化器４４Ａ，４４Ｂは、メインアンプ
４６の入出力端の入出力ラインＩ／Ｏに接続されフィー
ドバック信号ＦＢ１及び等化制御信号ＥＱＢの制御によ
り入出力ラインＩ／Ｏを等化する。
【００２３】前記フィードバック信号発生部４７は、メ
インアンプ４６の出力信号Ａ／Ｂとライトイネーブル系
信号ＷＥＳとを論理演算してフィードバック信号ＦＢ
１、ＦＢ３を発生し、また出力信号Ａ／Ｂ、ライトイネ
ーブル系信号ＷＥＳ、及びアドレス遷移検出信号ＡＴＤ
を論理演算してフィードバック信号ＦＢ２を発生する。
データラッチ部４８は、前記メインアンプ４６から出力
したデータをラッチする。前記データ出力バッファ４９
は、データラッチ部４８でラッチされたデータを外部シ
ステムとインターフェースするのに適合できるデータ形
式に変換して出力する。
【００２４】フィードバック信号発生部４７では、図４
に詳細に説明するように、前記メインアンプ４６の出力
信号Ａ／Ｂが第１のＮＡＮＤゲートであるＮＡＮＤゲー
トＮＤ７１で否定論理積演算された後、第２のＮＡＮＤ
ゲートであるＮＡＮＤゲートＮＤ７２でライトイネーブ
ル信号ＷＥＳと否定論理積演算され、該ＮＡＮＤゲート
ＮＤ７２の出力信号が第１のインバータであるインバー
タＩ７１を通って、直接、第３のＮＡＮＤゲートである
ＮＡＮＤゲートＮＤ７３の他方側入力端に供給されると
共に第１の遅延器である遅延器７１及び第２のインバー
タであるインバータＩ７２を通って一方側入力端に供給
されて否定論理積演算された後、第１のフィードバック
信号であるフィードバック信号ＦＢ１として出力される
と共に第３のインバータであるインバータＩ７３を通っ
て反転されて第３のフィードバック信号であるフィード
バック信号ＦＢ３として出力される。
【００２５】更に、前記ＮＡＮＤゲートＮＤ７１の出力
信号が、直接、第４のＮＡＮＤゲートであるＮＡＮＤゲ
ートＮＤ７４の一方側入力端に供給されると共に第２の
遅延器である遅延器Ｄ７２及び第４のインバータである
インバータＩ７４を通って他方側入力端に供給されて否
定論理積演算された後、第５のＮＡＮＤゲートであるＮ
ＡＮＤゲートＮＤ７５の一方側入力端に供給され、ライ
トイネーブル信号ＷＥＳ及びアドレス遷移検出信号ＡＴ
ＤがＮＡＮＤゲートＮＤ７７とＲＳフリップフロップ回
路構成に結合されたＮＡＮＤゲートＮＤ７６の入力信号
として供給され否定論理積演算された後、前記ＮＡＮＤ
ゲートＮＤ７５の他方側入力端に直接、供給され、否定
論理積演算された後、第５のインバータであるインバー
タＩ７５を通って第２のフィードバック信号であるフィ
ードバック信号ＦＢ２として出力される。
【００２６】またＮＡＮＤゲートＮＤ７６の出力信号
が、ＮＡＮＤゲートＮＤ７８の一方側入力端に直接、供
給されると共に、第３の遅延器である遅延器Ｄ７３及び
インバータＩ７６を通って他方側入力端に供給され、否
定論理積演算された後インバータＩ７７を通って前記Ｎ
ＡＮＤゲートＮＤ７７の他方側入力端に供給される。こ
の場合、それら遅延器Ｄ７１、Ｄ７２、Ｄ７３は出力パ
ルス幅を拡張して、該パルス幅出力を遅延させるために
用いられる。
【００２７】このように構成された本発明の実施形態の
動作について図５のタイミングチャートについて、図
１、図４を参照して説明する。なお、図５（Ａ）はＲＡ
Ｓ系のアドレス信号、図５（Ｂ）はＣＡＳ系のアドレス
信号のそれぞれの反転信号を示すものである。本実施形
態では、図示しないＲＡＳ系回路によりワードラインＷ
／Ｌが駆動しメモリセル４１にデータが記録されるか又
はリードされ、該リード又はライトされたデータはビッ
トラインＢ／Ｌを通ってセンスアンプ４２でセンシング
される。
【００２８】以下、前記メモリセル４１に記録されたデ
ータのリード動作を説明する。この半導体メモリのデー
タライン等化制御回路では、先ず、図５（Ｂ）に示すカ
ラム系アドレス信号をチップ内に供給すると、図５
（Ｃ）に示すように、アドレス信号ＡＤＤが変更され、
カラム系アドレスが変更されたことを知らせるアドレス
遷移検出信号ＡＴＤが、図５（Ｄ）に示すように、Ｌレ
ベル信号にイネーブルされる。
【００２９】フィードバック信号発生部４７では、アド
レス遷移検出信号ＡＴＤを基準とし、図５（Ｅ）に示す
ような等化制御信号ＥＱＢ、図５（Ｉ）に示すようなメ
インアンプ制御信号ＭＡＣ、図５（Ｆ）に示すようなフ
ィードバック信号ＦＢ２を夫々発生する。その後、図５
（Ｅ）に示すような等化制御信号ＥＱＢにより等化器４
４Ｂが駆動し、メインアンプ４６の出力端から出力した
図５（Ｊ）に示したような信号Ａ／Ｂがフィードバック
信号発生部４７の入力信号として供給され、該フィード
バック信号発生部４７からは図５（Ｋ）、（Ｌ）に対応
するフィードバック信号ＦＢ１，ＦＢ３がそれぞれ出力
する。フィードバック信号ＦＢ１により等化器４４Ａが
駆動し、入出力ラインＩ／Ｏが自動的に等化される。
【００３０】かつ必要に応じて前記フィードバック信号
ＦＢ３をプリチャージ部４５の駆動信号として供給し、
前記入出力ラインＩ／Ｏを電源電圧Ｖｃｃレベルにプリ
チャージすることができる。一方、カラム系アドレス信
号により発生した図５（Ｇ）に示すようなスイッチ信号
ＹＳが第１のスイッチ部４３Ａに供給されるときは、Ｎ
ＭＯＳトランジスタＮＭ４２、ＮＭ４３が夫々オンし
て、ビットラインＢ／Ｌが前記第１のスイッチ部４３Ａ
を通って第２のスイッチ部４３Ｂの入力端に連結される
が、前述したように、アドレス遷移検出信号ＡＴＤによ
り直ちにフィードバック信号ＦＢ２が発生し、該フィー
ドバック信号ＦＢ２は第２のスイッチ部４３Ｂのスイッ
チ信号として供給すると、ＮＭＯＳトランジスタＮＭ４
４、ＮＭ４５がオンしてビットラインＢ／Ｌと入出力ラ
インＩ／Ｏとが連結される。
【００３１】ここでは、第１のスイッチ部４３Ａ及び第
２のスイッチ部４３Ｂの全てを使用する場合を説明した
が、フィードバック信号ＦＢ２を前記スイッチ信号ＹＳ
のコーディング信号に使用し、第２のスイッチ部４３Ｂ
を用いずに第１のスイッチ部４３Ａのみを使用した場合
であっても同様の作用効果を得ることができる。
【００３２】以上に説明した実施形態においては、結
局、入出力ラインＩ／Ｏがフィードバック信号ＦＢ１に
より自動的に等化されるため、ビットラインＢ／Ｌを通
って出力する信号が、従来のように所定時間ｔ遅延され
ずに入出力ラインＩ／Ｏにロードされる。且つ、スイッ
チ信号ＹＳはただアドレス信号により発生するものであ
るため、極めて短い周期の障害性アドレス遷移検出信号
ＡＴＤにより故障（fail）が発生することもなくなる。
【００３３】上記実施形態では、フィードバック信号Ｆ
Ｂ１及び等化制御信号ＥＱＢにより等化器４４Ａ、４４
Ｂが駆動して入出力ラインＩ／Ｏが自動的に等化され、
スイッチ信号ＹＳ及びフィードバック信号ＦＢ２により
第１のスイッチ部４３Ａ及び第２のスイッチ部４３Ｂが
駆動すると、ワードライン信号Ｗ／Ｌによりメモリセル
４１に記録されたデータがリードされセンスアンプ４２
で所定レベルに増幅された後、ビットラインＢ／Ｌ、第
１及び第２のスイッチ部４３Ａ，４３Ｂ、及び入出力ラ
インＩ／Ｏを順次通ってメインアンプ４６に伝達され
る。
【００３４】前記メインアンプ４６に入力した信号は、
図２の変形実施例に示すように、メインアンプ制御信号
ＭＡＣにより駆動する演算増幅器ＯＰ６１，ＯＰ６２を
通って一次的に増幅され、再び演算増幅器ＯＰ６３，Ｏ
Ｐ６４を通って２次的に増幅された後、データラッチ部
４８でラッチされ、再びデータ出力バッファ４９を通っ
て外部システムとインターフェースするのに適合するデ
ータ形式にするため増幅処理されるようにすることがで
きる。
【００３５】且つ、等化器４４Ａでは、図３に具体的に
説明するように、Ｌレベル信号として供給されたフィー
ドバック信号ＦＢ１がＰＭＯＳトランジスタＰＭ５１，
ＰＭ５２，ＰＭ５３の各ゲート電極に供給され夫々ター
ンオンされて、入出力ラインＩ／Ｏを等化することがで
きる。一方、本発明の第２実施形態に係る直接センシン
グ方式のデータライン等化制御回路においては、図６に
示すように前段のスイッチ部９３Ａに連結された入力ラ
インＩ／Ｏ側に後段のスイッチ部９３Ｂを追加接続し、
図４に示したように、フィードバック信号発生部４７か
ら出力したフィードバック信号ＦＢ２を用いて後段のス
イッチ部９３Ｂのスイッチングを制御して、前段のスイ
ッチ部９３Ａを駆動することにより、不必要に長い時間
ビットラインＢ／Ｌと入出力ラインＩ／Ｏが接続された
状態に放置されるのを防止することにより、センスアン
プ４２において迅速にセンシングし、センシングに要す
る時間を短縮することができるためセンシングにおいて
必要とする電力が削減できる。
【００３６】以上に説明したように請求項１〜請求項３
に係る半導体メモリのデータライン等化制御回路におい
ては、メインアンプからフィードバック信号発生部に送
出される信号にしたがってフィードバック信号発生部よ
り出力するフィードバック信号を用いてデータ入出力ラ
インを自動的に等化させ、ビットラインとデータ入出力
ラインとの接続を速やかに行うことにより、データの入
出力速度を向上させて、センシングに要する時間を短縮
して、該センシングに要する電力を削減することができ
るという効果を得ることができる。
【００３７】また請求項４に係る半導体メモリのデータ
ライン等化制御回路においては、不必要に長い時間、ビ
ットラインＢ／Ｌと入出力ラインＩ／Ｏが接続された状
態に放置されるのを防止することにより、アドレス障害
信号によりシステムが不安定に動作することを防止する
ことができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリのデータライン等化
制御回路の第１実施形態の構成を示したブロック図であ
る。
【図２】第１実施形態の変形実施形態に係るメインアン
プ部の構成を示す回路図である。
【図３】第１実施形態の変形形態に係る等化器の構成を
示す回路図である。
【図４】第１実施形態に係るフィードバック信号発生部
の具体的構成を示す回路図である。
【図５】図５（Ａ）〜図５（Ｍ）は第１実施形態に係る
各部の信号波形図である。
【図６】本発明に係る半導体メモリのデータライン等化
制御回路の第２実施形態の構成を示したブロック図であ
る。
【図７】従来の半導体メモリのデータライン等化制御回
路の構成例を示したブロック図である。
【図８】図８（Ａ）〜図８（Ｉ）は、従来の等化制御回
路の各部信号波形図である。
【図９】従来の半導体メモリのデータライン等化制御回
路の他の構成例を示したブロック図である。
【符号の説明】
４１ メモリセル ４２ センスアンプ ４３Ａ 第１のスイッチ部 ４３Ｂ 第２のスイッチ部 ４４Ａ，４４Ｂ 等化器 ４５ プリチャージ部 ４６ メインアンプ ４７ フィードバック信号発生部 ４８ データラッチ部 ４９ データ出力バッファ ＮＤ７１〜ＮＤ７８ 第１〜第７のＮＡＮＤゲート Ｄ７１〜Ｄ７３ 第１〜第３の遅延器 Ｉ７１〜Ｉ７７ 第１〜第７のインバータ ９３Ａ 前段のスイッチ部 ９３Ｂ 後段のスイッチ部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセルに記録されたデータをセンシ
    ングしてビットラインと入出力ラインを通って外部シス
    テムに出力し、またそれらの反対の経路を通ってデータ
    を前記メモリセルに記録する半導体メモリのデータライ
    ン等化制御回路において、 前記入出力ラインに供給されたデータを増幅するメイン
    アンプと、 前記メインアンプから出力される出力信号を用いて第１
    のフィードバック信号を発生するフィードバック信号発
    生部と、 該フィードバック信号発生部から出力される前記第１の
    フィードバック信号の制御により入出力ラインを等化さ
    せる等化器と、 前記メインアンプから出力される出力信号と、カラム系
    アドレス信号が変更されたことを知らせるアドレス遷移
    検出信号とに基づいて前記フィードバック信号発生部か
    ら出力する第２のフィードバック信号の制御により前記
    ビットラインと前記入出力ラインを選択的に連結するス
    イッチ部と、 を備えて構成されたことを特徴とする半導体メモリのデ
    ータライン等化制御回路。
  2. 【請求項２】 前記メインアンプから出力する出力信号
    に基づいて前記フィードバック信号発生部から出力する
    第３のフィードバック信号の制御により前記入出力ライ
    ンをプリチャージするプリチャージ部を有して構成され
    ることを特徴とする請求項１に記載の半導体メモリのデ
    ータライン等化制御回路。
  3. 【請求項３】 前記フィードバック信号発生部は、 前記メインアンプの出力端子を第１のＮＡＮＤゲートに
    接続し、該第１のＮＡＮＤゲートの出力側を第２のＮＡ
    ＮＤゲートの一方側入力端子に接続し、前記第２のＮＡ
    ＮＤゲートの他方側入力端子にライトイネーブル系信号
    を供給し、 前記第２のＮＡＮＤゲートの出力端子が第１のインバー
    タを通って第３のＮＡＮＤゲートの一方側入力端子に直
    接、接続されると共に、前記第１のインバータの出力側
    が第１の遅延器、第２のインバータを介して、前記第３
    のＮＡＮＤゲートの他方側入力端子に接続し、前記第３
    のＮＡＮＤゲートの出力端子を直接、前記第１のフィー
    ドバック信号を出力する出力端子に接続すると共に、第
    ３のインバータを介して前記第３のフィードバック信号
    を出力する出力端子に接続し、 前記第１のＮＡＮＤゲートの出力端子を直接、第４のＮ
    ＡＮＤゲートの一方側入力端子に接続すると共に、前記
    第１のＮＡＮＤゲートの出力側を第２の遅延器、第４の
    インバータを介して前記第４のＮＡＮＤゲートの他方側
    入力端子に接続し、 第６及び第７のＮＡＮＤゲートからなるＲＳフリップフ
    ロップ回路の出力端子を第５のＮＡＮＤゲートの一方側
    入力端子に接続し、前記第４のＮＡＮＤゲートの出力側
    を前記第５のＮＡＮＤゲートの他方側入力端子に接続
    し、前記第５のＮＡＮＤゲートの出力端子を第５のイン
    バータを介して前記第２のフィードバック信号を出力す
    る出力端子に接続し、 前記ＲＳフリップフロップ回路の出力側を直接、第８の
    ＮＡＮＤゲートの一方側入力端子に接続すると共に、前
    記ＲＳフリップフロップ回路の出力側が、第３の遅延
    器、第６のインバータを介して前記第８のＮＡＮＤゲー
    トの他方側入力端子に接続し、前記第８のＮＡＮＤゲー
    トの出力側が第７のインバータを通って前記ＲＳフリッ
    プフロップ回路の前記第７のＮＡＮＤゲートの一方の入
    力端子に接続され、 前記第６のＮＡＮＤゲートに前記アドレス遷移検出信
    号、前記ライトイネーブル系信号及び第７のＮＡＮＤゲ
    ートの出力を入力し、前記第６のＮＡＮＤゲートの出力
    を前記第７のＮＡＮＤゲートの他方の入力端子に入力す
    ると共に、前記ＲＳフリップフロップ回路の出力とする
    ように構成されたことを特徴とする請求項１又は請求項
    ２に記載の半導体メモリのデータライン等化制御回路。
  4. 【請求項４】 前記スイッチ部は、 センスアンプで増幅されたデータを、スイッチング信号
    の供給に基づいて出力する前段のスイッチ部と、 該前段のスイッチ部と前記等化器との間に接続し、前記
    第２のフィードバック信号の供給に基づいて前記前段の
    スイッチ部を介した前記増幅されたデータを直ちに前記
    等化器を経て前記メインアンプに供給する後段のスイッ
    チ部と、 を備えたことを特徴とする請求項１〜請求項３のいずれ
    か１つに記載の半導体メモリのデータライン等化制御回
    路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100275132B1 (ko) * 1997-06-24 2000-12-15 김영환 전류미러형 감지 증폭기
KR100266750B1 (ko) * 1997-11-20 2000-09-15 윤종용 행 프리 챠아지 시간을 줄일 수 있는 고밀도 반도체 메모리 장치
JP2000011661A (ja) * 1998-06-26 2000-01-14 Nec Corp データアウトバッファ回路
KR100557969B1 (ko) * 1998-09-11 2006-05-17 주식회사 하이닉스반도체 반도체 메모리의 입출력 제어회로
JP2001297586A (ja) 2000-04-12 2001-10-26 Mitsubishi Electric Corp 半導体記憶装置
DE102004047331B3 (de) * 2004-09-29 2006-05-11 Infineon Technologies Ag Integrierter Halbleiterspeicher
US7738307B2 (en) 2005-09-29 2010-06-15 Hynix Semiconductor, Inc. Data transmission device in semiconductor memory device
KR100804152B1 (ko) * 2005-09-29 2008-02-19 주식회사 하이닉스반도체 반도체 장치
JP2014149884A (ja) * 2013-01-31 2014-08-21 Micron Technology Inc 半導体装置
US8890575B1 (en) * 2013-07-19 2014-11-18 Integrated Silicon Solution, Inc. Glitch-free input transition detector

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817032B2 (ja) * 1986-03-12 1996-02-21 株式会社日立製作所 半導体集積回路装置
JP2785540B2 (ja) * 1991-09-30 1998-08-13 松下電器産業株式会社 半導体メモリの読み出し回路
TW367656B (en) * 1994-07-08 1999-08-21 Hitachi Ltd Semiconductor memory device

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