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Die
Erfindung betrifft einen integrierten Halbleiterspeicher mit einer
veränderbaren
Vorladespannung.
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Integrierte
Halbleiterspeicher, beispielsweise DRAM (dynamic random access memory)-Halbleiterspeicher
weisen Spannungsgeneratoren zur Erzeugung interner Spannungen auf.
Solche Spannungsgeneratoren haben die Aufgabe, aus extern angelegten
Spannungen stabilisierte Spannungen zu erzeugen. Die stabilisierten
Spannungen werden Schaltungskomponenten des integrierten Halbleiterspeichers
zur Verfügung
gestellt, so dass ein einwandfreier Betrieb des Halbleiterspeichers
sichergestellt ist.
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4 zeigt einen integrierten
Halbleiterspeicher 100 mit einem Speicherzellenfeld 10,
in dem Speicherzellen SZ entlang von Wortleitungen WL und Bitleitungen
BL angeordnet sind. Die Bitleitungen BL sind jeweils mit einem primären Leseverstärker SA
verbunden. Die an die Bitleitungen jeweilig angeschlossenen primären Leseverstärker SA
sind wiederum mit einem sekundären
Leseverstärker SSA
verbunden. Der sekundäre
Leseverstärker
SSA ist mit einem Datenanschluss DQ des integrierten Halbleiterspeichers
verbunden. Des Weiteren umfasst der integrierte Halbleiterspeicher
eine Steuerschaltung 20, die Schreib- und Lesezugriffe
auf die Speicherzellen des Speicherzellenfeldes 10 steuert. Zur
Auswahl einer Speicherzelle SZ wird an einen Adressanschluss A40
ein Adresssignal AS angelegt, das einem Adressregister 40 zugeführt wird.
Die Adresse einer ausgewählten
Speicherzelle wird in dem Adress register 40 zwischengespeichert
und zur Aktivierung der entsprechenden Speicherzelle der Steuerschaltung 20 zugeführt.
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Zur
Erzeugung von internen Spannungen weist der integrierte Halbleiterspeicher
Spannungsgeneratoren auf, von denen beispielhaft ein Spannungsgenerator 30 zur
Erzeugung einer Vorladespannung VEQ dargestellt ist. Der Spannungsgenerator 30 umfasst
einen Versorgungsanschluss V30 zum Anlegen einer Versorgungsspannung
VDD und einen Bezugsanschluss B30 zum Anlegen einer Bezugsspannung
VSS. Die Versorgungsspannung VDD und die Bezugsspannung VSS werden
dem Spannungsgenerator 30 von einem externen Versorgungsanschluss
V100 des integrierten Halbleiterspeichers zum Anlegen der Versorgungsspannung
VDD und von einem externen Bezugsspannungsanschluss B100 zum Anlegen
der Bezugsspannung VSS zugeführt.
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5 zeigt den Spannungsgenerator 30 sowie
einen Ausschnitt aus dem Speicherzellenfeld 10 in vergrößerter Darstellung.
Aus Gründen
der besseren Übersicht
ist innerhalb des Speicherzellenfeldes 10 lediglich ein
Leseverstärker
SA dargestellt, der an ein Bitleitungspaar aus den Bitleitungen
BL und /BL angeschlossen ist. An die Bitleitung BL ist eine DRAM-Speicherzelle
SZ angeschlossen, die einen Auswahltransistor AT und einen Speicherkondensator
SC umfasst. Zwischen den Bitleitungen BL und /BL ist eine Vorladeschaltung
EC zum Vorladen der beiden Bitleitungen auf das Vorladepotenzial
VEQ angeordnet, das von dem Spannungsgenerator 30 erzeugt
wird. Die Vorladeschaltung EC umfasst drei Schalttransistoren Tr1,
Tr2 und Tr3. Der Transistor Tr1 dient dazu, die Bitleitung BL mit
ihrer komplementären
Bitleitung /BL kurzzuschließen. Über den
Transistor Tr2 und Tr3 lassen sich die Bitleitung BL und ihre komplementäre Bitleitung
/BL auf die Vorladespannung VEQ aufladen.
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6 zeigt die Spannungsverläufe auf
der Bitleitung BL und der komplementären Bitleitung /BL bei einem
Lesezugriff auf die Speicherzelle SZ. Vor dem Zeitpunkt T1 sind
die Bitleitungen BL und /BL auf die Vorladespannung VEQ aufgeladen.
Dazu steuert die Steuerschaltung 20 die Steueranschlüsse der
Transistoren Tr1, Tr2 und Tr3 der Vorladeschaltung EC mit einem
hohen Spannungspotenzial VP an. Die Transistoren Tr1, Tr2 und Tr3
sind als n-Kanal Feldeffekttransistoren ausgebildet und werden durch den
hohen Pegel der Steuerspannung VP leitend gesteuert. Über den
Transistor Tr1 werden die beiden Bitleitungen BL und /BL leitend
miteinander verbunden und über
die Transistoren Tr2 und Tr3 jeweils auf die Vorladespannung VEQ
aufgeladen. Wenn vorausgesetzt wird, dass die Bitleitungskapazität CBL der Bitleitung BL und die Bitleitungskapazität C/BL der Bitleitung /BL gleich sind, findet
zwischen den beiden Bitleitungen des Bitleitungspaares ein Ladungsausgleich
statt, bis beide Bitleitungen die Vorladespannung VEQ angenommen
haben.
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Zum
Zeitpunkt T1 wird ein Adresssignal AS an den Adressanschluss A40
des Adressregisters 40 und ein Aktivierungssignal ACT an
einen Steueranschluss S20a der Steuerschaltung 20 angelegt.
Die Steuerschaltung 20 deaktiviert infolge dessen die Vorladeschaltung
EC, indem sie die Schalttransistoren Tr1, Tr2 und Tr3 sperrt. Die
durch das Adresssignal AS ausgewählte
Speicherzelle SZ wird hingegen aktiviert, indem die mit einem Steueranschluss
des Auswahltransistors AT der ausgewählten Speicherzelle SZ verbundene
Wortleitung WL mit einem hohen Spannungspotenzial VPP angesteuert
wird, durch das der Auswahltransistor AT leitend gesteuert wird.
Der Speicherkondensator SC ist dadurch mit der an die ausgewählte Speicherzelle
SZ angeschlossenen Bitleitung BL leitend verbunden.
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In 6 ist der Fall dargestellt,
dass in der Speicherzelle SZ ein erster Speicherzustand, beispielsweise
ein High-Pegel abgespeichert
war. Der Speicherkondensator SC ist dazu auf eine Spannung aufgeladen,
die oberhalb der Vorladespannung VEQ liegt. Durch die leitende Verbindung
des Speicherkondensators mit der Bitleitung BL entsteht auf dieser ein
Signalhub ΔUH,
der eine Potenzialanhebung auf das Spannungspotenzial V1 bewirkt,
das oberhalb der Vorladespannung VEQ liegt. Nach Ablauf einer Signalentwicklungszeit
verstärkt
der primäre
Leseverstärker
SA zum Zeitpunkt T2 die Spannungspegel auf der Bitleitung BL und
der komplementären
Bitleitung /BL. Das Bitleitungspaar wird „gespreizt", indem die Bitleitung BL auf das hohe
Spannungspotenzial VBH und die Bitleitung /BL wird auf das niedrige Spannungspotenzial
VBL des gespreizten Bitleitungspaares aufgeladen wird. Zum Zeitpunkt
T3 wird an den Steueranschluss S20a der Steuerschaltung 20 ein
Lesekommando RD angelegt. Dadurch wird der hohe Spannungspegel VBH,
der dem in der Speicherzelle SZ abgespeicherten High-Pegel entspricht, durch
den sekundären
Leseverstärker
SSA nochmals verstärkt
und an den Datenanschluss DQ ausgegeben. Zum Zeitpunkt T4 wird der
Steueranschluss S20a der Steuerschaltung 20 mit einem Vorladekommando
PRE angesteuert. Die Steuerschaltung 20 steuert daraufhin
den Auswahltransistor AT durch Anlegen eines negativen Spannungspotenzials
VNW auf der Wortleitung WL wieder in den sperrenden Zustand. Gleichzeitig
werden die Schalttransistoren Tr1, Tr2 und Tr3 durch das Steuersignal
VP wieder leitend gesteuert, so dass zwischen den Bitleitungen BL
und /BL ein Ladungsausgleich auf die Vorladespannung VEQ stattfindet.
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Wenn
in der Speicherzelle SZ ein Low-Zustand abgespeichert war, kommt
es nach dem leitend Steuern des Auswahltransistors der Speicherzelle
zu einer Potenzialabsenkung auf der Bitlei tung BL. Wie beim Auslesen
des High-Zustands verstärkt
der Leseverstärker
SA auch hier den Spannungsunterschied zwischen der Spannungsabsenkung
auf der Bitleitung BL und der Vorladespannung VEQ auf der komplementären Bitleitung
/BL.
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Beim
Auslesen beider Speicherzustände
der Speicherzelle SZ tritt also zwischen der Bitleitung BL und der
komplementären
Bitleitung /BL ein Spannungsunterschied, der Signalhub, auf, der
von dem Leseverstärker
SA detektiert werden muss. Um ein gesichertes Auslesen des Zelleninhalts
zu gewährleisten,
sollte die Signalanhebung beim Auslesen eines High-Zustands und
die Signalabsenkung beim Auslesen eines Low-Zustands gleich sein.
Wenn hingegen der Signalhub nach Ansteuerung der Steuerschaltung 20 mit
dem Aktivierungssignal ACT für
das Auslesen des High-Zustands oder für das Auslesen des Low-Zustands zu gering
ausfällt,
so kann dieser Spannungsunterschied von dem Leseverstärker SA nicht
mehr sicher detektiert werden. Ein fehlerhaftes Auslesen des Speicherzustandes
der ausgewählten Speicherzelle
ist die Folge. Der Signalhub sollte daher beim Auslesen des High-Zustands
und beim Auslesen des Low-Zustands in Bezug auf die Vorladespannung
gleich und ausreichend groß sein.
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Bisher
wurde die Vorladespannung VEQ durch den Mittelwert des hohen Spannungspotenzials
VBH und des niedrigen Spannungspotenzials VBL der gespreizten Bitleitungen
bestimmt. Da das niedrige Spannungspotenzial VBL im allgemeinen mit
dem Massepotenzial übereinstimmt
wurde als Pegel der Vorladespannung VEQ der halbierte Pegel des
hohen Spannungspotenzials VBH gewählt.
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Trotzdem
zeigt sich oftmals, dass sich der Signalhub ΔUH, der sich beim Auslesen eines High-Speicherzustands
einstellt, von dem Signalhub ΔUL,
der sich beim Auslesen des Low-Speicherzustands
einstellt, unterscheidet. 7 zeigt
dazu entsprechende Spannungsdiagramme. In 7 ist das Spannungspotenzial V1, das
sich auf der Bitleitung BL beim Auslesen des High-Pegels einstellt,
beispielsweise geringer ausgefallen als das Spannungspotenzial V2,
das sich auf der Bitleitung BL beim Auslesen des Low-Zustands einstellt.
Der unterschiedliche Signalhub kommt beispielsweise dadurch zustande,
dass der Auswahltransistor beim Auslesen eines hohen Spannungspegels,
der dem High-Speicherzustand entspricht, nicht ausreichend leitend
gesteuert werden kann. In Folge dessen fällt der Signalhub ΔUH auf der
Bitleitung zu gering aus, um von dem Leseverstärker SA noch sicher detektiert
zu werden. Ebenfalls kann es vorkommen, dass der Signalhub ΔUL beim Auslesen
des Low-Speicherzustands zu gering ausfällt. Die Ursache hierfür ist vorwiegend
ein Unterschwellstrom, der trotz gesperrt gesteuertem Auswahltransistor
in die Speicherzelle SZ hineinfließt. Der Speicherkondensator
SC lädt sich
dadurch innerhalb der Vorladephase allmählich auf den Pegel der Vorladespannung
VEQ auf.
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Die
Druckschrift
US 6,438,049
B1 beschreibt eine Testschaltung, mit der sich bei einem
integrierten Halbleiterspeicher eine Vorladespannung variieren lässt. Die
Testschaltung umfasst eine Vorladeschaltung, die aus einem Pull-Up-Transistor
gebildet wird, der an einen kreuzgekoppelten NMOS-Leseverstärker angeschlossen
ist. Vor dem Auslesen einer Speicherzelle werden zueinander komplementäre Bitleitungen
auf eine erste Vorladespannung aufgeladen. Danach wird ein Datum
aus einer Speicherzelle ausgelesen und der Speicherzustand in der Speicherzelle
aufgefrischt. Mit Hilfe der Vorladeschaltung werden die komplementären Bitleitungspaare
anschließend
auf eine zweite Vorladespannung aufgeladen, die höher als
die erste Vorladespannung ist. Danach wird der aufgefrischte Speicherzustand
der zuvor ausgelesenen Speicherzelle erneut ausgelesen. Nach jedem
Lesezugriff wird die Vorladespannung der komplementären Bitleitungspaare
so lange erhöht,
bis die Speicherzelle nicht mehr korrekt ausgelesen werden kann.
Mit Hilfe der beschriebenen Testschaltung lassen sich in einem Testbetrieb
eines integrierten Halbleiterspeichers Ausfallgrenzen von Speicherzellen
testen.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher
anzugeben, bei dem die Vorladespannung veränderbar ist, so dass die Signalhübe, die
sich auf einer Bitleitung beim Auslesen eines Speicherzustands einer
Speicherzelle, die an die entsprechende Bitleitung angeschlossen
ist, einstellen, in Bezug auf die veränderte Vorladespannung ausreichend
groß und
annähernd gleich
ausfallen. Eine weitere Aufgabe der vorliegenden Erfindung ist es,
ein Verfahren anzugeben, mit dem sich die Vorladespannung in einer
Weise verändern
lässt,
so dass die Signalhübe,
die sich auf einer Bitleitung beim Auslesen eines Speicherzustands
einer Speicherzelle, die an die entsprechende Bitleitung ange schlossen
ist, einstellen, in Bezug auf die veränderte Vorladespannung ausreichend
groß und annähernd gleich
ausfallen.
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Die
Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch
einen integrierten Halbleiterspeicher mit einer Speicherzelle, die
an eine Bitleitung angeschlossen ist, und bei dem die Bitleitung
zum Aufladen auf eine Vorladespannung mit einem Anschluss zum Anlegen
der Vorladespannung verbindbar ist. Der integrierte Halbleiterspeicher
umfasst des Weiteren eine Steuerschaltung zur Erzeugung eines Steuersignals
und einen steuerbaren Spannungsgenerator mit einem Eingangsanschluss
zum Anlegen des von der Steuerschaltung erzeugten Steuersignals
und mit einem Ausgangsanschluss zur Erzeugung der Vorladespannung.
Der steuerbare Spannungsgenerator ist derart ausgebildet, dass er
in Abhängigkeit
von dem Steuersignal ausgangsseitig die Vorladespannung erzeugt.
Der integrierte Halbleiterspeicher enthält weiter eine Detektorschaltung
zur Messung eines Ausgleichsstroms zwischen dem Ausgangsanschluss
des steuerbaren Spannungsgenerators und dem Anschluss zum Anlegen
der Vorladespannung. Der von der Detektorschaltung gemessene Ausgleichsstrom
ist der Steuerschaltung zuführbar.
Die Steuerschaltung ist derart ausgebildet, dass sie in Abhängigkeit
von der Größe des gemessenen
Ausgleichsstroms das Steuersignal zur Ansteuerung des steuerbaren
Spannungsgenerators erzeugt.
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In
einer Weiterbildung des integrierten Halbleiterspeichers umfasst
der steuerbare Spannungsgenerator einen weiteren Eingangsanschluss
zum Anlegen eines Istwertes der Vorladespannung. Der Anschluss zum
Anlegen der Vorladespannung ist mit dem weiteren Eingangsanschluss
des steuerbaren Spannungsgenerators verbunden. Dem steuerbaren Spannungsgenerator
ist über
das Steuersignal ein Sollwert der Vorladespannung zuführbar.
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Der
steuerbare Spannungsgenerator ist derart ausgebildet, dass er in
Abhängigkeit
von dem Istwert und dem Sollwert der Vorladespannung an seinem Ausgangsanschluss
den Ausgleichsstrom erzeugt.
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In
einer weiteren Ausführungsform
umfasst die Steuerschaltung ein erstes Speicherregister und ein
zweites Speicherregister. In dem ersten und zweiten Speicherregister
ist jeweils die Größe des von
der Detektorschaltung gemessenen Ausgleichsstroms abspeicherbar.
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Gemäß einer
weiteren Ausführungsform
ist in der Speicherzelle ein erster und ein zweiter Speicherzustand
abspeicherbar. Die Bitleitung nimmt beim Auslesen des ersten Speicherzustands
der Speicherzelle ein erstes Spannungspotenzial und beim Auslesen
des zweiten Speicherzustands der Speicherzelle ein zweites Spannungspotenzial
an. Der steuerbare Spannungsgenerator ist derart ausgebildet, dass
er zum Vorladen der Bitleitung von dem ersten Spannungspotenzial
auf die Vorladespannung einen ersten Ausgleichsstrom erzeugt und zum
Vorladen der Bitleitung von dem zweiten Spannungspotenzial auf die
Vorladespannung einen zweiten Ausgleichsstrom erzeugt. Die Steuerschaltung
ist derart ausgebildet, dass sie die Größe des von der Detektorschaltung
gemessenen ersten Ausgleichsstroms in dem ersten Speicherregister
und die Größe des von
der Detektorschaltung gemessenen zweiten Ausgleichsstroms in dem
zweiten Speicherregister abspeichert.
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In
einer anderen Ausführungsvariante
weist die Steuerschaltung des integrierten Halbleiterspeichers eine
Vergleicherschaltung auf. Die Größe des in
dem ersten Speicherregister gespeicherten ersten Ausgleichsstroms
und die Größe des in
dem zweiten Speicherregister gespeicherten zweiten Aus gleichsstroms
sind der Vergleicherschaltung zuführbar. Die Vergleicherschaltung
ist derart ausgebildet, dass sie die Größe des ersten Ausgleichsstroms
und die Größe des zweiten
Ausgleichsstroms auswertet und in Abhängigkeit von der Größe des ersten
und zweiten Ausgleichsstroms einen Pegel des Steuersignals erzeugt.
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In
einer weiteren Ausgestaltungsform des integrierten Halbleiterspeichers
liegt das erste Spannungspotenzial oberhalb eines Pegels der Vorladespannung
und das zweite Spannungspotenzial unterhalb des Pegels der Vorladespannung.
Die Vergleicherschaltung ist derart ausgebildet, dass sie den Pegel
des Steuersignals verändert,
so dass der steuerbare Spannungsgenerator den Pegel der Vorladespannung
anhebt, wenn der erste Ausgleichsstrom größer ist als der zweite Ausgleichsstrom
und dass sie den Pegel des Steuersignals verändert, so dass der steuerbare
Spannungsgenerator den Pegel der Vorladespannung absenkt, wenn der
zweite Ausgleichsstrom größer ist
als der erste Ausgleichsstrom.
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Weitere
Ausführungsformen
betreffend den integrierten Halbleiterspeicher sind den Unteransprüchen zu
entnehmen.
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Ein
Verfahren zum Testen eines integrierten Halbleiterspeichers sieht
einen integrierten Halbleiterspeicher mit einer Speicherzelle zur
Speicherung eines ersten oder eines zweiten Speicherzustands, die
zum Ein- und Auslesen ihres Speicherzustands mit einer Bitleitung
verbindbar ist, und einen steuerbaren Spannungsgenerator vor, der
zum Vorladen der Bitleitung auf einen Sollwert einer Vorladespannung
einen Ausgleichsstrom erzeugt. In einem ersten Verfahrensschritt
wird der erste Speicherzustand in der Speicherzelle gespeichert.
Anschließend
wird die Bitleitung auf den Sollwert der Vorlade spannung vorgeladen.
Nachfolgend wird die Speicherzelle mit der Bitleitung verbunden.
Auf der Bitleitung wird daraufhin ein erstes Spannungspotenzials
erzeugt. Danach wird zum Vorladen der Bitleitung auf den Sollwert
der Vorladespannung ein erster Ausgleichsstrom durch den steuerbaren
Spannungsgenerator erzeugt. Die Größe des ersten Ausgleichsstroms
wird anschließend
gemessen. In einem nachfolgenden Testschritt wird der zweite Speicherzustand
in der Speicherzelle gespeichert. Die Bitleitung wird daraufhin
auf den Sollwert der Vorladespannung vorgeladen. Nachfolgend wird
die Speicherzelle mit der Bitleitung verbunden. Infolge dessen wird
auf der Bitleitung ein zweites Spannungspotenzials erzeugt. Zum
Vorladen der Bitleitung auf den Sollwert der Vorladespannung wird ein
zweiter Ausgleichsstrom durch den steuerbaren Spannungsgenerator
erzeugt. Die Größe des zweiten
Ausgleichsstroms wird anschließend
gemessen. Danach wird der Sollwert der Vorladespannung in Abhängigkeit
von der Größe des ersten
und zweiten Ausgleichsstroms verändert.
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Gemäß einem
weiteren Merkmal des Verfahrens zum Testen des integrierten Halbleiterspeichers wird
der integrierte Halbleiterspeicher vorgesehen, wobei das erste Spannungspotenzial
oberhalb des Sollwertes der Vorladespannung und das zweite Spannungspotenzial
unterhalb des Sollwertes der Vorladespannung liegt. Der Sollwert
der Vorladespannung wird durch Anheben des Sollwertes verändert, wenn
der erste Ausgleichsstrom größer ist
als der zweite Ausgleichsstrom. Des Weiteren wird der Sollwert der
Vorladespannung durch Absenken des Sollwertes verändert, wenn
der zweite Ausgleichsstrom größer ist
als der erste Ausgleichsstrom.
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Die
Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele
der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
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1 einen
integrierten Halbleiterspeicher mit einer Veränderung der Vorladespannung
gemäß der Erfindung,
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2 Spannungsverläufe auf
einem Bitleitungspaar bei einer Veränderung der Vorladespannung
gemäß der Erfindung,
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3 Spannungspotenziale
auf einem Bitleitungspaar mit einer veränderten Vorladespannung gemäß der Erfindung,
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4 einen
integrierten Halbleiterspeicher mit Erzeugung einer Vorladespannung
gemäß dem Stand
der Technik,
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5 einen
Spannungsgenerator zur Erzeugung einer Vorladespannung mit einem
Speicherzellenfeld gemäß dem Stand
der Technik,
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6 Spannungspotenziale
auf einem Bitleitungspaar beim Auslesen eines Speicherzustands einer
Speicherzelle,
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7 Spannungspotenziale
auf einem Bitleitungspaar beim Auslesen unterschiedlicher Speicherzustände gemäß dem Stand
der Technik.
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1 zeigt
einen integrierten Halbleiterspeicher 100 mit einer Schaltung
zum Verändern
einer Vorladespannung VEQ. Der erfindungsgemäße integrierte Halbleiterspeicher
umfasst ein Speicherzellenfeld 10, das mit einem Eingangsanschluss
E10 zum Anlegen der Vorladespannung VEQ und mit einem Datenanschluss
DQ zum Ein- und Auslesen von Daten verbunden ist. Der integrierte
Halbleiterspeicher weist darüber
hinaus eine Steuerschaltung 20 mit einem Steueranschluss
S20a zum Anlegen von Steuersignalen auf. Die Steuerschaltung 20 umfasst ein
erstes Speicherregister 21 und ein zweites Speicherregister 22.
Die in den Speicherregistern 21 und 22 abspeicherbaren
Werte werden einer Vergleicherschaltung 23 zugeführt. Die
Vergleicherschaltung 23 erzeugt ausgangsseitig ein Steuersignal
S1, das sie einem Eingangsanschluss E30a eines steuerbaren Spannungsgenerators 30 zuführt. Der
steuerbare Spannungsgenerator 30 weist einen Versorgungsanschluss
V30 zum Anlegen einer Versorgungsspannung VDD und einen Bezugsspannungsanschluss B30
zum Anlegen einer Bezugsspannung VSS auf. Dem steuerbaren Spannungsgenerator 30 werden die
Versorgungsspannung VDD von einem externen Versorgungsanschluss
V100 des integrierten Halbleiterspeichers zum Anlegen der Versorgungsspannung
VDD und die Bezugsspannung VSS von einem externen Bezugsspannungsanschluss
B100 zum Anlegen der Bezugsspannung VSS zugeführt. Der steuerbare Spannungsgenerator 30 erzeugt
an einem Ausgangsanschluss A30 die Vorladespannung VEQ. Der Ausgangsanschluss
A30 ist mit einem steuerbaren Schalter 50 verbunden. Der
steuerbare Schalter 50 wird von einem Steuersignal S2 von
der Steuerschaltung 20 angesteuert. Je nach Ansteuerung
mit dem Steuersignal S2 lässt
sich der steuerbare Schalter 50 in eine erste Schalterstellung 1 oder
eine zweite Schalterstellung 2 schalten. In der ersten
Schalterstellung 1 ist der Ausgangsanschluss A30 des steuerbaren
Spannungsgenerators 30 direkt mit dem Eingangsanschluss
E10 zum Anlegen der Vorladespannung VEQ verbunden. In der Schalterstellung 2 ist
der Ausgangsanschluss A30 des steuerbaren Spannungsgenerators 30 über eine
Detektorschaltung 60 zur Messung von Ausgleichsströmen I1 und I2
mit dem Eingangsanschluss E10 zum Anlegen der Vorladespannung VEQ
verbunden. Die Ausgleichsströme
werden von dem steuerbaren Spannungsgenerator zum Vor laden von Bitleitungen
des Speicherzellenfeldes 10 auf die Vorladespannung VEQ
erzeugt und über
den Anschluss E10 zum Anlegen der Vorladespannung auf die Bitleitungen
des Speicherzellenfeldes 10 eingespeist. Die Detektorschaltung 60 weist
einen Ausgangsanschluss A60 zur Erzeugung eines Messsignals MS auf. Über den
Zustand des Messsignals MS lässt
sich jeweils ein Wert der von der Detektorschaltung 60 gemessenen
Ausgleichsströme
I1 und I2 der Steuerschaltung 20 zuführen.
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Im
Folgenden wird die Funktionsweise der Schaltungskomponenten zum
Verändern
der Vorladespannung VEQ beschrieben, so dass der Signalhub beim
Auslesen eines High-Speicherzustands und der Signalhub beim Auslesen
eines Low-Speicherzustands auf der Bitleitung in Bezug auf den Pegel
der Vorladespannung VEQ ausreichend groß und annähernd gleich ausfallen. Zu
Beginn des Testverfahrens wird der integrierte Halbleiterspeicher
durch Anlegen eines Testmodussignals TM an den Steueranschluss S20a
der Steuerschaltung 20 in einen Testbetriebszustand geschaltet.
Im Testbetriebszustand steuert die Steuerschaltung 20 den
steuerbaren Schalter 50 mit dem Steuersignal S2 in der
Weise an, dass der steuerbare Schalter in der Schalterstellung 2 geschaltet
ist. Der Ausgangsanschluss A30 des steuerbaren Spannungsgenerators 30 ist
somit über
die Detektorschaltung 60 mit dem Eingangsanschluss E10
zum Anlegen der Vorladespannung VEQ verbunden.
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Um
festzustellen, wie groß der
Signalhub ΔUH
ausfällt,
der sich beim Auslesen eines High-Speicherzustands auf der Bitleitung
BL einstellt, wird in Speicherzellen, die entlang einer Wortleitung des
Speicherzellenfeldes angeordnet sind, mit dem High-Pegel ein erster
Speicherzustand abgespeichert. Die Bitleitungen des Speicherzellenfeldes
werden anschließend
von dem steuerbaren Spannungsgenerator 30 auf die Vorladespannung
VEQ vorgeladen. Der Pegel der Vorladespannung ergibt sich dabei
je nach Zustand des Steuersignals S1. In der Vorladephase sind die
Auswahltransistoren der Speicherzellen des Speicherzellenfeldes
gesperrt. Die Schalttransistoren Tr1, Tr2 und Tr3 der Vorladeschaltung
EC sind durch Ansteuerung ihrer Steueranschlüsse mit dem Steuersignal VP
leitend gesteuert. Bei diesem erstmaligen Vorladen der Bitleitungen liegt
der von der Steuerschaltung 20 vorgegebene Sollwert der
Vorladespannung vorzugsweise in der Mitte des hohen Spannungspotenzials
VBH und des niedrigen Spannungspotenzials VBL der gespreizten Bitleitungen
liegt. Wenn das niedrige Spannungspotenzial VBL der gespreizten
Bitleitungen dem Massepotenzial entspricht, so werden die Bitleitungen
auf die Vorladespannung VEQ = VBH/2 aufgeladen. Danach wird die
Vorladeschaltung EC durch Ansteuerung mit dem Steuersignal VN wieder
deaktiviert, indem die Schalttransistoren Tr1, Tr2 und Tr3 gesperrt werden.
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Die
mit der Wortleitung verbundenen Speicherzellen werden anschließend zum
Auslesen ihres Speicherzustandes mit den jeweiligen Bitleitungen verbunden,
in dem die zugehörigen
Auswahltransistoren leitend gesteuert werden. 2 zeigt
im ersten Diagramm die Potenzialzustände auf einem Bitleitungspaar,
dessen Bitleitung BL an eine Speicherzelle angeschlossen ist, die
den High-Speicherzustand aufweist. Zum Zeitpunkt T1 wird der Auswahltransistor
der Speicherzelle leitend gesteuert, so dass sich auf der Bitleitung
durch den Signalhub ΔUH
das Spannungspotenzial V1 einstellt. Die komplementäre Bitleitung
/BL ist von dem Vorladevorgang vor dem Zeitpunkt T1 noch auf die
Vorladespannung VEQ aufgeladen.
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Im
Gegensatz zum Normalbetriebszustand erfolgt zum Zeitpunkt T2 jedoch
nicht die Spreizung der Bitleitungen BL und /BL auf das hohe Spannungspotenzial
VBH beziehungsweise das niedrige Spannungspotenzial VBL, wie in 6 dargestellt. Statt
dessen erfolgt ein erneutes Vorladen der Bitleitungen auf die Vorladespannung
VEQ. Beim Kurzschließen
der Bitleitung BL und der komplementären Bitleitung /BL zum Zeitpunkt
T2 über
den Schalttransistor Tr1 wird sich ein Mittenpotenzial einstellen,
das oberhalb der Vorladespannung VEQ liegt. Von dem steuerbaren
Spannungsgenerator 30 fließt daher ein Ausgleichsstrom
I1 auf das Bitleitungspaar, bis der Spannungspegel auf beiden Bitleitungen
wieder den Pegel der von dem steuerbaren Spannungsgenerator 30 vorgegebenen
Pegels der Vorladespannung VEQ erreicht hat. Die Größe beziehungsweise
die Stromstärke
des Ausgleichsstroms I1 entspricht der im ersten Diagramm der 2 schraffiert
dargestellten Fläche.
Die Detektorschaltung 60 misst den ersten Ausgleichsstrom
I1 und führt
die Größe des gemessenen
Ausgleichsstroms durch das Messsignal MS der Steuerschaltung 20 zu.
In der Steuerschaltung 20 wird die Größe des Ausgleichsstroms I1
in dem Speicherregister 21 abgespeichert.
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Um
festzustellen, wie der Signalhub ΔUL
auf den Bitleitungen des Speicherzellfeldes ausfällt, der sich beim Auslesen
des Low-Speicherzustands einstellt, werden die Speicherzellen entlang
einer der Wortleitungen nachfolgend mit dem zweiten Speicherzustand,
dem Low-Pegel, beschrieben. Das zweite Diagramm der 2 zeigt
die Spannungspegel auf einem Bitleitungspaar, dessen Bitleitung
BL an einer Speicherzelle angeschlossen ist, in der der Low-Speicherzustand
abgespeichert ist. Nach dem Vorladen der Bitleitungen BL und /BL
vor dem Zeitpunkt T1 auf die Vorladespannung VEQ = VBH/2 wird zum
Zeitpunkt T1 die Speicherzelle, die an die Bitleitung BL an geschlossen
ist, aktiviert, indem der zugehörige
Auswahltransistor leitend gesteuert wird. Die Transistoren Tr1,
Tr2 und Tr3 der Vorladeschaltung EC werden von der Steuerschaltung 20 gesperrt.
Auf der Bitleitung BL stellt sich, wie im zweiten Diagramm der 2 gezeigt,
durch den Signalhub ΔUL
das Spannungspotenzial V2 ein, das unterhalb des Pegels der Vorladespannung
VEQ liegt.
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Zum
Zeitpunkt T2 werden die Auswahltransistoren der an die Wortleitung
angeschlossenen Speicherzellen wieder gesperrt und die Vorladeschaltung
EC aktiviert. Durch das Kurzschließen der Bitleitung BL und ihrer
komplementären
Bitleitung /BL kommt es auf jedem Bitleitungspaar zu einer kurzfristigen
Anhebung des Spannungspotenzials auf der Bitleitung BL und einer
kurzfristigen Absenkung des Spannungspotenzials auf der komplementären Bitleitung
/BL. Um die Bitleitungen auf die von dem steuerbaren Spannungsgenerator 30 vorgegebene
Vorladespannung VEQ aufzuladen, wird von dem steuerbaren Spannungsgenerator 30 ein
Ausgleichsstrom I2 auf das dargestellte Bitleitungspaar eingespeist.
Die Stromstärke
dieses Ausgleichsstroms, die der schraffiert dargestellten Fläche im zweiten
Diagramm der 2 entspricht, wird ebenfalls
von der Detektorschaltung 60 gemessen und über das
Messsignal MS der Steuerschaltung 20 zugeführt. In
der Steuerschaltung 20 wird die Größe des Ausgleichsstroms I2
in dem Speicherregister 22 abgespeichert.
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Die
Vergleicherschaltung 23 vergleicht nachfolgend die Stromstärke des
in dem Speicherregister 21 gespeicherten Ausgleichsstroms
I1 mit der Stromstärke
des in dem Speicherregister 22 gespeicherten Ausgleichsstroms
I2. Wenn die Stromstärken
beider Ströme
gleich ausgefallen sind, entspricht der von der Steuerschaltung 20 vorgegebene
Sollwert der Vorlade spannung einen Pegel der zentriert zwischen dem
Spannungspotenzial V1 und dem Spannungspotenzial V2 liegt. Wenn
hingegen, wie in 2 dargestellt ist, der Ausgleichsstrom
I1 größer ausgefallen
ist als der Ausgleichsstrom I2, so ist der von der Steuerschaltung 20 vorgegebene
Sollwert der Vorladespannung zu niedrig. Der Sollwert muss daher
angehoben werden, damit der Pegel der Vorladespannung zentriert
zu den Spannungspotenzialen V1 und V2 liegt. Die Vergleicherschaltung 23 wird
daher dem steuerbaren Spannungsgenerator 30 durch Verändern des
Zustandes des Steuersignals S1 einen höheren Sollwert der Vorladespannung
vorgeben. Anschließend
wird das beschriebene Verfahren mit der höheren Vorladespannung wiederholt.
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Wenn
hingegen, wie dies in 7 erläutert wurde, der Signalhub ΔUH beim Auslesen
des High-Speicherzustands niedriger ausgefallen ist als der Spannungshub ΔUL beim Auslesen
des Low-Speicherzustands, also der Ausgleichsstroms I1 kleiner ausgefallen
ist als der Ausgleichsstrom I2, so wird die Vergleicherschaltung 23 den
steuerbaren Spannungsgenerator 30 mit einem veränderten
Pegel des Steuersignals S1 ansteuern, so dass der steuerbare Spannungsgenerator 30 einen
niedrigeren Pegel der Vorladespannung erzeugt. Anschließend wird
das Verfahren mit der niedrigeren Vorladespannung VEQ wiederholt.
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Die
Vorladespannung VEQ wird von der Vergleicherschaltung 23 so
lange angepasst, bis die Stromstärke
des Ausgleichsstroms I1 mit der Stromstärke des Ausgleichsstroms I2 übereinstimmt. 3 zeigt
die zu dem Beispiel der 7 veränderte Vorladespannung, so
dass der Signalhub ΔUH
dem Signalhub ΔUL
entspricht. Die veränderte
Vorladespannung liegt unterhalb der ursprünglichen vorgegebenen Vorladespannung
der 7.
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Damit
die Ausgleichsströme
nicht von lokalen Leckmechanismen der Bitleitungen verfälscht werden,
werden vorzugsweise parallel gleichzeitig mehrere Ausgleichsströme von mehreren
Bitleitungspaaren überlagert
und daraus ein Sollwert der Vorladespannung ermittelt, der zentriert
zu dem Spannungspotenzial V1 des Signalhubs ΔUH und dem Spannungspotenzial
V2 des Signalhubs ΔUL liegt.
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Der
ermittelte Sollwert der Vorladespannung wird von der Steuerschaltung 20 in
einer Speichereinheit 70 abgespeichert und beim Aktivieren
des integrierten Halbleiterspeichers von der Steuerschaltung 20 abgefragt
und dem steuerbaren Spannungsgenerator 30 zum Vorladen
der Bitleitungen des Speicherzellenfeldes 10 entsprechend
vorgegeben. Dies ist insbesondere dann vorteilhaft, wenn sich der integrierte
Halbleiterspeicher noch im Testzustand befindet. Ein endgültiger Pegel
der Vorladespannung braucht in dieser Phase noch nicht festgelegt
zu werden.
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In
einer anderen Ausführungsform
wird der ermittelte Sollwert dem Datenanschluss DQ zugeführt. Dazu
steuert die Steuerschaltung 20 einen steuerbaren Schalter 80 mit
einem Steuersignal S3 an, wenn die Vergleicherschaltung 23 gleiche
Ausgleichsströme
I1 und I2 detektiert hat. Durch die Ansteuerung mit dem Steuersignal
S3 wird der steuerbare Schalter 80 geschlossen und somit
der Ausgangsanschluss A30 des steuerbaren Spannungsgenerators 30 mit
dem Datenanschluss DQ verbunden. Der von dem steuerbaren Spannungsgenerator
erzeugte Pegel der Vorladespannung, der in diesem Fall dem zentrierten
Pegel zwischen dem Spannungspotenzial V1 und dem Spannungspotenzial
V2 entspricht, kann am Datenanschluss DQ des integrierten Halbleiterspeichers
beispielsweise von einem Tester abgegriffen werden.
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Die
Steuerschaltung 20 kann einen weiteren Steueranschluss
S20b aufweisen. An diesen Steueranschluss lässt sich der Sollwert VEQS
der Vorladespannung von extern, beispielsweise von dem Tester, in
der Testphase des integrierten Halbleiterspeichers vorgeben.
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Am
Ende des Fertigungsprozesses des integrierten Halbleiterspeichers
wird die zentrierte Vorladespannung am Datenanschluss DQ von einer
Fertigungseinheit ausgelesen und in der Speichereinheit 70 irreversibel
gespeichert. Die Speichereinheit 70 enthält dazu
Fuseelemente 71, die von der Fertigungseinheit durch Bestrahlung
mit einem Laserpuls entsprechend programmiert werden. Der durch
den Fuse-Prozess eingespeicherte Sollwert VEQS der Vorladespannung
wird beim Betrieb des integrierten Halbleiterspeichers von der Steuerschaltung 20 abgefragt
und dem steuerbaren Spannungsgenerator 30 als Sollwert
durch den entsprechenden Pegel des Steuersignals S1 vorgegeben.
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- 10
- Speicherzellenfeld
- 20
- Steuerschaltung
- 21,
22
- Speicherregister
- 23
- Vergleicherschaltung
- 30
- steuerbarer
Spannungsgenerator
- 40
- Adressregister
- 50
- erster
steuerbarer Schalter
- 60
- Detektorschaltung
- 70
- Speichereinheit
- 71
- Fuseelement
- 80
- zweiter
steuerbarer Schalter
- A
- Ausgangsanschluss
- ACT
- Aktivierungssignal
- AS
- Adresssignal
- AT
- Auswahltransistor
- B
- Bezugsspannungsanschluss
- BL
- Bitleitung
- CBL
- Kapazität der Bitleitung
- DQ
- Datenanschluss
- E
- Eingangsanschluss
- EC
- Vorladeschaltung
- I
- Ausgleichsstrom
- MS
- Messsignal
- PRE
- Vorladesignal
- RD
- Schreibsignal
- S
- Steuersignal
- SA
- primärer Leseverstärker
- SC
- Speicherkondensator
- SSA
- sekundärer Leseverstärker
- SZ
- Speicherzelle
- TM
- Testmodussignal
- Tr
- Schalttransistoren
- ΔU
- Signalhub
- V
- Versorgungsspannungsanschluss
- V1,
V2
- Spannungspotenzial
in Folge des Signalhubs
- VBH,
VBL
- Spannungspotenzial
der gespreizten Bitleitungen
- VDD
- Versorgungspotenzial
- VEQ
- Vorladespannung
- VEQS
- Sollwert
der Vorladespannung
- VN,
VP
- Steuersignale
der Vorladeschaltung
- VPP,
VNW
- Steuersignale
der Wortleitung
- VSS
- Bezugsspannungspotenzial
- WL
- Wortleitung