JP2005190626A - 半導体読み出し回路 - Google Patents

Abstract

【課題】 ビット線の容量、抵抗が大きい場合においても効果的にメモリセルデータの高速な読み出し動作が可能な半導体読み出し回路を提供する。
【解決手段】 メモリセルに記憶された情報を読み出す前に、メモリセルに接続したビット線ＢＬを所定のプリチャージ電圧に充電するプリチャージ回路５と、ビット線ＢＬの電圧を所定電圧となるように制御する帰還型バイアス回路２と、帰還型バイアス回路２の転送ゲート２０を介してビット線ＢＬに接続する読み出し入力ノードＮ１の電圧変化を増幅検知するセンスアンプ４と、読み出し入力ノードＮ１を充電する負荷回路３とを備えてなり、負荷回路３が、プリチャージ回路５が活性化しているプリチャージ期間の少なくとも終了直前の一定期間の間、非活性化され、プリチャージ期間の終了後に活性化される。
【選択図】 図１

Description

本発明は、半導体装置、特に、半導体記憶装置に関し、更に詳細には、半導体装置のメモリセル内のデータを高速に読み出し可能な半導体読み出し回路に関する。

従来、電気的書き換え可能な不揮発性メモリとして、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと称す。）や、メモリセルが制御ゲートの側方に電荷保持領域を備えたＳＷメモリ（サイドウォールメモリ）等の様々な不揮発性メモリが存在、提案されている。これら不揮発性メモリはメモリセルにデータを記憶させて読み出すという点で相互に共通している。メモリセルの構成は様々であるが、例えば、フラッシュメモリでは浮遊ゲートを備えるＭＯＳＦＥＴをメモリセルとしている。フラッシュメモリは、このメモリセルの浮遊ゲートの電荷の蓄積状態に応じてトランジスタの閾値電圧が変化し、この閾値電圧の大小をデータとして記憶させている。メモリセルからのデータの読み出しには、メモリセルの制御ゲートに接続するワード線と、メモリセルのドレインに接続するビット線によって選択されたメモリセルのドレインへビット線を通じて所定の読み出し電圧を印加して、メモリセルトランジスタの閾値電圧の大小の差によるメモリセル電流の変化、つまりメモリセルに接続されているビット線電流変化をセンスアンプ等の回路で検出増幅して、データの読み出しを行っている。

図１５に、従来のメモリセル読み出し回路１００を示す。図１５の回路では、メモリセルがアレイ状に配列されてなるメモリアレイ１０４から読み出し対象のメモリセルを選択するに、ビット線選択トランジスタ１０５とメモリアレイ１０４に入力されるワード線ＷＬを使用して選択する。図１５の回路では、読み出し回路１００は、メモリアレイ１０４に対して、帰還型バイアス回路１０１、負荷回路１０２、コンパレータ回路１０３を備えて構成される。

図１５で示される読み出し回路１００の動作を簡単に説明する。今、メモリアレイ１０４がフラッシュメモリセルで構成された場合、ワード線ＷＬとビット線ＢＬによって、メモリアレイ１０４内の読み出し対象メモリセルが選択される。この選択動作に先立ち、ビット線電圧はＧＮＤレベル（接地電圧）にあるとする。尚、図１５では、簡略的にワード線ＷＬとビット線ＢＬは各１本のみを示している。

読み出し対象メモリセルのワード線ＷＬが選択され、ビット線選択トランジスタ１０５により読み出し対象メモリセルのビット線ＢＬが選択されると、選択されたビット線ＢＬの充電が、負荷回路１０２によりノードＮ２の充電を介して開始される。ある電圧までビット線ＢＬの充電が行われると、帰還型バイアス回路１０１により、ビット線電圧が所定電圧に保持されるので、メモリセルの流れる電流と負荷回路１０２の電圧・電流特性に応じて読み出し入力ノードＮ１の電圧が決定する。読み出し入力ノードＮ１は、負荷回路１０２が同じであるとメモリセルの流れる電流に応じて電圧が変化する。メモリセルを流れる電流はフラッシュメモリの場合、閾値電圧により変化するため、フラッシュメモリの閾値電圧により読み出し入力ノードＮ１の電圧が変化することになる。

コンパレータ回路１０３の入力の内、読み出し入力ノードＮ１の電圧に対するリファレンス電圧Ｖｒｅｆは、読み出し入力ノードＮ１の電圧変化がコンパレータ回路１０３で判別可能な電圧を準備する。例えば、読み出し入力ノードＮ１の電圧で、メモリセルの閾値電圧が高い場合と低い場合の各電圧の中間電圧をリファレンス電圧Ｖｒｅｆとする。

閾値電圧が低くメモリセル電流が流れる場合、読み出し入力ノードＮ１はリファレンス電圧Ｖｒｅｆより低い電圧を出力し、閾値電圧が高くメモリセル電流が流れない場合、読み出し入力ノードＮ１はリファレンス電圧Ｖｒｅｆより高い電圧を出力する。この結果、コンパレータ回路１０３により、読み出し入力ノードＮ１の電圧がリファレンス電圧Ｖｒｅｆより電圧が高いか低いかを判別し、メモリセルの閾値電圧の大小判別を行う。

上記のような読み出し入力ノードＮ１の動作を考える中で、メモリセル電流、即ちビット線電流に対して負荷回路１０１の電流供給能力が大きいと、メモリセル電流が大きい場合と小さい場合で、読み出し入力ノードＮ１に出力される電圧差が小さくなり、高速読み出しが困難になる。

従って、負荷回路の電流供給能力はあまり大きくできない。このことは、ビット線容量が大きいと読み出しに良好なビット線電圧になるまで時間を要することを意味し、メモリセル読み出し時間が増大する結果となる。しかしながら、半導体記憶装置の大容量化と製造コストの制約からメモリアレイのビット線方向での分割を抑えることでビット線が長くなり、これに応じてビット線容量は大きくなるので、ビット線容量が大きい場合でも、高速にメモリセル読み出し動作が行える読み出し回路が求められている。この問題の解決のため、ビット線充電回路（以下、プリチャージ回路と称す。）が提案されている。

図１６に、下記特許文献１（特開２０００−３１１４９３号公報）に開示されているプリチャージ回路を含むメモリセル読み出し回路の一例を示す。図１６において、メモリセル読み出し回路１１０は、帰還型バイアス回路１１１、負荷回路１１２、プリチャージ回路１１３を備えて構成される。尚、説明の簡略のため、メモリアレイ中のメモリセル１１５を１つだけ示す。

メモリセル読み出し回路１１０の動作原理は、負荷回路１１２の電流供給能力より十分大きい電流供給能力をもつプリチャージ回路１１３により高速にビット線ＢＬの充電を行い、ある電圧まで充電されたところでプリチャージ回路１１３の動作を停止し、負荷回路１１２と帰還型バイアス回路１１１を用いて、メモリセル電流の変化を、読み出し入力ノードＮ１における電圧変化に変換し、コンパレータ回路１１４で、リファレンス電圧Ｖｒｅｆと比較して読み出し動作を行うというものである。図１６の回路例では、アドレス遷移検知回路等で生成されるタイミング信号を元に生成されるパルス信号（ＡＴＤＰ信号）によりプリチャージ回路１１３の活性化期間（プリチャージ期間）を決定するとともに、帰還型バイアス回路１１１によりビット線ＢＬの保持電圧を決定している。図１７にＡＴＤＰ信号を生成する回路例を示す。

図１８に、図１６と同様のコンセプトの読み出し回路の一例を示す。図１８の読み出し回路１２０は、図１５の読み出し回路１００に対して、所定のプリチャージ期間だけ動作するプリチャージ回路１２１を備えた回路構成である。図１６の読み出し回路１１０との違いは、帰還型バイアス回路１０１の回路特性が異なり、Ｎ型ＭＯＳＦＥＴで構成される転送ゲート１０６のゲート電圧のノードＮ２の電圧に対する出力変化率が、図１８の帰還型バイアス回路１０１の方が大きい点である。従って、図１６の読み出し回路１１０におけるノードＮ２の電圧に対する転送ゲート１１７の振る舞いが、図１８の読み出し回路１２０では、ノードＮ２の電圧に対する転送ゲート１０６の振る舞いになる。図１８の読み出し回路１２０も、図１６の読み出し回路１１０と同様に、帰還型バイアス回路１０１によって決定されるビット線保持電圧まで、プリチャージ回路１２１のプリチャージ信号ＰＲＣが“Ｈ”（高）レベルの間（プリチャージ期間）、充電動作を行う。

今、図１８を参照して、帰還型バイアス回路１０１の転送ゲート１０６のＮ型ＭＯＳＦＥＴの動作を考える。プリチャージ回路１２１により、ビット線保持電圧まで充電された状態を考える。プリチャージ回路１２１によりビット線保持電圧まで充電された後、プリチャージ信号ＰＲＣが“Ｈ”レベルを維持し続けた場合、プリチャージ回路１２１はビット線ＢＬの充電動作を行わない。何故なら、ビット線ＢＬと同電位のノードＮ２がビット線保持電圧まで充電されると、帰還型バイアス回路１０１のノードＮ３の電圧があるレベルになり、そのレベルはプリチャージ回路１２１のＮ型ＭＯＳＦＥＴ１２２をオフ状態にする電圧となる。この結果、プリチャージ信号ＰＲＣが“Ｈ”レベルでありながら、プリチャージ回路１２１によるビット線ＢＬの充電動作が停止し、ビット線ＢＬがビット線保持電圧以上に充電されない。ノードＮ３は、転送ゲート１０６のゲート電極に接続されているため、転送ゲート１０６もオフとなる。厳密には、プリチャージ回路１２１の充電経路には、プリチャージ信号ＰＲＣがゲートに入力されているＮ型ＭＯＳＦＥＴ１２３のオン抵抗分が存在するので、プリチャージ回路１２１のＮ型ＭＯＳＦＥＴ１２２のゲート−ソース間電圧と、帰還型バイアス回路１０１の転送ゲート１０６のゲート−ソース間電圧が異なるため、Ｎ型ＭＯＳＦＥＴ１２２のオフ状態と転送ゲート１０６のオフ状態では微妙に条件が異なるが、転送ゲート１０６はオフ状態である。

この状態は、ビット線ＢＬの充電が完了した状態であり、プリチャージ回路１２１の動作を停止させると、ビット線選択トランジスタ１０５で選択されているメモリセルの閾値電圧が低い場合で、そのメモリセルに接続されているワード線が選択状態の場合、ビット線ＢＬの充電レベルをメモリセル電流によって下げる動きをする。つまり、ノードＮ２の電圧が低下する。ノードＮ２の電圧が下がると、転送ゲート１０６のゲート入力であるノードＮ３の電圧が上昇し、転送ゲート１０６がオフ状態からオン状態へと遷移する。この結果、読み出し入力ノードＮ１は、転送ゲート１０６がオン状態になって流れる電流と、負荷回路１０２が流す負荷電流で決定される電圧へと変化する。負荷回路１０２の一例として、図１９に示すように、所定のバイアス電圧をゲート電圧とするＰ型ＭＯＳＦＥＴを利用した負荷回路がある。

次に、図２０を参照して、読み出し入力ノードＮ１の電圧が、メモリセルの閾値電圧の違いによって変化するセル電流と負荷回路１０２の負荷電流で決定されることを説明する。図２０中、Ｐ型ＭＯＳＦＥＴを利用した負荷回路の電流−電圧特性を（ａ）、転送ゲート１０６がオン状態（メモリセルの閾値電圧が低く、セル電流が大の状態）の電流−電圧特性を（ｂ）、転送ゲート１０６が略オフ状態（メモリセルの閾値電圧が高く、セル電流が小の状態）の電流−電圧特性を（ｃ）に夫々示す。特性（ａ）と特性（ｂ）で決定されるメモリセルの閾値電圧が低い場合の読み出し入力ノードＮ１のＤＣ的な電圧ＶＮ１Ｌは、特性（ａ）と特性（ｂ）の交点での電圧値で与えられる。従って、選択されたメモリセルの閾値電圧が低い場合は、読み出し入力ノードＮ１はビット線ＢＬのプリチャージ完了時のレベルから、電圧ＶＮ１Ｌへ遷移する。

一方、選択されたメモリセルの閾値電圧が高い場合は、ビット線ＢＬからメモリセルへ流れる電流は少なく、ノードＮ２の電圧レベルは殆ど下がらず、転送ゲート１０６は殆どオフ状態（或いは、僅かにオン状態）となる。特性（ａ）と特性（ｃ）で決定されるメモリセルの閾値電圧が高い場合の読み出し入力ノードＮ１のＤＣ的な電圧ＶＮ１Ｈは、特性（ａ）と特性（ｃ）の交点での電圧値で与えられる。従って、選択されたメモリセルの閾値電圧が高い場合は、読み出し入力ノードＮ１はビット線ＢＬのプリチャージ完了時のレベルから、電圧ＶＮ１Ｈへ遷移する。以上、図２０に示すように、負荷回路１０２の電流−電圧特性を、図２０中の（ａ）で示すような特性にすると、読み出し入力ノードＮ１はメモリセルの閾値電圧に応じて適切に変化する。
特開２０００−３１１４９３号公報

図１９に例示するようなＰ型ＭＯＳＦＥＴを利用したＤＣ的な負荷回路の場合、ビット線充電が完了した状態で、プリチャージ回路１２１の動作を続けると、ビット線ＢＬの電圧はビット線保持電圧に保持されるが、帰還型バイアス回路１０１の転送ゲート１０６が略オフ状態のため、読み出し入力ノードＮ１は負荷回路により充電され、ビット線充電完了時より更に電圧が上昇する。プリチャージ回路１２１が動作して、ビット線充電が完了してからの、転送ゲート１０６のオフ状態が長いと、読み出し入力ノードＮ１の電圧は最大電源電圧まで上昇する。勿論、その後、プリチャージ回路の動作を停止させて、選択されたメモリセルの閾値電圧が低い場合にビット線電流がメモリセルの状態に応じて流れ出すと、電圧ＶＮ１Ｌへと変化する。しかしながら、一旦電源電圧付近まで読み出し入力ノードＮ１の電圧が上昇してしまうと、読み出し入力ノードＮ１は電圧ＶＮ１Ｌへと急速に変化しない場合がある。例えば、大容量メモリではチップサイズを小さくするため、ビット線長が長く、結果、ビット線抵抗とビット線容量が大きい。このため、転送ゲート１０６がオン状態になっても、ビット線抵抗とビット線容量が大きいため、電圧ＶＮ１Ｌへの遷移に時間がかかる。

図２１、図２２にコンパレータ回路１０３の一例を示す。図２１はＮ型ＭＯＳＦＥＴを入力デバイスとして用いた差動増幅器、図２２はＰ型ＭＯＳＦＥＴを入力デバイスとして用いた差動増幅器をコンパレータ回路としている。図２１、図２２のコンパレータとも、入力電圧が電源電圧近くの電圧で入力されてしまうと、たとえリファレンス電圧Ｖｒｅｆと読み出し入力ノードＮ１の電圧に電圧差があっても、高速には出力されない。例えば、図２１の場合、入力段のＮ型ＭＯＳＦＥＴのゲート−ソース間電圧が大きすぎるため、増幅率が落ちる。また、図２２の場合だと、入力段のＰ型ＭＯＳＦＥＴの閾値電圧以下となり、Ｐ型ＭＯＳＦＥＴがオフ状態になるためである。尚、図２１、図２２中のバイアスは、電圧値が必ずしも同じではなく、また、図１９の負荷回路のバイアスの電圧値とも異なる。

図１８に示すコンパレータ回路１０３の出力を高速にするには、コンパレータ回路１０３の入力電圧を、夫々のコンパレータ回路で高速に動作する最適電圧にする必要がある。しかしながら、図１８の読み出し回路１２０では、ビット線ＢＬの充電が完了した後、コンパレータ回路１０３の動作を続けると、読み出し入力ノードＮ１は負荷回路１０２により電圧上昇してしまう。読み出し入力ノードＮ１をコンパレータ回路１０３にとって最適な電圧にするには、ビット線充電完了後、読み出し入力ノードＮ１が最適電圧になったところで、プリチャージ回路１２１の動作を停止することが考えられるが、例えば、図１７に示すようなアドレス遷移検知回路等で生成される信号を元にインバータ遅延回路等を使用して生成したパルス信号ＡＴＤＰでプリチャージ回路１２１の動作タイミングを停止させる方式の場合、動作電圧範囲、動作温度範囲、及び、製造プロセスのばらつきを考えた場合、適正なタイミングの実現が困難であった。何故ならば、読み出し入力ノードＮ１の電圧上昇と図１７に示すようなインバータ遅延回路によるパルス信号ＡＴＤＰは、相互に因果関係がなく、該パルス信号ＡＴＤＰは読み出し入力ノードＮ１が所望の電圧になったからといってプリチャージ回路１２１の動作を停止させる信号ではないからである。

特許文献１の図３に、上記問題を解決する一方法が開示されている。図２３にその回路を示す。図２３に示すメモリセル読み出し回路１３０は、図１６のメモリセル読み出し回路１１０に対して、読み出し入力ノードＮ１と帰還型バイアス回路１１１の転送ゲート１１７のゲートノードＮ３の間をショートさせるＮ型ＭＯＳＦＥＴからなる第２の転送ゲート１３１を備える。ビット線充電完了後、読み出し入力ノードＮ１の電圧が上昇を始めた場合でも、ＥＱＬ信号が“Ｈ”レベルの間、転送ゲート１１７のゲートノードＮ３の電圧を第２の転送ゲート１３１により強制的に上昇させ、転送ゲート１１７をオン状態にすることで、読み出し入力ノードＮ１の不必要な電圧上昇を防止している。しかしながら、このＥＱＬ信号を用いた方法は、ＥＱＬ信号のパルス幅があまり短いと、配線等の抵抗及び容量によりパルスそのものが消えてしまう場合も考えられるし、パルス幅が長いと読み出し時間がそれに応じて長くなる可能性もある。

従って、本発明は、上記問題点に鑑みてなされたもので、ビット線の容量、抵抗が大きい場合においても効果的にメモリセルデータの高速な読み出し動作が可能な半導体読み出し回路を提供することを目的とする。

上記目的を達成するための本発明に係る半導体読み出し回路は、メモリセルに記憶された情報を読み出す前に、前記メモリセルに接続したビット線を所定のプリチャージ電圧に充電するプリチャージ回路と、前記ビット線の電圧を所定電圧となるように制御する帰還型バイアス回路と、前記帰還型バイアス回路の転送ゲートを介して前記ビット線に接続する読み出し入力ノードの電圧変化を増幅検知するセンスアンプと、前記読み出し入力ノードを充電する負荷回路とを備えてなり、前記負荷回路が、前記プリチャージ回路が活性化しているプリチャージ期間の少なくとも終了直前の一定期間の間、非活性化され、前記プリチャージ期間の終了後に活性化されることを第１の特徴とする。

ここで、前記プリチャージ回路及び前記帰還型バイアス回路は直接ビット線に接続している必要はない。例えば、前記プリチャージ回路及び前記帰還型バイアス回路と直接に接続するノードが複数のビット線の中から１つのビット線を選択するためのビット線選択用の複数のＭＯＳＦＥＴを介して該複数のビット線と接続する構成において、前記プリチャージ回路が該ノード及びビット線選択用ＭＯＳＦＥＴを介して前記ビット線を充電し、前記帰還型バイアス回路が該ノード及びビット線選択用ＭＯＳＦＥＴを介して前記ビット線の電圧を制御することも第１の特徴の回路構成に含まれる。従って、第１の特徴の回路構成には、前記帰還型バイアス回路の転送ゲートの一方端が、前記読み出し入力ノードで、他方端が、前記プリチャージ回路が直接充電するノードであり、当該ノードが前記ビット線選択用のＭＯＳＦＥＴを介してビット線に接続する構成も当然に含まれる。

上記第１の特徴の本発明に係る半導体読み出し回路によれば、プリチャージ期間がビット線の充電完了後も引き続きその終了が遅れた場合でも、負荷回路が非活性化されている期間の開始を、遅くともビット線の充電完了時またはその近傍に設定することにより、読み出し入力ノードがビット線の充電完了時のレベルから不必要に高い電圧へ充電されるのを防止でき、ワード線が読み出し対象のメモリセルを選択して選択されたビット線を介して該メモリセルのセル電流、つまり、ビット線電流が流れ出すタイミングに前後してプリチャージ期間が終了すれば、同じタイミングで負荷回路が活性化されるので、メモリセルの記憶状態に対応するセル電流の大小に応じた読み出し入力ノードの電圧への遷移が高速に行える。

更に、上記特徴の半導体読み出し回路は、前記センスアンプが、前記読み出し入力ノードの電圧と所定のリファレンス電圧を差動入力とするコンパレータ回路で構成され、更に、前記リファレンス電圧を発生するリファレンス電圧発生回路を備え、前記リファレンス電圧発生回路が、前記負荷回路と同じ回路構成のリファレンス負荷回路と、前記プリチャージ回路と同じ回路構成のリファレンスプリチャージ回路と、前記帰還型バイアス回路と同じ回路構成のリファレンス帰還型バイアス回路と、前記メモリセルと同じ素子構造のリファレンスセルと、を備えて構成されていることを第２の特徴とする。

この第２の特徴によれば、リファレンスセルの設定をメモリセルのセル電流の変動範囲の中間的な設定をすることで、リファレンス電圧を読み出し入力ノードの電圧の変動範囲の中間的な電圧値に設定でき、該リファレンス電圧と読み出し入力ノードの電圧を差動入力としてコンパレータ回路で比較することで、メモリセルのセル電流の大小に対応するメモリセルデータの読み出しが確実且つ高速に実行できる。特に、リファレンス電圧発生回路の構成を充電回路からメモリセルまでの読み出し系統の各回路構成と同じにすることで、動作電圧、動作温度、製造プロセスのばらつき等の変動に対してリファレンス電圧と読み出し入力ノードの電圧が同じように変動するため、動作マージンを広く維持することができる。

更に具体的には、上記第２の特徴の半導体読み出し回路において、前記リファレンス電圧発生回路が、前記リファレンスセルのセル電流が、前記メモリセルの１つの記憶状態に対応するセル電流に設定されている第１リファレンス電圧発生回路と、前記リファレンスセルのセル電流が、前記メモリセルの他の記憶状態に対応するセル電流に設定されている第２リファレンス電圧発生回路の１対で構成され、前記第１リファレンス電圧発生回路の発生する第１リファレンス電圧と、前記第２リファレンス電圧発生回路の発生する第２リファレンス電圧が、前記コンパレータ回路の前記差動入力の一方側に並列に入力されるように構成されているのが好ましい。この構成によれば、第１リファレンス電圧と第２リファレンス電圧が、メモリセルの記憶状態に対応した２つの電圧値を反映するので、両リファレンス電圧を並列にコンパレータ回路の差動入力の一方側に入力することで、実質的にリファレンスセルの設定をメモリセルのセル電流の変動範囲の中間的な設定とすることができ、上記第２の特徴における作用効果を奏することができる。また、２つのリファレンスセルのセル電流を夫々メモリセルの各セル電流と同様に設定できるため、リファレンスセルの設定条件を通常のメモリセルの書き込み条件等と同じにでき、特別な設定条件を設ける必要がない。

また、上記何れかの特徴の半導体読み出し回路において、少なくとも前記負荷回路が非活性化されている期間中、前記読み出し入力ノードの電圧を所定の保持電圧に保持するホールド回路を備えることを第３の特徴とする。この第３の構成によれば、ビット線の充電完了後、ビット線電流が流れ出しメモリセルの読み出しが開始するまでの読み出し入力ノードの電圧を、その後段のセンスアンプの動作に最適なレベルに設定することができるので、ビット線電流が流れ出した後、セル電流の大小に応じた読み出し入力ノードの電圧変化に対して、センスアンプが高速に出力できる。

また、上記第３の特徴の本発明に係る半導体読み出し回路において、前記ホールド回路が、ソースが前記読み出し入力ノードに、ドレインが電源電圧に、ゲートが前記保持電圧を決定する所定の中間電圧に接続されてなるＮ型ＭＯＳＦＥＴを備えて構成されるのが好ましい。更に、前記中間電圧が、前記帰還型バイアス回路内の内部ノードから提供されること、或いは、前記中間電圧が、前記帰還型バイアス回路内の内部ノードから前記転送ゲートのゲート電圧と前記電源電圧の中間の電圧として、前記帰還型バイアス回路内の回路定数によって定まることが好ましい。この構成によれば、該中間電圧を調整して読み出し入力ノードの保持電圧を調整することができる。

更に、上記何れかの特徴の半導体読み出し回路は、前記負荷回路が、前記負荷回路が供給する電流量をゲートに入力されるバイアス電圧によって制御可能なＰ型ＭＯＳＦＥＴを用いて構成され、前記メモリセルの前記記憶された情報に応じて変化するメモリセル電流の範囲内に前記Ｐ型ＭＯＳＦＥＴの電流量が入るように前記バイアス電圧が調整されていることを第４の特徴とする。

この第４の構成によれば、Ｐ型ＭＯＳＦＥＴの電流量がメモリセル電流の範囲内に入っているので、ビット線電流が流れ、負荷回路が活性化されている状態において、負荷回路の負荷電流が、メモリセル電流に対して過度に大きくも小さくもならずに、読み出し入力ノードの電圧が、メモリセル電流の大小に応じた電圧値へ速やかに遷移することができ、センスアンプの高速読み出し動作に貢献する。

ここで、上記第４の特徴の本発明に係る半導体読み出し回路において、前記バイアス電圧を発生するバイアス電圧発生回路を備え、前記バイアス電圧発生回路が、バイアス電圧発生用リファレンスセルと、前記バイアス電圧発生用リファレンスセルのセル電流と同じ負荷電流量を流し、該負荷電流量に応じて前記負荷回路の負荷電流量を制御可能な第２負荷回路とを備え、前記バイアス電圧発生用リファレンスセルのセル電流が、前記メモリセルの２つの記憶状態に対応する２つのセル電流の中間に設定されて構成されているのが好ましい。この構成によれば、前記メモリセルの前記記憶された情報に応じて変化するメモリセル電流の範囲内に前記Ｐ型ＭＯＳＦＥＴの電流量が入るように前記バイアス電圧が調整され、上記第４の特徴の作用効果を具体的に奏することができる。

更に、上記何れかの特徴の半導体読み出し回路は、前記プリチャージ回路を活性化させるプリチャージ信号を発生するプリチャージ信号発生回路を備え、前記プリチャージ信号発生回路が、前記ビット線を模擬するダミービット線と、前記ダミービット線を前記プリチャージ回路と同じ充電電流で同じ充電電圧まで充電可能なダミープリチャージ回路と、前記ダミービット線の電圧を所定電圧となるように制御する前記帰還型バイアス回路と同じ回路構成のダミー帰還型バイアス回路と、前記ダミー帰還型バイアス回路の転送ゲートを介して前記ダミービット線に接続するダミー読み出し入力ノードを前記負荷回路と同じ充電電流で充電可能なダミー負荷回路と、を備えてなり、前記ダミー読み出し入力ノードの電圧に基づいて、前記ダミービット線の充電状態を検知して、前記プリチャージ信号の発生を停止することを第５の特徴とする。

この第５の構成によれば、ダミービット線をビット線の寄生容量や寄生抵抗を適正に模擬して構成することで、ダミービット線の電圧変化によりビット線充電をモニターできるので、プリチャージ回路が活性化されているプリチャージ期間の終了を、ビット線の充電完了タイミングに合わせて自動的に設定できるので、ビット線の充電完了から速やかにメモリセルの読み出し動作に移行できるので、センスアンプによる読み出し入力ノードの電圧の高速読み出し動作が促進される。尚、ダミービット線は、ビット線の寄生容量や寄生抵抗と等価なものを用意するのが基本であるが、プリチャージ期間のタイミング調整が必要な場合は、ダミービット線の寄生容量や寄生抵抗を、つまり、ダミービット線の長さや接続するダミーメモリセル数を調整することで、当該タイミング調整が可能となる。

本発明に係る半導体読み出し回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。

図１は、本発明回路１の回路構成を示す回路図である。本発明回路１は、帰還型バイアス回路２、負荷回路３、コンパレータ回路４、プリチャージ回路５、読み出し入力ノードＮ１のホールド回路６を備えて構成される。本実施形態では、メモリアレイ７はフラッシュメモリセルをアレイ状に配列して構成されているものとする。但し、図１において、簡略的にメモリアレイ７内の読み出し対象メモリセルを選択するためのワード線ＷＬとビット線ＢＬは各１本のみを示している。従って、本発明回路１は、メモリアレイ７内のメモリセルがフラッシュメモリセルであるフラッシュメモリに適用可能で、本発明回路１を含む半導体装置としてフラッシュメモリを想定する。

以下、各回路の構成及び機能について説明する。

帰還型バイアス回路２は、Ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと略称する。）からなるビット線選択トランジスタ８を介してビット線ＢＬに接続するノードＮ２を所定電圧となるように制御して、間接的に選択されたビット線ＢＬの電圧を該所定電圧となるように制御するように構成されている。具体的には、ドレインがコンパレータ回路４の差動入力の一方側に接続する読み出し入力ノードＮ１に、ソースがノードＮ２に、ゲートが内部ノードＮ３に夫々接続するＮＭＯＳからなる転送ゲート２０と、電源電圧（電源線）と内部ノードＮ３の間に２つのＰ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと略称する。）２１，２２の直列回路と、内部ノードＮ３とＧＮＤ電圧（接地線）の間に２つのＮＭＯＳ２３，２４の直列回路とを備えて構成されている。ＰＭＯＳ２１は、ソースが電源電圧、ドレインが他方のＰＭＯＳ２２のソース、ゲートがノードＮ２に夫々接続し、ＰＭＯＳ２２は、ソースがＰＭＯＳ２１のドレイン、ドレインが内部ノードＮ３、ゲートが制御信号ＦＢＢＯＦＦに接続し、ＮＭＯＳ２３は、ドレインが内部ノードＮ３、ソースが他方のＮＭＯＳ２４のドレイン、ゲートが制御信号ＳＡＥＮに夫々接続し、他方のＮＭＯＳ２４は、ドレインがＮＭＯＳ２３のソース、ソースがＧＮＤ電圧（接地線）、ゲートがノードＮ２に接続している。更に、内部ノードＮ３を帰還型バイアス回路２のオフ時にＧＮＤ電圧に固定するためのゲートが制御信号ＦＢＢＯＦＦに接続するＮＭＯＳ２５が設けられている。

負荷回路３は、読み出し入力ノードＮ１を所定の負荷電流（充電電流）で充電する回路で、電源電圧（電源線）と読み出し入力ノードＮ１の間に２つのＰＭＯＳ３１，３２の直列回路を備えて構成される。一方のＰＭＯＳ３１は、ソースが電源電圧（電源線）、ドレインが他方のＰＭＯＳ３２のソース、ゲートが後述するプリチャージ信号ＰＲＣに接続し、他方のＰＭＯＳ３２は、ソースがＰＭＯＳ３１のドレイン、ドレインが読み出し入力ノードＮ１、ゲートが所定のバイアス電圧ＶＢＩＡＳに接続している。

コンパレータ回路４は、読み出し入力ノードＮ１の電圧を、所定のリファレンス電圧Ｖｒｅｆと比較して、読み出し入力ノードＮ１の電圧変化を増幅検知するセンスアンプとして機能する。具体的な回路構成は、例えば、図２１、図２２等に示す既知の回路構成のものが使用可能である。

プリチャージ回路５は、ビット線選択トランジスタ８を介してビット線ＢＬに接続するノードＮ２を所定電圧となるように制御して、間接的に選択されたビット線ＢＬの電圧を該所定電圧となるように制御するように構成されている。具体的には、電源電圧（電源線）とノードＮ２の間に２つのＮＭＯＳ５１，５２の直列回路が設けられ、一方のＮＭＯＳ５１はドレインが電源電圧、ソースが他方のＮＭＯＳ５２のドレイン、ゲートが帰還型バイアス回路２の内部ノードＮ３に夫々接続し、他方のＮＭＯＳ５２は、ドレインがＮＭＯＳ５１のソース、ソースがノードＮ２、ゲートがプリチャージ信号ＰＲＣに接続して構成されている。

ホールド回路６は、負荷回路３がプリチャージ信号ＰＲＣによって非活性化されている期間中、読み出し入力ノードＮ１の電圧を所定の保持電圧に保持する回路で、２つのＮＭＯＳ６１，６２と１つのＰＭＯＳ６３で構成されている。ＮＭＯＳ６１は、ドレインが電源電圧、ソースが読み出し入力ノードＮ１、ゲートが内部ノードＮ４に夫々接続し、他方のＮＭＯＳ６２は、ドレインが内部ノードＮ４、ソースがＧＮＤ電圧（接地線）、ゲートがプリチャージ信号ＰＲＣのレベル反転した制御信号ＰＲＣＢに夫々接続し、ＰＭＯＳ６３は、ソースが帰還型バイアス回路２の内部ノードＮ５（ＰＭＯＳ２１のドレインとＰＭＯＳ２２のソースの接続点）、ドレインが内部ノードＮ４、ゲートが上記制御信号ＰＲＣＢに夫々接続している。

以下、図１に示す本発明回路１の回路動作を詳細に説明する。読み出し対象メモリセルの選択は、図１６、図１８等に示す従来の読み出し回路例と同様に、ワード線ＷＬとビット線ＢＬによって行われ、選択されたビット線ＢＬをプリチャージ回路５により充電する動作も、従来の回路例と同じであり、充電開始前にはビット線ＢＬはＧＮＤレベルにあるとする。

プリチャージ回路５によるビット線ＢＬの充電は、プリチャージ信号ＰＲＣの立ち上がりにより開始される。プリチャージ回路５が活性化される期間であるプリチャージ期間は、プリチャージ信号ＰＲＣの“Ｈ”レベル期間で決定される。プリチャージ信号ＰＲＣは、図１６の従来例におけるＡＴＤＰ信号と同様であり、アドレス遷移検知回路等で生成される信号を元に生成されるパルス信号、例えば、図１７に示すＡＴＤＰ信号と同様の信号である。プリチャージ信号ＰＲＣと他の入力信号との関係は、図２に示すタイミング図の関係を想定する。帰還型バイアス回路２の入力信号ＦＢＢＯＦＦが“Ｌ”レベルで、他の入力信号ＳＡＥＮが“Ｈ”レベル期間中に、帰還型バイアス回路２が活性化され、メモリセルの読み出し、つまり、メモリセルの記憶状態の対応した閾値電圧の大小判定を行う。

ビット線ＢＬの充電開始前は、ビット線ＢＬがＧＮＤレベルであるので、電圧レベルがビット線に追従して変化するノードＮ２の電圧も同様にＧＮＤレベルである。従って、帰還型バイアス回路２の内部ノードＮ３は“Ｈ”レベルとなっている。その結果、プリチャージ回路５のＮＭＯＳ５１はオン状態である。プリチャージ信号ＰＲＣが“Ｌ”レベルから“Ｈ”レベルへと変化すると同時に、図２に示す各制御信号も変化する。プリチャージ回路５のＮＭＯＳ５２がオン状態になり、ビット線ＢＬの充電が開始される。充電開始時には帰還型バイアス回路２の転送ゲート２０もオン状態である。負荷回路３は非活性化状態であるので、負荷回路３からの読み出し入力ノードＮ１への充電は行われない。読み出し入力ノードＮ１は、ノードＮ５の電圧が高く、ホールド回路６からの充電が行われるが、読み出し入力ノードＮ１よりノードＮ２の方が低電圧である期間は、転送ゲート２０がオン状態であるため、ホールド回路６からの読み出し入力ノードＮ１への充電の影響はなく、読み出し入力ノードＮ１が不必要に電圧上昇することはない。

次に、ビット線ＢＬが充電完了している状態を考える。プリチャージ回路５により、ビット線ＢＬの急速充電が行われ、メモリセルの読み出しに必要な電圧レベルにビット線ＢＬが充電された時で、プリチャージ信号ＰＲＣの“Ｈ”レベルが続いた場合、プリチャージ回路５は活性化状態を続ける。しかし、帰還型バイアス回路２により、メモリセル読み出しに必要な電圧レベルにビット線ＢＬの充電がなされると、ノードＮ３のレベルが下がり、転送ゲート２０とＮＭＯＳ５１がオフ状態となり、プリチャージ回路５が活性化状態でもビット線ＢＬの充電は行われない。一方、読み出し入力ノードＮ１は、ノードＮ２の上昇に伴って、ノードＮ５の電圧が充電開始時より下がり、その結果、ホールド回路６のノードＮ４の電圧とＮＭＯＳ６１で決定される電圧へと保持される。これは、ＮＭＯＳ６１がＮＭＯＳで、ノードＮ４の電圧がゲート入力されることで、これらの関係から決定する電圧以上にホールド回路６による充電は行われない。また、負荷回路３はプリチャージ信号ＰＲＣが“Ｈ”レベルの間、非活性状態であるので、読み出し入力ノードＮ１への負荷回路３による充電は行われない。この結果、読み出し入力ノードＮ１はホールド回路６で決定される電圧へと保持される。この状態は、ビット線の充電が完了した後、プリチャージ信号ＰＲＣが“Ｈ”レベルを維持していても変化ない。

次に、プリチャージ信号ＰＲＣが“Ｈ”レベルから“Ｌ”レベルへと変化した場合を考える。この時、ホールド回路６は制御信号ＰＲＣＢが“Ｌ”レベルから“Ｈ”レベルへと変化するため、非活性状態となり、読み出し入力ノードＮ１への充電を停止する。同時に、プリチャージ回路５も非活性状態となる。一方、帰還型バイアス回路２は活性化状態を維持し、負荷回路３が活性化状態となり、読み出し入力ノードＮ１への充電を開始する。

読み出し対象の選択されたメモリセルの閾値電圧が低い場合、メモリセルによりビット線ＢＬの充電レベルを下げる動きをし、その結果、ノードＮ２の電圧レベルが低下し、帰還型バイアス回路２の回路特性から、ノードＮ３の電圧が上昇し、転送ゲート２０がオフ状態からオン状態へと遷移し、電流が流れる。読み出し入力ノードＮ１の電圧レベルは、負荷回路３からの電流と転送ゲート２０に流れる電流とで決定される電圧へと遷移を開始する。一方、メモリセルの閾値電圧が高い場合、メモリセルが流すセル電流も少なく、また、ビット線の容量及び抵抗も大きいことより、ノードＮ２の電圧レベルは、充電完了レベルから殆ど変化しない。その結果、ノードＮ３の電圧上昇は殆ど発生せず、転送ゲート２０はオフ状態のままとなり、転送ゲート２０は電流を殆ど流さない。これにより、負荷回路３からの電流は、専ら読み出し入力ノードＮ１への充電電流となり、負荷回路３がＰＭＯＳで構成されており、また、読み出し入力ノードＮ１はビット線ＢＬと比較してその配線容量及び抵抗も小さいので、読み出し入力ノードＮ１は急速に電源電圧付近まで電圧上昇する。このメモリセルの閾値電圧が高い場合と、閾値電圧が低い場合で、読み出し入力ノードＮ１の振る舞いは変化するが、その変化の開始点は、ホールド回路６で決定される保持電圧になる。読み出し入力ノードＮ１は、このホールド回路で決定される保持電圧から、閾値電圧によって変化するセル電流と、負荷回路３が流す負荷電流によって決定される電圧へと時間経過ともに変化していく。読み出し入力ノードＮ１のホールド回路６で設定される保持電圧を、コンパレータ回路４が最も安定で高速動作する入力電圧レベルに合わせることにより、たとえビット線ＢＬの充電完了後にプリチャージ信号ＰＲＣが“Ｈ”レベルを維持したとしても、プリチャージ信号ＰＲＣが“Ｌ”レベルへと変化するとコンパレータ回路が安定で高速動作することが可能となり、コンパレータ回路４による読み出し速度の向上が可能となる。読み出し入力ノードＮ１の電圧変化を、プリチャージ信号ＰＲＣ及びノードＮ２の電圧変化とともに、図３のタイミング波形図に示す。ところで、読み出し入力ノードＮ１のホールド回路６で設定される保持電圧は、帰還型バイアス回路２のＰＭＯＳ２１，２２の特性（チャネル幅やチャネル長）を調整して両ＰＭＯＳのオン抵抗比を変更することで調整可能である。

図４に、本発明回路１の別実施形態の回路構成を示す。図４は、図１の回路構成に対して、ホールド回路６を省いた回路構成になっている。図４に示す別実施形態の回路動作としては、ホールド回路６による読み出し入力ノードＮ１のコンパレータ回路４の適正入力電圧への充電が行われない以外は同じ動作である。つまり、読み出し入力ノードＮ１はビット線充電期間（プリチャージ期間）中、ノードＮ２の電圧より上昇することはなく、ビット線充電完了後、プリチャージ信号ＰＲＣが“Ｈ”レベルを維持していたとしても、ノードＮ２の電圧はノードＮ２の電圧より上昇することはない。図１の回路構成と比較して、読み出し入力ノードＮ１を任意の電圧レベルにすることはできないが、例えば、図２１に例示するようなＮＭＯＳ入力段のコンパレータ回路であれば、ノードＮ２の電圧次第で高速動作が可能である。図４の回路構成であっても、ビット線充電完了後プリチャージ信号ＰＲＣが“Ｈ”レベルを維持しても、図１８に示す従来の読み出し回路のようなコンパレータ回路４の高速動作を妨げるコンパレータ回路４の入力電圧の不必要な電圧上昇は発生しない。

尚、図１及び図４に示す本発明回路１では、負荷回路３は、一例として、ゲート入力をバイアス電圧ＶＢＩＡＳとするＰＭＯＳ３２を用いて構成しているが、図５、図６に示すように、ＰＭＯＳ３２に代えて、ＮＭＯＳまたは抵抗素子等で構成してもよい。

次に、本発明回路１のコンパレータ回路４に入力するリファレンス電圧Ｖｒｅｆを発生するリファレンス電圧発生回路について説明する。図７に、リファレンス電圧発生回路７０の回路構成例を示す。リファレンス電圧発生回路７０として、図１の回路構成と同様の回路構成を２つ以上（図７では２つ）準備し、夫々、第１リファレンス電圧発生回路７０ａ、第２リファレンス電圧発生回路７０ｂとする。各リファレンス電圧発生回路７０ａ、７０ｂは、図１の帰還型バイアス回路２と同じ回路構成のリファレンス帰還型バイアス回路２ａ，２ｂと、図１の負荷回路３と同じ回路構成のリファレンス負荷回路３ａ，３ｂと、図１のプリチャージ回路５と同じ回路構成のリファレンスプリチャージ回路５ａ，５ｂと、図１のホールド回路６と同じ回路構成のリファレンスホールド回路６ａ，６ｂと、メモリアレイ７内のメモリセルと同じ素子構造のリファレンスセル７ａ，７ｂと、ビット線選択トランジスタ８と同じＮＭＯＳ８ａ，８ｂを、夫々備えて、図１に示す回路構成と同じように構成されている。また、図７に示すように、各回路への入力信号も、図１の各回路への入力信号と同じものを使用する。

ここで、第１リファレンス電圧発生回路７０ａと第２リファレンス電圧発生回路７０ｂの違いは、一方のリファレンスセル７ａの閾値電圧を、メモリセルの閾値電圧の高い方に合わせて設定し、他方のリファレンスセル７ｂの閾値電圧を、メモリセルの閾値電圧の低い方に合わせて設定している点である。従って、第１リファレンス電圧発生回路７０ａが発生する第１リファレンス電圧Ｖｒｅｆ１は、図１または図４の読み出し回路において、メモリセルの閾値電圧が高い場合の読み出し入力ノードＮ１の電圧に、また、第２リファレンス電圧発生回路７０ｂが発生する第２リファレンス電圧Ｖｒｅｆ２は、図１または図４の読み出し回路において、メモリセルの閾値電圧が低い場合の読み出し入力ノードＮ１の電圧に、夫々同じようなタイミングで等しくなる。

コンパレータ回路４は、図７に示すように、差動入力の各入力段のＮＭＯＳを、夫々２つのＮＭＯＳの並列回路として構成し、一方の差動入力の各ＮＭＯＳのゲートに、第１リファレンス電圧Ｖｒｅｆ１と第２リファレンス電圧Ｖｒｅｆ２を各別に入力し、他方の差動入力の各ＮＭＯＳのゲートに、読み出し入力ノードＮ１の電圧を入力する。更に、リファレンス電圧側は、メモリセル（読み出し入力ノードＮ１）側とゲート容量を合わせるため、各リファレンス電圧のノードにダミーＭＯＳＦＥＴを追加するか、別のコンパレータ回路４のリファレンス電圧入力も兼ねるようにする。

図１の回路構成における回路動作のポイントとして、転送ゲート２０のオン状態とオフ状態を説明したが、これと同様の動作を実現するために読み出し対象メモリセルに接続される回路と同様な回路をリファレンス電圧発生回路７０として準備することにより、動作電圧、動作温度が変動した場合でも、読み出し対象メモリセルと同様な動作がリファレンス側でも実現されることとなり、安定して高速に読み出すことが可能となる。

次に、本発明回路１におけるプリチャージ回路５の活性化期間（プリチャージ期間）を決めるプリチャージ信号発生回路８０について説明する。図８に、プリチャージ信号発生回路８０の一回路構成例を示す。プリチャージ信号発生回路８０は、図１のメモリアレイ７に接続するビット線ＢＬと寄生容量や寄生抵抗が等価なダミービット線ＤＢＬと、ダミービット線ＤＢＬを図１のプリチャージ回路５と同じ充電電流で同じ充電電圧まで充電可能なダミープリチャージ回路５ｃと、ダミービット線ＤＢＬの電圧を所定電圧となるように制御する図１の帰還型バイアス回路２と同じ回路構成のダミー帰還型バイアス回路２ｃと、ダミー帰還型バイアス回路２ｃの転送ゲート２０ｃを介してダミービット線ＤＢＬに接続するダミー読み出し入力ノードＤＮ１を図１の負荷回路３と同じ充電電流で充電可能なダミー負荷回路３ｃと、ダミー読み出し入力ノードＤＮ１の電圧変化からプリチャージ信号ＰＲＣを生成する論理回路部８１を備えて構成される。ここで、ダミー読み出し入力ノードＤＮ１は、図１の本発明回路１における読み出し入力ノードＮ１に対応し、ダミー読み出し入力ノードＤＮ１の電圧変化を検知することで、本発明回路１におけるビット線ＢＬの充電完了タイミングを検知する構成となっている。尚、ダミー負荷回路３ｃは、図１の負荷回路３と異なり、電源電圧側のＰＭＯＳ３１ｃのゲートにＧＮＤ電圧が入力されているため、本発明回路１のプリチャージ期間中も常時オン状態で、ダミービット線ＤＢＬの電圧上昇に伴ってダミー読み出し入力ノードＤＮ１の電圧も上昇する。

図９に、ダミープリチャージ回路５ｃと論理回路部８１に入力される制御信号ＰＲＣＩＮと、プリチャージ信号発生回路８０が出力するプリチャージ信号ＰＲＣと、ダミー読み出し入力ノードＤＮ１と、論理回路部８１の内部ノードＮ６の電圧波形を示す。制御信号ＰＲＣＩＮはアドレス遷移検知回路等で生成される信号を元にインバータ遅延回路等を用いて生成される信号であり、“Ｈ”レベル期間がプリチャージ期間に対して十分長い信号である。この制御信号ＰＲＣＩＮの立ち上がりを用いて、プリチャージ信号ＰＲＣの立ち上がりを決定し、プリチャージ信号ＰＲＣの立下り、つまり、本発明回路１のプリチャージ期間を決めるタイミングは、ダミー読み出し入力ノードＤＮ１の電圧変化で決定する。これにより、本発明回路１のプリチャージ期間は、動作電圧や動作温度等が変化しても、必要十分な期間がプリチャージ信号ＰＲＣによって確保される。

図１０に、制御信号ＰＲＣＩＮ、アドレス遷移検知回路で生成される信号、及び、本発明回路１を備えた半導体装置に入力されるアドレス信号のタイミング関係を示す。図１０に例示するタイミングでは、アドレス遷移検知信号ＡＴＤＰの立下りを受けて、制御信号ＰＲＣＩＮが立ち上がる例を示している。また、プリチャージ信号ＰＲＣの立下りタイミングの調整のために、例えば、論理回路部８１インバータ遅延回路を追加してもよいし、ダミービット線ＤＢＬの長さを、メモリセルアレイ７に接続するビット線ＢＬと異なる長さにして、ダミービット線ＤＢＬの寄生容量、寄生抵抗を調整してもよい。

次に、本発明回路１の帰還型バイアス回路２の別実施形態について説明する。図１１に、別実施形態に係る帰還型バイアス回路２６の回路例を示す。図１１の帰還型バイアス回路２６は、図１の帰還型バイアス回路２と同じ転送ゲート２０と、基準電圧ＶｒとノードＮ２の電圧を入力とするコンパレータ回路２７で構成されている。内部ノードＮ３は、基準電圧ＶｒよりノードＮ２の電圧が低い場合、“Ｈ”レベルに遷移し、ノードＮ２の電圧が高い場合、“Ｌ”レベルに遷移する。これにより、メモリセルの閾値電圧が高い場合と低い場合で、転送ゲート２０のオン／オフ動作に差が生じ、読み出し入力ノードＮ１の電圧変化がより高速になる。この結果、安定した高速読み出しの実現が可能となる。

次に、本発明回路１の負荷回路３のＰＭＯＳ３２のゲートに入力されるバイアス電圧ＶＢＩＡＳを発生するバイアス電圧発生回路について説明する。図１２に、バイアス電圧発生回路９０の一回路構成例を示す。

図１２に示すように、バイアス電圧発生回路９０は、図１の帰還型バイアス回路２と同じ回路構成のリファレンス帰還型バイアス回路９２と、図１の負荷回路３と同様に２つのＰＭＯＳの直列回路で形成されたリファレンス負荷回路９３と、ビット線選択トランジスタ８と同じ特性のＮＭＯＳ９４と、例えばメモリアレイ７内のメモリセルと同じ素子構造のバイアス電圧発生用リファレンスセル９１とを備えて構成される。バイアス電圧ＶＢＩＡＳは、リファレンス負荷回路９３とバイアス電圧発生用リファレンスセル９１の電流によって決まる所定の電圧であり、負荷回路３のＰＭＯＳ３２のゲート入力となる。バイアス電圧ＶＢＩＡＳは、バイアス電圧発生用リファレンスセル９１の閾値電圧により自由に調整できる。また、リファレンス負荷回路９３の電流供給能力、例えば、ＰＭＯＳ３１，３２のゲート幅またはゲート長を調整することにより自由に調整できる。また、バイアス電圧発生回路９０の内部ノードＮ７はメモリアレイ７内のメモリセルに接続するビット線ＢＬと異なり、非常に短い配線であり、また、バイアス電圧発生用リファレンスセル９１に入力されるゲート電圧は、メモリセルに接続するワード線電圧を入力してもよい。内部ノードＮ７には、メモリアレイ７内のメモリセルのように多くのメモリセルが接続しないため、バイアス電圧発生用リファレンスセル９１のゲート電圧も高速に遷移させることができる。従って、非常に短時間で、バイアス電圧ＶＢＩＡＳとして上記所定の電圧を出力することが可能であり、負荷回路３がバイアス電圧ＶＢＩＡＳを必要とする時間に対して、問題なく上記所定の電圧の発生が可能である。リファレンス帰還型バイアス回路９２は、バイアス電圧発生用リファレンスセル９１のドレイン電圧（ノードＮ７の電圧）を固定するための回路であり、当該電圧の変動による、負荷回路３のＰＭＯＳ３２のゲートに入力されるバイアス電圧ＶＢＩＡＳ特性への影響が問題なければ、必ずしも設ける必要はない。

図１３に、バイアス電圧発生回路の他の回路構成例を示す。図１３に示す回路構成例は、バイアス電圧ＶＢＩＡＳを複数の本発明回路１の負荷回路３に共通に供給する場合、バイアス電圧ＶＢＩＡＳが駆動する負荷容量が大きくなるため、が所定の出力電圧に安定するのに時間がかかる場合に対応する構成である。図１３に示すように、図１２のバイアス電圧発生回路９０の出力ＶＢＩＡＳを、増幅回路９５のノードＶＢＩＡＳ１に接続し、増幅回路９５のノードＶＢＩＡＳ２を、負荷回路２のＰＭＯＳ３２のゲート入力とする。バイアス電圧発生回路９０のノードＮ７を流れる電流が、増幅回路９５で増幅され、ノードＶＢＩＡＳ２の出力電圧が安定するまでの時間が短縮される。

上記実施形態では、本発明回路１の負荷回路３のＰＭＯＳ３１のゲートに、プリチャージ回路５に入力されるプリチャージ信号ＰＲＣを入力する構成を説明したが、負荷回路３のＰＭＯＳ３１のゲート入力は、必ずしもプリチャージ信号ＰＲＣでなくても構わない。例えば、図１４に示すように、プリチャージ信号ＰＲＣの後半部、少なくとも、ビット線ＢＬの充電完了タイミングの直前からプリチャージ期間終了までの間に、“Ｈ”レベルとなる制御信号であればよい。かかる制御信号をゲート入力とすることで、ビット線ＢＬの充電完了後に負荷回路３によって読み出し入力ノードＮ１の電圧が不必要に充電されるのを防止できる。また、ＰＭＯＳ３１のゲート入力は、プリチャージ期間の開始前から“Ｈ”レベルであっても構わない。

尚、本発明回路１は、上記実施形態のようにメモリアレイ７内のメモリセルがフラッシュメモリセルであるフラッシュメモリに適用可能であるが、フラッシュメモリアレイ以外にも、メモリセル電流の大小でデータを記憶するメモリ素子で構成されたメモリアレイの場合にも適用可能である。例えば、電荷保持領域を制御ゲートの側方に備えたサイドウォール型不揮発性メモリセル（サイドウォールメモリと呼ばれているメモリ素子）で構成されたメモリアレイを備えた半導体記憶装置に対しても適用可能である。

以上、詳細に説明したように、本発明回路の採用により、メモリセル読み出し動作を高速に行い、半導体記憶装置の性能向上が実現できる。また、ビット線容量や抵抗が大きい場合においても効果的で高速な読み出し動作が可能となり、ビット線長を長くしてメモリアレイのブロック分割を少なくすることでチップサイズ縮小を実現でき、製造コストの低減にも寄与する。

本発明に係る半導体読み出し回路の一実施形態の回路構成を示す回路図 本発明に係る半導体読み出し回路のプリチャージ信号及び各種制御信号のタイミング関係を示すタイミングチャート 本発明に係る半導体読み出し回路の内部ノードの電圧変化を示すタイミングチャート 本発明に係る半導体読み出し回路の別実施形態の回路構成を示す回路図 本発明に係る半導体読み出し回路の負荷回路の別回路構成を示す回路図 本発明に係る半導体読み出し回路の負荷回路の別回路構成を示す回路図 本発明に係る半導体読み出し回路のリファレンス電圧発生回路の回路構成例を示す回路図 本発明に係る半導体読み出し回路のプリチャージ信号発生回路の回路構成例を示す回路図 本発明に係る半導体読み出し回路のプリチャージ信号発生回路の入力信号、出力信号と内部ノードの電圧変化のタイミング関係を示すタイミングチャート 本発明に係る半導体読み出し回路のプリチャージ信号発生回路の入力信号とアドレス信号のタイミング関係を示すタイミングチャート 本発明に係る半導体読み出し回路の帰還型バイアス回路の別回路構成例を示す回路図 本発明に係る半導体読み出し回路のバイアス電圧発生回路の回路構成例を示す回路図 本発明に係る半導体読み出し回路のバイアス電圧発生回路の他の回路構成例を示す回路図 本発明に係る半導体読み出し回路の別実施形態におけるプリチャージ信号及び各種制御信号のタイミング関係を示すタイミングチャート 従来の半導体読み出し回路の回路構成例を示すブロック回路図 従来の半導体読み出し回路の別回路構成例を示す回路図 従来の半導体読み出し回路におけるプリチャージ期間を決定するパルス信号発生回路例を示す回路図 従来の半導体読み出し回路の別回路構成例を示す回路図 従来の半導体読み出し回路の負荷回路の回路構成例を示す回路図 メモリセルの電流−電圧特性と負荷回路の電流−電圧特性を説明する図 コンパレータ回路の一回路構成を示す回路図 コンパレータ回路の別回路構成を示す回路図 従来の半導体読み出し回路の別回路構成例を示す回路図

符号の説明

１： 本発明に係る半導体読み出し回路
２： 帰還型バイアス回路
２ａ，２ｂ： リファレンス帰還型バイアス回路
２ｃ： ダミー帰還型バイアス回路
３： 負荷回路
３ａ，３ｂ： リファレンス負荷回路
３ｃ： ダミー負荷回路
４： コンパレータ回路
５： プリチャージ回路
５ａ，５ｂ： リファレンスプリチャージ回路
５ｃ： ダミープリチャージ回路
６： ホールド回路
６ａ，６ｂ： リファレンスホールド回路
７： メモリアレイ
７ａ，７ｂ： リファレンスセル
８： ビット線選択トランジスタ
２０，２０ｃ： 転送ゲート
２１，２２，３１，３１ｃ，３２，６３： Ｐ型ＭＯＳＦＥＴ
８ａ，８ｂ，２３，２４，２５，５１，５２，５２ｃ，６１，６２，９４： Ｎ型ＭＯＳＦＥＴ
７０： リファレンス電圧発生回路
７０ａ： 第１リファレンス電圧発生回路
７０ｂ： 第２リファレンス電圧発生回路
８０： プリチャージ信号発生回路
８１： 論理回路部
９０： バイアス電圧発生回路
９１： バイアス電圧発生用リファレンスセル
９２： リファレンス帰還型バイアス回路
９３： リファレンス負荷回路
９５： 増幅回路
１００，１１０，１２０，１３０： 従来の読み出し回路
１０１，１１１： 帰還型バイアス回路
１０２，１１２： 従来の負荷回路
１０３，１１４： コンパレータ回路
１０４： メモリアレイ
１０５，１１６： ビット線選択トランジスタ１０５
１０６，１１７： 転送ゲート
１１３，１２１： プリチャージ回路
１１５： メモリセル
１２１，１２２，１３１： Ｎ型ＭＯＳＦＥＴ
ＡＴＤＰ： アドレス遷移検知信号
ＢＬ： ビット線
ＤＢＬ： ダミービット線
ＤＮ１： ダミー読み出し入力ノード
ＥＱＬ： 制御信号
ＦＢＢＯＦＦ： 制御信号
Ｎ１： 読み出し入力ノード
Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６： ノード
ＰＲＣ： プリチャージ信号
ＰＲＣＩＮ： 制御信号
ＰＥ： 制御信号（リファレンス電圧初期化用）
ＳＡＥＮ： 制御信号
ＳＥ： イコライズ信号
Ｖｒ： 基準電圧
ＶＢＩＡＳ： バイアス電圧
ＶＮ１Ｌ，ＶＮ１Ｈ： 読み出し入力ノード電圧
Ｖｒｅｆ： リファレンス電圧
Ｖｒｅｆ１： 第１リファレンス電圧
Ｖｒｅｆ２： 第２リファレンス電圧
ＷＬ： ワード線

Claims (15)

1. メモリセルに記憶された情報を読み出す前に、前記メモリセルに接続したビット線を所定のプリチャージ電圧に充電するプリチャージ回路と、
   前記ビット線の電圧を所定電圧となるように制御する帰還型バイアス回路と、
   前記帰還型バイアス回路の転送ゲートを介して前記ビット線に接続する読み出し入力ノードの電圧変化を増幅検知するセンスアンプと、
   前記読み出し入力ノードを充電する負荷回路と、を備えてなり、
   前記負荷回路は、前記プリチャージ回路が活性化しているプリチャージ期間の少なくとも終了直前の一定期間の間、非活性化され、前記プリチャージ期間の終了後に活性化されることを特徴とする半導体読み出し回路。
2. 前記センスアンプが、前記読み出し入力ノードの電圧と所定のリファレンス電圧を差動入力とするコンパレータ回路で構成されていることを特徴とする請求項１に記載の半導体読み出し回路。
3. 前記リファレンス電圧を発生するリファレンス電圧発生回路を備え、
   前記リファレンス電圧発生回路が、
   前記負荷回路と同じ回路構成のリファレンス負荷回路と、
   前記プリチャージ回路と同じ回路構成のリファレンスプリチャージ回路と、
   前記帰還型バイアス回路と同じ回路構成のリファレンス帰還型バイアス回路と、
   前記メモリセルと同じ素子構造のリファレンスセルと、を備えて構成されていることを特徴とする請求項２に記載の半導体読み出し回路。
4. 前記リファレンス電圧発生回路が、前記リファレンスセルのセル電流が、前記メモリセルの１つの記憶状態に対応するセル電流に設定されている第１リファレンス電圧発生回路と、前記リファレンスセルのセル電流が、前記メモリセルの他の記憶状態に対応するセル電流に設定されている第２リファレンス電圧発生回路の１対で構成され、
   前記第１リファレンス電圧発生回路の発生する第１リファレンス電圧と、前記第２リファレンス電圧発生回路の発生する第２リファレンス電圧が、前記コンパレータ回路の前記差動入力の一方側に並列に入力されていることを特徴とする請求項３に記載の半導体読み出し回路。
5. 少なくとも前記負荷回路が非活性化されている期間中、前記読み出し入力ノードの電圧を所定の保持電圧に保持するホールド回路を備えることを特徴とする請求項１〜４の何れか１項に記載の半導体読み出し回路。
6. 前記ホールド回路が、ソースが前記読み出し入力ノードに、ドレインが電源電圧に、ゲートが前記保持電圧を決定する所定の中間電圧に接続されてなるＮ型ＭＯＳＦＥＴを備えて構成されることを特徴とする請求項５に記載の半導体読み出し回路。
7. 前記中間電圧が、前記帰還型バイアス回路内の内部ノードから提供されることを特徴とする請求項６に記載の半導体読み出し回路。
8. 前記中間電圧が、前記帰還型バイアス回路内の内部ノードから前記転送ゲートのゲート電圧と前記電源電圧の中間の電圧として、前記帰還型バイアス回路内の回路定数によって定まることを特徴とする請求項７に記載の半導体読み出し回路。
9. 前記負荷回路が、前記負荷回路が供給する電流量をゲートに入力されるバイアス電圧によって制御可能なＰ型ＭＯＳＦＥＴを用いて構成され、
   前記メモリセルの前記記憶された情報に応じて変化するメモリセル電流の範囲内に前記Ｐ型ＭＯＳＦＥＴの電流量が入るように前記バイアス電圧が調整されていることを特徴とする請求項１〜８の何れか１項に記載の半導体読み出し回路。
10. 前記バイアス電圧を発生するバイアス電圧発生回路を備え、
    前記バイアス電圧発生回路が、
    バイアス電圧発生用リファレンスセルと、
    前記バイアス電圧発生用リファレンスセルのセル電流と同じ負荷電流量を流し、該負荷電流量に応じて前記負荷回路の負荷電流量を制御可能な第２負荷回路とを備え、
    前記バイアス電圧発生用リファレンスセルのセル電流が、前記メモリセルの２つの記憶状態に対応する２つのセル電流の中間に設定されていることを特徴とする請求項９に記載の半導体読み出し回路。
11. 前記プリチャージ回路を活性化させるプリチャージ信号を発生するプリチャージ信号発生回路を備え、
    前記プリチャージ信号発生回路が、
    前記ビット線を模擬するダミービット線と、
    前記ダミービット線を前記プリチャージ回路と同じ充電電流で同じ充電電圧まで充電可能なダミープリチャージ回路と、
    前記ダミービット線の電圧を所定電圧となるように制御する前記帰還型バイアス回路と同じ回路構成のダミー帰還型バイアス回路と、
    前記ダミー帰還型バイアス回路の転送ゲートを介して前記ダミービット線に接続するダミー読み出し入力ノードを前記負荷回路と同じ充電電流で充電可能なダミー負荷回路と、を備えてなり、
    前記ダミー読み出し入力ノードの電圧に基づいて、前記ダミービット線の充電状態を検知して、前記プリチャージ信号の発生を停止することを特徴とする請求項１〜１０の何れか１項に記載の半導体読み出し回路。
12. 前記帰還型バイアス回路が、所定の基準電圧と前記ビット線の電圧を差動入力とするコンパレータ回路を備え、当該コンパレータ回路の出力が前記転送ゲートのゲート入力として構成されることを特徴とする請求項１〜１１の何れか１項に記載の半導体読み出し回路。
13. 請求項１〜１２の何れか１項に記載の半導体読み出し回路を備えてなる半導体記憶装置。
14. 前記半導体読み出し回路における前記メモリセルが浮遊ゲート構造の不揮発性メモリセルである請求項１３に記載の半導体記憶装置。
15. 前記半導体読み出し回路における前記メモリセルが、電荷保持領域を制御ゲートの側方に備えたサイドウォール型不揮発性メモリセルである請求項１３に記載の半導体記憶装置。

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