JP2004103224A - 半導体メモリー装置及びこの装置のセンス増幅器 - Google Patents
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Abstract
【課題】 半導体メモリー装置、特に低電源電圧で安定的に動作できる半導体メモリー装置及びこの装置のセンス増幅器を提供すること。
【解決手段】 半導体メモリー装置は、複数個のワードラインと複数個のビットラインとの間に連結された複数個のメモリーセルを備えたメモリーセルアレイ、プリディスチャージ動作時に複数個のビットラインをプリディスチャージするプリディスチャージ回路、リード動作時に複数個のビットラインと複数個のデータラインとの間にデータを伝送するデータ入出力ゲート回路、及びリード動作時にバイアス制御信号に応答して複数個のデータライン各々をバイアス電圧レベルにバイアスするバイアス回路と、リード動作時にセンス増幅器イネーブル信号に応答して複数個のデータラインそれぞれのバイアス電圧レベルの変化を感知して増幅してセンス出力信号を発生するセンス増幅回路を備えるセンス増幅器で構成されている。
【選択図】 図5
Description
結果的に、従来の半導体メモリー装置のセンス増幅器は、1.0V以下の低電源電圧では安定的に動作できないという問題がある。
前記データラインと前記第1トランジスタのゲートに結合されて、前記センス増幅器イネーブル信号に応答して前記第1トランジスタのゲートを駆動するために動作するセンスイネーブル回路を備えることを特徴とする。
前記データラインに結合された入力と前記第1トランジスタのゲートに結合された出力を有して、前記センス増幅器イネーブル信号に応答してイネーブル及びディスエーブルされるインバータ、及び前記インバータの出力に結合されたドレイン、接地電圧に連結されたソースと前記センス増幅器イネーブル信号を受信するゲートを有する第3トランジスタを備えることを特徴とする。
Claims (32)
- 複数個のメモリーセルと、前記複数個のメモリーセルをデータラインに選択的に連結するために構成されたセル選択回路とを備えるメモリーセルアレイと、
バイアス制御信号に応答して前記データラインをバイアス電圧で充電するためのバイアス回路と、
前記データラインに結合された入力と、出力バッファーとを有し、前記データラインに連結されたメモリーセルの状態を示すセンス出力信号を発生するためにセンス増幅器イネーブル信号に応答して前記データライン上の電圧に従って出力バッファーを駆動するために動作するセンス増幅器と、
を備えることを特徴とする半導体メモリー装置。 - 前記バイアス回路は、
前記データラインに結合された入力を有し、前記バイアス制御信号に応答してイネーブル及びディスエーブルされるように動作するバッファーと、
前記バッファーの前記入力に結合されたドレイン、電源電圧に連結されたソース、及び前記バッファーの前記出力に結合されたゲートを有する第1トランジスタと、
前記電源電圧に連結されたソース、前記バッファーの前記出力に結合されたドレイン、及び前記バイアス制御信号に結合されたゲートを有する第2トランジスタと、
を備えることを特徴とする請求項1に記載の半導体メモリー装置。 - 前記第1及び第2トランジスタの各々は、
PMOSトランジスタを含むことを特徴とする請求項2に記載の半導体メモリー装置。 - 前記センス増幅器回路は、
前記データラインと前記電源電圧との間に直列に連結されて、前記第1及び第2トランジスタの共通ノードに前記出力バッファーの入力が結合された第1及び第2相補トランジスタと、
前記データラインと前記第1トランジスタのゲートに結合されて、前記センス増幅器イネーブル信号に応答して前記第1トランジスタのゲートを駆動するために動作するセンスイネーブル回路と、
を備えることを特徴とする請求項1に記載の半導体メモリー装置。 - 前記センスイネーブル回路は、
前記データラインに結合された入力と前記第1トランジスタのゲートに結合された出力を有して、前記センス増幅器イネーブル信号に応答してイネーブル及びディスエーブルされるインバータと、
前記インバータの出力に結合されたドレイン、接地電圧に連結されたソース、及び前記センス増幅器イネーブル信号を受信するゲートを有する第3トランジスタと、
を備えることを特徴とする請求項4に記載の半導体メモリー装置。 - 前記第1トランジスタは、前記データラインに結合されたソースを有するNMOSトランジスタを含み、前記第2トランジスタは前記NMOSトランジスタのドレインに結合されたドレイン及び電源電圧に連結されたソースを有するPMOSトランジスタを含むことを特徴とする請求項5に記載の半導体メモリー装置。
- 前記データラインは、前記バッファーの前記入力に結合されて、
前記出力バッファーは、前記センス増幅器イネーブル信号に応答してイネーブルされてディスエーブルさせるために動作するインバータを備えて、
前記センス増幅器回路は、前記データラインと電源電圧との間に連結されて、前記センス増幅器イネーブル信号を受信するゲートを有するトランジスタを備えることを特徴とする請求項1に記載の半導体メモリー装置。 - 前記セル選択回路は、
ワードラインの信号に応答して前記メモリーセルを複数個のビットラインに選択的に結合するために構成されて、
前記複数個のコラム選択信号に応答して前記ビットラインを前記データラインに選択的に結合するゲート回路を備えることを特徴とする請求項1に記載の半導体メモリー装置。 - 複数個のワードラインと複数個のビットラインとの間に連結された複数個のメモリーセルを備えたメモリーセルアレイと、
プリディスチャージ動作時に前記複数個のビットラインをプリディスチャージするプリディスチャージ回路と、
リード動作時に前記複数個のビットラインと複数個のデータラインとの間にデータを伝送するデータ入出力ゲート回路と、
前記リード動作時にバイアス制御信号に応答して前記複数個のデータライン各々をバイアス電圧レベルにバイアスするバイアス回路、及び前記リード動作時にセンス増幅器イネーブル信号に応答して前記複数個のデータラインそれぞれのバイアス電圧レベルの変化を感知して増幅してセンス出力信号を発生するセンス増幅回路を含むセンス増幅器と、
を備えることを特徴とする半導体メモリー装置。 - 前記バイアス回路は、
電源電圧と前記データラインとの間に連結された第1トランジスタと、
前記プリディスチャージ動作時に前記バイアス制御信号に応答してオンされて前記第1トランジスタをオフして前記リード動作時に前記センス増幅器イネーブル信号がイネーブルされるとオンされる第2トランジスタと、
前記リード動作時に前記バイアス制御信号に応答してイネーブルされて前記データラインの電圧をバッファーして、前記リード動作時に前記センス増幅器イネーブル信号がイネーブルされるとディスエーブルされる第1バッファーと、
を備えることを特徴とする請求項9に記載の半導体メモリー装置。 - 前記第1及び第2トランジスタ各々は、
PMOSトランジスタであることを特徴とする請求項10に記載の半導体メモリー装置。 - 前記第1バッファーは、
前記データラインの電圧が前記バイアス電圧レベルより高ければ電源電圧レベルの信号を発生して、低ければ接地電圧レベルの信号を発生することを特徴とする請求項10に記載の半導体メモリー装置。 - 前記センス増幅回路は、
電源電圧と第1ノードとの間に連結されて前記第1ノードに電流を供給する第3トランジスタと、
前記センス増幅器イネーブル信号に応答してイネーブルされて前記データラインの電圧レベルを反転して第2ノードに出力するインバータと、
前記第2ノードと接地電圧との間に連結されて前記リード動作時に前記センス増幅器イネーブル信号に応答してオフされる第4トランジスタと、
前記第1ノードとデータラインとの間に連結されて前記第2ノードの電圧レベルに応答してオンされて前記第1ノードから前記データラインに電流を流す第5トランジスタと、
前記センス増幅器イネーブル信号に応答してイネーブルされて前記第1ノードの電圧をバッファーして前記センス出力信号を発生する第2バッファーと、
を備えることを特徴とする請求項9に記載の半導体メモリー装置。 - 前記第5トランジスタの相互コンダクタンスが前記第3トランジスタの相互コンダクタンスより大きいことを特徴とする請求項13に記載の半導体メモリー装置。
- 前記第3トランジスタは、
PMOSトランジスタであることを特徴とする請求項13に記載の半導体メモリー装置。 - 前記第4及び第5トランジスタ各々は、
NMOSトランジスタであることを特徴とする請求項13に記載の半導体メモリー装置。 - 前記インバータは、
前記データラインの電圧が前記バイアス電圧レベルより高ければ接地電圧レベルの信号を発生して、低ければ電源電圧レベルの信号を発生することを特徴とする請求項13に記載の半導体メモリー装置。 - 前記センス増幅回路は、
電源電圧と第1ノードとの間に連結されて前記第1ノードに電流を供給する第3トランジスタと、
前記第1ノードと前記データラインとの間に連結されて前記センス増幅器イネーブル信号に応答してオンされて前記データラインに電流を供給する第4トランジスタと、
前記センス増幅器イネーブル信号に応答してイネーブルされて前記データラインの電圧をバッファーして前記センス出力信号を発生する第2バッファーと、
を備えることを特徴とする請求項9に記載の半導体メモリー装置。 - 前記第3及び第4トランジスタ各々は、
PMOSトランジスタであることを特徴とする請求項18に記載の半導体メモリー装置。 - 前記第2バッファーは、
前記データラインの電圧レベルが前記バイアス電圧レベルより低ければ接地電圧レベルのセンス出力信号を発生して、高ければ電源電圧レベルのセンス出力信号を発生することを特徴とする請求項18に記載の半導体メモリー装置。 - バイアス制御信号に応答してセンス入力信号端子をバイアス電圧レベルにバイアスするバイアス回路と、
センス増幅器イネーブル信号に応答して前記センス入力信号端子のバイアス電圧レベルの変化を感知して増幅してセンス出力信号を発生するセンス増幅回路と、
を備えることを特徴とするセンス増幅器。 - 前記バイアス回路は、
電源電圧と前記センス入力信号端子との間に連結された第1トランジスタと、
前記バイアス制御信号に応答してオンされて前記第1トランジスタをオフして前記センス増幅器イネーブル信号がイネーブルされるとオンされる第2トランジスタと、
前記バイアス制御信号に応答してイネーブルされて前記センス入力信号端子の電圧をバッファーして、前記センス増幅器イネーブル信号がイネーブルされるとディスエーブルされる第1バッファーと、
を備えることを特徴とする請求項21に記載のセンス増幅器。 - 前記第1及び第2トランジスタ各々は、
PMOSトランジスタであることを特徴とする請求項22に記載のセンス増幅器。 - 前記第1バッファーは、
前記センス入力信号端子の電圧が前記バイアス電圧レベルより高ければ電源電圧レベルの信号を発生して、低ければ接地電圧レベルの信号を発生することを特徴とする請求項22に記載のセンス増幅器。 - 前記センス増幅回路は、
電源電圧と第1ノードとの間に連結されて前記第1ノードに電流を供給する第3トランジスタと、
前記センス増幅器イネーブル信号に応答してイネーブルされて前記センス入力信号端子の電圧を反転して第2ノードに出力するインバータと、
前記第2ノードと接地電圧との間に連結されて前記センス増幅器イネーブル信号に応答してオフされる第4トランジスタと、
前記第1ノードとセンス入力信号端子との間に連結されて前記第2ノードの電圧レベルに応答してオンされて前記第1ノードから前記センス入力信号端子に電流を流す第5トランジスタと、
前記センス増幅器イネーブル信号に応答してイネーブルされて前記第1ノードの電圧をバッファーして前記センス出力信号を発生する第2バッファーと、
を備えることを特徴とする請求項21に記載のセンス増幅器。 - 前記第5トランジスタの相互コンダクタンスが前記第3トランジスタの相互コンダクタンスより大きいことを特徴とする請求項25に記載のセンス増幅器。
- 前記第3トランジスタは、
PMOSトランジスタであることを特徴とする請求項26に記載のセンス増幅器。 - 前記第4及び第5トランジスタ各々は、
NMOSトランジスタであることを特徴とする請求項25に記載のセンス増幅器。 - 前記インバータは、
前記センス入力信号端子の電圧が前記バイアス電圧レベルより高ければ接地電圧レベルの信号を発生して、低ければ電源電圧レベルの信号を発生することを特徴とする請求項25に記載のセンス増幅器。 - 前記センス増幅回路は、
電源電圧と第1ノードとの間に連結されて前記第1ノードに電流を供給する第3トランジスタと、
前記第1ノードと前記センス入力信号端子との間に連結されて前記センス増幅器イネーブル信号に応答してオンされて前記センス入力信号端子に電流を供給する第4トランジスタと、
前記センス増幅器イネーブル信号に応答してイネーブルされて前記センス入力信号端子の電圧をバッファーして前記センス出力信号を発生する第2バッファーと、
を備えることを特徴とする請求項21に記載のセンス増幅器。 - 前記第3及び第4トランジスタ各々は、
PMOSトランジスタであることを特徴とする請求項30に記載のセンス増幅器。 - 前記第2バッファーは、
前記センス入力信号端子の電圧が前記バイアス電圧レベルより高ければ電源電圧レベルの前記センス出力信号を発生して、低ければ接地電圧レベルの前記センス出力信号を発生することを特徴とする請求項30に記載のセンス増幅器。
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