JP2009009682A - プログラマブルrom - Google Patents
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Abstract
【解決手段】本発明の例に係るプログラマブルROMは、第1及び第2電源端子の間に直列に接続される第1電界効果トランジスタP1及び第2電界効果トランジスタN1と、ゲートがワード線WLに接続され、第1ビット線BLと第1及び第2電界効果トランジスタP1,N1のドレインとの間のデータ転送に使用される第3電界効果トランジスタN3と、第1及び第2電源端子の間に直列に接続される第4電界効果トランジスタP2及び第5電界効果トランジスタN2と、ゲートがワード線WLに接続され、第2ビット線bBLと第4及び第5電界効果トランジスタP2,N2のドレインとの間のデータ転送に使用される第6電界効果トランジスタN4とを備える。第1及び第4電界効果トランジスタP1,P2の閾値は、互いに異なり、その大小関係は、ROMデータに応じて決定される。
【選択図】 図2
Description
本発明は、SRAMをプログラマブルROMとして使用する技術に関し、その特徴は、SRAMセル内のバックトゥバックインバータの負荷となる電界効果トランジスタ対の閾値を積極的に異ならせる点にある。
(1) システム
図1は、ROMデータのプログラミング時のシステムを示している。
図2は、プログラマブルROMを示している。
プログラマブルROMに対するプログラム動作について、図3のフローチャートを参照しながら説明する。
このプログラム動作は、図1の制御回路13により制御される。
上述のプログラミングによりSRAMセルにプログラムされたデータをリードする方法について説明する。
プログラマブルROMに対するデータプログラムを短縮するための変形例について説明する。
この変形例の特徴は、SRAMアレイ内の複数のSRAMセルの全てに対して一括してストレス印加を行う点にある。
このように、本発明では、NBTIによる閾値変動原理を利用し、負荷となる電界効果トランジスタ対の閾値の大小関係をROMデータに応じて決定する。これにより、制御回路の複雑化や製造コストの増大なく、SRAMをプログラマブルROMとして使用することが可能になる。
上述の実施の形態では、半導体チップ内の一部にSRAM(プログラマブルROM)が配置されることを前提とした。この場合には、ROMデータは、そのSRAMが形成される半導体集積回路(半導体チップ)内で、例えば、ラッチ回路にラッチされ、内部回路などの制御に使用される。
本発明では、NTBIによるSRAMセル内の電界効果トランジスタの閾値変動を利用してROMデータのプログラミングを行う。ここで、NTBIとは、SRAMセルが保持しているデータが消失される方向に電界効果トランジスタの閾値電圧が変動する現象のことである。このため、本発明では、プログラムデータと逆のデータをSRAMセルが保持している状態でストレス印加によるプログラミングを実行する。
第1例は、半導体集積回路に電源電圧VDDを供給するブート時にROMデータをリードする例である。
第2例は、半導体集積回路の動作中にROMデータをリードする例である。半導体集積回路が動作中であるため、電源電圧VDDは、立ち上がった状態となっている。
本発明のプログラマブルROMは、PLA(プログラマブルロジックアレイ)に適用することも可能である。
半導体集積回路(PLAチップ)11は、制御回路13及びPLA17を有する。
ここで、PLAの構成を説明するに当り、その説明を簡単にするため、以下の表記を使用することにする。
第2例の特徴は、第1例と比べると、プログラム時の入力信号の経路とPLA動作時の入出力信号の経路とを異ならせた点にある。
第3例は、第2例の変形例であり、プログラム時の入力信号の経路の一部とPLA動作時の出力信号の経路の一部とを共有化した点に特徴を有する。
本発明によれば、制御回路の複雑化や製造コストの増大なく、SRAMをプログラマブルROMとして使用することができる。
Claims (11)
- ソースが第1電源端子に接続される負荷としての第1導電型の第1電界効果トランジスタと、ソースが第2電源端子に接続され、ドレインが前記第1電界効果トランジスタのドレインに接続される第2導電型の第2電界効果トランジスタと、ゲートがワード線に接続され、第1ビット線と前記第1及び第2電界効果トランジスタのドレインとの間のデータ転送に使用される第2導電型の第3電界効果トランジスタと、ソースが前記第1電源端子に接続される負荷としての第1導電型の第4電界効果トランジスタと、ソースが前記第2電源端子に接続され、ドレインが前記第4電界効果トランジスタのドレインに接続される第2導電型の第5電界効果トランジスタと、ゲートが前記ワード線に接続され、第2ビット線と前記第4及び第5電界効果トランジスタのドレインとの間のデータ転送に使用される第2導電型の第6電界効果トランジスタとを具備し、前記第1及び第2電界効果トランジスタのゲートは、前記第4及び第5電界効果トランジスタのドレインに接続され、前記第4及び第5電界効果トランジスタのゲートは、前記第1及び第2電界効果トランジスタのドレインに接続され、前記第1及び第4電界効果トランジスタの閾値は、互いに異なり、その大小関係は、ROMデータに応じて決定されることを特徴とするプログラマブルROM。
- 複数のSRAMセルから構成されるメモリセルアレイと、前記複数のSRAMセルに対するROMデータのプログラム及びリードを制御する制御回路と、前記複数のSRAMセルにプログラムされたROMデータにより制御される内部回路と、前記内部回路に接続される第3電源端子とを具備し、前記複数のSRAMセルの各々は、請求項1に記載のプログラマブルROMであり、前記第1電源端子は、前記複数のSRAMセルに接続され、前記内部回路に接続されないことを特徴とする半導体集積回路。
- 前記第1電源端子に印加される第1電源電圧と前記第2電源端子に印加される第2電源電圧との差は、前記第3電源端子に印加される第3電源電圧と前記第2電源端子に印加される前記第2電源電圧との差よりも大きいことを特徴とする請求項2に記載の半導体集積回路。
- 前記制御回路は、前記複数のSRAMセルの全てに対してプログラムデータと逆のデータを順次書き込んだ後に、前記複数のSRAMセル内の前記第3及び第6電界効果トランジスタをオフにして、前記第1電源端子に前記第1電源電圧を印加し、前記複数のSRAMセルの全てに対して一括してストレスを印加することでROMデータをプログラムすることを特徴とする請求項3に記載の半導体集積回路。
- 前記制御回路は、前記複数のSRAMセル内の前記第3及び第6電界効果トランジスタをオフにして、前記第1電源端子に前記第1電源電圧を印加した後に、前記複数のSRAMセル内の前記第3及び第6電界効果トランジスタをオンにすることでROMデータをリードすることを特徴とする請求項3に記載の半導体集積回路。
- 前記第1電源端子と前記メモリセルアレイとの間に接続され、前記複数のSRAMセルに前記第1電源端子を短絡する期間を決定するスイッチ回路と、前記ROMデータをラッチするラッチ回路とをさらに具備し、前記ROMデータを前記ラッチ回路にラッチした直後に前記複数のSRAMセルから前記第1電源端子を切断することを特徴とする請求項5に記載の半導体集積回路。
- 前記ROMデータのプログラムは、室温よりも高い温度下で行うことを特徴とする請求項2乃至6のいずれか1項に記載の半導体集積回路。
- 前記ROMデータのプログラムは、前記第1及び第4電界効果トランジスタが形成される第2導電型の半導体エリアを前記第1電源端子に印加される電圧と同じ電圧に設定して行うことを特徴とする請求項2乃至6のいずれか1項に記載の半導体集積回路。
- 複数のSRAMセルから構成されるメモリセルアレイと、前記複数のSRAMセルに対するROMデータのプログラム及びリードを制御する制御回路とを具備し、前記複数のSRAMセルの各々は、請求項1に記載のプログラマブルROMであり、入力信号は、請求項1に記載のワード線に入力され、出力信号は、請求項1に記載の第2ビット線に出力されることを特徴とするプログラマブルロジックアレイ。
- 複数のSRAMセルから構成されるメモリセルアレイと、前記複数のSRAMセルに対するROMデータのプログラム及びリードを制御する制御回路とを具備し、前記複数のSRAMセルの各々は、請求項1に記載のプログラマブルROMであり、
請求項1に記載のプログラマブルROMは、さらに、ゲートが前記第5電界効果トランジスタのゲートに接続され、ソースが前記第2電源端子に接続される第2導電型の第7電界効果トランジスタと、ゲートが入力線に接続され、ソースが前記第7電界効果トランジスタのドレインに接続され、ドレインが出力線に接続される第2導電型の第8電界効果トランジスタとを具備し、
入力信号は、前記入力線に入力され、出力信号は、前記出力線に出力されることを特徴とするプログラマブルロジックアレイ。 - 複数のSRAMセルから構成されるメモリセルアレイと、前記複数のSRAMセルに対するROMデータのプログラム及びリードを制御する制御回路とを具備し、前記複数のSRAMセルの各々は、請求項1に記載のプログラマブルROMであり、
請求項1に記載のプログラマブルROMは、さらに、ゲートが前記第5電界効果トランジスタのゲートに接続され、ソースが前記第2電源端子に接続される第2導電型の第7電界効果トランジスタと、ゲートが入力線に接続され、ソースが前記第7電界効果トランジスタのドレインに接続され、ドレインが請求項1に記載の第2ビット線に接続される第2導電型の第8電界効果トランジスタとを具備し、
入力信号は、前記入力線に入力され、出力信号は、請求項1に記載の第2ビット線に出力されることを特徴とするプログラマブルロジックアレイ。
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