JP2005276315A - 半導体集積回路の使用方法および半導体集積回路 - Google Patents
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Abstract
本発明はSRAMブロックを備えた半導体集積回路の使用方法およびSRAMブロックを備えた半導体集積回路に関し、そのSRAMブロックに情報を不揮発的に記憶する。
【解決手段】
上記複数のSRAMセルの少くとも1つの不揮発情報記憶用SRAMセルを構成する一対のプルダウントランジスタのうちの一方のプルダウントランジスタにドレイン電流を流すことによってその一方のプルダウントランジスタのコンダクタンスを変化させる。
【選択図】 図3
Description
上記複数のSRAMセルの少なくとも1つの不揮発情報記憶用SRAMセルを構成する一対のプルダウントランジスタのうちの一方のプルダウントランジスタに、ドレイン電流を流すことによって、その一方のプルダウントランジスタのコンダクタンスを変化させる不揮発情報記憶ステップと、
電源再投入後、前記不揮発情報記憶用SRAMセルに情報を書き込むよりも前に不揮発情報記憶用SRAMセルの記憶内容を読み出す不揮発情報読出ステップとを有することを特徴とする。
上記複数のSRAMセルの少なくとも1つの不揮発情報記憶用SRAMセルを構成する一対のプルダウントランジスタのうちの一方のプルダウントランジスタに、ドレイン電流を流すことによって、その一方のプルダウントランジスタのコンダクタンスを変化させる不揮発情報記憶制御回路とを備えたことを特徴とする。
11 SRAMセル
12 読出し・書込み回路
13 ワード線ドライバ
20 SRAMセル群
Claims (9)
- 2つの出力ノードと該2つの出力ノードそれぞれをプルダウンする1対のプルダウントランジスタとを有する、フリップフロップ型のSRAMセルが複数配列されるとともに、該複数のSRAMセルのそれぞれへ電源電位の供給を行なう電源線と、揮発性情報の書き込み、読み出しを行なうビット線およびワード線とが配置されたSRAMブロックを備えた半導体集積回路を用い、
前記複数のSRAMセルの少なくとも1つの不揮発情報記憶用SRAMセルを構成する前記一対のプルダウントランジスタのうちの一方のプルダウントランジスタに、ドレイン電流を流すことによって、該一方のプルダウントランジスタのコンダクタンスを変化させる不揮発情報記憶ステップと、
電源再投入後、前記不揮発情報記憶用SRAMセルに情報を書き込むよりも前に該不揮発情報記憶用SRAMセルの記憶内容を読み出す、不揮発情報読出ステップとを有することを特徴とする半導体集積回路の使用方法。 - 前記不揮発情報記憶ステップは、前記不揮発性情報記憶用SRAMセルを構成する前記1対のプルダウントランジスタのソースに固定電位を供給した状態で、前記一方のプルダウントランジスタにドレイン電流を流すステップであることを特徴とする請求項1記載の半導体集積回路の使用方法。
- 前記不揮発情報読出ステップで前記不揮発情報記憶用SRAMセルから読み出した情報を、前記SRAMブロック内の、該不揮発情報記憶用SRAMセルを除く所定のSRAMセルに書き込む不揮発情報書込ステップを有することを特徴とする請求項1記載の半導体集積回路の使用方法。
- 前記不揮発情報記憶ステップは、前記不揮発情報記憶用SRAMセルを構成する前記1対のプルダウントランジスタのうちの一方のプルダウントランジスタに、過渡的なドレイン電流を流す動作を繰り返すことによって該一方のプルダウントランジスタのコンダクタンスを変化させるステップであることを特徴とする請求項1記載の半導体集積回路の使用方法。
- 前記不揮発情報記憶ステップは、前記不揮発情報記憶用SRAMセルを構成する前記1対のプルダウントランジスタのうちの一方のプルダウントランジスタに、定常的なドレイン電流を流すことによって該一方のプルダウントランジスタのコンダクタンスを変化させるステップであることを特徴とする請求項1記載の半導体集積回路の使用方法。
- 2つの出力ノードと該2つの出力ノードそれぞれをプルダウンする1対のプルダウントランジスタとを有する、フリップフロップ型のSRAMセルが複数配列されるとともに、該複数のSRAMセルのそれぞれへ電源電位の供給を行なう電源線と、揮発性情報の書き込み、読み出しを行なうビット線およびワード線とが配置されたSRAMブロック、および
前記複数のSRAMセルの少なくとも1つの不揮発情報記憶用SRAMセルを構成する前記一対のプルダウントランジスタのうちの一方のプルダウントランジスタに、ドレイン電流を流すことによって、該一方のプルダウントランジスタのコンダクタンスを変化させる不揮発情報記憶制御回路とを備えたことを特徴とする半導体集積回路。 - 前記不揮発情報記憶制御回路は、前記不揮発情報記憶用SRAMセルを構成する前記1対のプルダウントランジスタのうちの一方のプルダウントランジスタに、過渡的なドレイン電流を流す動作を繰り返すことによって該一方のプルダウントランジスタのコンダクタンスを変化させるものであることを特徴とする請求項6記載の半導体集積回路。
- 前記不揮発情報記憶制御回路は、前記不揮発情報記憶用SRAMセルを構成する前記1対のプルダウントランジスタのうちの一方のプルダウントランジスタに、定常的なドレイン電流を流すことによって該一方のプルダウントランジスタのコンダクタンスを変化させるものであることを特徴とする請求項6記載の半導体集積回路。
- 電源の再投入を受けて、前記不揮発情報記憶用SRAMセルの記憶内容を読み出し、該不揮発情報記憶用SRAMセルから読み出した情報を、前記SRAMブロック内の、該不揮発情報記憶用SRAMセルを除く所定のSRAMセルに書き込む不揮発情報転記回路をさらに有することを特徴とする請求項6記載の半導体集積回路。
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