WO2011148898A1

WO2011148898A1 - 半導体記憶素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法およびチャージポンプ並びにチャージポンプの電圧調整方法

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Publication number: WO2011148898A1
Application number: PCT/JP2011/061761
Authority: WO
Inventors: 竹内　健; 幸祐宮地; 周平田中丸; 健太郎本田
Original assignee: 国立大学法人東京大学
Priority date: 2010-05-24
Filing date: 2011-05-23
Publication date: 2011-12-01
Also published as: US20130114355A1; JPWO2011148898A1

Abstract

電圧Ｖｄｄが値Ｖ１，基板電圧Ｖｓｕｂが０Ｖ，ワード線電圧Ｖｗｌが値Ｖ１，ビット線電圧Ｖｂｌｌが０Ｖ，ビット線電圧Ｖｂｌｒが値Ｖ１となるようＳＲＡＭのメモリセルの電源電圧印加点や半導体基板，ワード線，ビット線に電圧を印加し（ステップＳ１００）、電源電圧印加点と一方のビット線との間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ１ｈとすると共にワード線と一方のビット線との間の電圧差を電圧Ｖ１ｈより小さい通常の電圧差Ｖ１として、一方のビット線に接続されているパスゲートトランジスタのソース，ドレインとなる拡散層のうちメモリセルを構成するインバータの出力端子に接続されているほうの拡散層近傍の絶縁層へエレクトロンを注入する（ステップＳ１１０）。これにより、メモリセルの動作特性の向上を図ることができる。

Description

半導体記憶素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法およびチャージポンプ並びにチャージポンプの電圧調整方法

　本発明は、半導体素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法およびチャージポンプ並びにチャージポンプの電圧特性調整方法に関する。

　従来、この種の半導体装置の電圧特性調整方法として、半導体装置を構成する絶縁ゲート型トランジスタのソースとドレインとの間の領域に不純物濃度のピーク値が異なる二つのハロー領域を形成する方法が提案されており、この方法を半導体装置としてラッチを構成する二つのインバータと二つのインバータの出力にソースまたはドレインが接続された二つのアクセストランジスタとを有するＳＲＡＭ（Static Random Access Memory)セルに適用するものが提案されている（例えば、非特許文献１参照）。この場合、アクセストランジスタのソースとドレインとの間の領域に不純物濃度のピーク値が異なる二つのハロー領域を形成し、不純物濃度のピーク値が高いほうのハロー領域に隣接するソースまたはドレインをインバータの出力に接続し、不純物濃度のピーク値が低いほうのハロー領域に隣接するソースまたはドレインをビット線と接続することにより、ラッチに記憶されているデータと逆のデータを書き込むときには二つのアクセストランジスタのうち低い電圧が印加されたビット線に接続されたアクセストランジスの閾値電圧が二つのアクセストランジスタのうち高い電圧が印加されたビット線に接続されたアクセストランジスタの閾値電圧に比して低くなるから、データを容易に反転させることができ、書き込み特性を向上させることができるとしている。また、半導体装置としては、ゲートとドレインとが接続された接続端子を有するトランジスタのソースを隣接するトランジスタの接続端子に接続することにより複数のトランジスタを直列に多段接続し、接続端子にキャパシタを介してクロック信号を印加しながら始端のトランジスタの接続端子に入力した電源電圧を各トランジスタで昇圧して、終端のトランジスタのソースに接続された出力端子から出力するチャージポンプが提案されている（例えば、非特許文献２参照）。

Jae-Joon Kim,Aditya Bansal,Rahul Rao,Shih-Hsien Lo and Ching-Te Chuang,「Relaxing Conflict Between Read Stability and Writability in 6T SRAMCell Using Asymmetric Transistors」，IEEE ELECTRON DEVICE LETTERS，VOL.30，NO.8，AUGUST 2009，p.852-854 Shinji Noda,Teruyoshi Hatanaka,Mitue Takahashi,Shigeki Sakaiand Ken Takeuchi，「A 1.2V Operation 2.43 Times Higher Power Efficiency Adaptive Charge Pump Circuit with Optimized Vth at Each Pump Stage for Ferroelectric(Fe)-NAND Flash Memories」，Extended Abstract of the 2009 International Conference on Solid State Devices and Materials,Sendai,2009,pp162-163

　しかしながら、上述の電圧特性調整方法では、ハロー領域を形成する必要があるため、こうした電圧特性調整方法をＳＲＡＭやチャージポンプに適用すると、製造する際に不純物をドーピングする工程などを追加する必要があり、製造工程が複雑になってしまう。したがって、より簡易な方法でＳＲＡＭやチャージポンプの電圧特性を調整して動作特性を向上させることが望まれる。

　本発明の半導体記憶素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法および本発明のチャージポンプ並びにチャージポンプの電圧調整方法は、より簡易な方法で動作特性の向上を図ることを主目的とする。

　本発明の半導体記憶素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法およびチャージポンプ並びにチャージポンプの電圧調整方法は、上述の主目的を達成するために以下の手段を採った。

　本発明の半導体記憶素子の電圧特性調整方法は、
　第１入力端子と第１出力端子とを有する第１インバータと、前記第１出力端子に接続された第２入力端子と前記第１入力端子に接続された第２出力端子とを有する第２インバータと、所定の絶縁性を有する第１ゲート絶縁層を有しゲートがワード線に接続されると共にソースまたはドレインの一方が前記第１インバータの第１出力端子に接続されソースまたはドレインの他方が二つのビット線の一方に接続された第１パスゲートトランジスタと、所定の絶縁性能を有する第２ゲート絶縁層を有しゲートが前記ワード線に接続されると共にソースまたはドレインの一方が前記第２インバータの出力端子に接続されソースまたはドレインの他方が前記二つのビット線の他方に接続された第２パスゲートトランジスタと、を備え半導体基板に形成されてなる半導体記憶素子の電圧特性を調整する電圧特性調整方法であって、
　前記半導体記憶素子を通常動作させる際に電源電圧を印加する電源電圧印加点と前記二つのビット線との間の電圧差が前記半導体記憶素子を通常動作させる際の前記電源電圧印加点と前記二つのビット線との間の電圧差より大きい所定の電圧差になるよう前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧を調整する電圧調整ステップ
　を備えることを特徴とする。

　この本発明の半導体記憶素子の電圧特性調整方法では、半導体記憶素子を通常動作させる際に電源電圧を印加する電源電圧印加点と二つのビット線との間の電圧差が半導体記憶素子を通常動作させる際の電源電圧印加点と二つのビット線との間の電圧差より大きい所定の電圧差になるよう電源電圧印加点に印加する電圧と二つのビット線に印加する電圧を調整する。これにより、第１パスゲートトランジスタまたは第２パスゲートトランジスタのいずれかにおいて、接続されているビット線の電圧が接続されている出力端子の電圧より低いときの閾値電圧より接続されているビット線の電圧が接続されている出力端子の電圧より高いときの閾値電圧を高くすることができる。一旦電圧調整ステップを実行すると、こうしたパスゲートトランジスタの状態は、電源電圧印加点，二つのビット線への電圧の印加を中断した後も維持されるため、半導体記憶素子に記憶されているデータを二つのビット線を介して読み出す際の読み出し特性やデータを二つのビット線を介して半導体記憶素子に書き込む際の書き込み特性などの半導体記憶素子の動作特性の向上を図ることができる。

　こうした本発明の半導体記憶素子の電圧調整方法において、前記電圧調整ステップを実行する前に実行され、前記半導体記憶素子を通常動作させる際に前記ビット線に印加する電圧としての第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第１ビット電圧を前記二つのビット線のうちの一方に印加すると共に前記第２ビット電圧を前記二つのビット線のうちの他方に印加した状態で、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧としての通常動作時オン制御電圧を印加する書き込みステップ、を備えるものとすることもできる。こうすれば、第１インバータの第１出力端子の電圧および第２インバータの第２出力端子の電圧をビット線の電圧に応じた電圧にした状態で、
電圧調整ステップを実行することができ、より適正に半導体記憶素子の動作特性の向上を図ることができる。

　また、本発明の半導体記憶素子の電圧調整方法において、前記電圧調整ステップを実行する前に実行され、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオフする電圧としての通常動作時オフ制御電圧を印加すると共に前記半導体基板に前記半導体記憶素子を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加した状態で前記電源電圧印加点に前記半導体記憶素子を通常動作させる際に印加する電源電圧より低い所定の低電圧を印加する低電源電圧印加ステップを備えるものとすることもできる。こうすれば、第１インバータの第１出力端子の電圧および第２インバータの第１出力端子の電圧を第１インバータと第２インバータとの電流駆動力のばらつきを反映した電圧とした後で、電圧調整ステップを実行することができ、より適正に、半導体記憶素子の動作特性の向上を図ることができる。この場合、前記低電源電圧印加ステップと前記電圧調整ステップとの間に実行され、前記二つのビット線を電気的に浮遊した状態にすると共に前記半導体基板に前記通常動作時基板電圧を印加した状態で、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧としての通常動作時オン制御電圧を印加する読み出しステップ、を備えるものとすることもできる。こうすれば、第１インバータの第１出力端子の電圧および第２インバータの第１出力端子の電圧を第１インバータ，第２インバータ，第１パスゲートトランジスタ，第２パスゲートトランジスタの電流駆動力のばらつきを反映した電圧にした後で、電圧調整ステップを実行することができ、より適正に半導体記憶素子の動作特性の向上を図ることができる。

　そして、本発明の半導体記憶素子の電圧調整方法において、前記電圧調整ステップは、前記電源電圧印加点と前記二つのビット線との間の電圧差が前記所定の電圧差になると共に前記ワード線と前記二つのビット線との間の電圧差が前記所定の電圧差より小さい所定の低電圧差となるよう前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧と前記ワード線に印加する電圧とを調整するステップであるものとすることもできる。この場合、前記電圧調整ステップは、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧としての通常動作時オン制御電圧を印加し、前記半導体記憶素子を通常動作させる際に前記ビット線に印加する電圧としての第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第２ビット電圧を前記二つのビット線に印加し、前記電源電圧印加点に前記半導体記憶素子を通常動作させる際に印加する電源電圧より高く前記通常動作時オン制御電圧より高い所定の高電源電圧を印加するステップである、ものとすることもできる。こうすれば、第１インバータの第１出力端子および第２インバータの第２出力端子のうち電圧の高いほうに接続された第１パスゲートトランジスタまたは第２パスゲートトランジスタについて、接続されているビット線の電圧が接続されている出力端子の電圧より低いときの閾値電圧より接続されているビット線の電圧が出力端子の電圧より高いときの閾値電圧を高くすることができ、半導体記憶素子の動作特性の向上を図ることができる。この場合において、前記電圧調整ステップは、前記半導体基板に印加されている電圧が前記半導体記憶素子を通常動作する際に前記半導体基板に印加する通常基板電圧より低い電圧になるよう前記半導体基板に印加する電圧を調整した状態で、前記ワード線に前記通常動作時オン制御電圧を印加し、前記第２ビット電圧を前記二つのビット線に印加し、前記電源電圧印加点に前記所定の高電源電圧を印加するステップである、ものとすることもできる。こうすれば、第１インバータの第１出力端子および第２インバータの第２出力端子のうち電圧の高いほうの電圧を半導体基板に通常基板電圧を印加した場合より高くすることができるから、接続されているビット線の電圧が接続されている出力端子の電圧より高いときの閾値電圧をより高くすることができ、動作特性をより向上させることができる。

　さらに、本発明の半導体記憶素子の電圧調整方法において、前記電圧調整ステップは、前記電源電圧印加点と前記二つのビット線との間の電圧差が前記所定の電圧差になると共に前記ワード線と前記二つのビット線との間の電圧差が前記所定の電圧差以上の所定の高電圧差となるよう前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧と前記ワード線に印加する電圧とを調整するステップであるものとすることもできる。この場合、前記電圧調整ステップは、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオフする電圧としての通常動作時オフ制御電圧以下の所定のオフ電圧を印加し、前記半導体記憶素子を通常動作させる際に前記ビット線に印加する電圧としての第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第１ビット電圧より高い所定の高ビット電圧を前記二つのビット線に印加し、前記電源電圧印加点に前記半導体記憶素子を通常動作させる際に印加する電源電圧より低い所定の低電源電圧を印加するステップである、ものとすることもできる。こうすれば、第１インバータの第１出力端子および第２インバータの第２出力端子のうち電圧の低いほうに接続された第１パスゲートトランジスタまたは第２パスゲートトランジスタについて、接続されているビット線の電圧が接続されている出力端子の電圧より低いときの閾値電圧より接続されているビット線の電圧が出力端子の電圧より高いときの閾値電圧を高くすることができ、半導体記憶素子の動作特性の向上を図ることができる。

　本発明のチャージポンプは、
　第１の入力端子と、第２の入力端子と、第３の入力端子と、出力端子と、接続端子を有しゲートが所定の絶縁性能を有する絶縁層上に形成されると共にソースおよびドレインのうちの一方とゲートとが前記接続端子に接続されてなるトランジスタのソースを隣接するトランジスタの前記接続端子と接続することによりトランジスタがｎ個（ｎは、値２以上の整数）に亘って直列に接続されてなり前記ｎ個のトランジスタのうち始端のトランジスタの接続端子が前記第１の入力端子と接続されると共に前記ｎ個のトランジスタのうち終端のトランジスタのソースが前記出力端子と接続された多段トランジスタ回路と、前記多段トランジスタ回路のｎ個のトランジスタのうち前記始端のトランジスタを除く（ｎ－１）個のトランジスタの接続端子に一端が接続された（ｎ－１）個のキャパシタを有し隣り合うキャパシタの前記一端と異なる他端が交互に前記第２の入力端子または前記第３の入力端子に接続されてなるキャパシタ回路と、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に電圧またはクロック信号を供給可能な入力信号供給回路と、通常動作する際に前記第１の入力端子に電源電圧が供給された状態で前記第２の入力端子にクロック信号が入力されると共に前記第３の入力端子に前記クロック信号を反転させた反転クロック信号が入力されるよう前記入力信号供給回路を制御する制御回路と、を備えるチャージポンプにおいて、
　ｎ個の制御用端子を有し、該制御用端子のそれぞれに電圧を供給する制御用電圧供給回路と、
　前記ｎ個の制御用端子から前記多段トランジスタ回路のｎ個のトランジスタの接続端子およびゲートへの電圧の供給をオンオフするｎ個のスイッチング素子と、
　を備え、
　前記制御回路は、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に所定の低電圧の電圧が入力されると共に前記ｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、前記オンしている二つのスイッチング素子に接続された制御用端子のうち一方の制御用端子に前記所定の低電圧以下の電圧が印加されると共に前記オンしている二つのスイッチング素子に接続された制御用端子のうち他方の制御用端子に前記所定の低電圧より高い所定の高電圧が印加されるよう前記入力信号供給回路と前記制御用電圧供給回路と前記ｎ個のスイッチング素子とを制御する回路である
　ことを要旨とする。

　この本発明のチャージポンプでは、通常動作する際に第１の入力端子に電源電圧が供給された状態で第２の入力端子にクロック信号が入力されると共に第３の入力端子に前記クロック信号を反転させた反転クロック信号が入力されるよう入力信号供給回路を制御する。これにより、第１の入力端子に入力された電源電圧を昇圧して出力端子から出力することができる。そして、第１の入力端子および第２の入力端子および第３の入力端子に所定の低電圧の電圧が入力されると共にｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、オンしている二つのスイッチング素子に接続された制御用端子のうち一方の制御用端子に所定の低電圧以下の電圧が印加されると共にオンしている二つのスイッチング素子に接続された制御用端子のうち他方の制御用端子に所定の低電圧より高い所定の高電圧が印加されるよう入力信号供給回路と制御用電圧供給回路とｎ個のスイッチング素子とを制御する。これにより、オンしている二つのスイッチング素子に接続された多段トランジスタ回路の二つのトランジスタのうち多段トランジスタ回路の始端側のトランジスタについて、始端側のトランジスタの接続端子の電圧より終端側のトランジスタの接続端子の電圧が高いときの閾値電圧を始端側のトランジスタの接続端子の電圧より終端側のトランジスタの接続端子の電圧が低いときの閾値電圧より低くすることができる。こうしたトランジスタの状態は、第１の入力端子，第２の入力端子，第３の入力端子への電圧の供給を中断した後も維持されるため、第１の入力端子の電圧を昇圧して出力端子から出力する際の多段トランジスタ回路を構成するトランジスタの昇圧効率の向上、すなわち、動作特性の向上を図ることができる。

　こうした本発明のチャージポンプにおいて、前記制御回路は、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に所定の低電圧の電圧が入力されると共に前記ｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、前記オンしている二つのスイッチング素子に接続された制御用端子のうち前記多段トランジスタ回路の始端のトランジスタ側の制御用端子に前記所定の低電圧以下の電圧が印加されると共に前記オンしている二つのスイッチング素子に接続された接続端子のうち前記多段トランジスタ回路の終端のトランジスタ側の制御用端子に前記所定の低電圧より高い所定の高電圧が印加されるよう前記入力信号供給回路と前記ｎ個のスイッチング素子と前記制御用電圧供給回路とを制御する回路であるものとすることもできるし、前記制御回路は、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に所定の低電圧の電圧が入力されると共に前記ｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、前記オンしている二つのスイッチング素子に接続された制御用端子のうち前記多段トランジスタ回路の始端のトランジスタ側の制御用端子に前記所定の低電圧より高い所定の高電圧が印加されると共に前記オンしている二つのスイッチング素子に接続された接続端子のうち前記多段トランジスタ回路の終端のトランジスタ側の制御用端子に前記所定の低電圧以下の電圧が印加されるよう前記入力信号供給回路と前記ｎ個のスイッチング素子と前記制御用電圧供給回路とを制御する回路であるものとすることもできる。

　本発明のチャージポンプの電圧特性調整方法は、
　第１の入力端子と、第２の入力端子と、第３の入力端子と、出力端子と、接続端子を有しゲートが所定の絶縁性能を有する絶縁層上に形成されると共にソースおよびドレインのうちの一方とゲートとが前記接続端子に接続されてなるトランジスタのソースを隣接するトランジスタの前記接続端子と接続することによりトランジスタがｎ個（ｎは、値２以上の整数）に亘って直列に接続されてなり前記ｎ個のトランジスタのうち始端のトランジスタの接続端子が前記第１の入力端子と接続されると共に前記ｎ個のトランジスタのうち終端のトランジスタのソースが前記出力端子と接続された多段トランジスタ回路と、前記多段トランジスタ回路のｎ個のトランジスタのうち前記始端のトランジスタを除く（ｎ－１）個のトランジスタの接続端子に一端が接続された（ｎ－１）個のキャパシタを有し隣り合うキャパシタの前記一端と異なる他端が交互に前記第２の入力端子または前記第３の入力端子に接続されてなるキャパシタ回路と、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に電圧またはクロック信号を供給可能な入力信号供給回路と、ｎ個の制御用端子を有し該制御用端子のそれぞれに電圧を供給する制御用電圧供給回路と、前記ｎ個の制御用端子から前記多段トランジスタ回路のｎ個のトランジスタの接続端子およびゲートへの電圧の供給をオンオフするｎ個のスイッチング素子と、を備え、通常動作する際に前記ｎ個のスイッチング素子がオフされると共に前記第１の入力端子に電源電圧が供給された状態で前記第２の入力端子にクロック信号が入力されると共に前記第３の入力端子に前記クロック信号を反転させた反転クロック信号が入力されるよう前記入力信号供給回路と前記ｎ個のスイッチング素子とを制御するチャージポンプの電圧特性を調整する電圧特性調整方法であって、
　前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に所定の低電圧の電圧が入力されると共に前記ｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、前記オンしている二つのスイッチング素子に接続された制御用端子のうち一方の制御用端子に前記所定の低電圧以下の電圧が印加されると共に前記オンしている二つのスイッチング素子に接続された制御用端子のうち他方の制御用端子に前記所定の低電圧より高い所定の高電圧が印加されるよう前記入力信号供給回路と前記制御用電圧供給回路と前記ｎ個のスイッチング素子とを制御する、
　ことを特徴する。

　この本発明のチャージポンプの電圧特性調整方法では、第１の入力端子および第２の入力端子および第３の入力端子に所定の低電圧の電圧が入力されると共にｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、オンしている二つのスイッチング素子に接続された制御用端子のうち一方の制御用端子に所定の低電圧以下の電圧が印加されると共にオンしている二つのスイッチング素子に接続された制御用端子のうち他方の制御用端子に所定の低電圧より高い所定の高電圧が印加されるよう入力信号供給回路と制御用電圧供給回路とｎ個のスイッチング素子とを制御する。これにより、オンしている二つのスイッチング素子に接続された多段トランジスタ回路の二つのトランジスタのうち多段トランジスタ回路の始端側のトランジスタについて、始端側のトランジスタの接続端子の電圧より終端側のトランジスタの接続端子の電圧が高いときの閾値電圧を始端側のトランジスタの接続端子の電圧より終端側のトランジスタの接続端子の電圧が低いときの閾値電圧より低くすることができる。こうしたトランジスタの状態は、第１の入力端子，第２の入力端子，第３の入力端子への電圧の供給を中断した後も維持されるため、第１の入力端子の電圧を昇圧して出力端子から出力する際の多段トランジスタ回路を構成するトランジスタの昇圧効率の向上、すなわち、動作特性の向上を図ることができる。

　本発明の半導体記憶装置の電圧特性調整方法は、
　第１入力端子と第１出力端子とを有する第１インバータと前記第１出力端子に接続された第２入力端子と前記第１入力端子に接続された第２出力端子とを有する第２インバータと所定の絶縁性を有する第１ゲート絶縁層を有しソースまたはドレインの一方が前記第１インバータの第１出力端子に接続された第１パスゲートトランジスタと所定の絶縁性を有する第２ゲート絶縁層を有しソースまたはドレインの一方が前記第２インバータの出力端子に接続された第２パスゲートトランジスタとを有するｎ個（ｎは、２以上の整数）の半導体記憶素子と、前記ｎ個の半導体記憶素子の前記第１パスゲートトランジスタのゲートおよび前記第２パスゲートトランジスタのゲートに接続されたｎ個のワード線と、前記第１パスゲートトランジスタのソースまたはドレインの他方に接続された第１ビット線と、前記第２パスゲートトランジスタのソースまたはドレインの他方に接続された第２ビット線と、を備える半導体記憶装置の電圧特性を調整する電圧特性調整方法であって、
　前記半導体記憶素子を通常動作させる際に電源電圧を印加する電源電圧印加点と前記半導体記憶素子の第１パスゲートトランジスタおよび前記第２パスゲートトランジスタに接続されているワード線と前記第１ビット線と前記第２ビット線との間のそれぞれの電圧差が、前記半導体記憶素子に通常データを書き込む際の前記電源電圧印加点と前記ワード線と前記二つのビット線との間の電圧差になるよう前記半導体素子の電源電圧印加点に印加する電圧と前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記ワード線に印加する電圧とを調整する書き込み動作を前記ｎ個の半導体記憶素子のうち少なくとも二つの半導体記憶素子に対して実行する第１ステップと、
　前記第１ステップが実行された後に、前記電源電圧印加点に前記半導体記憶素子を通常動作させる際に前記電源電圧印加点に印加する電圧である通常電源電圧より低い電圧が印加された状態で、前記ワード線に前記半導体記憶素子の第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧である通常オン電圧が印加されるよう前記半導体素子の電源電圧印加点に印加する電圧と前記ワード線に印加する電圧とを調整する低電源電圧読み出し動作を前記少なくとも二つの半導体記憶素子に対して実行する第２ステップと、
　前記第２ステップが実行された後に、前記少なくとも二つの半導体記憶素子の電源電圧印加点に前記通常電源電圧より高い電圧が印加された状態で、前記少なくとも二つの半導体記憶素子の第１パスゲートトランジスタおよび第２パスゲートトランジスタに接続されているワード線に前記通常オン電圧以上前記通常電源電圧未満の電圧が印加されるよう前記少なくとも二つの半導体素子の電源電圧印加点に印加する電圧と前記少なくとも二つの半導体素子に接続されているワード線に印加する電圧とを調整する第３ステップと、
　を備えることを要旨とする。

　この本発明の半導体記憶装置の電圧特性調整方法では、半導体記憶素子を通常動作させる際に電源電圧を印加する電源電圧印加点と半導体記憶素子の第１パスゲートトランジスタおよび第２パスゲートトランジスタに接続されているワード線と第１ビット線と第２ビット線との間のそれぞれの電圧差が、半導体記憶素子に通常データを書き込む際の電源電圧印加点とワード線と第１ビット線と第２ビット線との間の電圧差になるよう半導体記憶素子の電源電圧印加点に印加する電圧と第１ビット線に印加する電圧と第２ビット線に印加する電圧とワード線に印加する電圧とを調整する書き込み動作をｎ個の半導体記憶素子のうち少なくとも二つの半導体記憶素子に対して実行する。これにより、ｎ個の半導体記憶素子のうち少なくとも二つの半導体記憶素子に対して第１インバータの第１出力端子または第２インバータの第２出力端子の電圧を第１ビット線に印加する電圧および第２ビットに印加する電圧に対応した電圧にすることができる。そして、第１ステップが実行された後に、電源電圧印加点に半導体記憶素子を通常動作させる際に電源電圧印加点に印加する電圧である通常電源電圧より低い電圧が印加された状態で、ワード線に半導体記憶素子の第１パスゲートトランジスタおよび第２パスゲートトランジスタをオンする電圧である通常オン電圧が印加されるよう半導体記憶素子の電源電圧印加点に印加する電圧とワード線に印加する電圧とを調整する低電源電圧読み出し動作を少なくとも二つの半導体記憶素子に対して実行する。半導体記憶素子の第１インバータや第２インバータの電流駆動力に比して第１パスゲートトランジスタや第２パスゲートトランジスタの電流駆動力が高い場合、つまり、第１パスゲートトランジスタや第２パスゲートトランジスタの閾値電圧が低い場合、第２ステップを実行すると、第１インバータの第１出力端子の電圧および第２インバータの第２出力端子の電圧が第１ステップを実行した後のそれぞれの電圧と異なるものとなり、つまり、記憶しているデータが反転する。したがって、第１ステップ，第２ステップを順に実行することにより、少なくとも二つの半導体記憶素子のうち閾値電圧が低いパスゲートトランジスタを有する半導体記憶素子が記憶しているデータのみを反転させることができる。さらに、第２ステップが実行された後に、少なくとも二つの半導体記憶素子の電源電圧印加点に通常電源電圧より高い電圧が印加された状態で、少なくとも二つの半導体記憶素子の第１パスゲートトランジスタおよび第２パスゲートトランジスタに接続されているワード線に通常オン電圧以上通常電源電圧未満の電圧が印加されるよう少なくとも二つの半導体記憶素子の電源電圧印加点に印加する電圧と少なくとも二つの半導体記憶素子に接続されている少なくとも２個のワード線に印加する電圧とを調整する。これにより、記憶しているデータが反転している半導体記憶素子の第１インバータの第１出力端子および第２インバータの第２出力端子のうち電圧が高い方の出力端子に接続されたパスゲートトランジスタ（第１パスゲートトランジスタまたは第２パスゲートトランジスタ）の絶縁層に電子を注入して閾値電圧をより高くすることができる。これにより、半導体記憶装置の電圧特性を向上させることができる。

　こうした本発明の半導体記憶装置の電圧特性調整方法において、前記第１ステップの書き込み動作は、前記電源電圧印加点に前記通常電源電圧を印加すると共に前記ワード線に前記通常オン電圧を印加した状態で、前記半導体記憶素子を通常動作させる際に前記ビット線に印加する電圧である第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第１ビット電圧を前記第１ビット線および前記第２ビット線のうちの一方に印加すると共に前記第２ビット電圧を前記第１ビット線および前記第２ビット線のうちの他方に印加するよう前記半導体記憶素子の電源電圧印加点に印加する電圧と前記前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記ワード線に印加する電圧とを調整する動作である、ものとすることもできる。この場合において、前記第３ステップが実行された後に、前記電源電圧印加点に前記通常電源電圧を印加すると共に前記ワード線に前記通常オン電圧を印加した状態で、前記第１ビット電圧を前記第１ビット線および前記第２ビット線のうちの他方に印加すると共に前記第２ビット電圧を前記第１ビット線および前記第２ビット線のうちの一方に印加するよう前記半導体記憶素子の電源電圧印加点に印加する電圧と前記前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記ワード線に印加する電圧とを調整する第３ステップ実行後書き込み動作を前記ｎ個の半導体記憶素子にうち少なくとも二つの半導体記憶素子に対して実行する第４ステップを備え、前記第４ステップを実行した後に前記第２ステップと前記第３ステップとを実行するものとすることもできる。こうすれば、第１パスゲートトランジスタまたは第２パスゲートトランジスタのどちらの閾値電圧が低いときでも、閾値電圧が低いトランジスタの絶縁層に電子を注入して閾値電圧をより高くすることができ、半導体記憶装置の電圧特性の向上を図ることができる。

　第１～第４ステップを実行する態様の本発明の半導体記憶装置の電圧特性調整方法において、前記第１ステップは、前記書き込み動作を前記ｎ個の半導体記憶素子に実行するステップであり、前記第２ステップは、前記低電源電圧読み出し動作を前記ｎ個の半導体記憶素子に実行するステップであり、前記第３ステップは、前記ｎ個の半導体記憶素子の電源電圧印加点に前記通常電源電圧より高い電圧が印加された状態で、前記ｎ個のワード線に前記通常オン電圧以上前記通常電源電圧未満の電圧が印加されるよう前記ｎ個の半導体記憶素子の電源電圧印加点に印加する電圧と前記ｎ個のワード線に印加する電圧とを調整するステップであり、前記第４ステップは、前記第３ステップ実行後書き込み動作を前記ｎ個の半導体記憶素子に実行するステップであるものとすることもできる。こうすれば、ｎ個の半導体記憶素子のうち第１パスゲートトランジスタ，第２パスゲートトランジスタの閾値電圧が低い半導体記憶素子の閾値電圧をより高くすることができ、半導体記憶装置の電圧特性の向上を図ることができる。

本発明の第１実施例としての電圧特性調整方法により電圧特性が調整されるメモリセル１２を複数搭載したＳＲＡＭ（Static Random Access Memory）１０の構成の概略を示す説明図である。メモリセル１２の構成の概略を示す回路図である。トランジスタＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲの構成の一例を示す説明図である。トランジスタＰＬ，ＰＲの構成の一例を示す説明図である。ＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。ステップＳ１１０の処理におけるパスゲートトランジスタＰＧＲの状態を説明するための説明図である。絶縁層２２にホットエレクトロンが注入されたトランジスタのゲート電圧Ｖｇとドレインからソースへ流れるドレイン電流Ｉｄと閾値電圧との関係を説明するための説明図である。データの読み出し動作を実行している最中のメモリセル１２の状態を説明するための説明図である。データの書き込み動作を実行している最中のメモリセル１２の状態を説明するための説明図である。第２実施例のＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。ステップＳ１１０Ｂの処理におけるパスゲートトランジスタＰＧＬの状態を説明するための説明図である。絶縁層２２にホールが注入されたトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄと閾値電圧との関係を説明するための説明図である。第３実施例のＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。変形例のＳＲＡＭ２１０の構成の概略を示す説明図である。変形例のメモリセル２１２の構成の概略を示す回路図である。本発明の一実施例としてのチャージポンプ１００の構成の概略を示す説明図である。トランジスタＴｒ１～Ｔｒｎの構成の一例を示す説明図である。チャージポンプ１００の電圧特性を調整している際の様子を説明するための説明図である。電圧特性を調整している際のトランジスタＴｒ２の状態を説明するための説明図である。絶縁層１２２にホールが注入されたトランジスタのゲート電圧Ｖｇとドレインからソースへ流れるドレイン電流Ｉｄと閾値電圧との関係を示す説明図である。ホールを注入したトランジスタＴｒ２でクロック信号ＣＬＫが立ち上がっているときの様子を説明するための説明図である。ホールを注入したトランジスタＴｒ２でクロック信号ＣＬＫが立ち下がっているときの様子を説明するための説明図である。変形例の電圧特性調整方法により電圧特性を調整している際のトランジスタＴｒ２の状態を説明するための説明図である。絶縁層１２２にホットエレクトロンが注入されたトランジスタのゲート電圧Ｖｇとドレインからソースへ流れるドレイン電流Ｉｄと閾値電圧との関係を説明するための説明図である。エレクトロンを注入したトランジスタＴｒ２でクロック信号ＣＬＫが立ち上がっているときの様子を説明するための説明図である。エレクトロンを注入したトランジスタＴｒ２でクロック信号ＣＬＫが立ち下がっているときの様子を説明するための説明図である。本発明の第４実施例としての電圧特性調整方法により電圧特性が調整されるメモリセル１２を複数搭載したＳＲＡＭ４１０の構成の概略を示す説明図である。ＳＲＡＭ４１０の要部の構成の概略を説明する説明図である。ＳＲＡＭ４１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。ステップＳ２２０の処理を実行している最中のバイアス条件とＳＲＡＭ４１０を流れる電流の一例を示す説明図である。

　次に、本発明を実施するための形態を実施例を用いて説明する。

　図１は、本発明の第１実施例としての電圧特性調整方法により電圧特性が調整されるメモリセル１２を複数搭載したＳＲＡＭ（Static Random Access Memory）１０の構成の概略を示す説明図である。ＳＲＡＭ１０は、マトリックス状に配置された複数のワード線ＷＬと複数のビット線ＢＬＬ，ＢＬＲに接続された複数のメモリセル１２と、行アドレス信号が与えられたときに与えられた行アドレス信号に対応するワード線ＷＬを選択する行デコーダ１４と、列アドレス信号が与えられたときに与えられた列アドレス信号に対応する１組のビット線ＢＬＬ，ＢＬＲを選択する列デコーダ１６と、メモリセル１２からビット線ＢＬＬ，ＢＬＲに出力された信号を増幅する複数のセンスアンプ１８と、選択されたビット線ＢＬＬ，ＢＬＲとデータが入出力される図示しないデータ線とを接続する列選択回路１９と、を備える。各メモリセル１２については、行方向に配置された複数のメモリセル１２が同一のワード線ＷＬに接続され、列方向に配置された複数のメモリセル１２が１組のビット線ＢＬＬ，ＢＬＲに接続されている。

　図２は、メモリセル１２の構成の概略を示す回路図である。メモリセル１２は、入力端子ＩＮＬにゲート同士が接続されると共に出力端子ＯＵＴＬにドレイン同士が接続されたｐチャネルＭＯＳトランジスタＰＬ，ｎチャネルＭＯＳトランジスタＮＬ（以下、トランジスタＰＬ，ＮＬという）を有するインバータＩＮＶＬと、入力端子ＩＮＲにゲート同士が接続されると共に出力端子ＯＵＴＲにドレイン同士が接続されたｐチャネルＭＯＳトランジスタＰＲ，ｎチャネルＭＯＳトランジスタＮＲ（以下、トランジスタＰＲ，ＮＲという）を有し入力端子ＩＮＲがインバータＩＮＶＬの出力端子ＯＵＴＬに接続されると共に出力端子ＯＵＴＲがインバータＩＮＶＬの入力端子ＩＮＬに接続されたインバータＩＮＶＲと、ゲートがワード線ＷＬに接続されオンしたときにビット線ＢＬＬと出力端子ＯＵＴＬとを電気的に接続しオフしたときにビット線ＢＬＬと出力端子ＯＵＴＬとの電気的な接続を解除するｎチャネルＭＯＳトランジスタＰＧＬ（以下、パスゲートトランジスタＰＧＬという）と、ゲートがワード線ＷＬに接続されオンしたときにビット線ＢＬＲを出力端子ＯＵＴＲと電気的に接続しオフしたときにビット線ＢＬＲと出力端子ＯＵＴＲとの電気的な接続を解除するｎチャネルＭＯＳトランジスタＰＧＲ（以下、パスゲートトランジスタＰＧＲという）とから構成されている。インバータＩＮＶＬ，ＩＮＶＲでは、トランジスタＰＬ，ＰＲはソースが通常動作する際に電源電圧が印加される電源電圧印加点Ｖｄｄに接続されており、トランジスタＮＬ，ＮＲはソースが通常動作する際に接地電圧Ｖｓｓが印加される接地電圧印加点Ｖｓｓに接続されている。

　ここで、インバータＩＮＶＬ，ＩＮＶＲを構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲの構造について説明する。トランジスタＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲは、図３に示すように、周知のｎチャネルＭＯＳトランジスタとして構成されており、導電型がｐ型となるよう調整されたシリコン（Ｓｉ）などの半導体材料により形成された半導体基板２０上に二酸化シリコン（ＳｉＯ₂）などの絶縁性能が高い材料により形成された絶縁層２２と、絶縁層２２上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極２４と、半導体基板２０の絶縁層２２の下方の領域を挟むように半導体基板２０に形成されソースまたはドレインとして機能する導電型がｎ型の二つの拡散層２６，２８とを備える。また、トランジスタＰＬ，ＰＲは、図４に示すように、周知のｐチャネルＭＯＳトランジスタとして構成されており、半導体基板２０に形成された導電型がｎ型となるよう調整されたウェル３０上に二酸化シリコン（ＳｉＯ₂）などの絶縁性能が高い材料により形成された絶縁層３２と、絶縁層３２上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極３４と、ウェル３０の絶縁層３２の下方の領域を挟むようにウェル３０に形成されソースまたはドレインとして機能する導電型がｐ型の拡散層３６，３８とを備える。トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲは、同一の半導体基板２０上に形成されており、トランジスタＰＬ，ＰＲとトランジスタＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲとの間は、図示しない絶縁性能が高い酸化膜などで素子分離されている。

　こうして構成されたＳＲＡＭ１０では、ウェル３０が電源電圧印加点Ｖｄｄに接続されており、電源電圧印加点Ｖｄｄに印加する電圧を電圧Ｖｄｄ，接地電圧印加点Ｖｓｓに印加する電圧を接地電圧Ｖｓｓ，半導体基板２０に印加する電圧を基板電圧Ｖｓｕｂとすると、基本的には、電圧Ｖｄｄが値Ｖ１（例えば、１．０Ｖ），接地電圧Ｖｓｓが０Ｖ，基板電圧Ｖｓｕｂが０Ｖになるよう電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０に電圧に印加される。こうした電圧の印加は、全てのメモリセル１２に対して一括して行なわれる。そして、メモリセル１２では、電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０に上述の電圧を印加した状態で、データの書き込み動作や読み出し動作，データ保持動作などにより、出力端子ＯＵＴＬが電圧の高い状態（以下、Ｈレベルという）のときには出力端子ＯＵＴＲが電圧の低い状態（以下、Ｌレベルという）となり、出力端子ＯＵＴＬがＬレベルのときには出力端子ＯＵＴＲがＨレベルとなる双安定状態を持つ回路として機能する。なお、出力端子ＯＵＴＬ，ＯＵＴＲの電圧が、ＨレベルからＬレベルに変化したり、ＬレベルからＨレベルに変化することを「レベルが反転する」というものとした。

　ＳＲＡＭ１０へのデータの書き込み動作は、具体的には、行アドレス信号，列アドレス信号など動作に必要な信号が与えられると共にビット線ＢＬＬ，ＢＬＲの電圧（以下、ビット線電圧Ｖｂｌｌ，Ｖｂｌｒという）が書き込むべきデータに対応する電圧にされると、行アドレス信号に基づいて行デコーダ１４により１本のワード線ＷＬが選択されてワード線ＷＬの電圧（以下、ワード線電圧Ｖｗｌという）が値Ｖ１となると共に入力された列アドレス信号に基づいて列デコーダ１６により１組のビット線ＢＬＬ，ＢＬＲが選択され、選択されたワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに接続されたメモリセル１２において出力端子ＯＵＴＬ，ＯＵＴＲの電圧をビット線ＢＬＬ，ＢＬＲに対応する電圧にすることで行なわれる。また、ＳＲＡＭ１０からのデータの読み出し動作は、行アドレス信号，列アドレス信号など動作に必要な信号が与えられると共にビット線ＢＬＬ，ＢＬＲを電源電圧印加点Ｖｄｄに印加する電圧Ｖｄｄ（値Ｖ１）にプリチャージした状態で電気的に浮遊状態にすると、行デコーダ１４，列デコーダ１６により選択されたワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに接続されたメモリセル１２において出力端子ＯＵＴＬ，ＶＲの電圧差に対応して生じるビット線ＢＬＬ，ＢＬＲの電圧差をデータとして読み出すことで行なわれる。さらに、データ保持動作は、全てのワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲを非選択状態にしてパスゲートトランジスタＰＧＬ，ＰＧＲがオフしてメモリセル１２の出力端子ＯＵＴＬ，ＯＵＴＲの電圧をデータとして保持することで行なわれる。

　続いて、こうして構成されたＳＲＡＭ１０電圧特性を調整する方法について説明する。図５は、ＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程は、メモリセル１２の接地電圧印加点Ｖｓｓを０Ｖに固定した状態で行なわれる。

　最初に、ＳＲＡＭ１０の選択された１本のワード線ＷＬに接続された複数のメモリセル１２に対して、電圧Ｖｄｄが値Ｖ１，基板電圧Ｖｓｕｂが０Ｖ，ワード線電圧Ｖｗｌが値Ｖ１，ビット線電圧Ｖｂｌｌが０Ｖ，ビット線電圧Ｖｂｌｒが値Ｖ１となるようメモリセル１２の電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する（ステップＳ１００）。こうした処理により、複数のメモリセル１２の出力端子ＯＵＴＬをＬレベルにすると共に出力端子ＯＵＴＲをＨレベルにすることができ、複数のメモリセル１２に一括してデータを書き込むことができる。

　続いて、電圧Ｖｄｄが値Ｖ１より高い値Ｖ１ｈ（例えば、３．０Ｖ），基板電圧Ｖｓｕｂが０Ｖより低い値Ｖｓｕｂ１（例えば、－４．０Ｖ），ステップＳ１００の処理で選択したワード線ＷＬのワード線電圧Ｖｗｌが値Ｖ１，ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが０Ｖとなるよう複数のメモリセルの電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する（ステップＳ１１０）。このように、電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する理由を以下に説明する。

　図６は、ステップＳ１１０の処理におけるパスゲートトランジスタＰＧＲの状態を説明するための説明図である。パスゲートトランジスタＰＧＲでは、図示するように、ドレインに印加されている電圧からソースに印加されている電圧を減じたドレイン電圧Ｖｄが通常より高くなっているため、半導体基板２０のドレイン近傍で衝突電離（Impact Ionization)によりホットエレクトロンが生じ、ゲートに印加されている電圧からソースに印加されている電圧を減じた電圧がゲート電圧Ｖｇがドレイン電圧Ｖｄより低いため生じたエレクトロンが絶縁層２２のドレイン端近傍の位置に注入される。絶縁層２２にホットエレクトロンが注入されたトランジスタのゲート電圧Ｖｇとドレインからソースへ流れるドレイン電流Ｉｄと閾値電圧との関係を図７に示す。こうしたトランジスタでは、図示するように、二つの拡散層２６，２８のうちホットエレクトロンが注入された絶縁層２２のエレクトロン注入領域に隣接する拡散層をソースにした場合の閾値電圧Ｖｔｈ＿ｓが二つの拡散層２６，２８のうちエレクトロン注入領域に隣接する拡散層をドレインにした場合より閾値電圧Ｖｔｈ＿ｄより高くなり、閾値電圧Ｖｔｈ＿ｓ，Ｖｔｈ＿ｄは、いずれも絶縁層２２にホットエレクトロンを注入しない場合の閾値電圧Ｖｔｈより高くなる。したがって、ステップＳ１１０の処理により、ワード線ＷＬのワード線電圧Ｖｗｌが値Ｖ１とした状態で、電圧Ｖｄｄを値Ｖ１ｈ，ビット線電圧Ｖｂｌｒを０Ｖとすることにより、電源電圧印加点Ｖｄｄとビット線ＢＬＲとの間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ１ｈとすると共にワード線ＷＬとビット線ＢＬＲとの間の電圧差を電圧Ｖ１ｈより小さい通常の電圧差Ｖ１となり、パスゲートトランジスタＰＧＲのソースまたはドレインとなる二つの拡散層のうちインバータＩＮＶＲの出力端子ＯＵＴＲに接続されているほうの拡散層近傍の絶縁層２２にホットエレクトロンが注入される。これにより、パスゲートトランジスタＰＧＲにおいて、ビット線ＢＬＲに接続されている拡散層をドレインとした場合の閾値電圧のほうがビット線ＢＬＲに接続されている拡散層をソースとした場合の閾値電圧より高くなる。したがって、値Ｖ１ｈは、電源電圧印加点Ｖｄｄとビット線ＢＬＲとの間の電圧差によりインバータＩＮＶＲの出力端子ＯＵＴＲに接続されているほうの拡散層近傍の絶縁層２２にホットエレクトロンを注入可能な電圧として予め実験や解析などにより求めた電圧を用いるものとした。

　ここで、メモリセル１２におけるデータの読み出し動作を考えると、読み出し時はビット線ＢＬＬ，ＢＬＲの電圧が値Ｖ１にプリチャージされた状態で浮遊させた後にパスゲートトランジスタＰＧＬ，ＰＧＲをオンするが、インバータＩＮＶＬの出力端子ＯＵＴＬがＨレベル，インバータＩＮＶＲの出力端子ＯＵＴＲがＬレベルのデータを保持している場合には、図８に示すように、ビット線ＢＬＲに接続されている拡散層がドレインとなり、ビット線ＢＬＲから出力端子ＯＵＴＲに電流が流れる。このとき、パスゲートトランジスタＰＧＲの閾値電圧が低いとビット線ＢＬＲから出力端子ＯＵＴＲにより多くの電流が流れて出力端子ＯＵＴＲの電圧がＬレベルからＨレベルに反転しやすい状態となるため、パスゲートトランジスタＰＧＲの閾値電圧はより高いほうが出力端子ＯＵＴＲの電圧が反転しづらくなり読み出し特性が向上する。また、データ書き込み動作を考えると、出力端子ＯＵＴＬがＬレベル，出力端子ＯＵＴＲがＨレベルの状態を出力端子ＯＵＴＬがＨレベル，出力端子ＯＵＴＲがＬレベルの状態にしてデータを反転させる場合、すなわち、ビット線ＢＬＲに接続されている拡散層をソースにする場合には、図９に示すように、出力端子ＯＵＴＲからビット線ＢＬＲに電流を流して出力端子ＯＵＴＲを素早くＬレベルに引き下げる必要があるため、パスゲートトランジスタＰＧＲの閾値電圧はより低いほうが出力端子ＯＵＴＲの電圧を素早く反転させることができ、書き込み特性が向上する。上述したように、ステップＳ１１０の処理を実行すると、パスゲートトランジスタＰＧＲにおいて、ビット線ＢＬＲに接続されている拡散層をドレインとした場合の閾値電圧のほうがビット線ＢＬＲに接続されている拡散層をソースとした場合の閾値電圧より高くなるから、絶縁層２２にエレクトロンを注入しない場合に比してデータの読み出し特性の向上を図ることができる。このとき、ビット線ＢＬＲに接続されている拡散層をソースにした場合の閾値電圧Ｖｔｈ＿ｄは、エレクトロンを注入する前の閾値電圧Ｖｔｈよりさほど高くならないから、データの書き込み特性を顕著に劣化させることなく、読み出し特性を向上させることができる。これにより、メモリセル１２の動作特性の向上を図ることができる。このように、電源電圧印加点Ｖｄｄとビット線ＢＬＲとの間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ１ｈとすると共にワード線ＷＬとビット線ＢＬＲとの間の電圧差を電圧Ｖ１ｈより小さい通常の電圧差Ｖ１とすることにより、メモリセル１２の動作特性の向上を図ることができる。ステップＳ１１０の処理では、電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに印加する電圧を調整するだけでメモリセル１２のデータの読み出し特性や書き込み特性を向上させることができるから、メモリセル１２に不純物をドーピングする工程などを追加するものに比して簡易な方法でメモリセル１２の動作特性の向上を図ることができる。また、ステップＳ１１０の処理は、複数のメモリセル１２に対して１度で実行することができるから、より簡易な方法でＳＲＡＭ１０全体についてデータの読み出し特性を向上させることができる。また、基板電圧Ｖｓｕｂを通常動作する際に印加する電圧である０Ｖより低くしているから、出力端子ＯＵＴＲの電圧をより高くすることができ、絶縁層２２へのホットエレクトロンの注入量をより多くすることができ、ビット線ＢＬＲに接続されている拡散層をドレインとした場合の閾値電圧をより高くすることができる。さらに、ステップＳ１１０の処理を実行する前に、ステップＳ１００の処理を実行することにより、パスゲートトランジスタＰＧＬ，ＰＧＲのうちいずれの絶縁層にエレクトロンを注入するか選択することができ、より適正に動作特性の向上を図ることができる。

　続いて、ステップＳ１００，Ｓ１１０の処理で選択されたメモリセル１２に対して、電圧Ｖｄｄが値Ｖ１，基板電圧Ｖｓｕｂが０Ｖ，ワード線電圧Ｖｗｌが値Ｖ１，ビット線電圧Ｖｂｌｌが値Ｖ１，ビット線電圧Ｖｂｌｒが０Ｖとなるようメモリセルの電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加して、複数のメモリセル１２の出力端子ＯＵＴＬをＨレベルにすると共に出力端子ＯＵＴＲをＬレベルにして複数のメモリセル１２に一括してデータを書き込み（ステップＳ１２０）、その後、ステップＳ１１０の処理と同じ処理であるステップＳ１３０の処理を実行する。こうした処理により、パスゲートトランジスタＰＧＬのソースまたはドレインとなる二つの拡散層のうち、インバータＩＮＶＬの出力端子ＯＵＴＬに接続されているほうの拡散層近傍の絶縁層２２にホットエレクトロンを注入することができ、パスゲートトランジスタＰＧＬにおいて、ビット線ＢＬＬに接続されている拡散層をドレインとした場合の閾値電圧をビット線ＢＬＬに接続されている拡散層をソースとした場合の閾値電圧より高くすることができ、メモリセル１２の読み出し特性の向上を図ることができる。また、ビット線ＢＬＬに接続されている拡散層をドレインとした場合の閾値電圧をビット線ＢＬＬに接続されている拡散層をソースとした場合の閾値電圧より高くすることができるから、データの書き込み動作や読み出し動作の際に１本のワード線ＷＬが選択されるとワード線ＷＬに接続された全てのメモリセル１２のパスゲートトランジスタＰＧＬ，ＰＧＲがオンになるために列データ１６により選択されていないビット線ＢＬＬ，ＢＬＲに接続されているメモリセル１２において記憶されているデータが反転する現象であるハーフセレクトディスターブが生じることを抑制することができる。

　以上説明した第１実施例のＳＲＡＭ１０の電圧特性調整方法によれば、電源電圧印加点Ｖｄｄとビット線ＢＬＲとの間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ１ｈとすると共にワード線ＷＬとビット線ＢＬＲとの間の電圧差を電圧Ｖ１ｈより小さい通常の電圧差Ｖ１とすることにより、より簡易な方法でメモリセル１２の動作特性の向上を図ることができる。また、基板電圧Ｖｓｕｂを通常動作する際に印加する電圧である０Ｖより低くしているから、出力端子ＯＵＴＲの電圧をより高くすることができ、絶縁層２２へのホットエレクトロンの注入量をより多くすることができ、ビット線ＢＬＲに接続されている拡散層をドレインとした場合の閾値電圧をより高くすることができる。さらに、ステップＳ１１０の処理を実行する前に、ステップＳ１００の処理を実行することにより、パスゲートトランジスタＰＧＬ，ＰＧＲのうちいずれの絶縁層にエレクトロンを注入するか選択することができ、より適正に動作特性の向上を図ることができる。

　第１実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１００，Ｓ１１０の処理で、基板電圧Ｖｓｕｂを０Ｖより小さい値Ｖｓｕｂ１（例えば、－４．０Ｖ）にするものとしたが、基板電圧Ｖｓｕｂは、ビット線ＢＬＬ，ＢＬＲに印加している電圧以下の電圧にすればよく、例えば、０Ｖに設定するものとしてもよい。

　第１実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１００，Ｓ１１０の処理を実行してパスゲートトランジスタＰＧＲの閾値電圧を調整した後に、ステップＳ１２０，Ｓ１３０を実行してパスゲートトランジスタＰＧＬの閾値電圧を調整したが、ステップＳ１２０，Ｓ１３０の処理を実行せずにステップＳ１００，Ｓ１１０の処理のみを実行してパスゲートトランジスタＰＧＲの閾値電圧のみ調整するものしてもよいし、ステップＳ１００，Ｓ１１０の処理を実行せずにステップＳ１２０，Ｓ１３０の処理のみを実行してパスゲートトランジスタＰＧＬの閾値電圧のみ調整するものしてもよい。また、ステップＳ１００，Ｓ１２０，Ｓ１３０の処理を実行せずにステップＳ１１０の処理だけを実行してもよい。この場合、パスゲートトランジスタＰＧＬ，ＰＧＲのうちどちらの絶縁層にエレクトロンを注入するかを選択することができないが、パスゲートトランジスタＰＧＬ，ＰＧＲのうちの一方の絶縁層にはエレクトロンを注入することができるから、動作特性の向上を図ることができる。

　次に、本発明の第２実施例としてのＳＲＡＭ１０の電圧特性を調整する電圧特性調整方法について説明する。第２実施例の電圧特性調整工程は、図５に示した電圧特性調整工程とステップＳ１１０，Ｓ１３０の工程に代えてステップＳ１１０Ｂ，Ｓ１３０Ｂの工程を実行する点を除いて同一であるため、同一の工程には同一の符号を付し、その説明を省略する。

　図１０は、第２実施例のＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程では、まず、ステップＳ１００の処理を実行して選択したワード線ＷＬに接続されているメモリセル１２の出力端子ＯＵＴＬをＬレベルにすると共に出力端子ＯＵＴＲをＨレベルにし、その後、電圧Ｖｄｄが値Ｖ１，基板電圧Ｖｓｕｂが０Ｖ，ワード線電圧Ｖｗｌがワード線ＷＬを通常オフする際のオフ電圧より低い値Ｖｗｌｌ（例えば、－０．５Ｖなど），ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが値Ｖ４（例えば、２．５Ｖ）となるようＳＲＡＭ１０の選択されたワード線ＷＬに接続されているメモリセル１２の電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する（ステップＳ１１０Ｂ）。このように、電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する理由は、以下の通りである。

　図１１は、ステップＳ１１０Ｂの処理におけるパスゲートトランジスタＰＧＬの状態を説明するための説明図である。パスゲートトランジスタＰＧＬでは、図示するように、ドレインとソースとの間の電圧差が比較的大きく、ゲートに印加されている電圧に対してドレインに印加されている電圧が高くなっているため、トランジスタがオフ状態している状態でゲート下のドレイン端に高い電界がかかることによりドレイン近傍で生じるＧＩＤＬ（Gate Induced Drain Leakage）電流で、ホールが絶縁層２２のドレイン端近傍の位置に注入される。絶縁層２２にホールが注入されたトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄと閾値電圧との関係を図１２に示す。こうしたトランジスタでは、図示するように、二つの拡散層２６，２８のうちホールが注入された絶縁層２２のホール注入領域に隣接する拡散層をソースにした場合の閾値電圧Ｖｔｈ＿ｓのほうが二つの拡散層２６，２８のうちホール注入領域に隣接する拡散層をドレインにした場合の閾値電圧Ｖｔｈ＿ｄより低くなり、閾値電圧Ｖｔｈ＿ｓ，Ｖｔｈ＿ｄは、いずれも絶縁層２２にホールを注入しない場合の閾値電圧Ｖｔｈより低くなる。ステップＳ１１０Ｂの処理により、ワード線ＷＬのワード線電圧Ｖｗｌが値Ｖｗｌｌとした状態で、電圧Ｖｄｄを値Ｖ１，ビット線電圧Ｖｂｌｌを値Ｖ４とすることにより、電源電圧印加点Ｖｄｄとビット線ＢＬＬ，ＢＬＲとの間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ４とすると共にワード線ＷＬとビット線ＢＬＲとの間の電圧差を通常の電圧差Ｖ１より大きい電圧差（Ｖ１＋Ｖｗｌｌ）とすることにより、パスゲートトランジスタＰＧＬのソースまたはドレインとなる二つの拡散層のうちビット線ＢＬＬに接続されているほうの拡散層近傍の絶縁層２２にホールを注入する。これにより、パスゲートトランジスタＰＧＬにおいて、ビット線ＢＬＬに接続されている拡散層をソースとした場合の閾値電圧をビット線ＢＬＬに接続されている拡散層をドレインとした場合の閾値電圧より低くすることができる。上述したように、パスゲートトランジスタＰＧＬの閾値電圧がより低いほうが出力端子ＯＵＴＬの電圧を素早く反転させることができ、書き込み特性が向上するから、ステップＳ１１０Ｂの処理を実行することにより、書き込み特性の向上を図ることができる。このとき、ビット線ＢＬＬに接続されている拡散層をドレインにした場合の閾値電圧Ｖｔｈ＿ｄは、エレクトロンを注入する前の閾値電圧Ｖｔｈよりさほど低くならないから、データの読み出し特性を顕著に劣化させることなく、書き込み特性を向上させることができる。そして、電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに印加する電圧を調整するだけでメモリセル１２のデータの書き込み特性を向上させることができるから、メモリセル１２に不純物をドーピングする工程などを追加するものに比して簡易な方法でメモリセル１２のデータの書き込み特性を向上させることができる。

　続いて、ステップＳ１００，Ｓ１１０Ｂの処理を行なったメモリセル１２に対して、電圧Ｖｄｄが値Ｖ１，基板電圧Ｖｓｕｂが０Ｖ，ワード線電圧Ｖｗｌが値Ｖ１，ビット線電圧Ｖｂｌｌが値Ｖ１，ビット線電圧Ｖｂｌｒが０Ｖとなるようメモリセルの電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加して、メモリセル１２の出力端子ＯＵＴＬをＨレベルにすると共に出力端子ＯＵＴＲをＬレベルにして（ステップＳ１２０）、ステップＳ１１０Ｂの処理と同じ処理であるステップＳ１３０Ｂの処理を実行する。こうした処理により、パスゲートトランジスタＰＧＲのソースまたはドレインとなる二つの拡散層のうち、ビット線ＢＬＲに接続されているほうの拡散層近傍の絶縁層２２にホールを注入することができ、パスゲートトランジスタＰＧＲにおいて、ビット線ＢＬＲに接続されている拡散層をソースとした場合の閾値電圧をビット線ＢＬＲに接続されている拡散層をドレインとした場合の閾値電圧より低くすることができ、こうしたホールの注入を行なわないものに比して、メモリセル１２の書き込み特性の向上を図ることができる。

　以上説明した第２実施例のＳＲＡＭ１０の電圧特性調整方法によれば、電源電圧印加点Ｖｄｄとビット線ＢＬＬ，ＢＬＲとの間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ４とすると共にワード線ＷＬとビット線ＢＬＬ，ＢＬＲとの間の電圧差を通常の電圧差Ｖ１より大きい電圧差（Ｖ１＋Ｖｗｌｌ）とすることにより、より簡易な方法でメモリセル１２の書き込み特性の向上を図ることができる。さらに、ステップＳ１１０Ｂの処理を実行する前に、ステップＳ１００の処理を実行することにより、パスゲートトランジスタＰＧＬ，ＰＧＲのうちいずれの絶縁層にホールを注入するか選択することができ、より適正に動作特性の向上を図ることができる。

　第２実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１００，Ｓ１１０Ｂの処理を実行してパスゲートトランジスタＰＧＲの閾値電圧を調整した後に、ステップＳ１２０，Ｓ１３０Ｂを実行してパスゲートトランジスタＰＧＬの閾値電圧を調整したが、ステップＳ１２０，Ｓ１３０Ｂの処理を実行せずにステップＳ１００，Ｓ１１０Ｂの処理のみを実行してパスゲートトランジスタＰＧＲの閾値電圧のみ調整するものしてもよいし、ステップＳ１００，Ｓ１１０Ｂの処理を実行せずにステップＳ１２０，Ｓ１３０Ｂの処理のみを実行してパスゲートトランジスタＰＧＬの閾値電圧のみ調整するものしてもよい。また、ステップＳ１００，Ｓ１２０Ｂ，Ｓ１３０の処理を実行せずにステップＳ１１０Ｂの処理だけを実行してもよい。この場合、パスゲートトランジスタＰＧＬ，ＰＧＲのうちどちらの絶縁層にホールを注入するかを選択することができないが、パスゲートトランジスタＰＧＬ，ＰＧＲのうちの一方の絶縁層にはホールを注入することができるから、動作特性の向上を図ることができる。

　第２実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１００～Ｓ１３０Ｂの処理を実行することによりパスゲートトランジスタＰＧＲの閾値電圧を調整するものとしたが、ステップＳ１００～Ｓ１３０Ｂの処理に代えて、電圧Ｖｄｄが０Ｖ，基板電圧Ｖｓｕｂが０Ｖ，ワード線電圧Ｖｗｌが値Ｖｗｌｌ（例えば、－０．５Ｖなど），ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが値Ｖ４（例えば、２．５Ｖ）となるよう電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する処理を実行するものとしてもよい。こうすれば、パスゲートトランジスタＰＧＬ，ＰＧＲの双方にホールを注入することができるから、より簡易な方法でホールを注入することができ、ＳＲＡＭ１０の動作特性の向上を図ることができる。

　次に、本発明の第３実施例としてのＳＲＡＭ１０の電圧特性を調整する方法について説明する。図１３は、第３実施例のＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程は、メモリセル１２の接地電圧印加点Ｖｓｓを０Ｖに固定した状態で行なわれる。

　この工程では、最初に、選択した１本のワード線ＷＬに接続された複数のメモリセル１２に対して、基板電圧Ｖｓｕｂ，ワード線電圧Ｖｗｌ，ビット線電圧Ｖｂｌｌ，Ｖｂｌｒが全て０Ｖとなるようメモリセル１２の半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加した状態で、電圧Ｖｄｄを０Ｖから値Ｖ１より低い値Ｖ２（例えば、０．６Ｖ）となるよう電源電圧印加点Ｖｄｄに電圧を印加する（ステップＳ１００Ｃ）。ここで、値Ｖ２は、電圧Ｖｄｄを０Ｖから徐々に上げたときにトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきにより出力端子ＯＵＴＬ，ＯＵＴＲのレベルがＨレベル，Ｌレベルのいずれかに固定される電圧として予め実験や解析などにより求めたものを用いるものとした。こうした処理により、トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲのうち閾値電圧がより低いトランジスタが先にオンし、どのトランジスタが先にオンするかで出力端子ＯＵＴＬ，ＯＵＴＲの電圧が決まる。例えば、トランジスタＰＲ，ＮＬの閾値電圧がトランジスタＰＬ，ＮＲより低いと、トランジスタＰＲ，ＮＬが先にオンとなりメモリセル１２の出力端子ＯＵＴＬがＨレベル、出力端子ＯＵＴＲがＬレベルとなる。以下、説明のため、ステップＳ１００Ｂの処理が実行された後は、メモリセル１２の出力端子ＯＵＴＬがＨレベル、出力端子ＯＵＴＲがＬレベルとなっているものとする。このようにステップＳ１００Ｂの処理を実行することにより、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきを反映したデータがメモリセル１２に保持される。

　続いて、ワード線電圧Ｖｗｌおよび基板電圧Ｖｓｕｂを０Ｖにすると共に電源電圧印加点Ｖｄｄの電圧Ｖｄｄを値Ｖ２とし、ビット線電圧Ｖｂｌｌ，Ｖｂｌｒが値Ｖ２になるようビット線ＢＬＬ，ＢＬＲをプリチャージした後にビット線ＢＬＬ，ＢＬＲを電気的に浮遊状態にし、その後、ワード線電圧Ｖｗｌが値Ｖ１となるようワード線ＷＬに電圧を印加して、データの読み出しを実行し（ステップＳ１０５Ｃ）、図５に例示した電圧特性調整工程のステップＳ１１０の処理と同様に、１本のワード線ＷＬに接続されている複数のメモリセル１２について、電圧Ｖｄｄが値Ｖ１ｈ，基板電圧Ｖｓｕｂが０Ｖより低い値Ｖｓｕｂ１，ワード線電圧Ｖｗｌが値Ｖ１，ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが０Ｖとなるようメモリセル１２の電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する（ステップＳ１１０）。ステップＳ１０５Ｃの処理を実行する理由は以下の通りである。例えば、パスゲートトランジスタＰＧＲの閾値電圧とトランジスタＰＬの閾値電圧とトランジスタＮＲの閾値電圧がより低いと、データを読み出す際に、出力端子ＯＵＴＬはＬレベル，出力端子ＯＵＴＲはＨレベルになりやすい。したがって、ステップＳ１０５Ｃの読み出し動作を実行することにより、出力端子ＯＵＴＬ，ＯＵＴＲのうち閾値電圧が低いパスゲートトランジスタＰＧＲに接続されている出力端子の電圧をなるべくＨレベルとするためである。こうした状態で、ステップＳ１１０を実行することにより、出力端子ＯＵＴＬ，ＯＵＴＲのうちＨレベルになっている出力端子に接続されたパスゲートトランジスタＰＧＬ，ＰＧＲにエレクトロンを注入するから、エレクトロンを注入されたパスゲートトランジスタのデータを読み出す際の閾値電圧を高くすることができる。これにより、メモリセル１２における読み出し特性の向上を図ることができる。

　以上説明した第３実施例のＳＲＡＭ１０の電圧特性調整方法によれば、基板電圧Ｖｓｕｂ，ワード線電圧Ｖｗｌ，ビット線電圧Ｖｂｌｌ，Ｖｂｌｒが全て０Ｖとなるようメモリセル１２の半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加した状態で、電圧Ｖｄｄを０Ｖから値Ｖ１より低い値Ｖ２となるよう電源電圧印加点Ｖｄｄに電圧を印加し、その後、ワード線電圧Ｖｗｌが値Ｖ１となるようワード線ＷＬに電圧を印加してデータの読み出しを実行し、さらに、その後に、電圧Ｖｄｄが値Ｖ１ｈ，基板電圧Ｖｓｕｂが０Ｖより低い値Ｖｓｕｂ１，ワード線電圧Ｖｗｌが値Ｖ１，ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが０ＶとなるようＳＲＡＭ１０のメモリセルの電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加することにより、メモリセル１２のおける読み出し特性の向上を図ることができる。

　第３実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１０５Ｃの処理とステップＳ１１０の処理とを１回ずつ実行するものとしたが、ステップＳ１０５Ｃの処理とステップＳ１１０の処理とを複数回に亘って実行するものとしてもよい。ステップＳ１０５Ｃの処理を実行する度に、パスゲートトランジスタＰＧＬ，ＰＧＲのうちデータの読み出し動作を実行する際に閾値電圧を高くすべきほうのパスゲートトランジスタに出力された出力端子の電圧がＨレベルになって、その後のステップＳ１１０の処理で読み出し動作を実行する際に閾値電圧を高くすべきほうのパスゲートトランジスタにエレクトロンが注入されるから、一方のパスゲートトランジスタの閾値電圧のみが上がり過ぎるのを抑制することができる。

　第３実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１０５Ｃの処理の後に図２に例示した電圧特性調整工程のステップＳ１１０の処理と同じ処理を実行するものとしたが、ステップＳ１１０の処理に代えて図１０に例示した電圧特性調整工程のステップＳ１１０Ｂと同じ処理を実行するものとしてもよい。こうすれば、ＳＲＡＭ１０の書き込み特性の向上を図ることができる。

　第１～第３実施例の電圧特性調整工程では、ＳＲＡＭ１０の選択されたワード線ＷＬに接続されたメモリセル１２に対して一括して上述の電圧調整工程を行なうものとしたが、ＳＲＡＭ１０の全てのメモリセル１２に対して一括して行ってもよいし、ＳＲＡＭ１０をいくつかのブロックに分けてブロック毎に行なうものとしてもよいし、全てのメモリセル１２の一部のみについて上述の電圧特性調整工程を行なうものとしてもよい。

　第１～第３実施例では、本発明の電圧特性調整工程を図３，図４に例示した構造のトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲから構成される回路に適用するものとしたが、トランジスタＰＬ，ＰＲが導電型がｎ型の半導体基板上に形成されてトランジスタＮＬ，ＮＲがｎ型の半導体基板に形成された導電型がｐ型のウェルに形成されているものに適用してもよい。

　第１～第３実施例では、ＳＲＡＭ１０のメモリセル１２をトランジスタＰＬ，ＮＬにより構成されるインバータＩＮＶＬとトランジスタＰＲ，ＮＲにより構成されるインバータＩＮＶＲとを有するものとしたが、インバータＩＮＶＬ，ＩＮＶＲの構成としては入力端子から入力された電圧の論理を反転させて出力端子から出力するものであれば如何なるものとしてもよく、例えば、トランジスタＰＬ，ＰＲに代えて比較的抵抗値の高い抵抗素子を用いるものとしてもよい。

　第１～第３実施例では、本発明の電圧特性調整方法をＳＲＡＭ１０に適用するものとしたが、図１４に例示するように、複数のワード線ＷＬおよびビット線ＢＬＬ，ＢＬＲに加えて複数の読み出し用ワード線ＲＷＬと読み出し用ビット線ＲＢＬに接続された複数のメモリセル２１２と、行アドレス信号が与えられたときにワード線ＷＬまたは読み出し用ワード線ＲＷＬを選択する行デコーダ２１４と、列アドレス信号が与えられたときに与えられた列アドレス信号に対応する１組のビット線ＢＬＬ，ＢＬＲまたは１本の読み出し用ビット線ＲＢＬを選択する列デコーダ２１６と、メモリセル２１２から読み出し用ビット線ＲＢＬに出力された信号を増幅する複数のセンスアンプ２１８と、選択されたビット線ＢＬＬ，ＢＬＲ，読み出し用ビット線ＲＢＬとデータが入出力される図示しないデータ線とを接続する列選択回路２１９と、を備えるＳＲＡＭ２１０に適用するものとしてもよい。ここで、メモリセル２１２の構成とＳＲＡＭ２１０の動作について説明する。図１５は、変形例のメモリセル２１２の構成の概略を示す回路図である。メモリセル２１２は、メモリセル１２の構成に、さらに、入力端子ＩＮＲにゲートが接続されソースが接地電圧印加点Ｖｓｓに接続されたｎチャネルＭＯＳトランジスタＲＮ（以下、トランジスタＲＮという）と、ゲートが読み出し用ワード線ＲＷＬに接続されソースが読み出し用ビット線ＲＢＬに接続されると共にドレインがトランジスタＲＮのドレインに接続されたｎチャネルＭＯＳトランジスタＲＰＧ（以下、読み出し用パスゲートトランジスタＲＰＧという）と、を備える。こうして構成されたＳＲＡＭ２１０では、データの書き込み動作については、全ての読み出し用ワード線ＲＷＬを非選択状態（電圧を０Ｖ）にして読み出し用パスゲートトランジスタＲＰＧをオフした状態で上述のＳＲＡＭ１０と同様に行なわれる。また、データの読み出し動作については、全てのワード線ＷＬを非選択状態にして、行デコーダ１４，列デコーダ１６により選択された読み出し用ワード線ＲＷＬ，読み出し用ビット線ＲＢＬに接続されたメモリセル２１２において出力端子ＯＵＴＬの電圧に対応して生じる読み出し用ビット線ＲＢＬの電圧をデータとして読み出すことで行なわれる。さらに、データ保持動作については、全てのワード線ＷＬ，読み出し用ワード線ＲＷＬ，ビット線ＢＬＬ，ＢＬＲ，読み出し用ビット線ＲＢＬを非選択状態にしてパスゲートトランジスタＰＧＬ，ＰＧＲ，読み出し用パスゲートトランジスタＲＰＧをオフしてメモリセル１２の出力端子ＯＵＴＬ，ＯＵＴＲの電圧をデータとして保持することで行なわれる。こうしたＳＲＡＭ２１０では、全ての読み出し用ビット線ＲＢＬを非選択状態にして図５，図１０，図１３に例示した電圧特性調整工程を実行することで、メモリセル２１２の動作特性の向上を図ることができる。

　図１６は、本発明の一実施例としてのチャージポンプ１００の構成の概略を示す説明図である。チャージポンプ１００は、３つの入力端子ＩＮ１～ＩＮ３と、出力端子ＯＵＴと、ｎ個のトランジスタＴｒ１～Ｔｒｎが直列接続されて構成された多段トランジスタ回路１１０と、多段トランジスタ回路１１０の各トランジスタＴｒのうち始端のトランジスタＴｒ１を除くトランジスタＴｒ２～Ｔｒｎに接続される（ｎ－１）個のキャパシタＣ１～Ｃｎ－１を有するキャパシタ回路１３０と、多段トランジスタ回路１１０のトランジスタＴｒ１～Ｔｒｎに接続されたｎ個のスイッチＳＷ１～ＳＷｎと、スイッチＳＷ１～Ｓｗｎに接続されたｎ個の制御用端子Ｔｖ１～Ｔｖｎのそれぞれに電圧を供給する制御用電圧供給回路１４０と、３つの入力端子ＩＮ１～ＩＮ３に個別に電圧またはクロック信号を供給すると共にスイッチＳＷ１～ＳＷｎのオンオフの制御と制御用電圧供給回路１４０から制御用端子Ｔｖ１～Ｔｖｎへ供給される電圧の制御とを実行する制御回路１５０と、を備える。

　多段トランジスタ回路１１０のトランジスタＴｒ１～Ｔｒｎは、ソースおよびドレインのうちの一方とゲートとが接続された接続端子Ｔｃをそれぞれ有し、ソースおよびドレインの他方と隣接するトランジスタの接続端子Ｔｃとが接続されることにより互いに直列に接続されており、始端のトランジスタＴｒ１の接続端子Ｔｃは入力端子ＩＮ１に接続されており、終端のトランジスタＴｒｎのソースは出力端子ＯＵＴに接続されている。トランジスタＴｒ１～Ｔｒｎは、図１７に示すように、周知のｎチャネルＭＯＳトランジスタとして構成されており、導電型がｐ型となるよう調整されたシリコン（Ｓｉ）などの半導体材料により形成された半導体基板１２０上に二酸化シリコン（ＳｉＯ₂）などの絶縁性能が高い材料により形成された絶縁層１２２と、絶縁層１２２上に形成されポリシリコンなどの金属材料により形成されたゲート電極１２４と、半導体基板１２０の絶縁層１２２の下方の領域を挟むように半導体基板１２０に形成されソースまたはドレインとして機能する導電型がｎ型の二つの拡散層１２６，１２８とから構成されている。

　キャパシタ回路１３０のキャパシタＣ１～Ｃｎ－１は、トランジスタＴｒ１～Ｔｒｎのうち始端のトランジスタＴｒ１を除くトランジスタＴｒ２～Ｔｒｎの接続端子Ｔｃと入力端子ＩＮ２または入力端子ＩＮ３との間に接続されており、入力端子ＩＮ２に接続されているキャパシタの隣のキャパシタは入力端子ＩＮ３に接続されるよう、交互に入力端子ＩＮ２，ＩＮ３のいずれかに接続されている。

　スイッチＳＷ１～ＳＷｎは、制御用端子Ｔｖ１～Ｔｖｎから多段トランジスタ回路１１０のトランジスタＴｒ１～Ｔｒｎの各接続端子Ｔｃおよびゲートへの電圧の供給をオンオフするよう制御用端子Ｔｖ１～ＴｖｎとトランジスタＴｒ１～Ｔｒｎの各接続端子Ｔｃおよびゲートとの間に接続されている。

　こうして構成されたチャージポンプ１００では、通常動作する際には、スイッチＳＷ１～ＳＷｎの全てがオフされると共に制御回路１５０から入力端子ＩＮ１に電源電圧Ｖｄｄ（例えば、３Ｖなど）が供給された状態で入力端子ＩＮ２へクロック信号ＣＬＫが入力されると共に入力端子ＩＮ３へクロック信号ＣＬＫの電圧の論理を反転させた反転クロック信号ＣＬＫＢが入力されると、入力端子ＩＮからの電源電圧Ｖｄｄを予め定められた所定電圧（例えば、２０Ｖなど）まで昇圧して出力端子ＯＵＴから出力する。

　続いて、こうして構成されたチャージポンプ１００の電圧特性を調整する方法について説明する。図１８は、チャージポンプ１００の電圧特性を調整している際の様子を説明するための説明図である。チャージポンプ１００の電圧特性を調整する際には、制御回路１５０は、制御回路１５０から入力端子ＩＮ１～ＩＮ２を０Ｖにした状態でｎ個のスイッチＳＷ１～ＳＷｎのうち隣り合う二つのスイッチが順次オンするようスイッチＳＷ１～ＳＷｎを制御し（例えば、スイッチＳＷ１およびスイッチＳＷ２，スイッチＳＷ２およびスイッチＳＷ３，スイッチＳＷ３とスイッチＳＷ４など）、オンしている二つのスイッチに接続されている制御用端子のうち多段トランジスタ回路１１０の始端のトランジスタＴｒ１側の制御用端子（例えば、スイッチＳＷ２およびスイッチＳＷ３がオンしているときには制御用端子Ｔｖ２）に値Ｖ５の電圧が印加されると共に多段トランジスタ回路１１０の終端のトランジスタＴｒｎ側の制御用端子（例えば、スイッチＳＷ２およびスイッチＳＷ３がオンしているときには制御用端子Ｔｖ３）に電源電圧Ｖｄｄより高い所定高電圧ＶＨ（例えば、２．０Ｖ）が印加されるよう制御用電圧供給回路１４０を制御する。ここで、こうした電圧を印加する理由について説明する。

　図１９は、図１８のトランジスタＴｒ２の状態を説明するための説明図である。トランジスタＴｒ２では、図示するように、ゲートに印加されている電圧に対してドレインに印加されている電圧が高くなっているため、トランジスタがオフ状態している状態でゲート下のドレイン端に高い電界がかかることによりドレイン近傍で生じるＧＩＤＬ（Gate Induced Drain Leakage）電流で、ホールが絶縁層１２２のドレイン端近傍の位置に注入される。このように絶縁層１２２にホールが注入されたトランジスタのゲート電圧Ｖｇとドレインからソースへ流れるドレイン電流Ｉｄと閾値電圧との関係を図２０に示す。こうしたトランジスタでは、図示するように、二つの拡散層１２６，１２８のうちホールが注入された絶縁層１２２のホール注入領域に隣接する拡散層をソースにした場合の閾値電圧Ｖｔｈ＿ｓのほうが二つの拡散層１２６，１２８のうちホール注入領域に隣接する拡散層をドレインにした場合より閾値電圧Ｖｔｈ＿ｄより低くなり、閾値電圧Ｖｔｈ＿ｓ，Ｖｔｈ＿ｓは、いずれも絶縁層１２２にホールを注入しない場合の閾値電圧より低くなる。つまり、トランジスタＴｒ２のソースまたはドレインとなる二つの拡散層のうち、トランジスタＴｒ３の接続端子Ｔｃに接続されているほうの拡散層近傍の絶縁層１２２にホールが注入されるため、トランジスタＴｒ２において、トランジスタＴｒ３の接続端子Ｔｃに接続されている拡散層をソースとした場合の閾値電圧のほうがトランジスタＴｒ３の接続端子Ｔｃに接続されている拡散層をドレインとした場合の閾値電圧より低くなる。図２１，図２２は、こうしてホールを注入したトランジスタＴｒ２で昇圧動作を行なっているときの様子を説明するための説明図である。クロック信号ＣＬＫが立ち上がると、トランジスタＴｒ２からトランジスタＴｒ３に向かう方向に電流が流れてキャパシタＣ２を充電する。このとき、トランジスタＴｒ２において、トランジスタＴｒ３の接続端子Ｔｃに接続されている拡散層がソースとなるため、トランジスタＴｒ２にホールを注入しない場合に比してトランジスタＴｒ２の閾値電圧が低くなりトランジスタＴｒ２に流れる電流が大きくなり、キャパシタＣ２の充電が促進されてトランジスタＴｒ３の接続端子Ｔｃの電圧がより大きく上昇する。すなわち、１回のクロック信号ＣＬＫの立ち上がりでトランジスタＴｒ３の接続端子Ｔｃの電圧をより大きく昇圧することができる。クロック信号ＣＬＫが立ち下がると、図２２に例示するように、トランジスタＴｒ２の接続端子Ｔｃの電圧が下がり、トランジスタＴｒ２の接続端子Ｔｃに接続されている拡散層がソースとなるため、クロック信号ＣＬＫが立ち上がっている場合よりトランジスタＴｒ２の閾値電圧が高くなりトランジスタＴｒ２を流れる電流が小さくなり、キャパシタＣ２の放電が抑制されてトランジスタＴｒ３の接続端子Ｔｃの電圧の降下が抑制される。すなわち、１回のクロック信号ＣＬＫの立ち下がりによる昇圧後のトランジスタＴｒ３の接続端子Ｔｃの電圧降下が抑制される。すなわち、チャージポンプ１００の昇圧効率の向上、すなわち、動作特性の向上を図ることができる。このように、入力端子ＩＮ１～ＩＮ２を０Ｖにした状態でｎ個のスイッチＳＷ１～ＳＷｎのうち隣り合う二つのスイッチが順次オンするようスイッチＳＷ１～ＳＷｎを制御すると共にオンしている二つのスイッチに接続されている制御用端子のうち多段トランジスタ回路１１０の始端のトランジスタＴｒ１側の制御用端子に値Ｖ５の電圧が印加されると共に多段トランジスタ回路１１０の終端のトランジスタＴｒｎ側の制御用端子に電源電圧Ｖｄｄより高い所定高電圧ＶＨが印加されるよう制御用電圧供給回路１４０を制御してチャージポンプ１００の電圧特性を調整することにより、チャージポンプ１００の動作特性の向上を図ることができる。

　以上説明した本発明の実施例のチャージポンプ１００によれば、入力端子ＩＮ１～ＩＮ２を０Ｖにした状態でｎ個のスイッチＳＷ１～ＳＷｎのうち隣り合う二つのスイッチがオンするようスイッチＳＷ１～ＳＷｎを制御し、オンしている二つのスイッチに接続されている制御用端子のうち多段トランジスタ回路１１０の始端のトランジスタＴｒ１側の制御用端子に値Ｖ５の電圧が印加されると共に多段トランジスタ回路１１０の終端のトランジスタＴｒｎ側の制御用端子に電源電圧Ｖｄｄより高い所定高電圧ＶＨが印加されるよう制御用電圧供給回路１４０を制御することにより、チャージポンプ１００の電圧特性の向上を図ることができ、チャージポンプ１００の動作特性の向上を図ることができる。

　実施例のチャージポンプ１００では、チャージポンプの電圧特性を調整する際に、入力端子ＩＮ１～ＩＮ２を０Ｖにした状態でｎ個のスイッチＳＷ１～ＳＷｎのうち隣り合う二つのスイッチがオンするようスイッチＳＷ１～ＳＷｎを制御し、オンしている二つのスイッチに接続されている制御用端子のうち多段トランジスタ回路１１０の始端のトランジスタＴｒ１側の制御用端子に値Ｖ５の電圧が印加されると共に多段トランジスタ回路１１０の終端のトランジスタＴｒｎ側の制御用端子に電源電圧Ｖｄｄより高い所定高電圧ＶＨが印加されるよう制御用電圧供給回路１４０を制御するものとしたが、オンしている二つのスイッチに接続されている制御用端子のうち多段トランジスタ回路１１０の始端のトランジスタＴｒ１側の制御用端子に電源電圧Ｖｄｄより高い所定高電圧ＶＨが印加されると共に多段トランジスタ回路１１０の終端のトランジスタＴｒｎ側の制御用端子に値Ｖ５の電圧が印加されるよう制御用電圧供給回路１４０を制御するものとしてもよい。図２３は、図１８において、制御用端子Ｔｖ２に所定高電圧ＶＨを供給すると共に制御用端子Ｔｖ３に値Ｖ５の電圧を供給したときのトランジスタＴｒ２の状態を説明するための説明図である。トランジスタＴｒ２では、図示するように、ドレインに印加されている電圧からソースに印加されている電圧を減じたドレイン電圧Ｖｄが高くなっているため、半導体基板２０のドレイン近傍で衝突電離（Impact Ionization)によりホットエレクトロンが生じ、ゲートに印加されている電圧からソースに印加されている電圧を減じた電圧がゲート電圧Ｖｇがドレイン電圧Ｖｄより低いため生じたエレクトロンが絶縁層１２２のドレイン端近傍の位置に注入される。絶縁層１２２にホットエレクトロンが注入されたトランジスタのゲート電圧Ｖｇとドレインからソースへ流れるドレイン電流Ｉｄと閾値電圧との関係を図２４に示す。こうしたトランジスタでは、図示するように、二つの拡散層２６，２８のうちホットエレクトロンが注入された絶縁層１２２のエレクトロン注入領域に隣接する拡散層をソースにした場合の閾値電圧Ｖｔｈ＿ｓが二つの拡散層２６，２８のうちエレクトロン注入領域に隣接する拡散層をドレインにした場合より閾値電圧Ｖｔｈ＿ｄより高くなり、閾値電圧Ｖｔｈ＿ｓ，Ｖｔｈ＿ｄは、いずれも絶縁層１２２にホットエレクトロンを注入しない場合の閾値電圧より高くなる。図２５，図２６は、こうしてエレクトロンを注入したトランジスタＴｒ２で昇圧動作を行なっているときの様子を説明するための説明図である。クロック信号ＣＬＫが立ち上がったときには、図２５に例示するように、トランジスタＴｒ２の拡散層のうちトランジスタＴｒ３の接続端子Ｔｃに接続されている拡散層がソースとなるため、トランジスタＴｒ２の閾値電圧はトランジスタＴｒ２にエレクトロンを注入しない場合とほぼ同程度であり、クロック信号ＣＬＫが立ち下がったときには、図２６に例示するように、トランジスタＴｒ２の接続端子Ｔｃの電圧が下がりトランジスタＴｒ２の接続端子Ｔｃに接続されている拡散層がソースとなるため、クロック信号ＣＬＫが立ち上がっている場合よりトランジスタＴｒ２の閾値電圧が高くなる。これにより、チャージポンプ１００の昇圧効率の向上、すなわち、動作特性の向上を図ることができる。

　実施例のチャージポンプ１００では、多段トランジスタ回路１１０のトランジスタＴｒ１～Ｔｒｎと制御用端子Ｔｖ１～ＴｖｎとをスイッチＳＷ１～Ｓｗｎを介して接続されているものとしたが、多段トランジスタ回路１１０のトランジスタＴｒ１～Ｔｒｎと制御用端子Ｔｖ１～Ｔｖｎとの間はオンおよびオフが可能な素子であれば如何なるもので接続してもよく、例えば、ゲートに入力する電圧に応じてオンオフするトランジスタを用いるものとしてもよい。

　実施例では、チャージポンプ１００を、図１９に例示するように、導電型がｐ型の半導体基板１２０に形成されるトランジスタから構成されるものとしたが、導電型がｎ型の半導体基板に形成されたトランジスタから構成されるものとしてもよい。

　実施例では、チャージポンプの形態として説明したが、こうしたチャージポンプにおける電圧特性調整方法の形態としてもよい。

　次に、本発明の第４実施例としてのＳＲＡＭ４１０の電圧特性を調整する方法について説明する。ここで、電圧特性の調整の対象となるＳＲＡＭ４１０の構成は、ビット線ＢＬＬ，ＢＬＲとセンスアンプ１８との間にコラムスイッチ４２０が設けられている点やメモリセル１２の電源電圧印加点Ｖｄｄに供給する電圧と異なる電圧を周辺回路（行デコーダ１４、列デコーダ１６、センスアンプ１８、列選択回路１９）の電源電圧に印加できる点、ビット線ＢＬＬ，ＢＬＲの電圧を周辺回路の電源電圧にプリチャージするプリチャージ回路４２２が設けられている点を除いて、第１実施例のＳＲＡＭ１０と同一の構成となっている。したがって、ＳＲＡＭ４１０の構成のうちに、第１実施例のＳＲＡＭ１０と同一の構成にはＳＲＡＭ１０と同一の符号を付し、その説明を省略する。

　図２７は、本発明の第４実施例としての電圧特性調整方法により電圧特性が調整されるメモリセル１２を複数搭載したＳＲＡＭ４１０の構成の概略を示す説明図であり、図２８は、ＳＲＡＭ４１０の要部の構成の概略を説明する説明図である。ＳＲＡＭ４１０は、ｎ個のワード線ＷＬ１～ＷＬｎとｍ個のビット線ＢＬＬ，ＢＬＲとに接続されｎ行ｍ列のマトリックス状に配置された（ｎ×ｍ）個のメモリセル１２と、ビット線ＢＬＬ，ＢＬＲとセンスアンプ１８との間にビット線ＢＬＬ，ＢＬＲとセンスアンプ１８との電気的な接続や接続の解除を行なうコラムスイッチ４２０と、を備え、周辺回路の電源電圧としてメモリセル１２の電源電圧印加点Ｖｄｄに供給する電圧と異なる電圧Ｖｄｄｌ（例えば、１．０Ｖなど）を印加することができるよう構成されている。

　コラムスイッチ４２０は、コラム信号ＣＯＬ，ＣＯＬＢ（コラム信号ＣＯＬとコラム信号ＣＯＬＢとは互いに逆相）によりオンオフする周知のＣＭＯＳスイッチとして構成され、コラム信号ＣＯＬがＨレベルであるときにはオンしてビット線ＢＬＬ，ＢＬＲとセンスアンプ１８とを電気的に接続し、コラム信号ＣＯＬがＬレベルであるときにはオフしてビット線ＢＬＬ，ＢＬＲとセンスアンプ１８との電気的な接続を解除する。

　ＳＲＡＭ４１０のビット線ＢＬＬ，ＢＬＲには、ビット線ＢＬＬ，ＢＬＲの電圧を周辺回路の電圧Ｖｄｄｌにプリチャージするプリチャージ回路４２２が設けられている。プリチャージ回路４２２は、ゲートにプリチャージ信号ＰＲＣＨＧが入力されドレインに周辺回路の電源電圧Ｖｄｄｌが印加されると共にドレインがビット線ＢＬ，ＢＬＢにそれぞれ接続される２個のｐチャネルＭＯＳトランジスタと、ゲートにプリチャージ信号ＰＲＣＨＧが入力されドレイン，ソースがビット線ＢＬ，ＢＬＢに接続されたｐチャネルＭＯＳトランジスタとを備え、プリチャージ信号ＰＲＣＨＧがＬレベル（０Ｖ）であるときには３個のｐチャネルＭＯＳトランジスタをオンしてビット線ＢＬ，ＢＬＢを周辺回路の電源電圧Ｖｄｄｌにプリチャージし、プリチャージ信号ＰＲＣＨＧがＨレベル（値Ｖ１）であるときには３個のｐチャネルＭＯＳトランジスタをオフする。

　こうして構成されたＳＲＡＭ４１０へのデータの書き込み動作は、具体的には、行アドレス信号，列アドレス信号など動作に必要な信号が与えられると共にビット線ＢＬＬ，ＢＬＲの電圧（以下、ビット線電圧Ｖｂｌｌ，Ｖｂｌｒという）が書き込むべきデータに対応する電圧にされると、行アドレス信号に基づいて行デコーダ１４によりｎ個のワード線ＷＬ１～ＷＬｎのうち１個のワード線ＷＬが選択され、選択されたワード線ＷＬの電圧（以下、ワード線電圧Ｖｗｌという）が値Ｖ１となる。一方で、列アドレス信号に基づいて列デコーダ１６により１組のビット線ＢＬＬ，ＢＬＲが選択されると共に選択されたビット線のコラムスイッチ４２０がオンにされるようコラム信号ＣＯＬを入力する。こうした動作により、選択されたワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに接続されたメモリセル１２の出力端子ＯＵＴＬ，ＯＵＴＲの電圧がビット線ＢＬＬ，ＢＬＲに対応する電圧になることで、メモリセル１２にデータを書き込むことができる。

　また、ＳＲＡＭ４１０からのデータの読み出し動作は、行アドレス信号，列アドレス信号など動作に必要な信号が与えられると、列デコーダ１６により選択されたビット線ＢＬＬ，ＢＬＲに接続されているプリチャージ回路４２２にプリチャージ信号ＰＲＣＨＧ（０Ｖ）を入力してプリチャージ回路４２２をオンすると共に選択されたビット線ＢＬｌ，ＢＬＲに接続されているコラムスイッチ４２０がオンされるようコラム信号を入力し、ビット線ＢＬＬ，ＢＬＲを電圧Ｖｄｄｌに一旦プリチャージする。その後、プリチャージ回路４２２にプリチャージ信号ＰＲＣＨＧ（値Ｖ１）を入力してプリチャージ回路４２２をオフして、ｎ個のワード線ＷＬ１～ＷＬｎのうちデコーダ１４により選択されたワード線ＷＬに電圧Ｖｄｄを印加することにより、選択されたワード線ＷＬ１、ビット線ＢＬＬ，ＢＬＲに接続されたメモリセル１２において出力端子ＯＵＴＬ，ＯＵＴＲの電圧差に対応して生じるビット線ＢＬＬ，ＢＬＲの電圧差をデータとしてセンスアンプ１８を介して読み出すことができる。

　続いて、こうして構成されたＳＲＡＭ４１０の電圧特性を調整する方法について説明する。図２９は、ＳＲＡＭ２１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程は、メモリセルの１２の接地電圧印加点Ｖｓｓを０Ｖに固定し、基板電圧Ｖｓｕｂを０Ｖに固定した状態で行なわれる。

　最初に、電圧Ｖｄｄに値Ｖ１、各ビット線ＢＬＬに値Ｖ１，各ビット線ＢＬＢに０Ｖを印加してＳＲＡＭ４１０の全てのメモリセル１２に対して、データの書き込み動作を実行する（ステップＳ２００）。こうした動作により、全てのメモリセル１２に対して出力端子ＯＵＴＬをＨレベルにし、出力端子ＯＵＴＲをＬレベルにすることができる。

　続いて、電圧Ｖｄｄに値Ｖ１より小さい値Ｖ５（例えば、０．５Ｖ）を印加して、全てのメモリセル１２に対してデータの読み出し動作を実行する（ステップＳ２１０）。このとき、メモリセル１２のパスゲートトランジスタＰＧＲの閾値電圧が同一のメモリセル１２の他のトランジスタ（トランジスタＰＬ，ＮＬ，ＰＲ，ＬＲ，パスゲートトランジスタＰＧＬ）より低くトランジスタ間の電流のバランスが良好でない場合、出力端子ＯＵＴＲの電圧が出力端子ＯＵＴＬより高くなり、データが反転する。こうしたデータの反転は、全てのメモリセル１２のうちトランジスタ間の電流のバランスが良好でないメモリセルでのみ生じるから、ステップＳ２１０の処理により、トランジスタ間の電流のバランスが良好でないメモリセルのデータを反転させることができる。したがって、値Ｖ５は、トランジスタ間の電流のバランスが良好でないメモリセルで、出力端子ＯＵＴＬ，ＯＵＴＲの電圧が反転する電圧として実験や解析などにより求めたものを用いるものとした。

　次に、電圧Ｖｄｄを値Ｖ１より大きい値Ｖ６（例えば、３．２Ｖ）にした状態で、プリチャージ回路４２２にプリチャージ信号ＰＲＣＨＧ（値Ｖ１）を入力してプリチャージ回路４２２をオフすると共にコラムスイッチ４２０にコラム信号ＣＯＬ（０Ｖ）を入力して全てのコラムスイッチ４２０をオフして、全てのワード線ＷＬ１～ＷＬｎの電圧Ｖｗｌに所定時間ｔｒｅｆの間値Ｖ１を印加する（ステップＳ２２０）。ステップＳ２２０の処理を実行している最中のバイアス条件とＳＲＡＭ４１０を流れる電流の一例を図３０に示す。図中、メモリセル１２ｎ－１はパスゲートトランジスタＰＧＲの閾値電圧が低いためにトランジスタ間の電流のバランスが良好でなくステップＳ２１０の処理を実行した後にデータが反転したセルであるものとし、メモリセル１２ｎ－１を除く他のメモリセル（例えば、メモリセル１２ｎ）は、ステップＳ２１０の処理を実行してもデータが反転せずに保持されたセルであるものとした。つまり、メモリセル１２ｎ－１の出力端子ＯＵＴＬの電圧は出力端子ＯＵＴＲより低く、メモリセル１２ｎの出力端子ＯＵＴＬの電圧は出力端子ＯＵＲの電圧より高いものとした。ステップＳ２２０の処理を実行している最中、メモリセル１２ｎ－１の出力端子ＯＵＴＲは電圧が電圧Ｖｄｄに印加された電圧より若干小さい電圧（例えば、２．７３Ｖ）であるが、メモリセル１２ｎ－１を除く他のメモリセルでは出力端子ＯＵＴＲの電圧が０Ｖであるため、ビット線ＢＬＲの電圧は０Ｖ近傍の電圧となる。このとき、メモリセル１２ｎ－１のパスゲートトランジスタＰＧＲは、ゲートに値Ｖ１（例えば、１．０Ｖ）の電圧が印加され、ドレインに電圧Ｖｄｄに印加された電圧より若干小さい電圧（例えば、２．７３Ｖなど）の電圧が印加され、ソースに０Ｖが印加され、基板電圧Ｖｓｕｂに０Ｖが印加された状態になっている。このような電圧条件は、図６に例示した電圧条件と基板電圧Ｖｓｕｂに０Ｖを印加されている点を除いて同じであるから、パスゲートトランジスタＰＧＲのドレイン近傍で衝突電離によりホットエレクトロンが生じ、生じたホットエレクトロンは絶縁層２２のドレイン端近傍の位置に注入される。これにより、パスゲートトランジスタＰＧＲの閾値電圧をホットエレクトロンを注入する前より高くすることができ、トランジスタ間の電流のバランスを良好なものとすることができる。この処理では、ステップＳ２２０の処理を１度実行するだけで、閾値電圧が低い複数のメモリセルのパスゲートトランジスタＰＧＲに一括にホットエレクトロンを注入することができる。したがって、より簡易な方法で、ＳＲＡＭ４１０の電圧特性を調整することができる。なお、所定時間ｔｒｅｆは、絶縁層２２にホットエレクトロンを注入することによりパスゲートトランジスタＰＧＲの閾値電圧を十分に上昇させることが可能な時間として実験や解析などにより求めたものを用いるものとした。また、このときのワード線ＷＬ１～ＷＬｎに印加する電圧は、ホットエレクトロンを絶縁層２２に十分に注入可能な電圧であればよく、電圧Ｖ１より高く値Ｖ６より低い電圧であるとしてもよい。

　こうしてステップＳ２２０の処理を実行している最中、メモリセル１２ｎ－１の出力端子ＯＵＴＬは０Ｖであるが、メモリセル１２ｎ－１を除く他のメモリセルでは出力端子ＯＵＴＬの電圧が電圧Ｖｄｄに印加された電圧より若干小さい電圧（例えば、２．７３Ｖ）であるため、ビット線ＢＬＬの電圧がワード線ＷＬ１～ＷＬｎに印加されている電圧よりプリチャージ回路４２２のｐチャネルＭＯＳトランジスタの閾値電圧分だけ高くなると、プリチャージ回路４２２のｐチャネルＭＯＳトランジスタにリーク電流が流れてビット線ＢＬＬの電圧が周辺回路の電源電圧（値Ｖ１）にプリチャージされるため、各メモリセル１２のパスゲートトランジスタＰＧＬに流れる電流が過大になるのが抑制される。したがって、メモリセル１２ｎ－１の出力端子ＯＵＴＬの上昇が抑制され、出力端子ＯＵＴＲの電圧の下降が抑制されてパスゲートトランジスタＰＧＲへのホットエレクトロンの注入を継続することができる。

　ステップＳ２２０が終了したら、次に、電圧Ｖｄｄに値Ｖ１、各ビット線ＢＬＬに０Ｖ，各ビット線ＢＬＢに値Ｖ１の電圧を印加してＳＲＡＭ４１０の全てのメモリセル１２に対して、データの書き込み動作を実行する（ステップＳ２３０）。こうした動作により、全てのメモリセル１２に対して出力端子ＯＵＴＬをＬレベルにし、出力端子ＯＵＴＲをＨＬレベルにすることができる。

　次に、ステップＳ２１０とステップＳ２２０と同じ処理であるステップＳ２４０，Ｓ２５０の処理を順次実行して、本処理を終了する。こうした処理により、パスゲートトランジスタＰＧＬの閾値電圧が低いためにトランジスタ間の電流のバランスが良好でなくステップＳ２４０の処理を実行した後にデータが反転したセルのパスゲートトランジスタＰＧＬに対して、ステップＳ２５０の処理でホットエレクトロンを注入して閾値電圧を注入前に比して上昇させることができ、ＳＲＡＭ４１０の電圧特性を調整することができる。この場合、ステップＳ２５０の処理を１度実行するだけで、閾値電圧が低い複数のメモリセルのパスゲートトランジスタＰＧＬに一括にホットエレクトロンを注入することができる。したがって、より簡易な方法で、ＳＲＡＭ４１０の電圧特性を調整することができる。

　以上説明した第４実施例のＳＲＡＭ４１０では、電圧Ｖｄｄに値Ｖ１、ビット線ＢＬＬに値Ｖ１，ビット線ＢＬＲに０Ｖを印加してＳＲＡＭ４１０の全てのメモリセル１２に対して、データの書き込み動作を実行し、書き込み動作の後に、電圧Ｖｄｄに値Ｖ１より小さい値Ｖ５を印加して、全てのメモリセル１２に対して順次データの読み出し動作を実行し、読み出し動作の後に、電圧Ｖｄｄを値Ｖ１より大きい値Ｖ６にした状態で、プリチャージ回路４２２にプリチャージ信号ＰＲＣＨＧ（値Ｖ１）を入力してプリチャージ回路４２２をオフすると共にコラムスイッチ４２０にコラム信号ＣＯＬ（０Ｖ）を入力して全てのコラムスイッチ４２０をオフして、全てのワード線ＷＬ１～ＷＬｎの電圧Ｖｗｌに所定時間ｔｒｅｆの間値Ｖ１の電圧を印加する。これにより、複数の閾値電圧が低いパスゲートトランジスタＰＧＲに対して一括してホットエレクトロンを注入して閾値電圧を上昇させることができ、より簡易な方法で、ＳＲＡＭ４１０の電圧特性を調整することができる。さらに、電圧Ｖｄｄに値Ｖ１、ビット線ＢＬＬに０Ｖ，ビット線ＢＬＲに値Ｖ１の電圧を印加してＳＲＡＭ４１０の全てのメモリセル１２に対して、データの書き込み動作を実行し、書き込み動作の後に、電圧Ｖｄｄに値Ｖ１より小さい値Ｖ５を印加して、全てのメモリセル１２に対して順次データの読み出し動作を実行し、読み出し動作の後に、電圧Ｖｄｄを値Ｖ１より大きい値Ｖ６にした状態で、プリチャージ回路４２２をオフすると共にコラムスイッチ４２０をオフして、全てのワード線ＷＬ１～ＷＬｎの電圧Ｖｗｌに所定時間ｔｒｅｆ値Ｖ１の電圧を印加する。これにより、複数の閾値電圧が低いパスゲートトランジスタＰＧＬに対して一括してホットエレクトロンを注入して閾値電圧を上昇させることができ、より簡易な方法で、ＳＲＡＭ４１０の電圧特性を調整することができる。

　第４実施例のＳＲＡＭ４１０の電圧調整方法では、ステップＳ２００～Ｓ２２０の処理でパスゲートトランジスタＰＧＲの閾値電圧を調整し、ステップＳ２３０～Ｓ２５０でパスゲートトランジスタＰＧＬの閾値電圧を調整するものとしたが、パスゲートトランジスタＰＧＬ，ＰＧＲのいずれか一方の閾値電圧のみ調整するものとしてもよい。この場合、パスゲートトランジスタＰＧＲの閾値電圧を調整する際にはステップＳ２３０～Ｓ２５０を実行せずにステップＳ２００～Ｓ２２０の処理を実行し、パスゲートトランジスタＰＧＬの閾値電圧を調整する際にはステップＳ２００～ステップＳ２２０の処理を実行せずに、ステップＳ２３０～Ｓ２５０の処理を実行するものとすればよい。

　第４実施例のＳＲＡＭ４１０の電圧調整方法では、全てのメモリセル１２に対してステップＳ２００～Ｓ２５０の処理を実行するものとしたが、一部のメモリセル１２に対して実行するものとしてもよい。この場合、ステップＳ２２０，Ｓ２５０の処理で、閾値電圧の低いパスゲートトランジスタにホットエレクトロンを注入する際に生じる電流をビット線ＢＬＬ，ＢＬＲおよび他のパスゲートトランジスタを介して接地電圧印加点Ｖｓｓへ流す必要があるため、同一のビット線ＢＬＬ，ＢＬＢに接続された少なくとも２以上のメモリセル１２に対してステップＳ２００～Ｓ２５０の処理を実行すればよい。

　第４実施例では、電圧を調整する対象となるＳＲＡＭ４１０をプリチャージ回路４２２を備えるものとしたが、プリチャージ回路４２２を周辺回路の電源電圧Ｖｄｄｌより高い電圧（例えば、電圧Ｖｄｄなど）にプリチャージするものとしてもよいし、周辺回路の電源電圧Ｖｄｄｌ未満の電圧（例えば、電圧（Ｖｄｄｌ／２）など）にクランプするものとしてもよいし、こうしたプリチャージ回路４２２を備えていないものとしてもよい。

　第４実施例では、本発明の電圧特性調整工程を図３，図４に例示した構造のトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲから構成される回路に適用するものとしたが、トランジスタＰＬ，ＰＲが導電型がｎ型の半導体基板上に形成されてトランジスタＮＬ，ＮＲがｎ型の半導体基板に形成された導電型がｐ型のウェルに形成されているものに適用してもよい。

　第４実施例では、ＳＲＡＭ４１０のメモリセル１２をトランジスタＰＬ，ＮＬにより構成されるインバータＩＮＶＬとトランジスタＰＲ，ＮＲにより構成されるインバータＩＮＶＲとを有するものとしたが、インバータＩＮＶＬ，ＩＮＶＲの構成としては入力端子から入力された電圧の論理を反転させて出力端子から出力するものであれば如何なるものとしてもよく、例えば、トランジスタＰＬ，ＰＲに代えて比較的抵抗値の高い抵抗素子を用いるものとしてもよい。

　以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。

　本発明は、半導体記憶素子の製造産業やチャージポンプの製造産業などに利用可能である。

Claims

　第１入力端子と第１出力端子とを有する第１インバータと、前記第１出力端子に接続された第２入力端子と前記第１入力端子に接続された第２出力端子とを有する第２インバータと、所定の絶縁性を有する第１ゲート絶縁層を有しゲートがワード線に接続されると共にソースまたはドレインの一方が前記第１インバータの第１出力端子に接続されソースまたはドレインの他方が二つのビット線の一方に接続された第１パスゲートトランジスタと、所定の絶縁性能を有する第２ゲート絶縁層を有しゲートが前記ワード線に接続されると共にソースまたはドレインの一方が前記第２インバータの出力端子に接続されソースまたはドレインの他方が前記二つのビット線の他方に接続された第２パスゲートトランジスタと、を備え半導体基板に形成されてなる半導体記憶素子の電圧特性を調整する電圧特性調整方法であって、
　前記半導体記憶素子を通常動作させる際に電源電圧を印加する電源電圧印加点と前記二つのビット線との間の電圧差が前記半導体記憶素子を通常動作させる際の前記電源電圧印加点と前記二つのビット線との間の電圧差より大きい所定の電圧差になるよう前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧を調整する電圧調整ステップ
　を備えることを特徴とする半導体記憶素子の電圧特性調整方法。
　請求項１記載の半導体記憶素子の電圧特性調整方法であって、
　前記電圧調整ステップを実行する前に実行され、前記半導体記憶素子を通常動作させる際に前記ビット線に印加する電圧としての第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第１ビット電圧を前記二つのビット線のうちの一方に印加すると共に前記第２ビット電圧を前記二つのビット線のうちの他方に印加した状態で、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧としての通常動作時オン制御電圧を印加する書き込みステップ、
　を備える半導体記憶素子の電圧特性調整方法。
　請求項１記載の半導体記憶素子の電圧特性調整方法であって、
　前記電圧調整ステップを実行する前に実行され、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオフする電圧としての通常動作時オフ制御電圧を印加すると共に前記半導体基板に前記半導体記憶素子を通常動作させる際に印加する電圧としての通常動作時基板電圧を印加した状態で前記電源電圧印加点に前記半導体記憶素子を通常動作させる際に印加する電源電圧より低い所定の低電圧を印加する低電源電圧印加ステップ、
　を備える半導体記憶素子の電圧特性調整方法。
　請求項３記載の半導体記憶素子の電圧特性調整方法であって、
　前記低電源電圧印加ステップと前記電圧調整ステップとの間に実行され、前記二つのビット線を電気的に浮遊した状態にすると共に前記半導体基板に前記通常動作時基板電圧を印加した状態で、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧としての通常動作時オン制御電圧を印加する読み出しステップ、
　を備える半導体記憶素子の電圧特性調整方法。
　請求項１ないし４いずれか１つの請求項に記載の半導体記憶素子の電圧特性調整方法であって、
　前記電圧調整ステップは、前記電源電圧印加点と前記二つのビット線との間の電圧差が前記所定の電圧差になると共に前記ワード線と前記二つのビット線との間の電圧差が前記所定の電圧差より小さい所定の低電圧差となるよう前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧と前記ワード線に印加する電圧とを調整するステップである、
　半導体記憶素子の電圧特性調整方法。
　請求項５記載の半導体記憶素子の電圧特性調整方法であって、
　前記電圧調整ステップは、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧としての通常動作時オン制御電圧を印加し、前記半導体記憶素子を通常動作させる際に前記ビット線に印加する電圧としての第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第２ビット電圧を前記二つのビット線に印加し、前記電源電圧印加点に前記半導体記憶素子を通常動作させる際に印加する電源電圧より高く前記通常動作時オン制御電圧より高い所定の高電源電圧を印加するステップである、
　半導体記憶素子の電圧特性調整方法。
　請求項６記載の半導体記憶素子の電圧特性調整方法であって、
　前記電圧調整ステップは、前記半導体基板に印加されている電圧が前記半導体記憶素子を通常動作する際に前記半導体基板に印加する通常基板電圧より低い電圧になるよう前記半導体基板に印加する電圧を調整した状態で、前記ワード線に前記通常動作時オン制御電圧を印加し、前記第２ビット電圧を前記二つのビット線に印加し、前記電源電圧印加点に前記所定の高電源電圧を印加するステップである、
　半導体記憶素子の電圧特性調整方法。
　請求項１ないし４いずれか１つの請求項に記載の半導体記憶素子の電圧特性調整方法であって、
　前記電圧調整ステップは、前記電源電圧印加点と前記二つのビット線との間の電圧差が前記所定の電圧差になると共に前記ワード線と前記二つのビット線との間の電圧差が前記所定の電圧差以上の所定の高電圧差となるよう前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧と前記ワード線に印加する電圧とを調整するステップである、
　半導体記憶素子の電圧特性調整方法。
　請求項８記載の半導体記憶素子の電圧特性調整方法であって、
　前記電圧調整ステップは、前記ワード線に前記半導体記憶素子を通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオフする電圧としての通常動作時オフ制御電圧以下の所定のオフ電圧を印加し、前記半導体記憶素子を通常動作させる際に前記ビット線に印加する電圧としての第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第１ビット電圧より高い所定の高ビット電圧を前記二つのビット線に印加し、前記電源電圧印加点に前記半導体記憶素子を通常動作させる際に印加する電源電圧より低い所定の低電源電圧を印加するステップである、
　半導体記憶素子の電圧特性調整方法。
　第１の入力端子と、第２の入力端子と、第３の入力端子と、出力端子と、接続端子を有しゲートが所定の絶縁性能を有する絶縁層上に形成されると共にソースおよびドレインのうちの一方とゲートとが前記接続端子に接続されてなるトランジスタのソースを隣接するトランジスタの前記接続端子と接続することによりトランジスタがｎ個（ｎは、値２以上の整数）に亘って直列に接続されてなり前記ｎ個のトランジスタのうち始端のトランジスタの接続端子が前記第１の入力端子と接続されると共に前記ｎ個のトランジスタのうち終端のトランジスタのソースが前記出力端子と接続された多段トランジスタ回路と、前記多段トランジスタ回路のｎ個のトランジスタのうち前記始端のトランジスタを除く（ｎ－１）個のトランジスタの接続端子に一端が接続された（ｎ－１）個のキャパシタを有し隣り合うキャパシタの前記一端と異なる他端が交互に前記第２の入力端子または前記第３の入力端子に接続されてなるキャパシタ回路と、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に電圧またはクロック信号を供給可能な入力信号供給回路と、通常動作する際に前記第１の入力端子に電源電圧が供給された状態で前記第２の入力端子にクロック信号が入力されると共に前記第３の入力端子に前記クロック信号を反転させた反転クロック信号が入力されるよう前記入力信号供給回路を制御する制御回路と、を備えるチャージポンプにおいて、
　ｎ個の制御用端子を有し、該制御用端子のそれぞれに電圧を供給する制御用電圧供給回路と、
　前記ｎ個の制御用端子から前記多段トランジスタ回路のｎ個のトランジスタの接続端子およびゲートへの電圧の供給をオンオフするｎ個のスイッチング素子と、
　を備え、
　前記制御回路は、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に所定の低電圧の電圧が入力されると共に前記ｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、前記オンしている二つのスイッチング素子に接続された制御用端子のうち一方の制御用端子に前記所定の低電圧以下の電圧が印加されると共に前記オンしている二つのスイッチング素子に接続された制御用端子のうち他方の制御用端子に前記所定の低電圧より高い所定の高電圧が印加されるよう前記入力信号供給回路と前記制御用電圧供給回路と前記ｎ個のスイッチング素子とを制御する回路である
　チャージポンプ。
　請求項１０記載のチャージポンプであって、
　前記制御回路は、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に所定の低電圧の電圧が入力されると共に前記ｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、前記オンしている二つのスイッチング素子に接続された制御用端子のうち前記多段トランジスタ回路の始端のトランジスタ側の制御用端子に前記所定の低電圧以下の電圧が印加されると共に前記オンしている二つのスイッチング素子に接続された接続端子のうち前記多段トランジスタ回路の終端のトランジスタ側の制御用端子に前記所定の低電圧より高い所定の高電圧が印加されるよう前記入力信号供給回路と前記ｎ個のスイッチング素子と前記制御用電圧供給回路とを制御する回路である
　チャージポンプ。
　請求項１０記載のチャージポンプであって、
　前記制御回路は、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に所定の低電圧の電圧が入力されると共に前記ｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、前記オンしている二つのスイッチング素子に接続された制御用端子のうち前記多段トランジスタ回路の始端のトランジスタ側の制御用端子に前記所定の低電圧より高い所定の高電圧が印加されると共に前記オンしている二つのスイッチング素子に接続された接続端子のうち前記多段トランジスタ回路の終端のトランジスタ側の制御用端子に前記所定の低電圧以下の電圧が印加されるよう前記入力信号供給回路と前記ｎ個のスイッチング素子と前記制御用電圧供給回路とを制御する回路である
　チャージポンプ。
　第１の入力端子と、第２の入力端子と、第３の入力端子と、出力端子と、接続端子を有しゲートが所定の絶縁性能を有する絶縁層上に形成されると共にソースおよびドレインのうちの一方とゲートとが前記接続端子に接続されてなるトランジスタのソースを隣接するトランジスタの前記接続端子と接続することによりトランジスタがｎ個（ｎは、値２以上の整数）に亘って直列に接続されてなり前記ｎ個のトランジスタのうち始端のトランジスタの接続端子が前記第１の入力端子と接続されると共に前記ｎ個のトランジスタのうち終端のトランジスタのソースが前記出力端子と接続された多段トランジスタ回路と、前記多段トランジスタ回路のｎ個のトランジスタのうち前記始端のトランジスタを除く（ｎ－１）個のトランジスタの接続端子に一端が接続された（ｎ－１）個のキャパシタを有し隣り合うキャパシタの前記一端と異なる他端が交互に前記第２の入力端子または前記第３の入力端子に接続されてなるキャパシタ回路と、前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に電圧またはクロック信号を供給可能な入力信号供給回路と、ｎ個の制御用端子を有し該制御用端子のそれぞれに電圧を供給する制御用電圧供給回路と、前記ｎ個の制御用端子から前記多段トランジスタ回路のｎ個のトランジスタの接続端子およびゲートへの電圧の供給をオンオフするｎ個のスイッチング素子と、を備え、通常動作する際に前記ｎ個のスイッチング素子がオフされると共に前記第１の入力端子に電源電圧が供給された状態で前記第２の入力端子にクロック信号が入力されると共に前記第３の入力端子に前記クロック信号を反転させた反転クロック信号が入力されるよう前記入力信号供給回路と前記ｎ個のスイッチング素子とを制御するチャージポンプの電圧特性を調整する電圧特性調整方法であって、
　前記第１の入力端子および前記第２の入力端子および前記第３の入力端子に所定の低電圧の電圧が入力されると共に前記ｎ個のスイッチング素子のうち隣り合う二つのスイッチング素子をオンし残余のスイッチング素子をオフした状態で、前記オンしている二つのスイッチング素子に接続された制御用端子のうち一方の制御用端子に前記所定の低電圧以下の電圧が印加されると共に前記オンしている二つのスイッチング素子に接続された制御用端子のうち他方の制御用端子に前記所定の低電圧より高い所定の高電圧が印加されるよう前記入力信号供給回路と前記制御用電圧供給回路と前記ｎ個のスイッチング素子とを制御する、
　ことを特徴するチャージポンプの電圧特性調整方法。
　第１入力端子と第１出力端子とを有する第１インバータと前記第１出力端子に接続された第２入力端子と前記第１入力端子に接続された第２出力端子とを有する第２インバータと所定の絶縁性を有する第１ゲート絶縁層を有しソースまたはドレインの一方が前記第１インバータの第１出力端子に接続された第１パスゲートトランジスタと所定の絶縁性を有する第２ゲート絶縁層を有しソースまたはドレインの一方が前記第２インバータの出力端子に接続された第２パスゲートトランジスタとを有するｎ個（ｎは、２以上の整数）の半導体記憶素子と、前記ｎ個の半導体記憶素子の前記第１パスゲートトランジスタのゲートおよび前記第２パスゲートトランジスタのゲートに接続されたｎ個のワード線と、前記第１パスゲートトランジスタのソースまたはドレインの他方に接続された第１ビット線と、前記第２パスゲートトランジスタのソースまたはドレインの他方に接続された第２ビット線と、を備える半導体記憶装置の電圧特性を調整する電圧特性調整方法であって、
　前記半導体記憶素子を通常動作させる際に電源電圧を印加する電源電圧印加点と前記半導体記憶素子の第１パスゲートトランジスタおよび前記第２パスゲートトランジスタに接続されているワード線と前記第１ビット線と前記第２ビット線との間のそれぞれの電圧差が、前記半導体記憶素子に通常データを書き込む際の前記電源電圧印加点と前記ワード線と前記二つのビット線との間の電圧差になるよう前記半導体素子の電源電圧印加点に印加する電圧と前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記ワード線に印加する電圧とを調整する書き込み動作を前記ｎ個の半導体記憶素子のうち少なくとも二つの半導体記憶素子に対して実行する第１ステップと、
　前記第１ステップが実行された後に、前記電源電圧印加点に前記半導体記憶素子を通常動作させる際に前記電源電圧印加点に印加する電圧である通常電源電圧より低い電圧が印加された状態で、前記ワード線に前記半導体記憶素子の第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧である通常オン電圧が印加されるよう前記半導体素子の電源電圧印加点に印加する電圧と前記ワード線に印加する電圧とを調整する低電源電圧読み出し動作を前記少なくとも二つの半導体記憶素子に対して実行する第２ステップと、
　前記第２ステップが実行された後に、前記少なくとも二つの半導体記憶素子の電源電圧印加点に前記通常電源電圧より高い電圧が印加された状態で、前記少なくとも二つの半導体記憶素子の第１パスゲートトランジスタおよび第２パスゲートトランジスタに接続されているワード線に前記通常オン電圧以上前記通常電源電圧未満の電圧が印加されるよう前記少なくとも二つの半導体素子の電源電圧印加点に印加する電圧と前記少なくとも二つの半導体素子に接続されているワード線に印加する電圧とを調整する第３ステップと、
　を備える半導体記憶装置の電圧特性調整方法。
　請求項１４記載の半導体記憶装置の電圧特性調整方法であって、
　前記第１ステップの書き込み動作は、前記電源電圧印加点に前記通常電源電圧を印加すると共に前記ワード線に前記通常オン電圧を印加した状態で、前記半導体記憶素子を通常動作させる際に前記ビット線に印加する電圧である第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第１ビット電圧を前記第１ビット線および前記第２ビット線のうちの一方に印加すると共に前記第２ビット電圧を前記第１ビット線および前記第２ビット線のうちの他方に印加するよう前記半導体記憶素子の電源電圧印加点に印加する電圧と前記前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記ワード線に印加する電圧とを調整する動作である、
　半導体記憶装置の電圧特性調整方法。
　請求項１５記載の半導体記憶装置の電圧特性調整方法であって、
　前記第３ステップが実行された後に、前記電源電圧印加点に前記通常電源電圧を印加すると共に前記ワード線に前記通常オン電圧を印加した状態で、前記第１ビット電圧を前記第１ビット線および前記第２ビット線のうちの他方に印加すると共に前記第２ビット電圧を前記第１ビット線および前記第２ビット線のうちの一方に印加するよう前記半導体記憶素子の電源電圧印加点に印加する電圧と前記前記第１ビット線に印加する電圧と前記第２ビット線に印加する電圧と前記ワード線に印加する電圧とを調整する第３ステップ実行後書き込み動作を前記ｎ個の半導体記憶素子にうち少なくとも二つの半導体記憶素子に対して実行する第４ステップ
　を備え、
　前記第４ステップを実行した後に前記第２ステップと前記第３ステップとを実行する
　半導体記憶装置の電圧特性調整方法。
　請求項１６記載の半導体記憶装置の電圧特性調整方法であって、
　前記第１ステップは、前記書き込み動作を前記ｎ個の半導体記憶素子に実行するステップであり、
　前記第２ステップは、前記低電源電圧読み出し動作を前記ｎ個の半導体記憶素子に実行するステップであり、
　前記第３ステップは、前記ｎ個の半導体記憶素子の電源電圧印加点に前記通常電源電圧より高い電圧が印加された状態で、前記ｎ個のワード線に前記通常オン電圧以上前記通常電源電圧未満の電圧が印加されるよう前記ｎ個の半導体記憶素子の電源電圧印加点に印加する電圧と前記ｎ個のワード線に印加する電圧とを調整するステップであり、
　前記第４ステップは、前記第３ステップ実行後書き込み動作を前記ｎ個の半導体記憶素子に実行するステップである
　半導体記憶装置の電圧特性調整方法。