JP2002198444A - Pmosドライバーを備えた無負荷4tsramセル - Google Patents
Pmosドライバーを備えた無負荷4tsramセルInfo
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Abstract
電流を少なくすること。 【解決手段】 本発明は、PMOSドライブトランジス
タ(170、180)とNMOSパストランジスタ(1
50、160)とを有するメモリセルに関する。NMO
Sトランジスタは記憶ノード(230)とビットライン
(200)との間に接続されており、このNMOSトラ
ンジスタはワードライン(190)によってゲート制御
される。記憶ノード(230)と電源電圧(255)と
の間にはPMOSドライブトランジスタ(180)が接
続されている。
Description
M回路の技術分野に関し、より詳細には、無負荷4T
SRAMセルを得るための新規な設計方法に関する。
な成長により、大規模で高速のスタティックランダムア
クセスメモリ(SRAM)に対するニーズが増大した。
このSRAMはデータ処理時間を短縮し、チップコスト
を最小にするのに不可欠なものである。一般に、4トラ
ンジスタ(4T)SRAMセルがスタンドアローンのS
RAMマーケットを圧倒しているが、その理由は、この
セルは6トランジスタ(6T)SRAMセルよりも面積
を必要としないからである。しかしながら、オンチップ
記憶装置に対しては4T SRAMはこれまで使用され
てこなかった。その理由は、これらSRAMは負荷素子
を形成するのに複雑なプロセスを必要とし、低電圧での
安定性が悪いからである。最近、オンチップSRAMメ
モリに適した4T SRAMセルが開発された。図1に
従来の4T SRAMセルの略図が示されている。この
セルは2つのドライブトランジスタ60および70と、
2つのPMOSの転送/負荷トランジスタ40および5
0とを含む。図に示されるように、PMOSトランジス
タ40にはワードライン30とビットライン10とが接
続されており、PMOSトランジスタ50にはワードラ
イン30とビットライン20が接続されている。作動に
際し、ノード80は高レベル(すなわち論理1)に充電
され、ノード90は低レベル(すなわち論理0)に充電
されると仮定する。スタンバイモードにではワードライ
ン30およびビットライン10と20とは、あらかじめ
電源電圧VDDに充電される。これによってPMOSトラ
ンジスタ40および50はターンオフされ、ノード80
は高レベルと、ノード90は低レベルであるので、NM
OSトランジスタ70はオフとなりNMOSトランジス
タ60はオンとなる。リフレッシュサイクルを用いるこ
となくSRAMセルがそのメモリ状態を維持するには、
PMOSトランジスタ40のオフ状態の電流、すなわち
IOFF-PはNMOSトランジスタ70のオフ状態の電
流、すなわちIOFF-NとVgoが安定するのに十分高いと
きのトランジスタ60のゲートリーク電流との合計に等
しくなっていなければならない。
とする代表的な4T SRAMセルに対するこれら電流
の間の関係を示すシミュレートされた曲線が示されてい
る。ここで、NMOSのオフ状態の電流(IOFF-N)と
PMOSのオフ状態の電流(IOFF-P)110の双方
は、温度の低下と共に減少することが判る。しかしなが
ら、ゲート酸化膜を通過する直接トンネル効果に起因す
るゲートリーク電流IGN120は、温度に依存しない。
従って、ゲートリーク電流120とNMOSのオフ状態
の電流100との合計は、ゲートリーク電流が圧倒的に
大きい場合の温度範囲内の温度変化に影響されない。こ
のケースでは、図2に示されるように、この状態は約4
0℃で生じる。従って、図2の曲線を得るのに使用され
る4T SRAMセルはワードライン電圧を制御しなが
ら低下させるようなリフレッシュ動作をすることなく、
約40℃(図2におけるポイントx)よりも低い温度で
は、そのメモリ状態を維持することはできなくなる。ゲ
ートリーク電流IGNはゲート酸化膜の厚みに依存し、こ
のゲート酸化膜の厚みが薄くなるにつれて増加する。M
OSデバイスのサイズを小さくするにつれ、同時にゲー
ト酸化膜の厚みを薄くすると、この結果、ゲートリーク
電流IGNが増加する。このゲートリーク電流IGNが増加
することは、デバイスの寸法を小さくする際に、4TS
RAMセルがそのメモリ状態をホールドできるようにす
るには、例えばワードラインの電圧を下げることによ
り、パスゲートのリーク電流を大幅に増加しなければな
らないことを意味する。高レベル側(パスゲートトラン
ジスタの両端の小電圧)へのリークを増加するため、低
レベル側(パスゲートトランジスタの両端の大電圧)へ
リーク電流を生じさせる結果、電流は大幅に増加し、性
能は低下する。従って、小面積で小ゲートリーク電流の
SRAMメモリセルが望まれている。
にわたって作動するメモリセルに関する。より詳細に
は、このメモリセルは、ゲートターミナル、第1ソース
/ドレインターミナルおよび第2ソース/ドレインター
ミナルを備えたPMOSドライブトランジスタを設け、
ゲートターミナル、第1ソース/ドレインターミナルお
よび第2ソース/ドレインターミナルを備えたNMOS
パストランジスタを設け、前記NMOSパストランジス
タの前記第1ソース/ドレインターミナルをビットライ
ンに接続し、前記NMOSパストランジスタの前記第2
ソース/ドレインターミナルを第1記憶ノードに接続
し、前記NMOSパストランジスタの前記ゲートターミ
ナルをワードラインに接続し、前記PMOSドライブト
ランジスタの前記第1ソース/ドレインターミナルを電
源電圧に接続し、前記PMOSドライブトランジスタの
前記第2ソース/ドレインターミナルを前記第1記憶ノ
ードに接続し、前記PMOSドライブトランジスタの前
記ゲートターミナルを第2記憶ノードに接続することを
含み、前記NMOSパストランジスタのソース/ドレイ
ンターミナルを通って流れる電流が前記PMOSドライ
ブトランジスタのゲートとソース/ドレインターミナル
との間、およびNMOSパストランジスタのゲートとソ
ース/ドレインターミナルとの間に加えられる同じ電圧
に対し、前記PMOSドライブトランジスタのソース/
ドレインターミナルを通って流れる電流よりも大きくな
っている。
ために共通する参照番号を使用している。これら図面は
縮尺どおりには描かれてはおらず、単に説明のために描
かれたものである。
SRAMセル145が示されている。かかる多数のSR
AMセルを相互に接続することによって、完全なSRA
Mメモリ回路が形成される。SRAMセル145は2つ
のPMOSドライブトランジスタ170および180
と、2つのNMOSパストランジスタ150および16
0とを含む。PMOSドライブトランジスタ180のゲ
ートターミナル250はノード220にてPMOSドラ
イブトランジスタ170のソース/ドレインターミナル
に接続されており、ノード220はメモリセルの記憶ノ
ードとなっている。PMOSドライブトランジスタ17
0のゲートターミナル240はノード230にてPMO
Sドライブトランジスタ180のソース/ドレインター
ミナルに接続されており、ノード230はメモリセルの
第2記憶モードとなっている。PMOSドライブトラン
ジスタ180および170の他のソース/ドレインター
ミナルはそれぞれノード255および245にて回路電
圧VDDに接続されている。NMOSパストランジスタ1
60のゲートターミナルはノード162にてワードライ
ン210に接続されている。NMOSパストランジスタ
150のゲートターミナルはノード152にてワードラ
イン210に接続されている。NMOSトランジスタ1
60のソース/ドレインターミナルは記憶ノード220
に接続されており、NMOSトランジスタ160の他の
ソース/ドレインターミナルはノード164にてビット
ライン190に接続されている。更に、NMOSトラン
ジスタ150のソース/ドレインターミナルは記憶ノー
ド230に接続されており、NMOSトランジスタ15
0のソース/ドレインターミナルはノード154にてビ
ットライン200に接続されている。図3に示される4
T SRAMセルの実施例はリフレッシュ動作をするこ
となく、スタンバイモードでそのメモリ状態をホールド
するように機能する。このメモリセル145の重要な条
件は、NMOSパストランジスタのゲートとソース/ド
レインターミナル(すなわち150、154と230)
との間、およびPMOSドライブトランジスタのゲート
とソース/ドレインターミナル(すなわち240、22
0と245)との間に加えられる同じ電圧に対し、NM
OSパストランジスタのソース/ドレインターミナル
(154および230)を通って流れる電流がPMOS
ドライブトランジスタのソース/ドレインターミナル
(245および220)を通って流れる電流よりも大き
くなっていなければならないことである。この条件はメ
モリセル内のすべてのNMOSトランジスタおよびPM
OSトランジスタに当てはまる。この条件は周知のNM
OSおよびPMOSトランジスタ設計技術および処理技
術を使って達成できる。
20が低レベル(すなわち0Vに近いレベル)であるメ
モリ状態にあり、記憶モード230は高レベル(すなわ
ち電源電圧VDD)にあると仮定する。スタンバイモード
ではビットライン190と200の双方は低レベルにあ
らかじめ充電され、ワードライン210は低レベルに保
持される。この状態では、双方のパストランジスタ15
0および160はオフとなり、PMOSトランジスタ1
80はオンとなり、PMOSトランジスタ170はオフ
となる。ここで、セル145がその時のメモリ状態を保
持できる能力は、記憶ノード220を低レベルに保持で
きるかどうかによって決まる。スタンバイモードでセル
145が記憶ノード220を低レベルに保持するには、
NMOSのオフ状態の電流IOFF-NがPMOSのオフ状
態の電流IOFF-PとPMOSのゲート電流IGPとの合計
よりも大でなければならない。従って、本発明のケース
では、PMOSドライブトランジスタ170および18
0によりリフレッシュ動作を行うことなく、スタンバイ
モードで作動できる能力は、PMOSトランジスタのゲ
ート電流のレベルによって決まる。このことは、動作が
NMOSトランジスタのゲート電流によって制限されて
いる従来のケース(図1)と対照的である。図4にはゲ
ート酸化膜の厚みが同じであるNMOSトランジスタと
PMOSトランジスタの直接トンネル効果ゲート電流の
比較が示されている。PMOSトランジスタから得られ
るゲート電流IGP260は、ゲートターミナルとソース
ターミナルの間に加えられる1.5ボルトでNMOSト
ランジスタから得られるゲート電流IGN270よりもほ
ぼ小さい。このようにゲート電流が低下するのは、同様
なゲート酸化膜を電子がトンネル効果で通過する確率と
比較して、ゲート酸化膜をホールがトンネル効果で通過
する確率のほうが低いことによるものである。図5には
温度に対するNMOSトランジスタ160のオフ状態の
電流IOFF-N、PMOSトランジスタ170のオフ状態
の電流IOFF-P、PMOSトランジスタ180のゲート
電流IGPの関係を示すグラフが示されている。ここで、
PMOSトランジスタ180のゲート電流IGPが低下す
るので、本発明の本発明の4T SRAMメモリセル1
45はリフレッシュ動作を必要とすることなく、約5℃
(図5におけるポイントY)の温度まで作動できる。こ
の温度は同様なゲート酸化膜の厚みを有する従来の4T
SRAMセルで得られる40℃の最低作動点と対照的
である。従って、本発明のこの実施例の重要な利点は、
リフレッシュ動作を行わなくてもメモリセルの作動レン
ジを拡張できることである。
むには、ビットライン190および200を所望するメ
モリ状態まであらかじめ充電する。例えばライン190
を高レベルにあらかじめ充電し、ビットライン200を
低レベルにあらかじめ充電したり、またこの逆とするこ
とができる。ビットライン190および200を所望す
るメモリ状態にあらかじめ充電した後に、ワードライン
210を低レベル状態から高レベル状態へ変化させる。
ワードライン210が高レベル状態にある場合、NMO
Sパストランジスタ150および160はスイッチオン
され、記憶ノード220および230はそれぞれビット
ライン190および200の状態となるように変化させ
る。
読み出し動作を実行するには、ビットライン190およ
び200を低レベル状態にあらかじめ充電する。ワード
ライン210も当初低レベル状態に保持される。メモリ
セル145は、記憶ノード220が低レベル状態にあ
り、記憶ノード230が高レベル状態にあるメモリ状態
にあると仮定する。従って、PMOSトランジスタ18
0はオンとなり、PMOSトランジスタ170はオフと
なる。読み出し動作を実行するためにワードラインは低
レベル状態から高レベル状態に変化させられる。ワード
ラインが高レベル状態にある場合にNMOSパストラン
ジスタ150および160はスイッチオンし、ビットラ
イン190および200の電圧の変化は増幅器によって
検出され、メモリセルの状態を決定する。上記ケースで
は、読み出し動作中にセルが正しく動作するには、PM
OSトランジスタ180によってビットライン200を
高レベル状態にすることが必要である。NMOSトラン
ジスタおよびPMOSトランジスタの反転チャンネルに
おけるホールと比較して、電子の移動度のほうが高くな
っていることにより、NMOSトランジスタは一般に同
様のサイズのPMOSトランジスタよりもドライブ電流
が大きい。従って、読み出し動作中はNMOSパストラ
ンジスタ150によって記憶ノード230を低レベル状
態とすることが可能である。記憶ノード230が低レベ
ル状態にされると、記憶ノード220は高レベル状態に
までドライブされ、セルの全体のメモリ状態はフリップ
変化する。この読み出し動作中の4Tセル145のメモ
リ状態のフリップ変化は望ましくないものである。読み
出し動作中のセル145のフリップ変化を防止するため
に、多数の方式を利用できる。一実施例では、読み出し
動作中に電源電圧よりも低い電圧までワードラインの電
圧を高めることができる。読み出し動作中にワードライ
ンの電圧レベルを回路電源電圧の90%よりも低く制限
することにより、NMOSトランジスタ150および1
60のドライブ電流はセルのメモリ状態をフリップ変化
させるのに必要な電圧よりも低い値に制限される。この
読み出し方法の一実施例は、図6に示された時間と関数
とする電圧のグラフに示されている。この図では、ワー
ドラインの電圧V230は1.5ボルトの回路電源電圧よ
りも低い1ボルトまで高められている。記憶ノード23
0の電圧V230は最初、低下するが、記憶ノード220
の電圧V220よりも高くとどまる。ビットライン200
の電圧V200は、ビットライン190の電圧V190よりも
高くなり、ビットライン190と200との電圧の差は
増幅器によって検出され、SRAMセルのメモリ状態を
決定する。第2実施例では、セルを元の読み出しメモリ
状態に回復させるために、各読み出し動作後に書き戻し
動作を実行する。
について説明したが、この説明は限定的なものと解すべ
きではない。当業者がこの説明を参照すれば、図示した
実施例の種々の変形例およびそれらの組み合わせだけで
なく、本発明の他の実施例についても明らかとなろう。
従って、添付した特許請求の範囲はかかる任意の変形例
または実施例を含むものである。
る。 (1) ゲートターミナル、第1ソース/ドレインター
ミナルおよび第2ソース/ドレインターミナルを備えた
PMOSドライブトランジスタを設け、ゲートターミナ
ル、第1ソース/ドレインターミナルおよび第2ソース
/ドレインターミナルを備えたNMOSパストランジス
タを設け、前記NMOSパストランジスタの前記第1ソ
ース/ドレインターミナルをビットラインに接続し、前
記NMOSパストランジスタの前記第2ソース/ドレイ
ンターミナルを第1記憶ノードに接続し、前記NMOS
パストランジスタの前記ゲートターミナルをワードライ
ンに接続し、前記PMOSドライブトランジスタの前記
第1ソース/ドレインターミナルを電源電圧に接続し、
前記PMOSドライブトランジスタの前記第2ソース/
ドレインターミナルを前記第1記憶ノードに接続し、前
記PMOSドライブトランジスタの前記ゲートターミナ
ルを第2記憶ノードに接続することを含み、前記NMO
Sパストランジスタのソース/ドレインターミナルを通
って流れる電流が前記PMOSドライブトランジスタの
ゲートとソース/ドレインターミナルとの間、およびN
MOSパストランジスタのゲートとソース/ドレインタ
ーミナルとの間に加えられる同じ電圧に対し、前記PM
OSドライブトランジスタのソース/ドレインターミナ
ルを通って流れる電流よりも大きくなっている、メモリ
セル。
加えられる電圧が電源電圧の90%よりも低い、前記第
1項記載のメモリセル。
ンジスタ(170、180)とNMOSパストランジス
タ(150、160)とを有するメモリセルに関する。
NMOSトランジスタは記憶ノード(230)とビット
ライン(200)との間に接続されており、このNMO
Sトランジスタはワードライン(190)によってゲー
ト制御される。記憶ノード(230)と電源電圧(25
5)との間にはPMOSドライブトランジスタ(18
0)が接続されている。
る。
AMセルにおける種々のスタンバイ電流のグラフであ
る。
ランジスタおよびPMOSトランジスタにおけるゲート
リーク電流を示すグラフである。
施例の4T SRAMセルにおける種々のスタンバイ電
流のグラフである。
々の4T SRAMノード電圧を示すグラフである。
Claims (1)
- 【請求項1】 ゲートターミナル、第1ソース/ドレイ
ンターミナルおよび第2ソース/ドレインターミナルを
備えたPMOSドライブトランジスタを設け、 ゲートターミナル、第1ソース/ドレインターミナルお
よび第2ソース/ドレインターミナルを備えたNMOS
パストランジスタを設け、 前記NMOSパストランジスタの前記第1ソース/ドレ
インターミナルをビットラインに接続し、 前記NMOSパストランジスタの前記第2ソース/ドレ
インターミナルを第1記憶ノードに接続し、 前記NMOSパストランジスタの前記ゲートターミナル
をワードラインに接続し、 前記PMOSドライブトランジスタの前記第1ソース/
ドレインターミナルを電源電圧に接続し、 前記PMOSドライブトランジスタの前記第2ソース/
ドレインターミナルを前記第1記憶ノードに接続し、 前記PMOSドライブトランジスタの前記ゲートターミ
ナルを第2記憶ノードに接続することを含み、 前記NMOSパストランジスタのソース/ドレインター
ミナルを通って流れる電流が前記PMOSドライブトラ
ンジスタのゲートとソース/ドレインターミナルとの
間、およびNMOSパストランジスタのゲートとソース
/ドレインターミナルとの間に加えられる同じ電圧に対
し、前記PMOSドライブトランジスタのソース/ドレ
インターミナルを通って流れる電流よりも大きくなって
いる、メモリセル。
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