CN111899775A - 一种可实现多种逻辑功能和bcam运算的sram存储单元电路 - Google Patents
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Abstract
本发明公开了一种可实现多种逻辑功能和BCAM运算的SRAM存储单元电路，包括两个低阈值NMOSFET晶体管NMOS_LVT，记为M3，M4；两个高阈值PMOSFET晶体管PMOS_HVT，记为M1，M2；上拉电源Vdd_Boost与两个晶体管M1,M2的源极电连接，且电源电压高于位线电压；晶体管M1的源极与晶体管M2的源极电连接；晶体管M1的漏极与晶体管M2的栅极、晶体管M3的漏极电连接；晶体管M2的漏极与晶体管M1的栅极、晶体管M4的漏极电连接。该存储单元电路不仅扩展了4T存储结构的逻辑功能，而且减小了存储器的存储面积及功耗。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种可实现多种逻辑功能和BCAM运算的SRAM存储单元电路。
背景技术
在大数据时代来临之际，冯·诺依曼体系中的存算分离架构带入的“存储墙”成为提高系统性能的最大障碍。现有技术提出了存储与运算相结合的架构—存算一体，并且将其广泛地应用到机械学习，人工智能等领域中。存内运算设计的提出不仅大大提升了数据运算的效率而且可以降低能耗，提高吞吐量，但是由于芯片面积的限制，片上系统能够集成的存储单元的数量受到严重限制。
目前在集成电路设计中，常用的SRAM存储单元电路为传统6T结构，该存储结构由4个NMOS管和两个PMOS管组成。字线WL单端控制数据读写。在低压下，存储单元读取数据会给内部存储节点带来读干扰影响，严重时会导致存储节点发生翻转。通过调节存储单元尺寸可减小读干扰但同时会增大存储单元存储面积，在追求高密度，大容量，低成本的时代，6T存储单元的存储面积无疑成为其最大的缺点。
而传统4T SRAM存储单元为单字线双阈值存储结构，该存储单元只具备基本存储单元的读写数据功能，无法实现过多的逻辑功能，尤其是BCAM逻辑运算，因此如何在维持存储面积不变的情况下，改进存储单元结构，丰富存储单元功能是急需解决的技术问题。
发明内容
本发明的目的是提供一种可实现多种逻辑功能和BCAM运算的SRAM存储单元电路，该存储单元电路不仅扩展了4T存储结构的逻辑功能，而且减小了存储器的存储面积及功耗，提高了存储器的写入时间及位线写裕度，具有很好的工程应用价值。
本发明的目的是通过以下技术方案实现的：
一种可实现多种逻辑功能和BCAM运算的SRAM存储单元电路，所述电路包括两个低阈值NMOSFET晶体管NMOS_LVT和两个高阈值PMOSFET晶体管PMOS_HVT，两个PMOS_HVT晶体管依次记为M1，M2，两个NMOS_LVT晶体管分别记为M3，M4，其中：
上拉电源Vdd_Boost与两个PMOS_HVT晶体管M1,M2的源极电连接，且电源电压高于位线电压；
所述PMOS_HVT晶体管M1的源极与PMOS_HVT晶体管M2的源极电连接；
所述PMOS_HVT晶体管M1的漏极与PMOS_HVT晶体管M2的栅极、NMOS_LVT晶体管M3的漏极电连接；
所述PMOS_HVT晶体管M2的漏极与PMOS_HVT晶体管M1的栅极、NMOS_LVT晶体管M4的漏极电连接；
字线WL与NMOS_LVT晶体管M3的栅极电连接；
位线BL与NMOS_LVT晶体管M3的源极电连接；
字线WR与NMOS_LVT晶体管M4的栅极电连接；
位线BLB与NMOS_LVT晶体管M4的源极电连接。
由上述本发明提供的技术方案可以看出，上述存储单元电路不仅扩展了4T存储结构的逻辑功能，可实现BCAM运算，与、异或等逻辑运算，而且减小了存储器的存储面积及功耗，提高了存储器的写入时间及位线写裕度，具有很好的工程应用价值。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的可实现多种逻辑功能和BCAM运算的SRAM存储单元电路的结构示意图；
图2为本发明实施例所述逻辑运算结果的波形示意图；
图3为本发明实施例所提供电路的BCAM运算结果波形图；
图4为传统6T存储单元与本发明实施例所述SRAM存储单元电路的存储面积对比示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的可实现多种逻辑功能和BCAM运算的SRAM存储单元电路的结构示意图，所述电路包括两个低阈值NMOSFET晶体管NMOS_LVT和两个高阈值PMOSFET晶体管PMOS_HVT，两个PMOS_HVT晶体管依次记为M1，M2，两个NMOS_LVT晶体管分别记为M3，M4，其中：
上拉电源Vdd_Boost与两个PMOS_HVT晶体管M1,M2的源极电连接，且电源电压高于位线电压；
所述PMOS_HVT晶体管M1的源极与PMOS_HVT晶体管M2的源极电连接；
所述PMOS_HVT晶体管M1的漏极与PMOS_HVT晶体管M2的栅极、NMOS_LVT晶体管M3的漏极电连接；
所述PMOS_HVT晶体管M2的漏极与PMOS_HVT晶体管M1的栅极、NMOS_LVT晶体管M4的漏极电连接；
字线WL与NMOS_LVT晶体管M3的栅极电连接；
位线BL与NMOS_LVT晶体管M3的源极电连接；
字线WR与NMOS_LVT晶体管M4的栅极电连接；
位线BLB与NMOS_LVT晶体管M4的源极电连接。
具体实现中，除以上电路连接关系外，仍包含以下电路连接关系：
所述字线WL/WR进一步与行选译码电路电连接；
所述位线BL/BLB与列选译码电路，以及由灵敏放大器组成的输出检测电路电连接。
基于上述连接关系，所述PMOS_HVT晶体管M1与PMOS_HVT晶体管M2交叉连接，取代传统反相器组成的电路实现交叉耦合功能；
NMOS_LVT晶体管M3与NMOS_LVT晶体管M4为传输管，用于数据的传输；其中，所述NMOS_LVT晶体管M3的漏极为第一存储节点Q，所述NMOS_LVT晶体管M4的漏极为第二存储节点QB；
另外，在65nm工艺下，两个PMOS_HVT晶体管M1，M2和两个NMOS_LVT晶体管M3,M4的长度均为60nm，宽度均为200nm。
下面结合附图对本发明实施例所述SRAM存储单元电路的工作过程及原理进行详细说明。如图1所示，令图1中左字线为WL,右字线为WR,左位线为BL,右位线为BLB。NMOS_LVT晶体管M3的漏极为第一存储节点Q，NMOS_LVT晶体管M4的漏极为第二存储节点QB，具体工作过程包括：
1、保持操作：在存储结构数据保持阶段，字线WL,WR均保持低电平，此时低阈值NMOS传输管M3,M4处于关断状态，存储数据保持不变。位线BL，BLB均保持低电平，此时低阈值NMOS管M3,M4源极为低电平。由于上拉管为高阈值PMOS管，所以存储节点数据保稳定不会发生翻转。
2、写操作：写入操作是依据所要写入数据的不同将位线预充到所需要的值，然后两字线置高电平，这样便完成了数据写入。
写入数据1时，字线WL,WR均置低电平，位线BL,BLB分别置高电平和低电平，字线WL,WR置高电平，此时NMOS传输管栅极电压大于阈值电压处于导通状态。若存储第一节点Q存储数据为1(对应的存储第二节点QB存储数据为0)此时位线BL,存储节点Q均为高电平，位线BLB，存储节点QB均为低电平，故存储节点不进行充放电保持原状态不变即可认为成功写入数据1。若存储第一节点Q存储数据为0(对应的存储第二节点QB存储数据为1)此时位线BL为高电平,存储节点Q为低电平，位线BLB为低电平，存储节点QB为高电平。故而存储节点QB通过NMOS传输管M4向位线BLB充电，存储节点QB电压降低。由于QB与上拉PMOS管M1的栅极相连控制该管的开断，当QB电压下降至M1管阈值电压时，M1管导通。上拉电压通过M1,位线BL通过M3均向存储节点Q充电，Q点电压升高。当Q点电压升高且大于M2管阈值时迫使M2管关断，至此存储节点Q,QB电压保持不变，完成数据1写入操作。写0操作与写1操作步骤类似，区别在于写0时位线BL，BLB分别预充低电平，高电平其余操作步骤同上所述，即可完成写0操作。
3、读操作：在存储单元电路读数据运算时，采用单端读模式，首先位线BL预放电至低电平，然后字线WL，WR分别置高电平和低电平，最后由灵敏放大器检测位线电压变化输出存储数据。
假设第一存储节点Q存储数据为1(对应的第二存储节点存储的数据为0)时，开始进行读1操作。首先字线WL，WR保持低电平，位线BL预放电至低电平，然后字线WL,WR分别置高电平和低电平(实现单端读模式)。由于NMOS管M3的栅极电压升高并超过阈值电压所以M3管导通。由于存储节点Q为高电平，位线BL为低电平，所以存储节点Q通过M3向位线BL充电。位线BL一端与灵敏放大器相连，通过灵敏放大器与参考电压比较即可读出存储的数据完成读1操作。由于存储节点QB存储数据为0即PMOS管M1导通，存储节点Q与上拉电压连通，因此在读1操作时，存储节点保持稳定不会发生翻转。当第一存储节点Q存储数据为0(对应的第二存储节点存储的数据为1)时，进行读0操作。操作步骤与读1操作相同，区别在于读0时的稳定性低于读1时的稳定性，为了保证读0时存储节点数据不会发生翻转，因此采用不同阈值的MOS管是必要的。读0时，由于是单端读模式，第二存储节点QB存储数据为1，虽然NMOS管M4处于关断状态，但仍会存在漏电流。存储节点Q存储数据为0并且与PMOS管M2的栅极连接。此时M2处于导通状态，上拉电压与第二存储节点QB导通并向该存储节点充电。由于位线BL,存储节点Q也为低电平，故而存储节点不向位线充电，通过零敏放大器电压比较即可完成读零操作。
4、逻辑运算操作：存储阵列输出电路由灵敏放大器和或非门组成，第n列输出结果为ML_N。位线预放电至低电平，输入信号通过行译码电路任意选择两行数据进行异或运算。数据存在1时，位线BL电压升高通过灵敏放大器输出0，即位线BL上实现或非运算。数据存在0时，位线BLB电压升高灵敏放大器输出0，即位线BLB上实现数据的与运算。灵敏放大器输出结果通过或非门输出后即实现数据的异或运算。或非、与运算通过译码电路任选两行数据由输出电路检测位线BL、BLB上电压变化直接输出与运算结果。
以存储数据为1011，1100执行异或运算为例，如图2所示为本发明实施例所述逻辑运算结果的波形示意图，虚圆线与黑色实线分别代表位线BL，BLB。位线电压不变灵敏放大器输出1，位线电压升高灵敏方法器输出0。第一列经或非门后输出0；第二，三，四列变化趋势一致，输出为1，异或结果为0111；位线直接输出或非运算结果为0000，与运算结果为1000。
5、BCAM操作：BCAM运算时输出结果1代表匹配，0代表不匹配。首先位线预放电至低电平，然后输入数据通过译码电路实现对相应传输管的开断控制。输入数据为1时字线WR，WL分别为高电平和低电平，输入为0时相反设置。输入数据与存储数据相同时存储节点不向位线充电；输入数据与存储数据不同时，存储节点会向位线充电。输出电路检测位线BL、BLB上电压变化直接输出BCAM运算结果。
以128*128bit存储单元BCAM运算为例分析，存储数据为111..10，输入数据全为0。如图3所示为本发明实施例所提供电路的BCAM运算结果波形图，BCAM运算完成后BL电压为400mv左右，可被灵敏放大器读出，存储零左节点(Q)电压上升到0.4v左右，但远远低于1.2v。存储零右节点电压基本稳定在1.2v，存储节点未发生翻转,即可实现BCAM运算。
为了更加清晰地展现出本发明所述SRAM存储单元电路的优势和特点，下面结合附图将本发明实施例的电路结构与传统6T SRAM存储单元电路进行对比，其具体内容如下：
通过将传统6T与本发明实施例所述电路(4T结构)的写速度进行对比。在相同条件下，传统6T写入数据写入时间为14.472(ps),本发明实施例所述电路写入数据写入时间为5.370(ps)，也就是说写入速度提高了62.894％。
另外，如图4所示为传统6T存储单元与本发明实施例所述SRAM存储单元电路的存储面积对比示意图，本发明实施例所述SRAM存储单元电路的存储面积为7.5，传统6T存储面积为10，也就是说存储面积减少了25％。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
综上所述，本发明实施例所述电路丰富了传统4T SRAM存储电路的逻辑功能，同时相较于传统6T存储单元电路，存储电路的存储面积得以大幅度减少；和传统的通过调节MOS管子尺寸来调节MOS管阈值不同，本发明实施例中的MOS管采用固定尺寸并且直接选择高阈值PMOS管和低阈值NMOS管代替传统MOS管，这样极大降低了人为因素对设计的影响，对于实现大容量、多功能、低成本存储器研究具有重要意义。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (4)
1.一种可实现多种逻辑功能和BCAM运算的SRAM存储单元电路，其特征在于，所述电路包括两个低阈值NMOSFET晶体管NMOS_LVT和两个高阈值PMOSFET晶体管PMOS_HVT，两个PMOS_HVT晶体管依次记为M1，M2，两个NMOS_LVT晶体管分别记为M3，M4，其中：
上拉电源Vdd_Boost与两个PMOS_HVT晶体管M1,M2的源极电连接，且电源电压高于位线电压；
所述PMOS_HVT晶体管M1的源极与PMOS_HVT晶体管M2的源极电连接；
所述PMOS_HVT晶体管M1的漏极与PMOS_HVT晶体管M2的栅极、NMOS_LVT晶体管M3的漏极电连接；
所述PMOS_HVT晶体管M2的漏极与PMOS_HVT晶体管M1的栅极、NMOS_LVT晶体管M4的漏极电连接；
字线WL与NMOS_LVT晶体管M3的栅极电连接；
位线BL与NMOS_LVT晶体管M3的源极电连接；
字线WR与NMOS_LVT晶体管M4的栅极电连接；
位线BLB与NMOS_LVT晶体管M4的源极电连接。
2.根据权利要求1所述可实现多种逻辑功能和BCAM运算的SRAM存储单元电路，其特征在于，所述字线WL/WR进一步与行选译码电路电连接；
所述位线BL/BLB与列选译码电路，以及由灵敏放大器组成的输出检测电路电连接。
3.根据权利要求1所述可实现多种逻辑功能和BCAM运算的SRAM存储单元电路，其特征在于，所述PMOS_HVT晶体管M1与PMOS_HVT晶体管M2交叉连接，实现交叉耦合功能；
所述NMOS_LVT晶体管M3与NMOS_LVT晶体管M4为传输管，用于数据传输；
其中，所述NMOS_LVT晶体管M3的漏极为第一存储节点Q，所述NMOS_LVT晶体管M4的漏极为第二存储节点QB。
4.根据权利要求1所述可实现多种逻辑功能和BCAM运算的SRAM存储单元电路，其特征在于，在65nm工艺下，两个PMOS_HVT晶体管M1，M2和两个NMOS_LVT晶体管M3,M4的长度均为60nm，宽度均为200nm。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20201106 |