CN111816233B - 一种存内计算单元及阵列 - Google Patents

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Abstract

本发明提供一种存内计算单元及阵列，所述存内计算单元包括：用于存储权值的电阻型sram存储单元、用于读写解耦的外围电路和用于进行乘加运算的MAV模块。本发明采用电阻型的sram存储单元代替6Tsram存储单元应用在存内计算阵列中可以降低布线的复杂度，采用外围电路实现读写操作的解耦，通过解耦合，将输入和输出端口分离，避免了6Tsram存储单元由于多个WL(字线)激活同一列上的多个单元可能会意外造成BL(位线)的放电，进入“假写”的状态，造成存储内部的数据错误。而且本发明还设置了用于进行乘加运算的MAV模块，可以通过电压累计的方式进行乘加运算，可以同时进行多位的运算，而不需要额外的外围电路。

Description

一种存内计算单元及阵列
技术领域
本发明涉及存内计算技术领域，特别是涉及一种存内计算单元及阵列。
背景技术
目前的SRAM芯片结构主要是冯诺依曼结构，这种运算和存储分开的电路结构中，功耗有很大一部分消耗在了数据的传输上，极大的限制了工作频率的进一步提升。因此在存储阵列中进行一部分的运算，这样不仅减小了传输过程中的功耗，也提升了运算速度。在常见的存内计算阵列中，存储权值的结构通常采用6Tsram存储单元，然而该结构中的pmos需要制作在独立的N阱中，会占用更大的面积，并增加布线难度，同时传统的6Tsram单元由于一列存储单元会受到多条WL控制，容易出现意外的放电，使某个存储单元进入假写的状态，覆盖原本存储单元中的权值。
发明内容
本发明的目的是提供一种存内计算单元及阵列，以克服现有的6Tsram单元组成的存内计算阵列占用面积大、布线难度大和易出现以外放电的技术缺陷。
为实现上述目的，本发明提供了如下方案：
一种存内计算单元，所述存内计算单元包括：
用于存储权值的电阻型sram存储单元、用于读写解耦的外围电路和用于进行乘加运算的MAV模块；
所述电阻型sram存储单元的第一控制端和第二控制端均与写控制字线连接；所述电阻型sram存储单元的权值传输端与外部的权值写入端和外围电路的权值输入端连接，所述电阻型sram存储单元的反权值传输端与外部的反权值写入端与外围电路的反权值输入端连接；
所述外围电路的第一控制端和第二控制端均与读控制字线连接；所述外围电路的位线输出端与位线连接，所述外围电路的反位线输出端与反位线连接；
所述MAV模块的位线输入端与位线连接，MAV模块的反位线输入端与反位线连接；所述MAV模块的数据输入端与输入信号的数据位连接；所述MAV的控制端与输入信号的符号位连接；所述MAV模块的两个数据输出端分别与第一数据传输线和第二位线传输线连接。
可选的，所述电阻型sram存储单元包括电阻R1、电阻R2、nmos管M5、nmos管M6、nmos管M7和nmos管M8；
电阻R1的一端和电阻R2的一端分别与电源的正极连接，电阻R1的另一端与nmos管M5的漏极、nmos管M6的漏极和nmos管M7的栅极共点连接；电阻R2的另一端与nmos管M7的漏极、nmos管M8的漏极和nmos管M6的栅极共点连接；
nmos管M5的源极与外部的权值写入端和外围电路的权值输入端连接，nmos管M5的栅极与写控制字线连接；nmos管M6的源极与电源的地线连接；
nmos管M8的源极与外部的反权值写入端与外围电路的反权值输入端连接，nmos管M8的栅极与写控制字线连接；nmos管M7的源极与电源的地线连接。
可选的，所述外围电路包括nmos管M1、nmos管M2、nmos管M3、nmos管M4、电容C1和电容C2；
所述nmos管M1的栅极与读控制字线连接，所述nmos管M1的漏极和电容C1的一端均与位线连接，所述nmos管M1的源极与nmos管M2的漏极连接；电容C1的另一端与电源的地线连接；nmos管M2的源极与电源的地线连接，nmos管M2的栅极与nmos管M5的源极连接；
所述nmos管M4的栅极与读控制字线连接，所述nmos管M4的漏极和电容C2的一端均与反位线共点连接，所述nmos管M4的源极与nmos管M3的漏极连接；电容C2的另一端与电源的地线连接；nmos管M3的源极与电源的地线连接，nmos管M3的栅极与nmos管M8的源极连接。
可选的，所述MAV模块包括：nmos传输管ENp1、nmos传输管ENp2、nmos传输管ENn1、nmos传输管ENn2、nmos传输管PCH1和nmos传输管PCH2；
nmos传输管PCH1的源极与GRBL端连接，nmos传输管PCH1的漏极、nmos传输管ENn1的漏极和nmos传输管ENp1的漏极均与位线连接；nmos传输管ENn1的源极与第一数据传输线VN,AVG连接；nmos传输管ENp1的源极与第二数据传输线VP,AVG连接；nmos传输管ENp1的栅极、nmos传输管ENn1的栅极、nmos传输管PCH1的栅极均与输入信号的符号位连接；
nmos传输管PCH2的源极与MAV模块的数据输入端连接，nmos传输管PCH2的漏极与nmos传输管ENn2的漏极、nmos传输管ENp2的漏极均与反位线连接；nmos传输管ENn2的源极与第一数据传输线VN,AVG连接；nmos传输管ENp2的源极与第二数据传输线VP,AVG连接；nmos传输管ENp2的栅极、nmos传输管ENn2的栅极、nmos传输管PCH2的栅极均与MAV模块的控制端连接。
一种存内计算阵列，所述存内计算阵列包括多个存内计算单元；
多个所述存内计算单元之间分别通过写控制字线、读控制字线、第一数据传输线和第二数据传输线连接。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供的一种存内计算单元及阵列，所述存内计算单元包括：用于存储权值的电阻型sram存储单元、用于读写解耦的外围电路和用于进行乘加运算的MAV模块；所述电阻型sram存储单元的第一控制端和第二控制端均与写控制字线连接；所述电阻型sram存储单元的权值传输端与外部的权值写入端和外围电路的权值输入端连接，所述电阻型sram存储单元的反权值传输端与外部的反权值写入端与外围电路的反权值输入端连接；所述外围电路的第一控制端和第二控制端均与读控制字线连接；所述外围电路的位线输出端与位线连接，所述外围电路的反位线输出端与反位线连接；所述MAV模块的位线输入端与位线连接，MAV模块的反位线输入端与反位线连接；所述MAV模块的数据输入端与输入信号的数据位连接；所述MAV的控制端与输入信号的符号位连接；所述MAV模块的两个数据输出端分别与第一数据传输线和第二位线传输线连接。本发明采用电阻型的sram存储单元代替6Tsram存储单元应用在存内计算阵列中可以降低布线的复杂度，采用外围电路实现读写操作的解耦，通过解耦合，将输入和输出端口分离，避免了6Tsram存储单元由于多个WL(字线)激活同一列上的多个单元可能会意外造成BL(位线)的放电，进入“假写”的状态，造成存储内部的数据错误。
而且本发明还设置了用于进行乘加运算的MAV模块，可以通过电压累计的方式进行乘加运算，可以同时进行多位的运算，而不需要额外的外围电路。
通过在外围电路中设置限流电阻来减小工作电流，进一步降低电路的静态功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种存内计算单元的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种存内计算单元及阵列，以克服现有的6Tsram单元组成的存内计算阵列占用面积大、布线难度大和易出现以外放电的技术缺陷。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1所示，本发明提供一种存内计算单元，所述存内计算单元包括：用于存储权值的电阻型sram存储单元1、用于读写解耦的外围电路(图1中未标注)和用于进行乘加运算的MAV模块2；所述电阻型sram存储单元的第一控制端(nmos管M5的栅极)和第二控制端(nmos管M8的栅极)均与写控制字线WWL连接；所述电阻型sram存储单元的权值传输端与外部的权值写入端WBLT和外围电路的权值输入端连接，所述电阻型sram存储单元的反权值传输端与外部的反权值写入端WBLF与外围电路的反权值输入端连接；所述外围电路的第一控制端(nmos管M1的栅极)和第二控制端(nmos管M4的栅极)均与读控制字线RWL连接；所述外围电路的位线输出端与位线LBLT连接，所述外围电路的反位线输出端与反位线LBLF连接；所述MAV模块的位线输入端与位线LBLT连接，MAV模块的反位线输入端与反位线LBLF连接；所述MAV模块的数据输入端GRBL与输入信号的数据位连接；所述MAV的控制端与输入信号的符号位连接；所述MAV模块的两个数据输出端分别与第一数据传输线VN,AVG和第二位线传输线VP,AVG连接。
其中，所述电阻型sram存储单元包括电阻R1、电阻R2、nmos管M5、nmos管M6、nmos管M7和nmos管M8；电阻R1的一端和电阻R2的一端分别与电源的正极连接，电阻R1的另一端与nmos管M5的漏极、nmos管M6的漏极和nmos管M7的栅极共点连接；电阻R2的另一端与nmos管M7的漏极、nmos管M8的漏极和nmos管M6的栅极共点连接；nmos管M5的源极与外部的权值写入端和外围电路的权值输入端连接，nmos管M5的栅极与写控制字线连接；nmos管M6的源极与电源的地线连接；nmos管M8的源极与外部的反权值写入端与外围电路的反权值输入端连接，nmos管M8的栅极与写控制字线连接；nmos管M7的源极与电源的地线连接。
本发明的电阻型sram存储单元用于卷积计算的权值以二进制数形式存储以+1，-1的形式存储，其中0代表+1，1代表-1。其中，WWL低电平跳变为高电平时，WBLT中的权值由电阻R1,电阻R2和nmos管M5，nmos管M6将权值存储在节点Q处，对应的电阻R1,电阻R2和nmos管M7，nmos管M8将相反的权值(反权值)存储在节点Q’处。
所述外围电路包括nmos管M1、nmos管M2、nmos管M3、nmos管M4、电容C1和电容C2；所述nmos管M1的栅极与读控制字线连接，所述nmos管M1的漏极和电容C1的一端均与位线连接，所述nmos管M1的源极与nmos管M2的漏极连接；电容C1的另一端与电源的地线连接；nmos管M2的源极与电源的地线连接，nmos管M2的栅极与nmos管M5的源极连接；所述nmos管M4的栅极与读控制字线连接，所述nmos管M4的漏极和电容C2的一端均与反位线共点连接，所述nmos管M4的源极与nmos管M3的漏极连接；电容C2的另一端与电源的地线连接；nmos管M3的源极与电源的地线连接，nmos管M3的栅极与nmos管M8的源极连接。
本发明的外围电路包括用于将输入和输出端口解耦的nmos管M1-nmos管M4管。M1-M4实现了对输入和输出端口的解耦合。当RWL为高电平时，允许读取电阻型sram存储单元中的数据，电阻型sram存储单元中的权值控制着nmos管M2和nmos管M3，若权值为+1(即节点中存储0)则M2关断，第一LBLT上仍保持预充电的高电平，若权值为-1(即节点中存储1)，则M2打开，将位线LBLT上的电位下拉为低电平。
所述MAV模块包括：nmos传输管ENp1、nmos传输管ENp2、nmos传输管ENn1、nmos传输管ENn2、nmos传输管PCH1和nmos传输管PCH2；nmos传输管PCH1的源极与GRBL端连接，nmos传输管PCH1的漏极、nmos传输管ENn1的漏极和nmos传输管ENp1的漏极均与位线连接；nmos传输管ENn1的源极与第一数据传输线VN,AVG连接；nmos传输管ENp1的源极与第二数据传输线VP,AVG连接；nmos传输管ENp1的栅极、nmos传输管ENn1的栅极、nmos传输管PCH1的栅极均与输入信号的符号位连接；nmos传输管PCH2的源极与MAV模块的数据输入端连接，nmos传输管PCH2的漏极与nmos传输管ENn2的漏极、nmos传输管ENp2的漏极均与反位线连接；nmos传输管ENn2的源极与第一数据传输线VN,AVG连接；nmos传输管ENp2的源极与第二数据传输线VP,AVG连接；nmos传输管ENp2的栅极、nmos传输管ENn2的栅极、nmos传输管PCH2的栅极均与MAV模块的控制端连接。
本发明的MAV(multiple andaveraging)模块用于实现乘积的更新和累加。全局位线GRBL会以一个恒定的电流进行预充电，输入信号Xir是一个有符号的二进制数。MAV模块的nmos传输管ENp1、nmos传输管ENp2、nmos传输管ENn1、nmos传输管ENn2的打开和关断由Xir来决定，如果Xir为正则ENp1和ENp2打开，若为负则打开ENn1和ENn2。两根位线LBLT和LBLF上的电压差代表了输入信号与权值的乘积，即ΔV＝VLBLT-VLBLF,而最后总的结果VY＝VP，AVG-VN，AVG。
一种存内计算阵列，所述存内计算阵列包括多个存内计算单元；多个所述存内计算单元之间分别通过写控制字线、读控制字线、第一数据传输线和第二数据传输线连接。
电阻型sram存储单元有一套自己的字线(WWL)用于控制写入使能，且有两根权值写入线(WBLT,WBLF)用于传递写入的数据，WWL打开时写入，假如写入1，则WBLT上预充电为高电平，WBLF上为低电平，此时WWL高电平,使M5，M8导通。WBLT的高电平给Q，同时使M7导通，将Q’拉低，右半部分进行的也是类似的过程，即WBLF的低电平和Q’连接在一起，同时M6保持关断，Q点仍经过电阻R1被上拉为高电平，写入0的过程正好相反不再赘述。读出由外围电路中的RWL控制使能，RWL为高电平时，读取电阻型sram存储单元内的权值，M5和M8打开，将节点Q和Q’的值给到M2和M3的栅极上，控制其打开和关闭。当存储单元中的权值为1时，读出来，使M2打开，M3关闭，此时LBLT被下拉到低电平，而LBLF保持预充电时的高电平。数据就这样被读出到了这两根位线LBLT和LBLF上。
本发明考虑将6Tsram存储单元替换为电阻型sram存储单元，并组合了四个nmos对输入输出进行解耦合。同时通过将电阻的阻值尽可能的增大也可以降低电路的静态功耗。具体的：
1、相比于常见的存内计算电路中存储单元使用的6Tsram存储单元，本发明采用电阻型的sram存储单元应用在存内计算阵列中可以降低布线的复杂度，而且6Tsram的存储单元的两个PMOS管需要做在单独的N阱中，需要占很大的面积，电阻型的sram存储单元的两个电阻可以使存储单元的面积减小大概30％。电阻可以做成较大阻值来减小其工作电流，进一步降低电路的静态功耗。
2、本发明的MAV电路可以通过电压累计的方式进行乘加运算，可以同时进行多位的运算，而不需要额外的外围电路。
3、M1-M4对输入输出端口进行了解耦合，对于传统6Tsram存储单元，多个WL(字线)激活同一列上的多个单元可能会意外造成BL(位线)的放电，进入“假写”的状态，造成存储内部的数据错误，通过解耦合，我们将输入和输出端口分离，避免了这种“假写”的情况，使得电压的范围不再受限制(限制是为了避免意外的放电)。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种存内计算单元，其特征在于，所述存内计算单元包括：
用于存储权值的电阻型sram存储单元、用于读写解耦的外围电路和用于进行乘加运算的MAV模块；
所述电阻型sram存储单元的第一控制端和第二控制端均与写控制字线连接；所述电阻型sram存储单元的权值传输端与外部的权值写入端和外围电路的权值输入端连接，所述电阻型sram存储单元的反权值传输端与外部的反权值写入端与外围电路的反权值输入端连接；
所述外围电路的第一控制端和第二控制端均与读控制字线连接；所述外围电路的位线输出端与位线连接，所述外围电路的反位线输出端与反位线连接；
所述MAV模块的位线输入端与位线连接，MAV模块的反位线输入端与反位线连接；所述MAV模块的数据输入端与输入信号的数据位连接；所述MAV的控制端与输入信号的符号位连接；所述MAV模块的两个数据输出端分别与第一数据传输线和第二位线传输线连接。
2.根据权利要求1所述的存内计算单元，其特征在于，所述电阻型sram存储单元包括电阻R1、电阻R2、nmos管M5、nmos管M6、nmos管M7和nmos管M8；
电阻R1的一端和电阻R2的一端分别与电源的正极连接，电阻R1的另一端与nmos管M5的漏极、nmos管M6的漏极和nmos管M7的栅极共点连接；电阻R2的另一端与nmos管M7的漏极、nmos管M8的漏极和nmos管M6的栅极共点连接；
nmos管M5的源极与外部的权值写入端和外围电路的权值输入端连接，nmos管M5的栅极与写控制字线连接；nmos管M6的源极与电源的地线连接；
nmos管M8的源极与外部的反权值写入端与外围电路的反权值输入端连接，nmos管M8的栅极与写控制字线连接；nmos管M7的源极与电源的地线连接。
3.根据权利要求2所述的存内计算单元，其特征在于，所述外围电路包括nmos管M1、nmos管M2、nmos管M3、nmos管M4、电容C1和电容C2；
所述nmos管M1的栅极与读控制字线连接，所述nmos管M1的漏极和电容C1的一端均与位线连接，所述nmos管M1的源极与nmos管M2的漏极连接；电容C1的另一端与电源的地线连接；nmos管M2的源极与电源的地线连接，nmos管M2的栅极与nmos管M5的源极连接；
所述nmos管M4的栅极与读控制字线连接，所述nmos管M4的漏极和电容C2的一端均与反位线共点连接，所述nmos管M4的源极与nmos管M3的漏极连接；电容C2的另一端与电源的地线连接；nmos管M3的源极与电源的地线连接，nmos管M3的栅极与nmos管M8的源极连接。
4.根据权利要求3所述的存内计算单元，其特征在于，所述MAV模块包括：nmos传输管ENp1、nmos传输管ENp2、nmos传输管ENn1、nmos传输管ENn2、nmos传输管PCH1和nmos传输管PCH2；
nmos传输管PCH1的源极与GRBL端连接，nmos传输管PCH1的漏极、nmos传输管ENn1的漏极和nmos传输管ENp1的漏极均与位线连接；nmos传输管ENn1的源极与第一数据传输线VN,AVG连接；nmos传输管ENp1的源极与第二数据传输线VP,AVG连接；nmos传输管ENp1的栅极、nmos传输管ENn1的栅极、nmos传输管PCH1的栅极均与输入信号的符号位连接；
nmos传输管PCH2的源极与MAV模块的数据输入端连接，nmos传输管PCH2的漏极与nmos传输管ENn2的漏极、nmos传输管ENp2的漏极均与反位线连接；nmos传输管ENn2的源极与第一数据传输线VN,AVG连接；nmos传输管ENp2的源极与第二数据传输线VP,AVG连接；nmos传输管ENp2的栅极、nmos传输管ENn2的栅极、nmos传输管PCH2的栅极均与MAV模块的控制端连接。
5.一种存内计算阵列，其特征在于，所述存内计算阵列包括多个权利要求1-4任一项所述的存内计算单元；
多个所述存内计算单元之间分别通过写控制字线、读控制字线、第一数据传输线和第二数据传输线连接。
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