JP2010225750A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】セット動作とリセット動作との間のマージンを広くし、更にフォーミング電圧を低くする。
【解決手段】メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に配置され且つ可変抵抗素子ＶＲとダイオードＤＩとを直列接続してなる。可変抵抗素子ＶＲは、酸化シリコン（ＳｉＯ２）と遷移金属酸化物の混合物である。遷移金属酸化物の割合は、５５〜８０％に設定されている。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる不揮発性半導体記憶装置に関する。

近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。

従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。

近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。たとえば、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ:Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）が知られている。

メモリセルに対するデータの書き込みは、可変抵抗素子に所定のセット電圧Ｖｓｅｔを短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時のセット電圧Ｖｓｅｔよりも低いリセット電圧Ｖｒｅｓｅｔを長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

このような従来の抵抗変化メモリでは、セット電圧Ｖｓｅｔとリセット電圧Ｖｒｅｓｅｔとの間のマージンが小さい。マージンが小さい場合には、誤リセット動作等の誤動作が起こる可能性があり、好ましくない。たとえばリセット電圧Ｖｒｅｓｅｔを用いて、低抵抗状態の可変抵抗素子を高抵抗状態に変化させるリセット動作を行っている場合を考える。この場合、可変抵抗素子が低抵抗状態のときは、可変抵抗素子の端子間には高い電圧はかかっていないが、これが高抵抗状態に遷移した瞬間、可変抵抗素子にはセット電圧を超える電圧が印加され得る。この場合、一旦高抵抗状態に戻った可変抵抗素子が再び低抵抗状態に戻ってしまう事態が生じ得る（誤セット動作）。従って、セット電圧とリセット電圧の間のマージンを大きく取ることができるメモリセルが望まれている。

また、このような抵抗変化メモリにおいては、メモリセル構造を形成した後、それをメモリセルとして使用可能な状態にするため、書き込み電圧よりも大きい電圧であるフォーミング電圧を印加する必要がある。このフォーミング電圧は消費電力の低減の観点から、できるだけ低くすることが好ましい。

特表２００５−５２２０４５号公報

本発明は、セット動作とリセット動作との間のマージンを広くすることができ、更にフォーミング電圧を低くすることで消費電力の低減にも寄与することができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子と整流素子とを直列接続してなるメモリセルを含むメモリセルアレイを備え、前記可変抵抗素子は、酸化シリコン（ＳｉＯ２）と遷移金属酸化物の混合物であって、前記遷移金属酸化物の割合は、５５〜８０％に設定されていることを特徴とする。

この発明によれば、セット動作とリセット動作との間のマージンを広くすることができ、更にフォーミング電圧を低くすることで消費電力の低減にも寄与することができる半導体記憶装置を提供することができる。

本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。 メモリセルアレイ１の一部の斜視図である。 図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 メモリセルアレイ１の別の構成例を示す。 メモリセルアレイ１の別の構成例を示す。 メモリセルアレイ１及びその周辺回路の回路図である。 可変抵抗素子ＶＲの遷移金属酸化物の割合（重量割合）が５５〜８０％に設定される理由を説明する。 可変抵抗素子ＶＲの遷移金属酸化物の割合（重量割合）が５５〜８０％に設定される理由を説明する。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

[全体構成]
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。

また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェース６に送られる。コマンド・インターフェース６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。

ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。

ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。

［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。

[メモリセルＭＣ]
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極ＥＬ１、ＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＯ、Ｃｕ、ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、電極ＥＬ２の電極の材料としては、仕事関数を考慮して、Ｗ、ＷＮ、ＴａＮ、ＴｉＮ、Ｐｔ、Ｃｕ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＳｉ_２、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ２等が用いられる。電極ＥＬ１、ＥＬ３の材料も、電極ＥＬ２の材料と同様にすることができる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

また、可変抵抗素ＶＲは、酸化シリコン（ＳｉＯ２）と遷移金属酸化物の混合酸化物膜から構成される。遷移金属酸化物は、例えば酸化マンガン（ＭｎＯ２）であるが、これ以外の遷移金属、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）等の酸化物であってもよい。このような混合酸化物膜は、コバルト（Ｃｏ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）等の酸化対象物質と、酸化シリコンとを同時にスパッタリングすることにより形成され得る。このような混合酸化物膜内における遷移金属酸化物の割合（重量割合）は、セット電圧Ｖｓｅｔとリセット電圧Ｖｒｅｓｅｔとの間のマージンを広くとり、且つフォーミング電圧を低減する観点から、５５〜８０％に設定されている。詳しくは後述する。

[メモリセルアレイの変形例]
また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。

また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。

図６は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図６において、メモリセルＭＣを構成するダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。

選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。

また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。

なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図７に示した回路とは、ダイオードＳＤの極性を逆にして（ビット線ＢＬからワード線ＷＬに向かう方向が順方向となるよう接続して）、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。

前述のように、可変抵抗素子ＶＲは、酸化シリコン（ＳｉＯ２）と遷移金属酸化物の混合酸化物膜から構成され、混合酸化物膜内における遷移金属酸化物の割合（重量割合）は、５５〜８０％に設定されている。その理由を図７及び図８を参照して説明する。

図７は、遷移金属酸化物として酸化マンガン（ＭｎＯ２）を用いた場合において、混合酸化物膜内における酸化マンガンの重量割合（％）と、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ、及び両電圧の差であるマージンＭ（＝｜Ｖｓｅｔ−Ｖｒｅｓｅｔ｜）との関係を示すグラフである。図７に示すように、セット電圧Ｖｓｅｔは、酸化マンガンの割合が高くなるにつれ少なくなる。一方、リセット電圧Ｖｒｅｓｅｔは、酸化マンガンの割合に拘わらずほぼ一定である。マージンＭは、従って酸化マンガンの割合が高くなるにつれ少なくなる。ここで、抵抗変化メモリにおいて、メモリセルが４３ｎｍの最小加工寸法により形成され、ダイオードが印加電圧１．５Ｖで１０μＡの電流を流す順方向電流特性を示し、ビット線ＢＬ及びワード線ＷＬの抵抗が２Ω/ｃｍ^２であり、可変抵抗素子ＶＲの抵抗が１Ｅ＋４〜１Ｅ＋６Ωの範囲で変化する場合を想定する。この場合、
マージンＭは、１．０Ｖ以上に設定されることが要求される。この要求を満たすには、図７から理解されるように、酸化マンガンの重量割合は、８０％以下とされなければならない。

次に、メモリセルＭＣをフォーミングする場合のフォーミング電圧Ｖｆと、酸化マンガンの重量割合との関係について、図８を参照して説明する。酸化マンガンの重量割合が５０％未満の段階ではフォーミング電圧Ｖｆは６．０Ｖ以上である。これは、セット電圧Ｖｓｅｔよりも遥かに大きく、このような電圧を要求することは、消費電力の削減の支障となる。しかし、酸化マンガンの重量割合が５０％以上となると徐々にフォーミング電圧Ｖｆは低下し、５５％以上では６Ｖ以下となり、以後急激に低下する。従って、フォーミング電圧Ｖｆを低減する観点からは、酸化マンガンの重量割合は５５％以上とすることが好ましいことが理解できる。そして、図７に基づく分析と図８に基づく分析とを総合すると、冒頭の結論通り、混合酸化物膜内における遷移金属酸化物の割合（重量割合）は、５５〜８０％に設定するのがよいことになる。以上、遷移金属酸化物として酸化マンガンを採用した場合について説明したが、その他の遷移金属を用いた場合においても、その遷移金属の重量割合を同一に設定することが可能である。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、可変抵抗膜ＶＲが酸化シリコンと遷移金属酸化物の混合膜からなる例を説明したが、本発明はこれに限定されるものではなく、例えば酸化シリコン、窒化シリコン、及び遷移金属酸化物が混合された膜とすることも可能である。

１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ３・・・ロウ制御回路、 ４・・・データ入出力バッファ、 ５・・・アドレスレジスタ、 ６・・・コマンド・インターフェース、 ７・・・ステートマシン、 ９・・・パルスジェネレータ、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 ＤＩ・・・ダイオード、 ＥＬ・・・金属電極。

Claims (5)

1. 第１配線と第２配線との間に配置され且つ可変抵抗素子と整流素子とを直列接続してなるメモリセルを含むメモリセルアレイを備え、
   前記可変抵抗素子は、
   酸化シリコン（ＳｉＯ２）と遷移金属酸化物の混合物であって、
   前記遷移金属酸化物の割合は、５５〜８０％に設定されている
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記遷移金属酸化物は、酸化マンガン（ＭｎＯ２）であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記可変抵抗素子は、第１の抵抗値分布を有する第１状態と、この第１の抵抗値分布よりも小さい第２の抵抗値分布を有する第２状態との間でその抵抗値が変動可能であり、
   前記第１状態から前記第２状態に切り替えるために前記第１配線と前記第２配線との間に印加される第１電圧と、前記第２状態から前記第１状態に切り替えるために前記第１配線と前記第２配線との間に印加される第２電圧との間の差が１Ｖ以上である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 第１配線と第２配線との間に配置され且つ可変抵抗素子と整流素子とを直列接続してなるメモリセルを含むメモリセルアレイを備え、
   前記可変抵抗素子は、
   酸化シリコン（ＳｉＯ２）と遷移金属酸化物の混合物であり、第１の抵抗値分布を有する第１状態と、この第１の抵抗値分布よりも小さい第２の抵抗値分布を有する第２状態との間でその抵抗値が変動可能であり、
   前記遷移金属酸化物の割合は、
   前記第１状態から前記第２状態に切り替えるために前記第１配線と前記第２配線との間に印加される第１電圧と、前記第２状態から前記第１状態に切り替えるために前記第１配線と前記第２配線との間に印加される第２電圧との間の差が１Ｖ以上となるように設定されている
   ことを特徴とする不揮発性半導体記憶装置。
5. 前記遷移金属酸化物の割合は、前記メモリセルを動作可能にするために印加されるフォーミング電圧を６Ｖ以下にすることができるように設定されている
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。

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