JP5044617B2

JP5044617B2 - 不揮発性半導体記憶装置

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Publication number: JP5044617B2
Application number: JP2009200136A
Authority: JP
Inventors: 康幸馬場
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-08-31
Filing date: 2009-08-31
Publication date: 2012-10-10
Anticipated expiration: 2029-08-31
Also published as: JP2011054223A; US20110051493A1; US8228712B2

Description

本発明は、不揮発性半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる不揮発性半導体記憶装置に関する。

近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。

従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。

近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。

いわゆるユニポーラ型（メモリセルが一方向性整流素子を含む）の抵抗変化メモリに対するデータの書き込み動作（セット動作）は、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。一方、データの消去動作（リセット動作）は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。

このようなセット動作、リセット動作を行う場合に、可変抵抗素子に流れるセル電流を適切に制御することは、消費電流の削減の観点のみならず、安定的なセット動作／リセット動作を確保する観点からも重要である。セル電流が過剰に大きい場合において、可変抵抗素子中に短絡電流経路（ショートパス）が形成され、メモリセルとして機能しなくなる場合がある。従って、このような事態をできるだけ回避するよう制御系を構成することが望まれている。

特表２００５−５２２０４５号公報

本発明は、消費電流を削減することができ、安定的なセット／リセット動作を行うことができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、前記第１配線又は前記第２配線へ印加される電圧を制御する制御回路と、前記第１配線又は前記第２配線に流れる電流を所定の上限値以下に制限する電流制限回路とを備え、前記電流制限回路は、前記メモリセルに対する書込み動作又は消去動作が複数回繰り返し行われる場合に、書込み動作又は消去動作の開始後のｎ回（ｎは２以上の整数）の書込み動作又は消去動作における前記上限値を１つの上限値に設定するとともに、ｐ回目（ｐ＞ｎ）の書込み動作又は消去動作における前記上限値を、ｑ回目（ｎ≦ｑ＜ｐ）の書込み動作又は消去動作における前記上限値よりも大きく設定することを特徴とする。

本発明によれば、消費電流を削減することができ、安定的なセット／リセット動作を行うことができる半導体記憶装置を提供することができる。

本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。メモリセルアレイ１の一部の斜視図である。図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。メモリセルアレイ１の別の構成例を示す。メモリセルアレイ１の別の構成例を示す。メモリセルアレイ１及びその周辺回路の回路図である本発明の第１の実施の形態におけるリセット動作を説明する。本発明の第１の実施の形態におけるセット動作を説明する。本発明の第２の実施の形態におけるリセット動作を説明する。本発明の第２の実施の形態におけるセット動作を説明する。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。

メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。

また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。

ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。

ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。

図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。

メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。可変抵抗素子ＶＲは、例えば炭素（Ｃ）の薄膜から構成される。この可変抵抗素子ＶＲの上下の面には、バリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。
また、ダイオードＤＩとビット線ＢＬｉとの間には、バリアメタル及び接着層として機能する電極ＥＬ３が形成されている。メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。

電極ＥＬ１〜ＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ，ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。

また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。

図６は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図６において、メモリセルＭＣを構成するダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部である選択回路３ａに接続されている。カラム制御回路２は、選択回路２ａの他、カレントミラー回路２ｂ、センスアンプ回路２ｃ、参照電圧発生回路２ｄ、及びクランプトランジスタ２ｅを備えている。
クランプトランジスタ２ｅは、ビット線ＢＬが所定の電圧まで充電された場合に非導通状態となる。センスアンプ回路２ｃは、データ読み出し時において、ビット線ＢＬを流れるセル電流とカレントミラー回路２ｂが流す参照電流Ｉｒｅｆとの差分に基づいて変化する検出線ＤＳＡの電圧と、参照電圧発生回路２ｄが発生させる参照電圧との差分を検出するように構成されている。

選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、検出線ＤＳＡに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。

カレントミラー回路２ｂは、前述のように、データ読み出し時において参照電流Ｉｒｅｆを発生させる機能を有する。これに加えて、カレントミラー回路２ｂが供給する参照電流Ｉｒｅｆは、セット動作、リセット動作時においても、検出線ＤＳＡを介してビット線ＢＬに供給される。この場合、カレントミラー回路２ｂは、ステートマシン７から供給される内部制御信号に従って、参照電流Ｉｒｅｆの上限値Ｉｃｏｍｐを数段階に制御する。この上限値Ｉｃｏｍｐは、セット動作又はリセット動作のために、複数回のパルス印加動作が行われる場合に、その回数が増えるほど高い値に設定される。すなわち、ｐ回目のセット動作又はリセット動作のためのパルス印加動作における参照電流Ｉｒｅｆ上限値Ｉｃｏｍｐは、ｑ回目（ｑ＜ｐ）のパルス印加動作における上限値Ｉｃｏｍｐよりも大きい値に設定される。このように上限値が設定されることにより、セット／リセット動作を安定的に実行することができると共に、メモリセルに流れる電流を抑制し、消費電力を低減することもできる。

また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。

なお、メモリセルアレイ１は、図６に示した回路とは、ダイオードＳＤの極性を逆にして（ビット線ＢＬからワード線ＷＬに向かう方向が順方向となるよう接続して）、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。

次に、リセット動作を行う場合におけるカラム制御回路２の動作を、図７を参照して説明する。リセット動作を行う場合、リセット動作の開始当初のパルス印加動作では、参照電流Ｉｒｅｆの上限値Ｉｃｏｍｐ＝ｍ［Ａ］に設定する。この上限値Ｉｃｏｍｐにより、例えばｎ回のリセットパルス電圧の印加動作を行って、メモリセルの抵抗値が高抵抗に変化したことがセンスアンプ回路２ｃにより検知されれば、その時点でリセット動作を終了する。この上限値Ｉｃｏｍｐ＝ｍ［Ａ］によるｎ回のリセットパルス電圧の印加動作によってリセット動作が完了しなかったことがセンスアンプ回路２ｃにより検知された場合には、ステートマシン７は、カレントミラー回路２ｂに対し、リセット動作時における参照電流Ｉｒｅｆの上限値Ｉｃｏｍｐをｌ［Ａ］だけ上昇させるよう指示する。すなわち、Ｉｃｏｍｐ＝ｍ＋ｌ［Ａ］とする。このステップアップさせた上限値Ｉｃｏｍｐ＝ｍ＋ｌにより、再度ｎ回のリセット動作を繰り返す。
以下、同様の動作を繰り返し、図７に示すように、メモリセルＭＣを流れる電流の低下が検出された場合に、リセット動作が完了したとの判断がなされ、リセットのための電圧印加動作が中止される。
以上説明したように本実施の形態では、リセット動作時にカレントミラー回路２ｂから与えられる参照電流Ｉｒｅｆの上限値を、徐々にステップアップさせ、これによりリセット動作時のセル電流の上限値を徐々に上昇させる構成を採用している。この動作によれば、リセット動作の開始当初から大きなリセット用のセル電流を流す場合に比べ消費電流を抑制することができると共に、過剰な電流によりメモリセル中の可変抵抗素子中に徐々に短絡電流経路が形成され、メモリセルとして機能しなくなる虞が少なくなる。

次に、セット動作を行う場合におけるカラム制御回路２の動作を、図８を参照して説明する。セット動作を行う場合、セット動作の開始当初におけるパルス印加動作では、参照電流Ｉｒｅｆの上限値Ｉｃｏｍｐ＝ｍ’［Ａ］に設定する。この上限値Ｉｃｏｍｐにより、例えばｎ回のセットパルス電圧の印加動作を行って、メモリセルの抵抗値が低抵抗に変化したことがセンスアンプ回路２ｃにより検知されれば、その時点でセット動作を終了する。この上限値Ｉｃｏｍｐ＝ｍ’［Ａ］によるｎ回のセット電圧の印加動作によってセット動作が完了しなかったことがセンスアンプ回路２ｃにより検知された場合には、ステートマシン７は、カレントミラー回路２ｂに対し、参照電流Ｉｒｅｆの上限値Ｉｃｏｍｐをｌ’［Ａ］だけ上昇させるよう指示する。すなわち、Ｉｃｏｍｐ＝ｍ’＋ｌ’［Ａ］とする。このステップアップさせた上限値Ｉｃｏｍｐ＝ｍ’＋ｌ’により、再度ｎ回のセット動作を繰り返す。

以下、同様の動作を繰り返し、図８に示すように、メモリセルＭＣを流れる電流の急激な上昇が検出された場合に、セット動作が完了したとの判断がなされ、セットのための電圧印加動作が中止される。
このように、本実施の形態では、セット動作時にカレントミラー回路２ｂから与えられる参照電流Ｉｒｅｆの上限値を、徐々にステップアップさせ、これによりセット時のセル電流の上限値を徐々に上昇させる構成を採用している。この動作によれば、セット動作の開始当初から大きなセット用のセル電流を流す場合に比べ消費電流を抑制することができると共に、過剰な電流によりメモリセル中の可変抵抗素子中に徐々に短絡電流経路が形成され、メモリセルとして機能しなくなる虞が少なくなる。

[第２の実施の形態]
次に、本発明の第２の実施の形態を説明する。この第２の実施の形態の半導体記憶装置は、全体構成は略第１の実施の形態と同様である。ただし、図９に示すように、リセット動作時の開始当初においてカレントミラー回路２ｂから与えられる参照電流Ｉｒｅｆの上限値Ｉｃｏｍｐは、リセット動作が起こり得る最低限の電流値よりも低い値ｍ２に設定され、この上限値Ｉｃｏｍｐ＝ｍ２により、ｎ回のパルス印加動作を実行する。その後は、第１の実施の形態と同様に、徐々に上限値Ｉｃｏｍｐを上昇させてパルス印加動作を行う。
この上限値Ｉｃｏｍｐ＝ｍ２や、これより僅かに大きい上限値Ｉｃｏｍｐによるパルス印加動作では、リセット動作は行われない。ただし、この動作を行うことにより、メモリセルの可変抵抗素子の特性が安定し、メモリセル間の特性のばらつきを小さくすることができる。
セット動作時も、図１０に示すように、参照電流Ｉｒｅｆの上限値Ｉｃｏｍｐの初期値を、セット動作が起こり得る最低限の電流値よりも低い値ｍ３に設定する。これにより、メモリセルの可変抵抗し素子の特性が安定し、メモリセル間の特性のばらつきを小さくすることができる。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上述の実施の形態では、カラム制御回路２中のカレントミラー回路２ｂにより、ビット線ＢＬに流れる電流の上限値を制限する構成を取っている。しかし、本発明はこれに限定されるものではなく、電流制限回路はカラム制御回路とは別個に設けることも可能である。また、電流制限回路を、ビット線ＢＬでなくワード線ＷＬ側に設けることも可能である。

１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インターフェイス、７・・・ステートマシン、９・・・パルスジェネレータ、２ａ、３ａ・・・選択回路、２ｂ・・・カレントミラー回路、２ｃ・・・センスアンプ回路、２ｄ・・・参照電圧発生回路、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、ＤＩ・・・ダイオード、ＥＬ・・・電極。

Claims

第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記第１配線又は前記第２配線へ印加される電圧を制御する制御回路と、
前記第１配線又は前記第２配線に流れる電流を所定の上限値以下に制限する電流制限回路と
を備え、
前記電流制限回路は、前記メモリセルに対する書込み動作又は消去動作が複数回繰り返し行われる場合に、書込み動作又は消去動作の開始後のｎ回（ｎは２以上の整数）の書込み動作又は消去動作における前記上限値を１つの上限値に設定するとともに、
ｐ回目（ｐ＞ｎ）の書込み動作又は消去動作における前記上限値を、ｑ回目（ｎ≦ｑ＜ｐ）の書込み動作又は消去動作における前記上限値よりも大きく設定する
ことを特徴とする不揮発性半導体記憶装置。
１回目から前記ｎ回目までの前記書込み動作又は消去動作における上記上限値は、前記メモリセルに対する書込み又は消去が起こり得る最低限の電流値よりも低い値に設定される請求項１記載の不揮発性半導体記憶装置。
前記第１配線又は第２配線の電流の変化を検知するセンスアンプ回路を更に備え、
前記電流制限回路は、前記メモリセルの読み出し時において、前記センスアンプ回路の入力端子に参照電流を供給するカレントミラー回路である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。