JP5306283B2 - 不揮発性記憶装置及びその駆動方法 - Google Patents

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Description

本発明の実施形態は、不揮発性記憶装置及びその駆動方法に関する。
抵抗変化型メモリは、微細化しても特性が劣化し難く、大容量化が容易であるため、次世代の不揮発メモリとして注目されている。抵抗変化型メモリにおいては、抵抗変化膜に電気エネルギーを与えることによって抵抗変化膜の抵抗が変化する特性が利用される。
このような抵抗変化型メモリにおいて、動作の制御性を向上させるためには、改良の余地がある。例えば、抵抗変化膜の抵抗状態をより安定して制御することが望まれている。
米国特許第７，５９３，２４９Ｂ２号明細書
本発明は、動作の制御性を向上した不揮発性記憶装置及びその駆動方法を提供する。
本発明の実施形態によれば、メモリ部と、制御部と、を備えた不揮発性記憶装置が提供される。前記メモリ部は、第１配線と、前記第１配線の延在方向に対して非平行な方向に延在する第２配線と、前記第１配線と前記第２配線との交差部に設けられ、前記第１配線と前記第２配線とを介して印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する抵抗変化層を含むメモリセルと、を有する。前記制御部は、前記第１配線と前記第２配線とに接続され、前記第１配線と前記第２配線とに印加される電圧を制御して、前記抵抗変化層に、前記電圧及び前記電流の前記少なくともいずれかを供給する。前記制御部は、前記抵抗変化層を、第１抵抗値を有する第１状態から、前記第１抵抗値よりも低い第２抵抗値を有する第２状態に変化させるセット動作において、前記第１配線にセット動作電圧を印加する際に、前記第１配線の電位の変化に基づいて前記第１配線に供給される電流の上限値を増やす。
第１の実施形態に係る不揮発性記憶装置の動作を例示するフローチャート図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る不揮発性記憶装置の動作を例示するタイミングチャート図である。 第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。 第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的斜視図である。 第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性記憶装置の構成を例示する回路図である。 図７（ａ）〜図７（ｅ）は、第１の実施形態に係る不揮発性記憶装置の動作を例示するタイミングチャート図である。 比較例の不揮発性記憶装置の構成を例示する回路図である。 図９（ａ）〜図９（ｅ）は、比較例の不揮発性記憶装置の動作を例示するタイミングチャート図である。 不揮発性記憶装置に関する実験結果を例示するグラフ図である。 不揮発性記憶装置に関する別の実験結果を例示するグラフ図である。 第２の実施形態に係る不揮発性記憶装置の構成を例示する回路図である。 図１３（ａ）〜図１３（ｅ）は、第２の実施形態に係る不揮発性記憶装置の動作を例示するタイミングチャート図である。 図１４（ａ）及び図１４（ｂ）は、第３の実施形態に係る不揮発性記憶装置の動作を例示するタイミングチャート図である。 実施形態に係る不揮発性記憶装置の構成を例示するブロック図である。 実施形態に係る不揮発性記憶装置の構成を例示する回路である。 実施形態に係る別の不揮発性記憶装置の一部の構成を例示する模式的斜視図である。 実施形態に係る別の不揮発性記憶装置の一部の構成を例示する模式的断面図である。 実施形態に係る不揮発性記憶装置における抵抗変化層の動作を例示する模式的断面図である。 実施形態に係る別の不揮発性記憶装置における抵抗変化層の動作を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性記憶装置の動作を例示するフローチャート図である。
図２（ａ）及び図２（ｂ）は、第１の実施形態に係る不揮発性記憶装置の動作を例示するタイミングチャート図である。
図３は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
図４は、第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的斜視図である。
図５は、第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。すなわち、図５は、図４のＡ１−Ａ２線断面図である。
以下、図３〜図５を参照しつつ、実施形態に係る不揮発性半導体記憶装置の構成の概要について説明する。
図３に表したように、本実施形態に係る不揮発性記憶装置１１０は、メモリ部ＭＵと、制御部ＣＵと、を有する。
メモリ部ＭＵは、第１配線ＷＲ１と、第２配線ＷＲ２と、メモリセルＭＣと、を有する。
第２配線ＷＲ２は、第１配線ＷＲ１の延在方向に対して非平行な方向に延在する。本具体例では、第１配線ＷＲ１の延在方向と、第２配線ＷＲ２の延在方向と、は互いに直交している。第１配線ＷＲ１は、例えばＸ軸方向に沿って延在し、第２配線ＷＲ２は、例えば、Ｘ軸方向に対して垂直なＹ軸方向に沿って延在する。Ｘ軸方向とＹ軸方向とに対して垂直な方向をＺ軸方向とする。
第１配線ＷＲ１は、例えば複数設けられる。すなわち、複数の第１配線ＷＲ１のそれぞれは、Ｘ軸方向に沿って延在し、複数の第１配線ＷＲ１はＹ軸方向に沿って並ぶ。第２配線ＷＲ２は複数設けられる。すなわち、複数の第２配線ＷＲ２のそれぞれは、Ｙ軸方向に沿って延在し、複数の第２配線ＷＲ２はＸ軸方向に沿って並ぶ。
第１配線ＷＲ１は、例えばビット線ＢＬとされる。第２配線ＷＲ２は、例えばワード線ＷＬとされる。但し、本実施形態はこれに限らず、第１配線ＷＲをワード線ＷＬとし、第２配線ＷＲ２をビット線ＢＬとしても良い。すなわち、以下において、第１配線ＷＲ１と第２配線ＷＲ２とは互いに入れ替えが可能である。以下では、第１配線ＷＲがビット線ＢＬであり、第２配線ＷＲ２がワード線ＷＬである例として説明する。
ここで、複数のビット線ＢＬは、例えば、第１〜第ｍビット線ＢＬ１〜ＢＬｍ（ここで、ｍは２以上の整数）を含む。複数のワード線ＷＬは、例えば、第１〜第ｎワード線ＷＬｎ（ここで、ｎは２以上の整数）を含む。
第１配線ＷＲ１及び第２配線ＷＲ２には、熱に強く、抵抗の低い材料を用いることが望ましい。第１配線ＷＲ１及び第２配線ＷＲ２には、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ及びＣｏＳｉの少なくともいずれかが用いられる。
図３及び図４に表したように、メモリセルＭＣは、第１配線ＷＲ１と第２配線ＷＲ２との交差部に設けられる。すなわち、複数のメモリセルＭＣのそれぞれは、複数の第１配線ＷＲ１と、複数の第２配線ＷＲ２と、のそれぞれの交差部に設けられる。具体的には、複数のメモリセルＭＣのそれぞれは、複数の第１配線ＷＲ１のそれぞれと、複数の第２配線ＷＲ２のそれぞれと、の間に設けられる。例えば、Ｚ軸方向に沿って、第１配線ＷＲ１と、メモリセルＭＣと、第２配線ＷＲ２と、が積層される。
なお、本願明細書において、「積層」とは、直接重ねられる場合の他、他の要素を間に挟んで重ねられる場合も含む。
なお、図３においては、簡単のために、ビット線ＢＬ（例えば第１配線ＷＲ１）が３本例示され、ワード線ＷＬ（例えば第２配線ＷＲ２）が３本例示されているが、既に説明したように、ビット線ＢＬ及びワード線ＷＬの数は任意である。
図５に表したように、メモリセルＭＣは、抵抗変化層ＶＲを含む。すなわち、複数のメモリセルＭＣのそれぞれは、抵抗変化層ＶＲを含む。抵抗変化層ＶＲにおいては、第１配線ＷＲ１と第２配線ＷＲ２とを介して印加される電圧及び通電される電流の少なくともいずれかによって、抵抗が変化する。すなわち、抵抗変化層ＶＲの抵抗は、第１配線ＷＲ１と第２配線ＷＲ２とを介して印加される印加される電圧及び通電される電流の少なくともいずれかに基づいて変化する。
メモリセルＭＣは、第１電極ＥＬ１、第２電極ＥＬ２及び第３電極ＥＬ３をさらに含むことができる。本具体例では、第１電極ＥＬ１は、例えばワード線ＷＬと電気的に接続され、第３電極ＥＬ３は、例えばビット線ＢＬに電気的に接続され、第２電極ＥＬ２は、第１電極ＥＬ１と第３電極ＥＬ３との間に設けられる。例えば、抵抗変化層ＶＲは、第１電極ＥＬ１と第２電極ＥＬ２との間に設けられる。第１電極ＥＬ１及び第２電極ＥＬ２は、例えば、バリアメタル及び接着層として機能することができる。
メモリセルＭＣは、例えば、第２電極ＥＬ２と第３電極ＥＬ３との間に設けられた整流素子ＤＩをさらに含む。本具体例では、整流素子ＤＩは、第２電極ＥＬ２の側（ワード線ＷＬの側）に配置された第１半導体層Ｄ１と、第３電極ＥＬ３の側（ビット線ＢＬの側）に配置された第３半導体層Ｄ３と、第１半導体層Ｄ１と第２半導体層Ｄ２との間に配置された第２半導体層Ｄ２と、を含む。例えば、第１半導体層Ｄ１は、高不純物濃度のｎ形半導体層（ｎ＋層）であり、第２半導体層Ｄ２は、第１半導体層Ｄ１よりも不純物濃度が低いｎ形半導体層（ｎ−層）であり、第３半導体層Ｄ３は、高不純物濃度のｐ形半導体層（ｐ＋層）である。このように、本具体例においては、整流素子ＤＩは、ｐｎ接合ダイオードが用いられているが、整流素子ＤＩには、ショットキーダイオードなどの任意の構成を適用することができる。
このように、メモリセルＭＣは、互いに直列に接続された抵抗変化層ＶＲと整流素子ＤＩとを含むことができる。なお、本具体例では、抵抗変化層ＶＲがワード線ＷＬの側に設けられ、整流素子ＤＩがビット線ＢＬの側に設けられているが、抵抗変化層ＶＲがビット線ＢＬの側に設けられ、整流素子ＤＩがワード線ＷＬの側に設けられても良い。また、本具体例では、ワード線ＷＬの側に第１半導体層Ｄ１が配置され、ビット線ＢＬの側に第３半導体層Ｄ３が配置されているが、ワード線ＷＬの側に第３半導体層Ｄ３が配置され、ビット線ＢＬの側に第１半導体層Ｄ１が配置されても良い。以下では、ワード線ＷＬの側に第１半導体層Ｄ１が配置され、ビット線ＢＬの側に第３半導体層Ｄ３が配置されている場合として説明する。
第２電極ＥＬ２には、例えば、仕事関数を考慮して、Ｗ、ＷＮ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉ２、ＴｉＮ、ＴｉＣ、ＴａＣ、及び、Ｎｂ−ＴｉＯ２等を用いることができる。
第１電極ＥＬ１及び第３電極ＥＬ３には、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｗ、及び、Ｒｈ／ＴａＡｌＮ等を用いることができる。さらに、第１電極ＥＬ１及び第３電極ＥＬ３には、第２電極ＥＬ２の材料と同じ材料を用いることもできる。
また、メモリセルＭＣは、例えば、抵抗変化層ＶＲにおける配向性を一様にするようなメタル膜をさらに含むこともできる。また、メモリセルＭＣは、上記以外のバッファ層、バリアメタル層及び接着層等をさらに含むこともできる。
なお、上記において、第１〜第３電極ＥＬ１〜ＥＬ３は必要に応じて設けることができ、場合によっては省略することが可能である。
抵抗変化層ＶＲにおいては、例えば、印加される電圧によって、電流エネルギー、熱エネルギー及び化学エネルギーの少なくともいずれかを介して、抵抗変化層ＶＲの抵抗値が変化する。すなわち、抵抗変化層ＶＲは、第１抵抗値を有する第１状態（高抵抗状態）と、第１抵抗値よりも低い第２抵抗値を有する第２状態（低抵抗状態）と、を有する。ここで、第１状態（高抵抗状態）から第２状態（低抵抗状態）に移行する動作をセット動作と言い、第２状態（低抵抗状態）から第１状態（高抵抗状態）に移行する動作をリセット動作と言うことにする。
抵抗変化層ＶＲの構成の例については後述する。
図４及び図５においては省略されているが、ビット線ＢＬどうしの間、ワード線ＷＬどうしの間、及び、メモリセルＭＣどうしの間のそれぞれには、層間絶縁膜が設けられる。
図３に表したように、制御部ＣＵは、第１配線ＷＲ１と第２配線ＷＲ２とに接続される。制御部ＣＵは、第１配線ＷＲ１と第２配線ＷＲ２とに印加される電圧を制御して、抵抗変化層ＶＲに、上記の抵抗変化のための電圧及び電流の少なくともいずれかを供給する。
そして、本実施形態に係る不揮発性記憶装置１１０においては、制御部ＣＵは、抵抗変化層ＶＲを、第１抵抗値を有する第１状態から、第１抵抗値よりも低い第２抵抗値を有する第２状態に変化させるセット動作において、第１配線ＷＲ１にセット動作電圧を印加する際に、第１配線ＷＲ１の電位の変化に基づいて第１配線ＷＲ１に供給される電流の上限値を増やす。
なお、既に説明したように、第１配線ＷＲ１がワード配線ＷＬでも良いが、以下では、第１配線ＷＲ１はビット線ＢＬである場合として説明するが。すなわち、制御部ＣＵは、セット動作において、ビット線ＢＬにセット動作電圧を印加する際に、ビット線ＢＬの電位の変化に基づいてビット線ＢＬに供給される電流の上限値を増やす。
例えば、図１に表したように、制御部ＣＵは、ビット線ＢＬ（第１配線ＷＲ１）の電位を検出しつつ、電流を所定の上限値に制限しつつ、電流をビット線ＢＬ（第１配線ＷＲ１）に供給する（ステップＳ１１０）。
そして、制御部ＣＵは、検出された電位の絶対値が予め定められた基準値（例えば第１基準値）にまで低下したら、電流の上限値を増やす（ステップＳ１２０）。
図２（ａ）は、検出されたビット線ＢＬの電位（ビット線電位Ｖ＿ＢＬ）の変化を例示しており、図２（ｂ）は、ビット線ＢＬに供給される電流の上限値（電流上限値Ｉｃｏｍｐ）の変化を例示している。これらの図の横軸は時間ｔであり、図２（ａ）の縦軸は、ビット線電位Ｖ＿ＢＬであり、図２（ｂ）の縦軸は電流上限値Ｉｃｏｍｐである。これらの図において、第２時刻ｔ０２は、第１時刻ｔ０１よりも後の時刻であり、第３時刻ｔ０３は、第２時刻ｔ０２よりも後の時刻であり、第４時刻ｔ０４は、第３時刻ｔ０３よりも後の時刻であり、第５時刻ｔ０５は、第４時刻ｔ０４よりも後の時刻であり、第６時刻ｔ０６は、第５時刻ｔ０５よりも後の時刻であり、第７時刻ｔ０７は、第６時刻ｔ０６よりも後の時刻である。
ビット線電位Ｖ＿ＢＬの検出及び電流上限値Ｉｃｏｍｐの設定は制御部ＣＵによって行われる。以下では、説明を簡単にするために、ビット線ＢＬ及びワード線ＷＬ等の配線の抵抗による電圧降下は無視して説明する。
なお、第１時刻ｔ０１以前において、抵抗変化層ＶＲは高抵抗状態の第１状態であるとする。
図２（ａ）に表したように、例えば、第１時刻ｔ０１よりも前においては、ビット線ＢＬは、非選択電圧ＶＮＳＥＬに設定されており、ビット線電位Ｖ＿ＢＬは、非選択電圧ＶＮＳＥＬである。そして、第１時刻ｔ０１において、ビット線ＢＬに、選択電圧ＶＳＥＬを有するセット電圧Ｖｓｅｔが印加される。選択電圧ＶＳＥＬが、セット動作電圧に相当する。
本具体例では、選択電圧ＶＳＥＬは、基準電位に対して正極性の電圧であり、非選択電圧ＶＮＳＥＬも基準電位に対して正極性の電圧である場合として説明する。または、非選択電圧ＶＮＳＥＬは、基準電位と同じ電位である。選択電圧ＶＳＥＬは、非選択電圧ＶＮＳＥＬよりも高い電圧である。すなわち、選択電圧ＶＳＥＬの絶対値は、非選択電圧ＶＮＳＥＬの絶対値よりも大きい。
このように、第１時刻ｔ０１において、ビット線ＢＬに選択電圧ＶＳＥＬを有するセット電圧Ｖｓｅｔが印加されることで、ビット線電位Ｖ＿ＢＬは、非選択電圧ＶＮＳＥＬから上昇し、第２時刻ｔ０２において、ビット線電位Ｖ＿ＢＬは、選択電圧ＶＳＥＬに到達する。本具体例では、選択電圧ＶＳＥＬは第１電圧Ｖ１である。
図２（ｂ）に表したように、第１時刻ｔ０１よりも前、及び、第１時刻ｔ０１以降において、電流上限値Ｉｃｏｍｐは、第１値ＩＬ１に設定されている。すなわち、選択電圧ＶＳＥＬを有するセット電圧Ｖｓｅｔがビット線ＢＬに印加され、電流が電流上限値Ｉｃｏｍｐに制限された状態で、ビット線ＢＬに電流が供給される。そして、この電流が、抵抗変化層ＶＲに通電される。そして、この電流の供給と同時に、ビット線電位Ｖ＿ＢＬが検出される。
そして、例えばこの電流の通電によって抵抗変化層ＶＲの抵抗が第１状態（高抵抗状態）から、第２状態（低抵抗状態）に向けて変化する。
すなわち、図２（ａ）に表したように、第３時刻ｔ０３において抵抗変化層ＶＲの抵抗が低下する。このとき、ビット線ＢＬに流れる電流が電流上限値Ｉｃｏｍｐに制限されているため、ビット線電位Ｖ＿ＢＬは、抵抗変化層ＶＲの抵抗の減少に伴って、低下する。
このビット線電位Ｖ＿ＢＬの低下は検出されており、第４時刻ｔ０４において、検出されたビット線電位Ｖ＿ＢＬ（の絶対値）が予め定められた基準値ＶＲＥＦ（例えば第１基準値ＶＲＥＦ１）にまで低下する。
このとき、図２（ｂ）に表したように、制御部ＣＵは、検出されたビット線電位Ｖ＿ＢＬ（の絶対値）が予め定められた基準値ＶＲＥＦ（例えば第１基準値ＶＲＥＦ１）にまで低下したとき（第４時刻ｔ０４）に、電流上限値Ｉｃｏｍｐを増やす。本具体例では、制御部ＣＵは、第１値ＩＬ１から、第１値ＩＬ１よりも大きい第２値ＩＬ２に向けて、電流上限値Ｉｃｏｍｐを増やす。本具体例では、第４時刻ｔ０４から電流上限値Ｉｃｏｍｐが増大され、第５時刻ｔ０５において、電流上限値Ｉｃｏｍｐは第２値ＩＬ２に到達する。
これにより、ビット線電位Ｖ＿ＢＬは、第４時刻ｔ０４以降において上昇し、例えば第５時刻ｔ０５において、一定値（この例では第２電圧Ｖ２）に到達する。第２電圧Ｖ２は第１電圧Ｖ１と同じでも良く、また、第１電圧Ｖ１と異なっても良い。ビット線ＢＬに流れる電流が第２値ＩＬ２で制限されている場合には、第２電圧Ｖ２は第１電圧Ｖ１よりも小さな値となる。
なお、図２（ａ）に例示したように、抵抗変化層ＶＲにおける抵抗値の変化が極めて速い場合には、第４時刻ｔ０４から第５時刻ｔ０５の間の非常に短い期間において、ビット線電位Ｖ＿ＢＬは基準値ＶＲＥＦ（例えば第１基準値ＶＲＥＦ１）よりも小さい値を取り得る。そして、ビット線電位Ｖ＿ＢＬはその値から上昇する。
そして、電流上限値Ｉｃｏｍｐが第２値ＩＬ２に増大された状態で、電流がビット線ＢＬに供給され、例えば予め定められた時間の経過に伴って、第６時刻ｔ０６において、ビット線ＢＬへの電流の供給の終了動作が実施される。すなわち、第６時刻ｔ０６において、セット電圧Ｖｓｅｔは例えば非選択電圧ＶＮＳＥＬに設定され、ビット線電位Ｖ＿ＢＬは、若干の時間遅れを経て、第７時刻ｔ０７において、非選択電圧ＶＮＳＥＬに戻る。
このように、本実施形態に係る不揮発性記憶装置１１０においては、電流上限値Ｉｃｏｍｐが第１値ＩＬ１に設定された第１の電流供給（ステップＳ１１０）と、ビット線電位Ｖ＿ＢＬが、基準値ＶＲＥＦにまで低下して、電流上限値Ｉｃｏｍｐが第２値ＩＬ２に増大された第２の電流供給（ステップＳ１２０）と、が実施される。これにより、セット動作の制御性が向上できる。
図６は、第１の実施形態に係る不揮発性記憶装置の構成を例示する回路図である。
すなわち、同図は、不揮発性記憶装置１１０に含まれる回路の構成を例示している。
図６に表したように、制御部ＣＵは、例えば、電流発生部ＩＧＵと、ビット線電位検出部ＢＬＳＵと、スイッチ部ＳＷＵと、を含む。
電流発生部ＩＧＵは、例えば、カレントミラー回路ＩＧＵ１と、電流源ＩＲＥＦと、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、を含む。
第１トランジスタＴｒ１と第２トランジスタＴｒ２とは直列に接続され、第１トランジスタＴｒ１の電流経路の一端が、第１ノードにおいて、電流源ＩＲＥＦに接続されている。第２トランジスタＴｒ２の電流経路のうちの第１トランジスタＴｒ１とは反対側の端子は、例えば低電位に設定される。
カレントミラー回路ＩＧＵ１は、第１〜第４カレントミラートランジスタＣＴｒ１〜ＣＴｒ４を含む。第１カレントミラートンランジスタＣＴｒ１と第２カレントミラートランジスタＣＴｒ２とは直列に接続される。第３カレントミラートンランジスタＣＴｒ３と第４カレントミラートランジスタＣＴｒ４とは直列に接続される。カレントミラー回路ＩＧＵ１においては、第１カレントミラートンランジスタＣＴｒ１及び第２カレントミラートランジスタＣＴｒ２の電流経路に流れる電流に応じた電流が、第３カレントミラートンランジスタＣＴｒ３及び第４カレントミラートランジスタＣＴｒ４の電流経路に流れる。第４カレントミラートランジスタＣＴｒ４の電流経路のうちの第３カレントミラートランジスタＣＴｒ３とは反対の側の電流経路が、カレントミラー回路ＩＧＵ１の出力となる。
第１ノードＮ１と接続された第２ノードＮ２に、カレントミラー回路ＩＧＵ１の第２カレントミラートランジスタＣＴｒ２の電流経路の一端に接続されている。
カレントミラー回路ＩＧＵ１の第３カレントミラートランジスタＣＴｒ３の一端には、選択電圧ＶＳＥＬが印加される。第２トランジスタＴｒ２の動作によって、カレントミラー回路ＩＧＵ１のカレントミラー比が制御される。
電流発生部ＩＧＵの出力（カレントミラー回路ＩＧＵ１の出力）は、スイッチ部ＳＷＵを介してビット線ＢＬに接続される。
スイッチ部ＳＷＵの第３ノードＮ３に電流発生部ＩＧＵの出力（カレントミラー回路ＩＧＵ１の出力）線が接続され、電流発生部ＩＧＵの出力（カレントミラー回路ＩＧＵ１の出力）線はビット線ＢＬと電気的に接続される。なお、ビット線ＢＬの電位がビット線電位Ｖ＿ＢＬである。ワード線ＷＬには、ワード線信号Ｖ＿ＷＬが入力される。
スイッチ部ＳＷＵは、例えば、第３トランジスタＴｒ３を含む。第３トランジスタＴｒ３の電流経路の一端は、第３ノードＮ３とビット線ＢＬとの間の第４ノードＮ４に接続される。第３トランジスタＴｒ３の電流経路のうちの第４ノードＮ４とは反対側の端子には、電圧ＶＵＢＬが印加される。第３トランジスタＴｒ３のゲートには、放電信号Ｖｇ＿ｄｉｓが入力される。
ビット線電位検出部ＢＬＳＵは、例えば、比較回路ＯＰＡＭＰと、パルス制御回路ＰＣＵと、を含む。比較回路ＯＰＡＭＰの１つの端子は、第３ノードＮ３に電気的に接続され、比較回路ＯＰＡＭＰのその端子にはビット線ＢＬの電位を反映した信号ＮＳＥＮが入力される。比較回路ＯＰＡＭＰの別の端子は、基準値ＶＲＥＦ（例えば第１基準値ＶＲＥＦ１）に設定される。比較回路ＯＰＡＭＰの出力は、パルス制御回路ＰＣＵに入力される。パルス制御回路ＰＣＵの出力である第１検出信号Ｇ＿ＤＥＴ１に基づく信号が、第２トランジスタＴｒ２のゲートに入力される。なお、第１検出信号Ｇ＿ＤＥＴ１は、例えばピークホールド回路（図示しない）を経由して第２トランジスタＴｒ２のゲートに入力されることが望ましい。ここで、第２トランジスタＴｒ２のゲートに入力され、第１検出信号Ｇ＿ＤＥＴ１に基づく信号を、電流制御信号Ｖｇ＿ＣＭとする。
このようにして、制御部ＣＵにおいて、ビット線電位検出部ＢＬＳＵによるビット線電位Ｖ＿ＢＬの検出結果に基づく第１検出信号Ｇ＿ＤＥＴ１を反映した電流制御信号Ｖｇ＿ＣＭが、電流発生部ＩＧＵの第２トランジスタＴｒ２のゲートに入力される。これにより、カレントミラー回路ＩＧＵ１のカレントミラー比が制御され、その結果、電流発生部ＩＧＵからビット線ＢＬに供給される電流の電流上限値Ｉｃｏｍｐが制御される。すなわち、図１及び図２に関して説明した動作が、制御部ＣＵにおいて実施される。
図７（ａ）〜図７（ｅ）は、第１の実施形態に係る不揮発性記憶装置の動作を例示するタイミングチャート図である。
すなわち、これらの図は、図６に例示した制御部ＣＵに含まれる各要素の、セット動作における電位の関係を例示しておいる。これらの図の横軸は時間ｔである。
図７（ａ）の縦軸は、ビット線電位Ｖ＿ＢＬであり、図７（ｂ）の縦軸は、電流上限値Ｉｃｏｍｐであり、図７（ｃ）の縦軸は、ワード線信号Ｖ＿ＷＬであり、図７（ｄ）の縦軸は、電流制御信号Ｖｇ＿Ｃｍであり、図７（ｅ）の縦軸は、放電信号Ｖｇ＿ｄｉｓである。
図７（ｃ）に表したように、第１時刻ｔ０１よりも前の時刻ｔ００よりも前において、ワード線信号Ｖ＿ＷＬは低電圧Ｖ＿ＷＬＬとされている。時刻ｔ００において、ワード線信号Ｖ＿ＷＬは、低電圧Ｖ＿ＷＬＬから高電圧Ｖ＿ＷＬＨに向けて変化する。そして、第１時刻ｔ０１よりも前にワード線信号Ｖ＿ＷＬは高電圧Ｖ＿ＷＬＨに到達し、高電圧Ｖ＿ＷＬＨに維持される。第２時刻ｔ０２よりも後で第３時刻ｔ０３よりも前に、ワード線信号Ｖ＿ＷＬは、低電圧Ｖ＿ＷＬＬに戻る。
図７（ｄ）に表したように、電流制御信号Ｖｇ＿ＣＭは、第１時刻ｔ０１において、低電圧Ｖｇ＿ＣＭＬに設定されている。一方、本具体例では、図７（ｅ）に表したように、放電信号Ｖｇ＿ｄｉｓは、常に低電圧Ｖｇ＿ｄｉｓＬに設定されている。
図７（ａ）に表したように、第１時刻ｔ０１において、ビット線ＢＬに、選択電圧ＶＳＥＬを有するセット電圧Ｖｓｅｔが印加され、ビット線電位Ｖ＿ＢＬは、非選択電圧ＶＮＳＥＬから上昇し、第２時刻ｔ０２において、ビット線電位Ｖ＿ＢＬは、選択電圧ＶＳＥＬに達する。本具体例では、選択電圧ＶＳＥＬは第１電圧Ｖ１とされている。なお、選択電圧ＶＳＥＬ（第１電圧Ｖ１）として、例えば５．５ボルト（Ｖ）以上、６．０Ｖ以下の電圧が用いられる。
図７（ｂ）に表したように、電流上限値Ｉｃｏｍｐが第１値ＩＬ１に設定されている状態で、電流が抵抗変化層ＶＲに通電される。そして、この電流の通電によって抵抗変化層ＶＲの抵抗が第１状態（高抵抗状態）から、第２状態（低抵抗状態）に向けて低下し、図７（ａ）に表したように、第３時刻ｔ０３において、ビット線電位Ｖ＿ＢＬは、抵抗変化層ＶＲの抵抗の減少に伴って、低下し始める。
このビット線電位Ｖ＿ＢＬの低下が比較回路ＯＰＡＭＰによって検出され、第４時刻ｔ０４において、ビット線電位Ｖ＿ＢＬ（の絶対値）が予め定められた基準値ＶＲＥＦ（例えば第１基準値ＶＲＥＦ１）にまで低下する。基準値ＶＲＥＦとしては、例えば、５Ｖ程度が用いられる。
これにより、図７（ｄ）に表したように、時刻ｔ０４において、電流制御信号Ｖｇ＿ＣＭは、低電圧Ｖｇ＿ＣＭＬから高電圧Ｖｇ＿ＣＭＨに向けて変化する。
これにより、図７（ｂ）に表したように、電流上限値Ｉｃｏｍｐが増大する。本具体例では、第１値ＩＬ１から、第１値ＩＬ１よりも大きい第２値ＩＬ２に向けて、電流上限値Ｉｃｏｍｐが増大する。
これにより、図７（ａ）に表したように、ビット線電位Ｖ＿ＢＬは、第４時刻ｔ０４以降において上昇し、例えば第５時刻ｔ０５において、第２電圧Ｖ２に到達する。なお、第２電圧Ｖ２は第１電圧Ｖ１と同じでも良く、また、第１電圧Ｖ１と異なっても良い。
そして、電流上限値Ｉｃｏｍｐが第２値ＩＬ２に増大された状態で、電流がビット線ＢＬに供給され、例えば予め定められた時間の経過に伴って、第６時刻ｔ０６において、ビット線ＢＬへの電流の供給の終了動作が実施される。すなわち、第６時刻ｔ０６において、セット電圧が例えば非選択電圧ＶＮＳＥＬに設定され、ビット線電位Ｖ＿ＢＬは、若干の時間遅れを経て、第７時刻ｔ０７において、非選択電圧ＶＮＳＥＬに戻る。
その後、第８時刻ｔ０８において、電流制御信号Ｖｇ＿ＣＭは、高電圧Ｖｇ＿ＣＭＨから低電圧Ｖｇ＿ＣＭＬに向けて変化し始め、第９時刻ｔ０９において、低電圧Ｖｇ＿ＣＭＬに到達する。これにより、電流上限値Ｉｃｏｍｐは、第２値ＩＬ２から第１値ＩＬ１に向けて変化し始め、第９時刻ｔ０９において、初期の第１値ＩＬ１に戻る。
このようにして、図６に例示した回路構成によって、ビット線ＢＬの電位（ビット線電位Ｖ＿ＢＬ）の変化に基づいてビット線ＢＬに供給される電流の上限値（電流上限値Ｉｃｏｍｐ）が増大される。これにより、セット動作の制御性が向上できる。
すなわち、不揮発性記憶装置１１０においては、電流上限値Ｉｃｏｍｐが第１値ＩＬ１に設定された第１の電流供給の後に、電流上限値Ｉｃｏｍｐが第２値ＩＬ２に増大された第２の電流供給が行われる。すなわち、セット動作において、ビット線電位Ｖ＿ＢＬは、第１時刻ｔ０１から上昇し始め、第２時刻ｔ０２から第３時刻ｔ０３まで実質的に一定で、第３時刻ｔ０３から低下し、第４時刻ｔ０４以降において再び上昇し、第５時刻ｔ０５から第６時刻ｔ０６まで実質的に一定で、第６時刻ｔ０６から低下し始め、第７時刻ｔ０７で低下し終わる。すなわち、ビット線電位Ｖ＿ＢＬの波形は、第１時刻ｔ０１から第４時刻ｔ０４までの１つ目のパルスと、第４時刻ｔ０４から第７時刻ｔ０７までの２つ目のパルスと、の２つのパルスの波形を含む。１つ目のパルスと２つ目のパルスは連続している。
このように、第１の電流供給と第２の電流供給とを組み合わせて実施することで、安定な低抵抗状態が実現できる。例えば、不安定な低抵抗状態を安定な低抵抗状態に変化させることができる。また、例えば、不安定な低抵抗状態をスクリーニングし、安定な低抵抗状態だけを残すことができると考えられる。
図８は、比較例の不揮発性記憶装置の構成を例示する回路図である。
すなわち、比較例の不揮発性記憶装置１１９に含まれる回路の構成を例示している。
図８に表したように、比較例においては、ビット線電位検出部ＢＬＳＵによるビット線ＢＬの電位の検出結果に基づく第１検出信号Ｇ＿ＤＥＴ１が、電流発生部ＩＧＵの第２トランジスタＴｒ２のゲートに入力されない。そして、第１検出信号Ｇ＿ＤＥＴ１が、スイッチ部ＳＷＵの第３トランジスタＴｒ３のゲートに放電信号Ｖｇ＿ｄｉｓとして入力される。
図９（ａ）〜図９（ｅ）は、比較例の不揮発性記憶装置の動作を例示するタイミングチャート図である。
すなわち、これらの図は、図８に例示した制御部ＣＵに含まれる各要素の、セット動作における電位の関係を例示している。これらの図の横軸は時間ｔである。
図９（ｄ）に表したように、電流制御信号Ｖｇ＿ＣＭは低電圧Ｖｇ＿ＣＭＬで、一定である。このため、カレントミラー回路ＩＧＵ１のカレントミラー比が一定である。
このため、図９（ｂ）に表したように、比較例の不揮発性記憶装置１１９においては、電流上限値Ｉｃｏｍｐは一定であり、電流上限値Ｉｃｏｍｐは値ＩＬ９１に設定されている。
図９（ｃ）に表したように、不揮発性記憶装置１１９においても、時刻ｔ９０において、ワード線信号Ｖ＿ＷＬは、低電圧Ｖ＿ＷＬＬから高電圧Ｖ＿ＷＬＨに変化する。
図９（ａ）に表したように、第１時刻ｔ９１において、ビット線電位Ｖ＿ＢＬは、非選択電圧ＶＮＳＥＬから上昇し、第２時刻ｔ９２において、ビット線電位Ｖ＿ＢＬは選択電圧ＶＳＥＬに到達する。そして、抵抗変化層ＶＲの抵抗の減少に基づいて、第３時刻ｔ９３において、ビット線電位Ｖ＿ＢＬは低下し始める。
ビット線電位Ｖ＿ＢＬの低下が比較回路ＯＰＡＭＰによって検出され、第４時刻ｔ９４において、ビット線電位Ｖ＿ＢＬが基準値ＶＲＥＦにまで低下する。
図９（ｄ）に表したように、第４時刻ｔ９４において、ビット線電位Ｖ＿ＢＬの低下に基づいて、放電信号Ｖｇ＿ｄｉｓが、低電圧Ｖｇ＿ｄｉｓＬから高電圧Ｖｇ＿ｄｉｓＨに変化する。これにより、電流発生部ＩＧＵから供給される電流は、第３トランジスタＴｒ３を経由して流れ、ビット線ＢＬには供給されない。そして、例えば、ビット線ＢＬの電荷も、第３トランジスタＴｒ３を経由して放電される。
このため、図９（ａ）に表したように、第４時刻ｔ９４から、ビット線電位Ｖ＿ＢＬは、急激に低下し、第５時刻ｔ９５において、非選択電圧ＶＮＳＥＬに戻る。
そして、その後、第６時刻ｔ９６において、放電信号Ｖｇ＿ｄｉｓは、高電圧Ｖｇ＿ｄｉｓＨから低電圧Ｖｇ＿ｄｉｓＬに戻る。
すなわち、図９（ａ）に例示したように、不揮発性記憶装置１１９においては、セット動作における電流の供給が、１回である。すなわち、セット動作において、ビット線電位Ｖ＿ＢＬは、第１時刻ｔ９１から上昇し始め、第２時刻ｔ９２から第３時刻ｔ９３まで実質的に一定で、第３時刻ｔ９３から低下し始め、第５時刻ｔ９５で低下し終わる。すなわち、ビット線電位Ｖ＿ＢＬの波形は、第１時刻ｔ９１から第５時刻ｔ０５までの１つパルスの波形だけを有している。
このような動作が実施される比較例の不揮発性記憶装置１１９においては、セット動作において低抵抗状態が不安定な場合があり、セット動作の制御性が低い場合がある。
これに対し、本実施形態に係る不揮発性記憶装置１１０においては、第１の電流供給と、電流上限値Ｉｃｏｍｐを増やした第２の電流供給と、を組み合わせることで、安定な低抵抗状態が実現でき、セット動作の制御性が向上する。
このように、第１の電流供給と第２の電流供給とを行うことでセット動作の制御性を向上させる構成は、以下のような実験結果に基づいて構築された。
図１０は、不揮発性記憶装置に関する実験結果を例示するグラフ図である。
すなわち、同図は、メモリセルＭＣにセットパルスを印加するセット動作と、リセットパルスを印加するリセット動作を実施したときのメモリセルＭＣに流れる電流Ｉｃｅｌｌを測定した結果を示す図である。
この実験では、セットパルスとして、図７（ａ）に例示した、２つのパルスを有する波形を用いた。すなわち、セットパルスとして、第１時刻ｔ０１から第４時刻ｔ０４までの時間が１マイクロ秒（μｓ）以下で、電圧が４．５Ｖの１つ目のパルスと、第４時刻ｔ０４から第７時刻ｔ０７までの時間が１μｓで、電圧が３．５Ｖの２つ目のパルスと、が連続してメモリセルＭＣに印加された。そして、リセットパルスとしては、時間幅が１０μｓで、電圧が４Ｖのパルスが用いられた。すなわち、同図は、実施形態に係る不揮発性記憶装置１１０の動作に対応する。
そして、電流Ｉｃｅｌｌが０．２μＡ以下の状態がオフ電流Ｉｏｆｆの状態（高抵抗状態）とされ、電流Ｉｃｅｌｌが０．６μＡ以上の状態がオン電流Ｉｏｎの状態（低抵抗状態）とされた。そして、低抵抗状態と高抵抗状態との間の相互のスイッチングが繰り返し行われた。すなわち、電流Ｉｃｅｌｌがオフ電流Ｉｏｆｆの状態のときには、セットパルスが印加され、電流Ｉｃｅｌｌがオン電流Ｉｏｎの状態になるまで、セットパルスが繰り返して印加された。そして、電流Ｉｃｅｌｌがオン電流Ｉｏｎの状態のときには、リセットパルスが印加され、電流Ｉｃｅｌｌがオフ電流Ｉｏｆｆの状態になるまで、リセットパルスが繰り返して印加された。
図１０の横軸は、印加したパルスの数（パルス数Ｎｐｌｓ）である。
図１０において、セットパルス印加期間Ｐｓにおいては、電流Ｉｃｅｌｌがオン電流Ｉｏｎよりも小さい状態であり、オン電流Ｉｏｎ以上の状態になるまで、セットパルスが繰り返して印加された。すなわち、セットパルス印加期間Ｐｓは、セット動作が実施されている期間に相当する。一方、リセットパルス印加期間Ｐｒにおいては、電流Ｉｃｅｌｌがオフ電流Ｉｏｆｆよりも大きい状態であり、オフ電流Ｉｏｆｆ以下の状態になるまで、リセットパルスが繰り返して印加された。すなわち、リセットパルス印加期間Ｐｒは、リセット動作が実施されている期間に相当する。
本実験においては、メモリセルＭＣの抵抗変化層ＶＲとして、ＺｎＭｎ２Ｏ４が用いられた。抵抗変化層ＶＲの厚さは、５ｎｍであり、抵抗変化層ＶＲの厚さ方向に対して垂直な平面で切断したときの面積は、５０ｎｍ×５０ｎｍである。
図１０に表したように、セット動作において、２つの連続したパルス波形を用いた本実験では、セットパルス印加期間Ｐｓは短い。すなわち、セットパルスの印加の回数（パルス数Ｎｐｌｓ）が２回〜４回と、少ないセットパルスの印加の回数（パルス数Ｎｐｌｓ）で、メモリセルＭＣが低抵抗状態に移行した。すなわち、セット動作におけるセットパルスの再印加の回数が少ない。
また、セット状態（低抵抗状態）における電流Ｉｃｅｌｌは均一であり、パルス数Ｎｐｌｓに係わらずほぼ一定の値を示した。
また、リセット動作においても、リセットパルスの印加の回数（パルス数Ｎｐｌｓ）が２０回〜３０回と、比較的少ないリセットパルスの印加の回数（パルス数Ｎｐｌｓ）で、メモリセルＭＣが高抵抗状態に移行した。すなわち、リセット動作におけるリセットパルスの再印加の回数も少ない。
図１１は、不揮発性記憶装置に関する別の実験結果を例示するグラフ図である。
この実験では、セットパルスとして、図９（ａ）に例示した１つのパルスを有する波形を用いた。すなわち、セットパルスとして、第１時刻ｔ９１から第５時刻ｔ９５までの時間が２μｓ以下で、電圧が４．５Ｖの１つのパルスが、メモリセルＭＣに印加された。すなわち、図１１に結果を例示した実験は、比較例の不揮発性記憶装置１１９の動作に対応する。そして、１つのセットパルスの時間が、図１０に結果を例示した実験に対して２倍に設定された。なお、本実験においては、リセットパルスは、図１０に結果を例示した実験と同じとされた。
このときも、セットパルス印加期間Ｐｓ（すなわちセット動作）においては、オン電流Ｉｏｎの状態になるまで、セットパルスが繰り返して印加された。そして、リセットパルス印加期間Ｐｒ（すなわちリセット動作）においては、オフ電流Ｉｏｆｆの状態になるまで、リセットパルスが繰り返して印加された。本実験におけるメモリセルＭＣの構成は、図１０に例示した実験のメモリセルＭＣの構成と同じである。
図１１に表したように、セット動作において、１つのパルス波形を用いた実験においては、セットパルス印加期間Ｐｓが非常に長い。すなわち、セット動作においては、セットパルスの印加の回数が５０回と、非常に多いセットパルスの印加の回数で、メモリセルＭＣが低抵抗状態に移行した。すなわち、セット動作におけるセットパルスの再印加の回数が非常に多い。
また、セット状態（低抵抗状態）における電流Ｉｃｅｌｌは不均一であり、大きくばらついた。
また、リセット動作においても、リセットパルスの印加の回数（パルス数Ｎｐｌｓ）が約１００回と、多いリセットパルスの印加の回数（パルス数Ｎｐｌｓ）で、メモリセルＭＣが高抵抗状態に移行した。すなわち、リセット動作におけるリセットパルスの再印加の回数も多かった。
このように、１つのパルス波形のセットパルスでセット動作を行う場合は、低抵抗状態に移行し難く、また、低抵抗状態における電流Ｉｃｅｌｌが大きくばらつき、セット動作の制御性が悪い。また、低抵抗状態から高抵抗状態に移行させるリセット動作も困難であった。
これに対し、図１０に関して説明したように、２つのパルス波形（第１の電流供給及び第２の電流供給）を用いるセット動作を行う場合は、低抵抗状態に移行し易い。また、低抵抗状態における電流Ｉｃｅｌｌが均一にできる。また、リセット動作も容易であった。
また、別の実験で、複数のパルスを抵抗変化層ＶＲに印加して高抵抗状態から低抵抗状態に移行させる場合に、移行の直前の抵抗変化層ＶＲの電流が比較的小さい状態から低抵抗状態に移行する、すなわち、電流値が一度に大きく増大する場合と、移行の直前の抵抗変化層ＶＲの電流が比較的大きい状態から低抵抗状態に移行する、すなわち、複数のパルスの印加によって電流値が徐々に増大する場合と、があることが分かった。そして、電流値が徐々に増大する場合（移行の直前の抵抗変化層ＶＲの電流が大きい場合）においては、電流値が一度に大きく増大する場合（移行の直前の抵抗変化層ＶＲの電流が大きい場合）に比べて、リセット動作が容易になることが分かった。
この別の実験結果は、図１１に比べて図１０におけるリセット動作が容易である上記の実験結果と符合する。
なお、図９に例示したように、１つのパルス波形のセットパルスでセット動作を行う場合は、低抵抗状態に近い抵抗状態になった場合においても抵抗変化層ＶＲに有効に電圧を印加するために、電流上限値Ｉｃｏｍｐを予め大きく設定する必要があり、低抵抗状態に過度にセットされてしまい易くなる。これに対し、本実施形態においては、２つのパルス波形のセットパルスでセット動作を行うため、適正な電流上限値Ｉｃｏｍｐを用いることができ、過度なセットが抑制できる。
このように、２つのパルス波形（第１の電流供給及び第２の電流供給）を用いるセット動作を行うことにより、セット動作及びリセット動作を含む動作の制御性が向上できる。
なお、本実施形態に係る不揮発性記憶装置１１０においては、制御部ＣＵは、ビット線ＢＬにセット動作電圧を印加する際に、ビット線電位Ｖ＿ＢＬを検出し、ビット線電位Ｖ＿ＢＬの変化に基づいてビット線ＢＬに供給される電流上限値Ｉｃｏｍｐを増やす。すなわち、電流上限値Ｉｃｏｍｐが相対的に小さい第１値ＩＬ１に制限された第１の電流供給と、電流上限値Ｉｃｏｍｐが相対的に大きい第２値ＩＬ２に制限された第２の電流供給と、が連続的に行われる。
一方、電流上限値Ｉｃｏｍｐが相対的に小さい第１値ＩＬ１に制限された第１の電流供給を行い、この後ベリファイ動作を行ってメモリセルＭＣの状態を検出した後、その結果に基づいて、電流上限値Ｉｃｏｍｐを相対的に大きい第２値ＩＬ２に制限して第２の電流供給を行うことも考えられる。しかし、この場合には、第１の電流供給と、第２の電流供給と、の間に、ベリファイ動作が行われるため、１つのセット動作の時間が長くなる。
これに対し、本実施形態においては、ビット線電位Ｖ＿ＢＬを検出しつつ、ビット線ＢＬに流れる電流を電流上限値Ｉｃｏｍｐ（第１値ＩＬ１）に制限しつつ、電流をビット線ＢＬに供給する第１の電流供給と、検出されたビット線電位Ｖ＿ＢＬの絶対値が予め定められた基準値ＶＲＥＦ（第１基準値ＶＲＥＦ１）にまで低下したら、電流上限値Ｉｃｏｍｐを増やした第２の電流供給と、が連続的に行われるため、１つのセット動作の時間を短縮できる利点がある。
なお、第１の電流供給（第１値ＩＬ１の電流上限値Ｉｃｏｍｐに電流を制限した電流の供給）のときに、ビット線ＢＬに印加するセット動作電圧（選択電圧ＶＳＥＬであり、図１に例示した第１電圧Ｖ１）の絶対値に比べて、第２の電流供給（第２値ＩＬ２の電流上限値Ｉｃｏｍｐに電流を制限した電流の供給）のときに、ビット線ＢＬに印加するセット動作電圧（図１に例示した第２電圧Ｖ２）の絶対値の方が小さいことが望ましい。ビット線ＢＬに流れる電流が第２値ＩＬ２で制限されている場合には、第２電圧Ｖ２は第１電圧Ｖ１よりも小さな値となる。さらに、選択電圧ＶＳＥＬを低下させることにより、第２電圧Ｖ２を第１電圧Ｖ１よりも小さくすることも可能である。
すなわち、セット電圧の値を第１電圧Ｖ１から第２電圧Ｖ２に低下することで、過度に大きい電圧がメモリセルＭＣに印加されることが抑制できる。すなわち、メモリセルＭＣに印加されるストレスを小さく保つことができる。これにより、例えば不揮発性記憶装置の信頼性が向上できる。
すなわち、制御部ＣＵは、ビット線ＢＬの電位（ビット線電位Ｖ＿ＢＬ）の変化に基づいて、セット動作電圧Ｖ（選択電圧ＶＳＥＬ）の絶対値を減少することができる。
なお、本実施形態において、例えば、キャパシタを用い、キャパシタに蓄積された電荷をビット線ＢＬに供給し、ビット線ＢＬに電圧を印加する動作を用いても、同様な効果を得ることができる。
（第２の実施の形態）
第２の実施形態に係る不揮発性記憶装置１２０も、メモリ部ＭＵと、制御部ＣＵと、を備える。メモリ部ＭＵの構成は、不揮発性記憶装置１１０と同様とすることができるので説明を省略する。以下では不揮発性記憶装置１２０における制御部ＣＵと、その動作について説明する。
図１２は、第２の実施形態に係る不揮発性記憶装置の構成を例示する回路図である。
すなわち、同図は、不揮発性記憶装置１２０に含まれる回路の構成を例示している。
図１２に表したように、不揮発性記憶装置１２０における制御部ＣＵも、電流発生部ＩＧＵと、ビット線電位検出部ＢＬＳＵと、スイッチ部ＳＷＵと、を含む。
電流発生部ＩＧＵは、カレントミラー回路ＩＧＵ１と、電流源ＩＲＥＦと、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、を含む。そして不揮発性記憶装置１２０においては、カレントミラー回路ＩＧＵ１の第２カレントミラートランジスタＣＴｒ２のゲートと、第４カレントミラートランジスタＣＴｒ４のゲートと、の間にスイッチＳＷが設けられている。スイッチＳＷには、ビット線電位検出部ＢＬＳＵによるビット線電位Ｖ＿ＢＬの検出結果に基づく第２検出信号Ｇ＿ＤＥＴ２が入力される。第１検出信号Ｇ＿ＤＥＴ１は１回目の検出信号であり、第２検出信号Ｇ＿ＤＥＴ２は２回目の検出信号である。スイッチＳＷに入力される信号の状態によって、第２カレントミラートランジスタＣＴｒ２のゲートと、第４カレントミラートランジスタＣＴｒ４のゲートと、の電気的な接続が開閉可能となっている。
一方、スイッチ部ＳＷＵの第３トランジスタＴｒ３のゲートへ入力される放電信号Ｖｇ＿ｄｉｓに、ビット線電位検出部ＢＬＳＵによるビット線ＢＬの検出結果に基づく第２検出信号Ｇ＿ＤＥＴ２が、反映可能となっている。
上記以外は、不揮発性記憶装置１２０における制御部ＣＵの構成は、不揮発性記憶装置１１０と同様とすることができるので説明を省略する。
図１３（ａ）〜図１３（ｅ）は、第２の実施形態に係る不揮発性記憶装置の動作を例示するタイミングチャート図である。
時刻ｔ００、第１時刻ｔ０１〜第６時刻ｔ０６における動作は、図７（ａ）〜図７（ｅ）に関して説明したのと同様である。
すなわち、図１３（ｅ）に表したように、放電信号Ｖｇ＿ｄｉｓは、低電圧Ｖｇ＿ｄｉｓＬに設定されている。
そして、時刻ｔ００、第１時刻ｔ０１〜第６時刻ｔ０６においては、カレントミラー回路ＩＧＵ１のスイッチＳＷが閉状態であり、第２カレントミラートランジスタＣＴｒ２のゲートと、第４カレントミラートランジスタＣＴｒ４のゲートと、が電気的に接続されている。
このため、電流上限値Ｉｃｏｍｐが第１値ＩＬ１に設定されている状態で、第１時刻ｔ０１において、ビット線電位Ｖ＿ＢＬは、非選択電圧ＶＮＳＥＬから上昇し、第２時刻ｔ０２において、ビット線電位Ｖ＿ＢＬは、非選択電圧ＶＳＥＬ（本具体例では第１電圧Ｖ１）に到達する。そして、第３時刻ｔ０３において、ビット線電位Ｖ＿ＢＬは、抵抗変化層ＶＲの抵抗の減少に伴って低下し始め、第４時刻ｔ０４において、ビット線電位Ｖ＿ＢＬ（の絶対値）が予め定められた基準値ＶＲＥＦ（例えば第１基準値ＶＲＥＦ１）にまで低下する。そして、時刻ｔ０４において、電流制御信号Ｖｇ＿ＣＭが、低電圧Ｖｇ＿ＣＭＬから高電圧Ｖｇ＿ＣＭＨに向けて変化し、電流上限値Ｉｃｏｍｐが第２値ＩＬ２に増大する。これにより、ビット線電位Ｖ＿ＢＬは、第４時刻ｔ０４以降において上昇し、例えば第５時刻ｔ０５において第２電圧Ｖ２に到達する。
その後、図１３（ａ）に表したように、電流上限値Ｉｃｏｍｐが第２値ＩＬ２に増大された状態で、ビット線ＢＬに電流が供給され、抵抗変化層ＶＲの抵抗がさらに減少する。これにより、第６時刻ｔ０６において、ビット線電位Ｖ＿ＢＬが、低下し始める。
このビット線電位Ｖ＿ＢＬの低下が比較回路ＯＰＡＭＰによって検出され、第１０時刻ｔ１０において、ビット線電位Ｖ＿ＢＬ（の絶対値）が予め定められた基準値ＶＲＥＦ（例えば第２基準値ＶＲＥＦ２）にまで低下する。なお、本具体例では、第２基準値ＶＲＥＦ２は第１基準値ＶＲＥＦ１と同じに設定されているが、第２基準値ＶＲＥＦ２は第１基準値ＶＲＥＦ１よりも大きくても良く、第１基準値ＶＲＥＦ１よりも小さくても良い。
ビット線電位Ｖ＿ＢＬが、基準値ＶＲＥＦまで２回目に低下した第１０時刻ｔ１０において、放電信号Ｖｇ＿ｄｉｓに、２回目の検出信号である第２検出信号Ｇ＿ＤＥＴ２が反映される。
すなわち、図１３（ｅ）に表したように、第１０時刻ｔ１０において、放電信号Ｖｇ＿ｄｉｓは、低電圧Ｖｇ＿ｄｉｓＬから高電圧Ｖｇ＿ｄｉｓＨに向けて上昇する。そして、第１０時刻ｔ１０において、ビット線電位Ｖ＿ＢＬの検出結果に基づく第２検出信号Ｇ＿ＤＥＴ２がスイッチＳＷに入力され、スイッチＳＷが開状態となり、第２カレントミラートランジスタＣＴｒ２のゲートと、第４カレントミラートランジスタＣＴｒ４のゲートと、の間の電気的な接続が遮断される。
これにより、図１３（ａ）に表したように、第１０時刻ｔ１０において、ビット線ＢＬへの電流の供給の終了動作が実施される。すなわち、第１０時刻ｔ１０において、ビット線電位Ｖ＿ＢＬは、第１０時刻ｔ１０から急激に低下し、第１１時刻ｔ１１において、非選択電圧ＶＮＳＥＬとなる。
そして、図１３（ｅ）に表したように、第１１時刻ｔ１１よりも後の第１２時刻ｔ１２において、放電信号Ｖｇ＿ｄｉｓは、低電圧Ｖｇ＿ｄｉｓＬとなる。
その後、第８時刻ｔ０８において、電流制御信号Ｖｇ＿ＣＭは、高電圧Ｖｇ＿ＣＭＨから低電圧Ｖｇ＿ＣＭＬに向けて変化し始め、第９時刻ｔ０９において、低電圧Ｖｇ＿ＣＭＬに到達する。これにより、電流上限値Ｉｃｏｍｐは、第２値ＩＬ２から第１値ＩＬ１に向けて変化し始め、第９時刻ｔ０９において、初期の第１値ＩＬ１に戻る。
このように、本実施形態に係る不揮発性記憶装置１２０においては、制御部ＣＵは、第１の実施形態に関して説明した、第１の電流供給（第１値ＩＬ１の電流上限値Ｉｃｏｍｐに電流を制限した電流の供給）と、第２の電流供給（第２値ＩＬ２の電流上限値Ｉｃｏｍｐに電流を制限した電流の供給）と、を行い、第２の電流供給の際に、ビット線電位Ｖ＿ＢＬをさらに検出し、ビット線電位Ｖ＿ＢＬが、絶対値が予め定められた基準値ＶＲＥＦ（第２基準値ＶＲＥＦ２）にまで低下したら、ビット線ＢＬに印加する電圧を低下する（ビット線ＢＬに例えば非選択電圧ＶＮＳＥＬを印加する）。
このように、不揮発性記憶装置１２０においては、制御部ＣＵは、セット動作の際に、電流の上限値（電流上限値Ｉｃｏｍｐ）を増やした後（第４時刻ｔ０４の後）に、ビット線ＢＬの電位（ビット線電位Ｖ＿ＢＬ）の変化に基づいて、ビット線ＢＬに印加される電圧を、電流上限値Ｉｃｏｍｐを増やす前に印加した電圧（例えば第１の電流供給の際の電圧）の絶対値よりも小さい絶対値を有する電圧（例えば非選択電圧）に変更する。なお、後者の電圧（例えば非選択電圧）の絶対値は、第２の電流供給の際の電圧の絶対値よりも小さい。
このように、不揮発性記憶装置１２０においては、制御部ＣＵは、セット動作の際に、電流の上限値を増やした後（第４時刻ｔ０４の後）に、ビット線ＢＬの電位の変化に基づいて電流の供給の終了動作を実施する。
これにより、メモリセルＭＣに過度のパルスが印加されることが抑制できる。これにより、セット状態（低抵抗状態）をより精度良く制御することができる。
（第３の実施の形態）
第３の実施形態に係る不揮発性記憶装置１３０の構成は、不揮発性記憶装置１１０と同様とすることができるので説明を省略する。以下では不揮発性記憶装置１３０の動作について説明する。
図１４（ａ）及び図１４（ｂ）は、第３の実施形態に係る不揮発性記憶装置の動作を例示するタイミングチャート図である。
本実施形態に係る不揮発性記憶装置１３０において、第１時刻ｔ０１から第６時刻ｔ０６よりも前の動作は、図２に例示した不揮発性記憶装置１１０の動作と同様なので説明を省略し、第６時刻ｔ０６以降の動作について説明する。
図１４（ａ）に表したように、電流上限値Ｉｃｏｍｐが第２値ＩＬ２に増大された状態で、ビット線ＢＬに電流が供給され、抵抗変化層ＶＲの抵抗がさらに減少する。これにより、第６時刻ｔ０６において、ビット線電位Ｖ＿ＢＬが、低下し始める。
このビット線電位Ｖ＿ＢＬの低下が比較回路ＯＰＡＭＰによって検出され、第１０時刻ｔ１０において、ビット線電位Ｖ＿ＢＬ（の絶対値）が予め定められた基準値ＶＲＥＦ（例えば第２基準値ＶＲＥＦ２）にまで低下する。なお、第２基準値ＶＲＥＦ２は第１基準値ＶＲＥＦ１よりも大きくても良く、第１基準値ＶＲＥＦ１よりも小さくても良い。
そして、第１０時刻ｔ１０において、電流上限値Ｉｃｏｍｐがさらに増大される。
すなわち、図１４（ｂ）に表したように、第１０時刻ｔ１０において、電流上限値Ｉｃｏｍｐは、第２値ＩＬ２から、第２値ＩＬ２よりも大きい第３値ＩＬ３に向けて増大する。そして、第１３時刻ｔ１３において、電流上限値Ｉｃｏｍｐは、第３値ＩＬ３に到達する。
そして、図１４（ａ）に表したように、ビット線電位Ｖ＿ＢＬは、第１０時刻ｔ１０以降において上昇し、例えば第１３時刻ｔ１３において、第３電圧Ｖ３に到達する。このとき、第３電圧Ｖ３が第２電圧Ｖ２よりも小さくなるように、選択電圧ＶＳＥＬを小さくしても良い。これにより、セット動作の制御性がより向上する。そして、例えば、予め定められた時間の経過に伴って、第１４時刻ｔ１４において、セット電圧Ｖｓｅｔが例えば非選択電圧ＶＮＳＥＬに設定され、ビット線電位Ｖ＿ＢＬは、若干の時間遅れを経て、第１５時刻ｔ１５において、非選択電圧ＶＮＳＥＬに戻る。
このように、本実施形態に係る不揮発性記憶装置１３０においては、電流上限値Ｉｃｏｍｐが第１値ＩＬ１に設定された第１の電流供給（ステップＳ１１０）と、ビット線電位Ｖ＿ＢＬが基準値ＶＲＥＦ（第１基準値ＶＲＥＦ１）にまで低下して電流上限値Ｉｃｏｍｐが第２値ＩＬ２に増大された第２の電流供給（ステップＳ１２０）と、ビット線電位Ｖ＿ＢＬが基準値ＶＲＥＦ（第２基準値ＶＲＥＦ２）にまで低下して電流上限値Ｉｃｏｍｐが第３値ＩＬ３に増大された第３の電流供給と、が実施される。これにより、セット動作の制御性がさらに向上できる。
このように、制御部ＣＵは、セット動作の際に、電流の上限値（電流上限値Ｉｃｏｍｐ）を増やした後（第４時刻ｔ０４の後）に、ビット線ＢＬの電位（ビット線電位Ｖ＿ＢＬ）の変化に基づいて、電流の上限値（電流上限値Ｉｃｏｍｐ）を変更する。例えば、電流の上限値（電流上限値Ｉｃｏｍｐ）を増やす。すなわち、制御部ＣＵは、第４時刻ｔ０４において電流上限値Ｉｃｏｍｐを増大した後に、第１０時刻ｔ１０において電流上限値Ｉｃｏｍｐを変更する。例えば、電流上限値Ｉｃｏｍｐを増やす。
例えば、制御部ＣＵは、電流上限値Ｉｃｏｍｐを例えば第２値ＩＬ２に増やしたときにビット線電位Ｖ＿ＢＬを検出し、電流上限値Ｉｃｏｍｐを第２値ＩＬ２に増やしたときにおいて検出されたビット線電位Ｖ＿ＢＬの絶対値が予め定められた基準値（例えば第２基準値ＶＲＥＦ２）値にまで低下したら、電流上限値Ｉｃｏｍｐをさらに増やす。例えば、電流上限値Ｉｃｏｍｐを、第２値ＩＬ２よりも大きい第３値ＩＬ３に増やす。
また、第１の電流供給と、第２の電流供給と、上記の第３の電流供給と、に加え、任意の回数の電流供給を実施しても良い。すなわち、２以上の整数ｎにおいて、ビット線電位Ｖ＿ＢＬの変化に基づいて、電流上限値Ｉｃｏｍｐが第（ｎ−１）値ＩＬ（ｎ−１）よりも大きい第ｎ値ＩＬｎに設定された第ｎの電流供給を、ｎ回実施しても良い。
なお、本実施形態に係る動作と、第２実施形態に係る動作と、を組み合わせて実施しても良い。すなわち、ビット線電位Ｖ＿ＢＬの変化に基づいて、電流上限値Ｉｃｏｍｐが第（ｎ−１）値ＩＬ（ｎ−１）よりも大きい第ｎ値ＩＬｎに設定された第ｎの電流供給をｎ回実施した後、ビット線電位Ｖ＿ＢＬが予め定められた基準値まで低下したら、ビット線ＢＬに印加される電圧を、セット動作電圧Ｖの絶対値よりも小さい絶対値を有する電圧（例えば非選択電圧ＶＮＳＥＬ）に変更することができる。すなわち、ビット線電位Ｖ＿ＢＬの変化に基づいて、電流上限値Ｉｃｏｍｐが第（ｎ−１）値ＩＬ（ｎ−１）よりも大きい第ｎ値ＩＬｎに設定された第ｎの電流供給をｎ回実施した後、ビット線電位Ｖ＿ＢＬが予め定められた基準値まで低下したら、電流の供給の終了動作を実施する。
以下、実施形態に係る不揮発性記憶装置の構成の例について説明する。以下では、不揮発性記憶装置として、第１の実施形態に関して説明した不揮発性記憶装置１１０として説明するが、以下の説明は、第２及び第３の実施形態に係る不揮発性記憶装置１２０及び１３０にも適用できる。
図１５は、実施形態に係る不揮発性記憶装置の構成を例示するブロック図である。
図１５に表したように、不揮発性記憶装置１１０にメモリ部ＭＵと制御部ＣＵとが設けられる。
既に説明したように、メモリ部ＭＵは、複数のビット線ＢＬと、複数のワード線ＷＬと、それらの間に設けられるメモリセルＭＣと、を含むことができる。メモリセルＭＣは、抵抗変化層ＶＲを含む。すなわち、メモリ部ＭＵは、マトリクス状に配置されたメモリセルＭＣを含むメモリセルアレイを含む。
制御部ＣＵは、例えば、カラム制御回路３０２、ロウ制御回路３０３、データ入出力バッファ３０４、アドレスレジスタ３０５、コマンド・インタフェース３０６、ステートマシン３０７及びパルスジェネレータ３０９を含む。
カラム制御回路３０２は、例えば、メモリ部ＭＵのビット線ＢＬを制御し、メモリセルＭＣのデータの消去、メモリセルＭＣへのデータの書き込み、及び、メモリセルＭＣからのデータの読み出しを行う。データの書き込みは、例えば、セット動作に対応し、データの消去は、例えば、リセット動作に対応する。
ロウ制御回路３０３は、例えば、メモリ部ＭＵのワード線ＷＬを選択し、メモリセルＭＣのデータの消去、メモリセルＭＣへのデータの書き込み、及び、メモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬに印加する。
データ入出力バッファ３０４は、例えば、不揮発性記憶装置１１０の外部のホスト（図示しない）に、Ｉ／Ｏ線３１２を介して接続される。データ入出力バッファ３０４は、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ３０４は、受け取った書き込みデータをカラム制御回路３０２に送り、カラム制御回路３０２から読み出したデータを受け取って外部に出力する。
外部からデータ入出力バッファ３０４に供給されたアドレスは、アドレスレジスタ３０５を介してカラム制御回路３０２及びロウ制御回路３０３に送られる。
また、外部のホストからデータ入出力バッファ３０４に供給されたコマンドは、コマンド・インタフェース３０６に送られる。
コマンド・インタフェース３０６は、外部のホストから供給される外部制御信号３１１を受け取る。コマンド・インタフェース３０６は、データ入出力バッファ３０４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン３０７に転送する。
ステートマシン３０７は、不揮発性記憶装置１１０の動作の管理を行う。ステートマシン３０７は、カラム制御回路３０２、ロウ制御回路３０３、データ入出力バッファ３０４、コマンド・インタフェース３０６及びパルスジェネレータ３０９に、内部制御信号３１３を供給する。ステートマシン３０７は、例えば、外部のホストからのコマンドをコマンド・インタフェース３０６を介して受け付け、読み出し、書き込み、消去、及び、データの入出力管理等を行う。また、外部のホストは、ステートマシン３０７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は、書き込み及び消去の制御にも利用される。
ステートマシン３０７によってパルスジェネレータ３０９が制御される。この制御により、パルスジェネレータ３０９は、任意の電圧、及び、任意のタイミングを有するパルスを出力することが可能である。
パルスジェネレータ３０９から出力されるパルスは、カラム制御回路３０２で制御された任意の配線（ビット線ＢＬ）、及び、ロウ制御回路３０３で選択された任意の配線（ワード線ＷＬ）へ供給されることが可能である。
なお、制御部ＣＵは、例えばシリコン基板上に設けることができ、制御部ＣＵの上にメモリ部ＭＵが設けられる。これにより、不揮発性記憶装置１１０のチップ面積を、メモリ部ＭＵの面積に実質的に同じにすることができる。
図１６は、実施形態に係る不揮発性記憶装置の構成を例示する回路である。
なお、同図においては、簡単のために、３本のビット線ＢＬと、３本のワード線ＷＬと、に関して描かれているが、ビット線ＢＬの数と、ワード線ＷＬの数と、は任意である。
図１６に表したように、ビット線ＢＬ（第１〜第３ビット線ＢＬ１〜ＢＬ３）と、ワード線ＷＬ（第１〜第３ワード線ＷＬ１〜ＷＬ３）と、の交差部に、メモリセルＭＣ（メモリセルＭＣ１１、ＭＣ１２、Ｍ１３、ＭＣ２１、ＭＣ２２、Ｍ２３、ＭＣ３１、ＭＣ３２、Ｍ３３など）が設けられる。メモリセルＭＣのそれぞれにおいては、抵抗変化層ＶＲと整流素子ＤＩとが直列に接続されている。
ビット線ＢＬのそれぞれは、カラム側選択回路３０２ａに接続されている。カラム側選択回路３０２ａは、カラム制御回路３０２に含まれる。また、ワード線ＷＬのそれぞれは、ロウ側選択回路３０３ａに接続されている。ロウ側選択回路３０３ａは、ロウ制御回路３０３に含まれる。
カラム側選択回路３０２ａは、例えば、ビット線ＢＬ毎に設けられた、ビット線側選択ＰＭＯＳトランジスタＱＰ０及びビット線側選択ＮＭＯＳトランジスタＱＮ０の組みを含む。ビット線側選択ＰＭＯＳトランジスタＱＰ０のゲートは、ビット線側選択ＮＭＯＳトランジスタＱＮ０のゲートと共通接続されている。ビット線側選択ＰＭＯＳトランジスタＱＰ０のドレインは、ビット線側選択ＮＭＯＳトランジスタＱＮ０のドレインと共通接続されている。
ビット線側選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。ビット線側選択ＮＭＯＳトランジスタＱＮ０のソースは、ビット線側ドライブセンス線ＢＤＳに接続される。ビット線側ドライブセンス線ＢＤＳは、書き込みパルスを供給すると共に、データ読み出し時に検出すべき電流を供給する。
ビット線側選択ＰＭＯＳトランジスタＱＰ０及びビット線側選択ＮＭＯＳトランジスタＱＮ０の共通ドレインは、ビット線ＢＬに接続される。ビット線側選択ＰＭＯＳトランジスタＱＰ０及びビット線側選択ＮＭＯＳトランジスタＱＮ０の共通ゲートには、ビット線ＢＬのそれぞれを選択するビット線選択信号ＢＬＳ（第１〜第３ビット線選択信号ＢＬＳ１〜ＢＬＳ３）が供給される。
ロウ側選択回路３０３ａは、例えば、ワード線ＷＬ毎に設けられた、ワード線側選択ＰＭＯＳトランジスタＱＰ１及びワード線側選択ＮＭＯＳトランジスタＱＮ１の組みを含む。ワード線側選択ＰＭＯＳトランジスタＱＰ１のゲートは、ワード線側選択ＮＭＯＳトランジスタＱＮ１のゲートと共通接続されている。ワード線側選択ＰＭＯＳトランジスタＱＰ１のドレインは、ワード線側選択ＮＭＯＳトランジスタＱＮ１のドレインと共通接続されている。
ワード線側選択ＰＭＯＳトランジスタＱＰ１のソースは、ワード線側ドライブセンス線ＷＤＳに接続されている。ワード線側ドライブセンス線ＷＤＳは、書き込みパルスを供給すると共に、データ読み出し時に検出すべき電流を供給する。ワード線側選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。
ワード線側選択ＰＭＯＳトランジスタＱＰ１及びワード線側選択ＮＭＯＳトランジスタＱＮ１の共通ドレインは、ワード線ＷＬに接続される。ワード線側選択ＰＭＯＳトランジスタＱＰ１及びワード線側選択ＮＭＯＳトランジスタＱＮ１の共通ゲートには、ワード線ＷＬのそれぞれを選択するワード線選択信号ＷＬＳ（第１〜第３ワード線選択信号ＷＬＳ１〜ＷＬＳ３）が供給されている。
なお、以上の構成は、メモリセルＭＣが個別に選択されるのに適した例である。
一方、選択されたワード線ＷＬにつながる複数のメモリセルＭＣのデータを一括で読み出す場合には、例えば、ビット線ＢＬのそれぞれに対して個別にセンスアンプが配置され、ビット線ＢＬのそれぞれは、ビット線選択信号ＢＬＳで、カラム側選択回路３０２ａを介して、個別にセンスアンプに接続される構成を採用することもできる。
図１７は、実施形態に係る別の不揮発性記憶装置の一部の構成を例示する模式的斜視図である。
図１８は、実施形態に係る別の不揮発性記憶装置の一部の構成を例示する模式的断面図である。すなわち、図１８は、図１７のＡ１−Ａ２線断面図である。
図１７及び図１８に表したように、実施形態に係る不揮発性記憶装置１１１におけるメモリ部ＭＵは、互いに積層された複数の要素メモリ層ＭＡを有する。複数の要素メモリ層ＭＡは、例えばＺ軸方向に沿って積層される。本具体例では、４つの要素メモリ層ＭＡ、すなわち、第１〜第４要素メモリ層ＭＡ１〜ＭＡ４が設けられているが、要素メモリ層ＭＡの数は、任意である。
要素メモリ層ＭＡのそれぞれは、第１配線ＷＲ１と、第２配線ＷＲ２と、第１配線ＷＲ１と第２配線ＷＲ２との間に設けられた抵抗変化層ＶＲを含むメモリセルＭＣと、を有する。
すなわち、第１要素メモリ層ＭＡ１は、第１層ビット線ＢＬＬ１（ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３を含む）と、第１層ワード線ＷＬＬ１（ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３を含む）と、第１層メモリセルＭＣ１と、を含む。
第２要素メモリ層ＭＡ２は、第２層ビット線ＢＬＬ２（ビット線ＢＬ２１、ＢＬ２２及びＢＬ２３を含む）と、第１層ワード線ＷＬＬ１（ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３を含む）と、第２層メモリセルＭＣ２と、を含む。
第３要素メモリ層ＭＡ２は、第２層ビット線ＢＬＬ２（ビット線ＢＬ２１、ＢＬ２２及びＢＬ２３を含む）と、第２層ワード線ＷＬＬ２（ワード線ＷＬ２１、ＷＬ２２及びＷＬ２３を含む）と、第３層メモリセルＭＣ３と、を含む。
第４要素メモリ層ＭＡ４は、第３層ビット線ＢＬＬ３（ビット線ＢＬ３１、ＢＬ３２及びＢＬ３３を含む）と、第２層ワード線ＷＬＬ２（ワード線ＷＬ２１、ＷＬ２２及びＷＬ２３を含む）と、第４層メモリセルＭＣ４と、を含む。
このように、不揮発性記憶装置１１１においては、Ｚ軸方向に沿って隣接する要素メモリ層ＭＡにおいて、ビット線ＢＬまたはワード線ＷＬが共有される。ただし、実施形態はこれに限らない。例えば、Ｚ軸方向に沿って隣接する要素メモリ層ＭＡどうしの間に層間絶縁膜が設けられ、要素メモリ層ＭＡのそれぞれに、ビット線ＢＬ及びワード線ＷＬが設けられても良い。この場合、要素メモリ層ＭＡのそれぞれにおけるビット線ＢＬの延在方向及びワード線ＷＬの延在方向は任意である。
要素メモリ層ＭＡのそれぞれにおける構成には、不揮発性記憶装置１１０に関して説明した構成が適用できる。要素メモリ層ＭＡのそれぞれにおける動作には、不揮発性記憶装置１１０、１２０及び１３０に関して説明した動作が適用できる。
なお、図１８に示した例では、要素メモリ層ＭＡのそれぞれにおける抵抗変化層ＶＲと整流素子ＤＩの積層順が同じであるが、抵抗変化層ＶＲと整流素子ＤＩの積層順は任意である。例えば、Ｚ軸方向に沿って隣接する要素メモリ層ＭＡにおいて、抵抗変化層ＶＲと整流素子ＤＩの積層順が反転されても良い。
また、例えば、カラム制御回路３０２及びロウ制御回路３０３は、複数の要素メモリ層ＭＡのそれぞれに設けてもよく、複数の要素メモリ層ＭＡにおいて共有されても良い。
図１９は、実施形態に係る不揮発性記憶装置における抵抗変化層の動作を例示する模式的断面図である。
図１９に表したように、実施形態に係る不揮発性記憶装置の抵抗変化層ＶＲは、高抵抗状態ＨＲＳと、低抵抗状態ＬＲＳと、を有する。
抵抗変化層ＶＲは、例えば、少なくとも２種類の陽イオン元素を有する複合化合物を含む。例えば、陽イオン元素の少なくとも１種類は、電子が不完全に満たされたｄ軌道を有する遷移元素であって、隣接する陽イオン元素間の最短距離が、０．３２ｎｍ以下とされる。
例えば、抵抗変化層ＶＲは、例えば、化学式ＡｘＭｙＸｚで表される化合物を含む。この化学式において、「Ａ」と「Ｍ」と「Ｘ」とは、互いに異なる元素を示す。抵抗変化層ＶＲは、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、及び、ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料を含む。
抵抗変化層ＶＲには、例えば、「Ａ」がＺｎであり、「Ｍ」がＭｎであり、「Ｘ」がＯであるＺｎＭｎ２Ｏ４が用いられる。
図１９に表したように、抵抗変化層ＶＲには、拡散イオン７１（例えばＺｎ）、陰イオン７３（例えばＯ）、遷移元素イオン７２（例えばＭｎ）を含む化合物層８０が用いられる。
高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに移行させるセット動作ＳＯにおいては、以下が実施される。すなわち、高抵抗状態ＨＲＳにおいて、第１電極層ＣＬ１を基準電位に設定し、第２電極層ＣＬ２に基準電位よりも低い負の電圧を印加すると、抵抗変化層ＶＲの中の拡散イオン７１の一部が第２電極層ＣＬ２の側に移動し、抵抗変化層ＶＲ内の拡散イオン７１が陰イオン７３に対して相対的に減少する。第２電極層ＣＬ２の側に移動した拡散イオン７１は、第２電極層ＣＬ２から電子を受け取り、メタルとして析出し、メタル層ＭＬを形成する。抵抗変化層ＶＲの内部では、陰イオン７３が過剰となり、結果的に抵抗変化層ＶＲ内の遷移元素イオン７２の価数が上昇する。これにより、抵抗変化層ＶＲは、キャリアの注入による電子伝導性を有する状態となり、低抵抗状態ＬＲＳに移行する。
低抵抗状態ＬＲＳ（例えば書き込み状態）を高抵抗状態ＨＲＳ（例えば消去状態）に移行させるリセット動作ＲＯは、例えば抵抗変化層ＶＲに大電流を充分な時間で流しジュール熱によって抵抗変化層ＶＲを加熱し、抵抗変化層ＶＲにおいて酸化還元反応を促進することで実施できる。また、セット動作ＳＯとは逆向きの電界を印加する、すなわち、例えば第２電極層ＣＬ２に正の電圧を印加することで、リセット動作ＲＯを実施することもできる。
なお、抵抗変化層ＶＲの抵抗状態を検出する情報の再生動作（読み出し動作）に関しては、抵抗変化層ＶＲに含まれる材料が抵抗変化を起こさない程度の微小な電流値を流しつつ、抵抗変化層ＶＲの抵抗状態を検出することで実施される。
図２０は、実施形態に係る別の不揮発性記憶装置における抵抗変化層の動作を例示する模式的断面図である。
図２０に表したように、実施形態に係る別の不揮発性記憶装置の抵抗変化層ＶＲは、第１化合物層８１と、第１化合物層８１と積層された第２化合物層８２と、を含む。
第１化合物層８１は、例えば第１電極層ＣＬ１の側に設けられ、第２化合物層８２は、例えば第２電極層ＣＬ２の側に設けられる。
第１化合物層８１は、例えば、化学式ＡｘＭ１ｙＸ１ｚで表記される化合物を含む。この化学式において、「Ａ」と「Ｍ１」と「Ｘ１」とは、互いに異なる元素を示す。
第２化合物層８２は、第１化合物層８１に含まれる陽イオン元素を収容できる空隙サイト７５を有している。
本具体例では、第１化合物層８１においては、「Ａ」が拡散イオン７１のＭｇで、「Ｍ１」が遷移元素イオンのＭｎで、「Ｘ１」が陰イオンのＯとされている。
第２化合物層８２は、遷移元素イオン７２のＴｉと、陰イオン７３の酸素と、を含み、第２化合物層８２には空隙サイト７５が設けられる。
なお、本具体例では、第１化合物層８１が１つで、第２化合物層８２が１つの場合が例示されているが、上記のような第１化合物層８１と第２化合物層８２の少なくともいずれかが複数設けられて、これらの層が積層されても良い。
このような抵抗変化層ＶＲにおいて、第１化合物層８１が陽極側、第２化合物層８２が陰極側となるように、第１電極層ＣＬ１及び第２電極層ＣＬ２に電位を与え、抵抗変化層ＶＲに電位勾配を発生させると、第１化合物層８１内の拡散イオン７１の一部が抵抗変化層ＶＲ中を移動し、第２化合物層８２内に進入する。第２化合物層８２中には、拡散イオン７１を収容できる空隙サイト７５が設けられているため、第１化合物層８１の側から移動してきた拡散イオン７１は、この空隙サイト７５に収まる。このため、第１化合物層８１内の遷移元素イオン７４の価数が上昇し、第２化合物層８１内の遷移元素イオン７２の価数が減少する。
すなわち、高抵抗状態ＨＲＳにおいては、抵抗変化層ＶＲは、例えば、Ｍｇ２＋Ｍｎ３＋ ２Ｏ２− ４＋αＴｉ４＋ ２Ｏ２− ４で表される状態を有しており、低抵抗状態ＬＲＳにおいては、抵抗変化層ＶＲは、αＭｇ４＋ ２Ｏ２− ４＋Ｍｇ２＋Ｔｉ３＋ ２Ｏ２− ４で表される状態を有する。なお、ここで、上記の化学式における「α」は空隙サイトを指す。
例えば、第１化合物層８１の抵抗状態及び第２化合物層８２の抵抗状態が高抵抗状態ＨＲＳであるとき、上記のような電位を与えて第１化合物層８１内の拡散イオン７１の一部を第２化合物層８２内に移動させることにより、第１化合物層８１及び第２化合物層８２の結晶中に伝導キャリアが発生し、第１化合物層８１及び第２化合物層８２は電気伝導性を有する状態になる。すなわち、セット動作ＳＯが実行される。
また、低抵抗状態ＬＲＳを高抵抗状態ＨＲＳに移行させるリセット動作ＲＯは、例えば抵抗変化層ＶＲに大電流を充分な時間で流しジュール熱によって抵抗変化層ＶＲを加熱し、抵抗変化層ＶＲにおいて酸化還元反応を促進することで実施できる。また、セット動作ＳＯとは逆向きの電界を抵抗変化層ＶＲに印加することで、リセット動作ＲＯを実施することもできる。
なお、実施形態は上記に限らず、抵抗変化層ＶＲに用いられる材料は任意である。抵抗変化層ＶＲは、例えば、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料のいずれかを含む薄膜を含む。また、抵抗変化層ＶＲには、例えば、ＳｉＣが用いられる。
実施形態は、不揮発性記憶装置の駆動方法を含む。すなわち、本発明の実施形態は、第１配線ＷＲ１と、第１配線ＷＲ１の延在方向に対して非平行な方向に延在する第２配線ＷＲ２と、第１配線ＷＲ１と第２配線ＷＲ２との交差部に設けられ、第１配線ＷＲ１と第２配線ＷＲ２とを介して印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する抵抗変化層ＶＲを含むメモリセルＭＣと、を、を有するメモリ部ＭＵを有する不揮発性記憶装置の駆動方法である。そして、本駆動方法は、抵抗変化層ＶＲを、第１抵抗値を有する第１状態（高抵抗状態ＨＲＳ）から、第１抵抗値よりも低い第２抵抗値を有する第２状態（低抵抗状態ＬＲＳ）に変化させるセット動作ＳＯの際に、第１配線ＷＲ１にセット動作電圧を印加する際に、第１配線ＷＲ１の電位の変化に基づいて第１配線ＷＲ１に供給される電流の上限値（電流上限値Ｉｃｏｍｐ）を増やすことを含む。
例えば、図１及び図２に関して説明したように、第１配線ＷＲ１の電位を検出しつつ、電流を上記の上限値（電流上限値Ｉｃｏｍｐ）に制限しつつ、電流を第１配線ＷＲ１に供給し（ステップＳ１１０）、検出された電位（ビット線電位Ｖ＿ＢＬ）の絶対値が予め定められた基準値ＶＲＥＦにまで低下したら、上限値（電流上限値Ｉｃｏｍｐ）を、例えば第１値ＩＬ１から第２値ＩＬ２に、増やす。
以上説明したように、実施形態によれば、動作の制御性を向上した不揮発性記憶装置を提供することができる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれるメモリ部、メモリセル、抵抗変化層、電極、整流素子、半導体層、配線、制御部、電流発生部、ビット線電位検出部、スイッチ部、カレントミラー回路、トランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその駆動方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその駆動方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
７１…拡散イオン、 ７２…遷移元素イオン、 ７３…陰イオン、 ７４…遷移元素イオン、 ７５…空隙サイト、 ８０…化合物層、 ８１…第１化合物層、 ８２…第２化合物層、 １１０、１１１、１１９、１２０、１３０…不揮発性記憶装置、 ３０２…カラム制御回路、 ３０２ａ…カラム側選択回路、 ３０３…ロウ制御回路、 ３０３ａ…ロウ側選択回路、 ３０４…データ入出力バッファ、 ３０５…アドレスレジスタ、 ３０６…コマンド・インタフェース、 ３０７…ステートマシン、 ３０９…パルスジェネレータ、 ３１１…外部制御信号、 ３１２…Ｉ／Ｏ線、 ３１３…内部制御信号、 ＢＤＳ…ビット線側ドライブセンス線、 ＢＬ、ＢＬ１〜ＢＬ３、ＢＬ１〜ＢＬｍ、ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ２１、ＢＬ２２、ＢＬ２３、ＢＬ３１、ＢＬ３２、ＢＬ３３…ビット線、 ＢＬＬ１〜ＢＬＬ３…第１〜第３層ビット線、 ＢＬＳ…ビット線選択信号、 ＢＬＳ１〜ＢＬＳ３…第１〜第３ビット線選択信号、 ＢＬＳＵ…ビット線電位検出部、 ＣＬ１、ＣＬ２…第１及び第２電極層、 ＣＴｒ１〜ＣＴｒ４…第１〜第４カレントミラートランジスタ、 ＣＵ…制御部、 Ｄ１〜Ｄ３…第１〜第３半導体層、 ＤＩ…整流素子、 ＥＬ１〜ＥＬ３…第１〜第３電極、 Ｇ＿ＤＥＴ１…第１検出信号、 Ｇ＿ＤＥＴ２…第２検出信号、 ＨＲＳ…高抵抗状態、 ＩＧＵ…電流発生部、 ＩＧＵ１…カレントミラー回路、 ＩＬ１〜ＩＬ３…第１〜第３値、 ＩＬ９１…値、 ＩＲＥＦ…電流源、 Ｉｃｅｌｌ…電流、 Ｉｃｏｍｐ…電流上限値、 Ｉｏｆｆ…オフ電流、 Ｉｏｎ…オン電流、 ＬＲＳ…低抵抗状態、 ＭＡ…要素メモリ層、 ＭＡ１〜ＭＡ４…第１〜第４要素メモリ層、 ＭＣ、ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３…メモリセル、 ＭＣ１〜ＭＣ４…第１層〜第４層メモリセル、 ＭＬ…メタル層、 ＭＵ…メモリ部、 Ｎ１〜Ｎ４…第１〜第４ノード、 ＮＳＥＮ…信号、 Ｎｐｌｓ…パルス数、 ＯＰＡＭＰ…比較回路、 ＰＣＵ…パルス制御回路、 Ｐｒ…リセットパルス印加期間、 Ｐｓ…セットパルス印加期間、 ＱＮ０…ビット線側選択ＮＭＯＳトランジスタ、 ＱＮ１…ワード線側選択ＮＭＯＳトランジスタ、 ＱＰ０…ビット線側選択ＰＭＯＳトランジスタ、 ＱＰ１…ワード線側選択ＰＭＯＳトランジスタ、 ＲＯ…リセット動作、 ＳＯ…セット動作、 ＳＷ…スイッチ、 ＳＷＵ…スイッチ部、 Ｔｒ１〜Ｔｒ３…第１〜第３トランジスタ、 Ｖ＿ＢＬ…ビット線電位、 Ｖ＿ＷＬ…ワード線信号、 Ｖ＿ＷＬＨ…高電圧、 Ｖ＿ＷＬＬ…低電圧、 Ｖ１…第１電圧、 Ｖ２…第２電圧、Ｖ３…第３電圧、 ＶＮＳＥＬ…非選択電圧、 ＶＲ…抵抗変化層、 ＶＲＥＦ…基準値、 ＶＲＥＦ１、ＶＲＥＦ２…第１及び第２基準値、 ＶＳＥＬ…選択電圧（セット動作電圧）、 ＶＵＢＬ…電圧、 Ｖｃｃ…高電位電源、 Ｖｇ＿ＣＭ…電流制御信号、 Ｖｇ＿ＣＭＨ…高電圧、 Ｖｇ＿ＣＭＬ…低電圧、 Ｖｇ＿ｄｉｓ…放電信号、 Ｖｇ＿ｄｉｓＨ…高電圧、 Ｖｇ＿ｄｉｓＬ…低電圧、 Ｖｓｅｔ…セット電圧、 Ｖｓｓ…低電位電源、 ＷＤＳ…ワード線側ドライブセンス線、 ＷＬ、ＷＬ１〜ＷＬ３、ＷＬ１〜ＷＬｎ、ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ３１、ＷＬ３２、ＷＬ３３…ワード線、 ＷＬＬ１、ＷＬＬ２…第１層目及び第２層ワード線、 ＷＬＳ…ワード線選択信号、 ＷＬＳ１〜ＷＬＳ３…第１〜第３ワード線選択信号、 ＷＲ１…第１配線、 ＷＲ２…第２配線、 ｔ…時間、 ｔ００…時刻、 ｔ０１〜ｔ１５…第１〜第１５時刻、 ｔ９０…時刻、 ｔ９１〜ｔ９６…第１〜第６時刻

Claims (8)

  1. 第１配線と、
    前記第１配線の延在方向に対して非平行な方向に延在する第２配線と、
    前記第１配線と前記第２配線との交差部に設けられ、前記第１配線と前記第２配線とを介して印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する抵抗変化層を含むメモリセルと、
    を有するメモリ部と、
    前記第１配線と前記第２配線とに接続され、前記第１配線と前記第２配線とに印加される電圧を制御して、前記抵抗変化層に、前記電圧及び前記電流の前記少なくともいずれかを供給する制御部と、
    を備え、
    前記制御部は、
    前記抵抗変化層を、第１抵抗値を有する第１状態から、前記第１抵抗値よりも低い第２抵抗値を有する第２状態に変化させるセット動作において、
    前記第１配線にセット動作電圧を印加する際に、前記第１配線の電位の変化に基づいて前記第１配線に供給される電流の上限値を増やすことを特徴とする不揮発性記憶装置。
  2. 前記制御部は、
    前記第１配線の電位を検出しつつ、前記電流を前記上限値に制限しつつ、前記電流を前記第１配線に供給し、
    前記検出された前記電位の絶対値が予め定められた第１基準値にまで低下したら、前記上限値を増やすことを特徴とする請求項１記載の不揮発性記憶装置。
  3. 前記制御部は、前記第１配線の前記電位の変化に基づいて前記セット動作電圧の絶対値を減少することを特徴とする請求項１または２に記載の不揮発性記憶装置。
  4. 前記制御部は、前記セット動作の際に、
    前記上限値を増やした後に、前記第１配線の前記電位の変化に基づいて、前記電流の供給の終了動作を実施することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
  5. 前記制御部は、前記セット動作の際に、
    前記上限値を前記増やしたときに前記第１配線の前記電位を検出し、前記上限値を前記増やしたときにおいて検出された前記電位の絶対値が予め定められた第２基準値にまで低下したら、前記電流の供給の終了動作を実施することを特徴とする請求項２または３に記載の不揮発性記憶装置。
  6. 前記制御部は、前記セット動作の際に、
    前記上限値を前記増やした後に、前記第１配線の前記電位の変化に基づいて、前記上限値を変更することを特徴とする請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
  7. 前記制御部は、前記セット動作の際に、
    前記上限値を前記増やしたときに前記電位を検出し、前記上限値を前記増やしたときにおいて検出された前記電位の絶対値が予め定められた第３基準値にまで低下したら、前記上限値をさらに増やすことを特徴とする請求項２〜５のいずれか１つに記載の不揮発性記憶装置。
  8. 第１配線と、
    前記第１配線の延在方向に対して非平行な方向に延在する第２配線と、
    前記第１配線と前記第２配線との交差部に設けられ、前記第１配線と前記第２配線とを介して印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する抵抗変化層を含むメモリセルと、
    を有するメモリ部を有する不揮発性記憶装置の駆動方法であって、
    前記抵抗変化層を、第１抵抗値を有する第１状態から、前記第１抵抗値よりも低い第２抵抗値を有する第２状態に変化させるセット動作の際に、
    前記第１配線にセット動作電圧を印加する際に、前記第１配線の電位の変化に基づいて前記第１配線に供給される電流の上限値を増やすことを特徴とする不揮発性記憶装置の駆動方法。
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