JP2011065735A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】データ消去動作時に、誤書き込みの危険性を抑えることができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のビット線ＢＬ、複数のビット線ＢＬに交差する複数のワード線ＷＬ、並びに複数のビット線ＢＬ及びワード線ＷＬの各交差部に配置され、非オーミック素子ＮＯと可変抵抗素子ＶＲとが直列接続された複数のメモリセルＭＣを有するメモリセルアレイと、複数のメモリセルＭＣの一つを選択し、この選択されたメモリセルＭＣのデータ消去のための消去パルスを生成し、この選択されたメモリセルＭＣに消去パルスを供給する制御回路とを備える。制御回路は、非オーミック素子ＮＯの逆バイアス方向に消去パルスによる電圧を印加することによりデータ消去を実行する。
【選択図】図７

Description

本発明は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。
この抵抗変化型メモリはトランジスタに替えて、ダイオードと可変抵抗素子との直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
ＲｅＲＡＭ素子の場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。一方、メモリセルＭＣに対するデータの消去は、低抵抗状態の可変抵抗素子に対し、書き込み動作時よりも低い所定の電圧を長時間印加し、可変抵抗素子に流れる電流によりジュール熱を発生させることにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。メモリセルは、例えば高抵抗状態を安定状態とし、２値データ記憶であれば、高抵抗状態を低抵抗状態に変化させる書き込み動作によりデータの書き込みを行う。
このような抵抗変化型メモリでは、データ消去動作時に、ダイオードと可変抵抗素子の直列回路からなるメモリセルに対して所定の消去電圧を印加するので、可変抵抗素子に印加される電圧は、ダイオードと可変抵抗素子との抵抗比によって決定される。このため、データ消去動作中の可変抵抗素子が低抵抗状態から高抵抗状態へと変化した瞬間に、可変抵抗素子に印加される電圧が増加し、書き込み電圧を超えることによって再度書き込みがなされる、いわゆる誤書き込みが発生する可能性がある。
特開２００６−３４４３４９号公報 特開２００５−５２２０４５号公報
本発明は、データ消去動作時に、誤書き込みの危険性を抑えることができる不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置され、非オーミック素子と可変抵抗素子とが直列接続された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルの一つを選択し、この選択されたメモリセルのデータ消去のための消去パルスを生成し、この選択されたメモリセルに前記消去パルスを供給する制御回路とを備え、前記制御回路は、前記非オーミック素子の逆バイアス方向に前記消去パルスによる電圧を印加することによりデータ消去を実行することを特徴とする。
本発明によれば、データ消去動作時に、誤書き込みの危険性を抑えることができる不揮発性半導体記憶装置を提供することができる。
第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。 同実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施の形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施の形態における非オーミック素子の例を示す模式的な断面図である。 同実施の形態に係る不揮発性半導体記憶装置のメモリセルの等価回路図である。 同実施の形態におけるメモリセルアレイと、データ消去時に制御回路が生成する消去パルスの波形を示す図である。 同実施の形態におけるメモリセルと、メモリセルに印加される電圧の波形を示す図である。 第２の実施の形態におけるメモリセルアレイと、データ消去時に制御回路が生成する消去パルスの波形を示す図である。 第２の実施の形態におけるメモリセルと、メモリセルに印加される電圧の波形を示す図である。 第３の実施の形態におけるメモリセルアレイと、データ消去時に制御回路が生成する消去パルスの波形を示す図である。 第３の実施の形態におけるメモリセルと、メモリセルに印加される電圧の波形を示す図である。 第４の実施の形態におけるメモリセルアレイと、データ消去時に制御回路が生成する消去パルスの波形を示す図である。 第４の実施の形態におけるメモリセルと、メモリセルに印加される電圧の波形を示す図である。 その他の例におけるデータ消去時に制御回路が生成する消去パルスの波形を示す図である。 その他の例におけるデータ消去時に制御回路が生成する消去パルスの波形を示す図である。
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ素子（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う制御回路の一部であるカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する制御回路の一部であるロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号として制御回路の一部であるステートマシン７に転送する。ステートマシン７は、この半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によって制御回路の一部であるパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７に対して、外部から与えられたアドレスがアドレスレジスタ５を介して入力され、ステートマシン７はメモリセルアレイ１のどの位置のメモリセルへのアクセスかを判定する。このメモリセルに対するパルスが、パルスジェネレータ８により生成される。ここで、生成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数の第１の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これと交差して複数の第２の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設される。ビット線ＢＬ０〜ＢＬ２と、ワード線ＷＬ０〜ＷＬ２との各交差部に、両配線に挟まれるようにメモリセルＭＣが配置される。ビット線ＢＬ及びワード線ＷＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲの上下には、バリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ１が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。さらに、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものが用いられる。可変抵抗素子ＶＲは、例えば、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層９、１１の間に記録層１０を配置してなる。記録層１０は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。
図４の例は、記録層１０にＺｎＭｎＯを用いた場合である。記録層１０内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１０の初期状態は高抵抗状態であるが、電極層９を固定電位、電極層１１側に負の電圧を印加すると、記録層１０中の拡散イオンの一部が電極層１１側に移動し、記録層１０内の拡散イオンが陰イオンに対して相対的に減少する。電極層１１側に移動した拡散イオンは、電極層１１から電子を受け取り、メタルとして析出するため、メタル層１２を形成する。記録層１０の内部では、陰イオンが過剰となり、結果的に記録層１０内の遷移元素イオンの価数を上昇させる。これにより、記録層１０はキャリアの注入により電子伝導性を有するようになってプログラム動作（書き込み動作）が完了する。再生に関しては、記録層１０を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１０に大電流を充分な時間流してジュール加熱して、記録層１０の酸化還元反応を促進すれば良い。また、プログラム動作時と逆向きの電場を印加することによってもリセット動作が可能である。以下の説明において、可変抵抗素子を低抵抗状態から高抵抗状態に変化させるリセット動作を「データ消去」と呼ぶ。
その他、可変抵抗素子ＶＲとして、遷移金属化合物であるＨｆＯｘ、ＨｆＳｉＯｘ、ＭｎＯｘ、ＭｎＡｌｘＯｙ、ＺｎＭｎＯｘ、ＮｉＯｘ、ＴｉＯｘ、ＷＯｘ等を用いることもできる。
非オーミック素子ＮＯは、例えば図５に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ１、ＥＬ２を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができる。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図４と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
次に、このようなメモリセルＭＣのデータ消去後の誤書き込みの問題について説明する。
可変抵抗素子ＶＲを用いた不揮発性半導体記憶装置において、メモリセルＭＣへのデータ消去により、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと遷移する際、誤動作を招くことが危惧されている。これは、不揮発性半導体記憶装置内において、非オーミック素子ＮＯとしてのダイオードが、可変抵抗素子ＶＲに対して直列接続された抵抗成分となっているために起こるものである。具体的には、データ消去時にダイオードの順バイアス方向に消去パルスが印加される場合、消去パルスの電圧は、ダイオードの抵抗値と、可変抵抗素子ＶＲの低抵抗状態の抵抗値とに応じて分配される。ここで、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと遷移した瞬間に、メモリセルＭＣに印加されていた電圧は、可変抵抗素子ＶＲに集中する。その結果、可変抵抗素子ＶＲに印加される電圧が急激に増大する。メモリセルＭＣのデータ消去に要する電圧と、書き込みに要する電圧との間に、十分に大きな差がない場合には、可変抵抗素子ＶＲが高抵抗化した瞬間に、可変抵抗素子ＶＲに印加される電圧が書き込みに要する電圧を超え、誤書き込みがなされてしまう。
これらの問題を解決するための本実施の形態の不揮発性半導体記憶装置の構成及び動作について、以下説明する。
図６は、第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルの等価回路図である。図６には、上述のメモリセルＭＣの等価回路図と、このメモリセルＭＣに対して、逆バイアス方向の電圧を印加した際の等価回路図が示されている。
本実施の形態の不揮発性半導体記憶装置において、メモリセルＭＣのデータ消去後の誤書き込みの発生を防止するため、可変抵抗素子ＶＲと直列に接続したキャパシタへの充電、又は放電に伴う電流によりデータ消去を実行する。上述のように実施の形態の不揮発性半導体記憶装置において、非オーミック素子ＮＯとしてのダイオードと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣを用いている。メモリセルＭＣのデータ消去時には、このダイオードの逆バイアス方向に電圧を印加する。これにより、ダイオードはキャパシタとして機能することになる。このキャパシタとして機能するダイオードを利用して、キャパシタの充電、又は放電に伴う電流によりデータ消去を行う。以下、不揮発性半導体記憶装置のデータ消去動作について説明する。
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
図７及び図８を参照して、本実施の形態に係る不揮発性半導体記憶装置のデータ消去動作について説明する。図７は、本実施の形態におけるメモリセルアレイと、データ消去時に制御回路が生成する消去パルスの波形を示す図である。
図７（ａ）に示す本実施の形態のメモリセルアレイにおいて、選択ビット線及び選択ワード線は、それぞれビット線ＢＬ１及びワード線ＷＬ１であるものとする。このビット線ＢＬ１及びワード線ＷＬ１に接続されたメモリセルＭＣが、選択セルである。カラム制御回路２及びロウ制御回路３は、この選択セルに対してデータ消去を実行する。なお、後述する他の実施の形態においても、選択ビット線及び選択ワード線は、ビット線ＢＬ１、ワード線ＷＬ１であるものとする。
選択セルのデータ消去時に、カラム制御回路２は選択ビット線ＢＬ１に電圧パルスＰ１を印加する。この電圧パルスＰ１の電圧波形が、図７（ｂ）に示されている。図７（ｂ）に示すように、電圧パルスＰ１は、負の電圧値を有するパルスであり、その電圧値の絶対値（振幅）は、電圧Ｖ１で表される。ここで、電圧パルスＰ１のパルス印加開始直後の電圧変化（以下、前端エッジという）に要する時間、及びパルス印加終了直前の電圧変化（以下、後端エッジという）に要する時間は時間Ｔ１である。また、カラム制御回路２は、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３を０Ｖに設定する。
選択セルのデータ消去時に、ロウ制御回路３は選択ワード線ＷＬ１を０Ｖに設定する。そして、ロウ制御回路３は、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧パルスＰ１を印加する。非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に印加される電圧パルスＰ１の電圧波形は、選択ビット線ＢＬ１に印加される電圧パルスＰ１と同様であり、図７（ｂ）にその波形が示されている。
図８は、本実施の形態におけるメモリセルと、メモリセルに印加される電圧の波形を示す図である。図８には、選択セルの等価回路図と電圧波形、及び非選択セルの等価回路図と電圧波形が示されている。ここで、非選択セルとは、図７（ａ）に示す非選択ビット線ＢＬ０、ＢＬ２、又はＢＬ３と、非選択ワード線ＷＬ０、ＷＬ２、又はＷＬ３との間に接続されたメモリセルＭＣのことをいう。
上述のように、選択ビット線ＢＬ１に印加される電圧パルスＰ１は、負の電圧値を有するパルスである。そのため、選択ビット線ＢＬ１から選択ワード線ＷＬ１へと印加される電圧パルスＰ１は、選択セルのダイオードに対して逆バイアス方向（ここでは負方向）の消去パルスとなる。図８（ａ）に示すように、逆バイアス方向にパルスが印加される選択セルのダイオードは、キャパシタとして機能することになる。このメモリセルＭＣに電圧パルスＰ１が印加される際には、電圧パルスＰ１の前端エッジ時、及び後端エッジ時にキャパシタとして機能するダイオードの接合容量による充放電が生じる。これにより、可変抵抗素子ＶＲに電流が流れ、可変抵抗素子ＶＲに電圧が印加されることになる。図８（ａ）には、選択セルに電圧パルスＰ１が印加された際に、可変抵抗素子ＶＲにかかる電圧の波形が示されている。可変抵抗素子ＶＲには、電圧パルスＰ１の前端エッジ、及び後端エッジの際に、それぞれ負方向の充電電流、及び正方向の放電電流が流れる。選択セルの可変抵抗素子ＶＲは、この充放電電流により低抵抗状態から高抵抗状態へと変化し、データが消去される。
電圧パルスの前端エッジ時間とは、電圧パルスの電圧値（絶対値）が、電圧の最小値（絶対値。以下同様。）に、最小値と最大値（絶対値。以下同様。）との電圧差の１０％を足した値になった時点から、電圧の最大値から、最小値と最大値との電圧差の１０％を引いた値になった時点までの時間のことである。電圧パルスの後端エッジ時間とは、電圧パルスの電圧値が、電圧の最大値から、最小値と最大値との電圧差の１０％を引いた値になった時点から、電圧の最小値に、最小値と最大値との電圧差の１０％を足した値になった時点までの時間のことである。この前端エッジ及び後端エッジに要する時間Ｔ１は、可変抵抗素子ＶＲの低抵抗状態の抵抗値と、逆バイアス方向に電圧が印加されたダイオードの接合容量の値との積よりも小さいことが望ましい。例えば、可変抵抗素子ＶＲの低抵抗状態の抵抗値が２００［ＭΩ］、逆バイアス方向に電圧が印加されたダイオードの接合容量の値５ｅ−１２［μＦ］とすると、時間Ｔ１は１［ｎｓ］よりも小さいことが望ましい。
一方、非選択セルにおいて、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３へと印加される電圧パルスＰ１は、非選択セルのダイオードに対して順バイアス方向（ここでは正方向）のパルスとなる。図８（ｂ）に示すように、順バイアス方向にパルスが印加される非選択セルのダイオードは、キャパシタとしては機能しない。このメモリセルＭＣに順バイアス方向の電圧パルスＰ１が印加される際には、ダイオードの抵抗値と、可変抵抗素子ＶＲの低抵抗状態の抵抗値とに応じて分配された電圧が、ダイオード及び可変抵抗素子ＶＲにそれぞれ印加される。図８（ｂ）には、非選択セルに順バイアス方向の電圧パルスＰ１が印加された際に、可変抵抗素子ＶＲにかかる電圧の波形が示されている。ダイオードの抵抗値をＲｄｉｏｄｅ、可変抵抗素子ＶＲの低抵抗状態の抵抗値をＲｏｎとすると、可変抵抗素子ＶＲにかかる電圧Ｖ１’は、Ｖ１’＝Ｖ１×Ｒｏｎ／（Ｒｄｉｏｄｅ＋Ｒｏｎ）と表せる。この電圧Ｖ１’は、電圧Ｖ１に比べ十分小さく、非選択セルの可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へと変化することがない。
［第１の実施の形態に係る不揮発性半導体記憶装置の効果］
上述のように、ダイオードの順バイアス方向に消去パルスを印加した場合、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと遷移した瞬間に、メモリセルＭＣに印加されていた電圧は、可変抵抗素子ＶＲに集中する。そのため、可変抵抗素子ＶＲに印加される電圧が書き込みに要する電圧を超え、誤書き込みがなされてしまうおそれがあった。
これに対し、本実施の形態の不揮発性半導体記憶装置は、選択セルのダイオードの逆バイアス方向に消去パルスを印加する。これにより、選択セルのダイオードはキャパシタとして機能することになる。消去パルス印加によるキャパシタへの充電、又は放電時には、可変抵抗素子ＶＲに電流が流れ、電圧が印加される。この電圧は、可変抵抗素子ＶＲと直列に接続した非オーミック素子ＮＯ（ダイオード）の抵抗によらずに可変抵抗素子ＶＲに印加される。そのため、選択セルの可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと遷移した瞬間にも、可変抵抗素子ＶＲに印加される電圧の増大が起こらず、誤書き込みが発生しない。このように、本実施の形態の不揮発性半導体記憶装置によれば、データ消去動作時に、誤書き込みの危険性を抑えることができる。
また、このような消去パルス印加であっても、上述のように非選択セルの可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へと変化することがない。そして、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３と、選択ワード線ＷＬ１との間に接続されたメモリセルＭＣや、選択ビット線ＢＬ１と、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３との間に接続されたメモリセルＭＣについては、ビット線ＢＬとワード線ＷＬとの間に電位差がない。そのため、これらのメモリセルＭＣには電流が流れることがなく、データ消去動作時に不具合が起こることはない。
（第２の実施の形態）
［第２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態に係る不揮発性半導体記憶装置の構成は、第１の実施の形態と同様であるため、重複する説明を省略する。第２の実施の形態に係る不揮発性半導体記憶装置は、データ消去時に非選択ビット線ＢＬ及び非選択ワード線ＷＬの双方に電圧パルスを印加する点において、第１の実施の形態と異なる。
［第２の実施の形態に係る不揮発性半導体記憶装置の動作］
図９及び図１０を参照して、本実施の形態に係る不揮発性半導体記憶装置のデータ消去動作について説明する。図９は、本実施の形態におけるメモリセルアレイと、データ消去時に制御回路が生成する消去パルスの波形を示す図である。
選択セルのデータ消去時に、カラム制御回路２は選択ビット線ＢＬ１に電圧パルスＰ１を印加する。この電圧パルスＰ１の電圧波形が、図９（ｂ）に示されている。図９（ｂ）に示す電圧パルスＰ１は、負の電圧値を有するパルスであり、電圧Ｖ１、及び前端エッジ、後端エッジに要する時間Ｔ１とも第１の実施の形態と同様である。また、カラム制御回路２は、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３に電圧パルスＰ２を印加する。この電圧パルスＰ２の電圧波形が、図９（ｃ）に示されている。図９（ｃ）に示すように、電圧パルスＰ２も、負の電圧値を有するパルスであり、その電圧値の絶対値（振幅）は、電圧Ｖ２で表される。ここで、電圧Ｖ２は、電圧Ｖ１の２分の１の値であるものとする。そして、電圧パルスＰ２の前端エッジ、及び後端エッジに要する時間は時間Ｔ１である。
選択セルのデータ消去時に、ロウ制御回路３は選択ワード線ＷＬ１を０Ｖに設定する。そして、ロウ制御回路３は、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧パルスＰ２を印加する。非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に印加される電圧パルスＰ２の電圧波形は、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３に印加される電圧パルスＰ２と同様であり、図９（ｃ）にその波形が示されている。
図１０は、本実施の形態におけるメモリセルと、メモリセルに印加される電圧の波形を示す図である。図１０には、選択セルの等価回路図と電圧波形、及び半選択セルの等価回路図と電圧波形が示されている。ここで、半選択セルとは、図９（ａ）に示す選択ビット線ＢＬ１と、非選択ワード線ＷＬ０、ＷＬ２、又はＷＬ３との間に接続されたメモリセルＭＣ（半選択セル１）や、非選択ビット線ＢＬ０、ＢＬ２、又はＢＬ３と、選択ワード線ＷＬ１との間に接続されたメモリセルＭＣ（半選択セル２）のことをいう。
上述のように、選択ビット線ＢＬ１に印加される電圧パルスＰ１は、負の電圧値を有するパルスである。そのため、選択ビット線ＢＬ１から選択ワード線ＷＬ１へと印加される電圧パルスＰ１は、選択セルのダイオードに対して逆バイアス方向（ここでは負方向）の消去パルスとなる。図１０（ａ）には、選択セルに電圧パルスＰ１が印加された際に、可変抵抗素子ＶＲにかかる電圧の波形が示されている。第１の実施の形態と同様に、可変抵抗素子ＶＲには、電圧パルスＰ１の前端エッジ、及び後端エッジの際に、それぞれ負方向の充電電流、及び正方向の放電電流が流れる。選択セルの可変抵抗素子ＶＲは、この充放電電流により低抵抗状態から高抵抗状態へと変化し、データが消去される。ここで、電圧パルスＰ１の前端エッジ及び後端エッジに要する時間Ｔ１は、可変抵抗素子ＶＲの低抵抗状態の抵抗値と、逆バイアス方向に電圧が印加されたダイオードの接合容量との積よりも小さいことが望ましい。
一方、半選択セル１において、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に印加される電圧パルスＰ２より、選択ビット線ＢＬ１に印加される電圧パルスＰ１のほうが電圧が低い。そのため、半選択セル１には、メモリセルＭＣのダイオードに対して逆バイアス方向（ここでは負方向）のパルスが印加される。また、半選択セル２において、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３に印加される電圧パルスＰ２は、負の電圧値を有するパルスである。そのため、半選択セル２にも、メモリセルＭＣのダイオードに対して逆バイアス方向（ここでは負方向）のパルスが印加される。上述のように、逆バイアス方向にパルスが印加されるメモリセルＭＣのダイオードは、キャパシタとして機能することになる。この半選択セルに電圧パルスＰ１及び電圧パルスＰ２が印加される際には、電圧パルスＰ１及び電圧パルスＰ２の前端エッジ時、及び後端エッジ時にキャパシタとして機能するダイオードの接合容量による充放電が生じる。これにより、可変抵抗素子ＶＲに電流が流れ、可変抵抗素子ＶＲに電圧が印加されることになる。
図１０（ｂ）には、半選択セルに電圧パルスＰ１及び電圧パルスＰ２が印加された際に、可変抵抗素子ＶＲにかかる電圧の波形が示されている。ここで、電圧パルスＰ２は、電圧Ｖ１の２分の１の電圧値であるため、半選択セル１、及び半選択セル２に印加されるパルスの電圧値の絶対値（振幅）は、ともに電圧Ｖ２となる。可変抵抗素子ＶＲには、電圧パルスＰ１及び電圧パルスＰ２の前端エッジ、及び後端エッジの際にそれぞれ負方向の充電電流、及び正方向の放電電流が流れる。ここで、可変抵抗素子ＶＲに印加される電圧値の絶対値は、電圧Ｖ４で表される。電圧Ｖ２の値が電圧Ｖ１の値の２分の１であるため、電圧Ｖ４の値は、電圧Ｖ３の値の２分の１となる。この電圧Ｖ４は、電圧Ｖ１に比べ十分小さく、半選択セルの可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へと変化することがない。
［第２の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態の不揮発性半導体記憶装置も、選択セルのダイオードの逆バイアス方向に消去パルスを印加する。これにより、選択セルのダイオードはキャパシタとして機能することになる。本実施の形態においても、選択セルの可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと遷移した瞬間に、可変抵抗素子ＶＲに印加される電圧の増大が起こらず、誤書き込みが発生しない。このように、本実施の形態の不揮発性半導体記憶装置によれば、データ消去動作時に、誤書き込みの危険性を抑えることができる。
また、本実施の形態の不揮発性半導体記憶装置は、半選択セルのダイオードの逆バイアス方向に電圧パルスを印加する。この電圧パルス印加であっても、上述のように半選択セルの可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へと変化することがない。そして、非選択ビット線ＢＬ０、ＢＬ２、又はＢＬ３と、非選択ワード線ＷＬ０、ＷＬ２、又はＷＬ３との間に接続された非選択セルについては、ビット線ＢＬとワード線ＷＬとの間に電位差がない。そのため、これらのメモリセルＭＣには電流が流れることがなく、データ消去動作時に不具合が起こることはない。
ここで、第１の実施の形態においては、非選択セルにはダイオードの順バイアス方向の電圧が印加されていた。そのため、非選択セルを介して電流が流れ、データ消去時に消費電力が上昇するおそれがあった。特に、メモリセルアレイ内の大半のメモリセルＭＣが非選択セルであるため、消費電力の増大が懸念される。しかし、本実施の形態においては、選択セル、半選択セル、及び非選択セルは、全てダイオードの逆バイアス方向に電圧が印加されているか、又は電位差がない。そのため、データ消去時に消費電力が増大することがない。
（第３の実施の形態）
［第３の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施の形態に係る不揮発性半導体記憶装置の構成は、第１の実施の形態と同様であるため、重複する説明を省略する。第３の実施の形態に係る不揮発性半導体記憶装置は、データ消去時にビット線ＢＬ及びワード線ＷＬに印加する電圧パルスの前端エッジに要する時間が、第１の実施の形態と異なる。
［第３の実施の形態に係る不揮発性半導体記憶装置の動作］
図１１及び図１２を参照して、本実施の形態に係る不揮発性半導体記憶装置のデータ消去動作について説明する。図１１は、本実施の形態におけるメモリセルアレイと、データ消去時に制御回路が生成する消去パルスの波形を示す図である。
選択セルのデータ消去時に、カラム制御回路２は選択ビット線ＢＬ１に電圧パルスＰ３を印加する。この電圧パルスＰ３の電圧波形が、図１１（ｂ）に示されている。図１１（ｂ）に示すように、電圧パルスＰ１は、負の電圧値を有するパルスであり、その電圧値の絶対値（振幅）は、電圧Ｖ１で表される。ここで、電圧パルスＰ１の前端エッジに要する時間は時間Ｔ２であり、後端エッジに要する時間は時間Ｔ１である。時間Ｔ２は時間Ｔ１よりも長く、電圧パルスＰ３の前端エッジの際の電圧の変化は、後端エッジの際の電圧の変化よりも緩やかである。また、カラム制御回路２は、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３を０Ｖに設定する。
選択セルのデータ消去時に、ロウ制御回路３は選択ワード線ＷＬ１を０Ｖに設定する。そして、ロウ制御回路３は、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧パルスＰ３を印加する。非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に印加される電圧パルスＰ３の電圧波形は、選択ビット線ＢＬ１に印加される電圧パルスＰ３と同様であり、図１１（ｂ）にその波形が示されている。
図１２は、本実施の形態におけるメモリセルと、メモリセルに印加される電圧の波形を示す図である。図１２には、選択セルの等価回路図と電圧波形、及び非選択セルの等価回路図と電圧波形が示されている。ここで、非選択セルとは、第１の実施の形態と同様に非選択ビット線ＢＬ０、ＢＬ２、又はＢＬ３と、非選択ワード線ＷＬ０、ＷＬ２、又はＷＬ３との間に接続されたメモリセルＭＣのことをいう。
上述のように、選択ビット線ＢＬ１に印加される電圧パルスＰ３は、負の電圧値を有するパルスである。そのため、選択ビット線ＢＬ１から選択ワード線ＷＬ１へと印加される電圧パルスＰ３は、選択セルのダイオードに対して逆バイアス方向（ここでは負方向）の消去パルスとなる。図１２（ａ）に示すように、逆バイアス方向にパルスが印加される選択セルのダイオードは、キャパシタとして機能することになる。このメモリセルＭＣに電圧パルスＰ３が印加される際には、電圧パルスＰ３の後端エッジ時にキャパシタとして機能するダイオードの接合容量による放電が生じる。これにより、可変抵抗素子ＶＲに電流が流れ、可変抵抗素子ＶＲに電圧が印加されることになる。図１２（ａ）には、選択セルに電圧パルスＰ３が印加された際に、可変抵抗素子ＶＲにかかる電圧の波形が示されている。可変抵抗素子ＶＲには、電圧パルスＰ３の後端エッジの際に、正方向の放電電流が流れる。選択セルの可変抵抗素子ＶＲは、この放電電流により低抵抗状態から高抵抗状態へと変化し、データが消去される。
ここで、電圧パルスＰ３の前端エッジの際の電圧の変化は、後端エッジの際の電圧の変化よりも緩やかであるため、電圧パルスＰ３の前端エッジ時に可変抵抗素子ＶＲに印加される負方向の電圧は、電圧Ｖ３よりも小さい。選択セルの可変抵抗素子ＶＲは、電圧パルスＰ３の前端エッジ時には抵抗状態は変化しない。ここで、電圧パルスＰ１の後端エッジに要する時間Ｔ１は、可変抵抗素子ＶＲの低抵抗状態の抵抗値と、逆バイアス方向に電圧が印加されたダイオードの接合容量との積よりも小さいことが望ましい。
一方、非選択セルにおいて、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３へと印加される電圧パルスＰ３は、非選択セルのダイオードに対して順バイアス方向（ここでは正方向）のパルスとなる。図１２（ｂ）に示すように、順バイアス方向にパルスが印加される非選択セルのダイオードは、キャパシタとしては機能しない。図１２（ｂ）には、非選択セルに順バイアス方向の電圧パルスＰ３が印加された際に、可変抵抗素子ＶＲにかかる電圧の波形が示されている。第１の実施の形態と同様に、可変抵抗素子ＶＲにかかる電圧Ｖ１’は、Ｖ１’＝Ｖ１×Ｒｏｎ／（Ｒｄｉｏｄｅ＋Ｒｏｎ）と表せる。この電圧Ｖ１’は、電圧Ｖ１に比べ十分小さく、非選択セルの可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へと変化することがない。
［第３の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態の不揮発性半導体記憶装置も、選択セルのダイオードの逆バイアス方向に消去パルスを印加する。これにより、選択セルのダイオードはキャパシタとして機能することになる。本実施の形態においても、選択セルの可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと遷移した瞬間に、可変抵抗素子ＶＲに印加される電圧の増大が起こらず、誤書き込みが発生しない。このように、本実施の形態の不揮発性半導体記憶装置によれば、データ消去動作時に、誤書き込みの危険性を抑えることができる。
ここで、第１の実施の形態に示すように、電圧パルスＰ１の前端エッジ時に可変抵抗素子ＶＲに電圧Ｖ３が印加される場合、電圧パルスＰ１の前端エッジ時に可変抵抗素子ＶＲ内に電流が流れ、可変抵抗素子ＶＲが劣化するおそれがある。これに対し、本実施の形態の不揮発性半導体記憶装置によれば、電圧パルスＰ３の前端エッジに要する時間Ｔ２が長く、前端エッジ時の電圧の変化は緩やかである。電圧パルスＰ３の前端エッジ時に選択セルの可変抵抗素子ＶＲには、過大な電流が流れることがなく、可変抵抗素子ＶＲの劣化を低減することができる。
また、このような消去パルス印加であっても、上述のように非選択セルの可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へと変化することがない。そして、非選択ビット線ＢＬ０、ＢＬ２、又はＢＬ３と、選択ワード線ＷＬ１との間や、選択ビット線ＢＬ１と、非選択ワード線ＷＬ０、ＷＬ２、又はＷＬ３との間に接続された半選択セルについては、ビット線ＢＬとワード線ＷＬとの間に電位差がない。そのため、これらの半選択セルには電流が流れることがなく、データ消去動作時に不具合が起こることはない。
（第４の実施の形態）
［第４の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第４の実施の形態に係る不揮発性半導体記憶装置について説明する。第４の実施の形態に係る不揮発性半導体記憶装置の構成は、第１の実施の形態と同様であるため、重複する説明を省略する。第４の実施の形態に係る不揮発性半導体記憶装置は、第２の実施の形態及び第３の実施の形態に係るデータ消去動作をあわせて実行するものである。
［第４の実施の形態に係る不揮発性半導体記憶装置の動作］
図１３及び図１４を参照して、本実施の形態に係る不揮発性半導体記憶装置のデータ消去動作について説明する。図１３は、本実施の形態におけるメモリセルアレイと、データ消去時に制御回路が生成する消去パルスの波形を示す図である。
選択セルのデータ消去時に、カラム制御回路２は選択ビット線ＢＬ１に電圧パルスＰ３を印加する。この電圧パルスＰ３の電圧波形が、図１３（ｂ）に示されている。図１３（ｂ）に示す電圧パルスＰ３は、負の電圧値を有するパルスであり、電圧Ｖ１、前端エッジに要する時間Ｔ２、及び後端エッジに要する時間Ｔ１とも第３の実施の形態と同様である。また、カラム制御回路２は、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３に電圧パルスＰ４を印加する。この電圧パルスＰ４の電圧波形が、図１３（ｃ）に示されている。図１３（ｃ）に示すように、電圧パルスＰ４も、負の電圧値を有するパルスであり、その電圧値の絶対値（振幅）は、電圧Ｖ２で表される。ここで、電圧Ｖ２は、電圧Ｖ１の２分の１の値であるものとする。そして、電圧パルスＰ４の前端エッジに要する時間はＴ２であり、後端エッジに要する時間はＴ１である。
選択セルのデータ消去時に、ロウ制御回路３は選択ワード線ＷＬ１を０Ｖに設定する。そして、ロウ制御回路３は、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧パルスＰ４を印加する。非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に印加される電圧パルスＰ４の電圧波形は、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３に印加される電圧パルスＰ４と同様であり、図１３（ｃ）にその波形が示されている。
図１４は、本実施の形態におけるメモリセルと、メモリセルに印加される電圧の波形を示す図である。図１４には、選択セルの等価回路図と電圧波形、及び半選択セルの等価回路図と電圧波形が示されている。ここで、半選択セルとは、第２の実施の形態と同様に選択ビット線ＢＬ１と、非選択ワード線ＷＬ０、ＷＬ２、又はＷＬ３との間に接続されたメモリセルＭＣ（半選択セル１）や、非選択ビット線ＢＬ０、ＢＬ２、又はＢＬ３と、選択ワード線ＷＬ１との間に接続されたメモリセルＭＣ（半選択セル２）のことをいう。
上述のように、選択ビット線ＢＬ１に印加される電圧パルスＰ３は、負の電圧値を有するパルスである。そのため、選択ビット線ＢＬ１から選択ワード線ＷＬ１へと印加される電圧パルスＰ３は、選択セルのダイオードに対して逆バイアス方向（ここでは負方向）の消去パルスとなる。図１４（ａ）に示すように、逆バイアス方向にパルスが印加される選択セルのダイオードは、キャパシタとして機能することになる。このメモリセルＭＣに電圧パルスＰ３が印加される際には、電圧パルスＰ３の後端エッジ時にキャパシタとして機能するダイオードの接合容量による放電が生じる。これにより、可変抵抗素子ＶＲに電流が流れ、可変抵抗素子ＶＲに電圧が印加されることになる。図１４（ａ）には、選択セルに電圧パルスＰ３が印加された際に、可変抵抗素子ＶＲにかかる電圧の波形が示されている。第３の実施の形態と同様に、可変抵抗素子ＶＲには、電圧パルスＰ３の後端エッジの際に、正方向の放電電流が流れる。選択セルの可変抵抗素子ＶＲは、この放電電流により低抵抗状態から高抵抗状態へと変化し、データが消去される。
ここで、電圧パルスＰ３の前端エッジの際の電圧の変化は、後端エッジの際の電圧の変化よりも緩やかであるため、電圧パルスＰ３の前端エッジ時に可変抵抗素子ＶＲに印加される負方向の電圧は、電圧Ｖ３よりも小さい。選択セルの可変抵抗素子ＶＲは、電圧パルスＰ３の前端エッジ時には抵抗状態は変化しない。ここで、電圧パルスＰ１の後端エッジに要する時間Ｔ１は、可変抵抗素子ＶＲの低抵抗状態の抵抗値と、逆バイアス方向に電圧が印加されたダイオードの接合容量との積よりも小さいことが望ましい。
一方、半選択セル１において、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に印加される電圧パルスＰ４より、選択ビット線ＢＬ１に印加される電圧パルスＰ３のほうが電圧が低い。そのため、半選択セル１には、メモリセルＭＣのダイオードに対して逆バイアス方向（ここでは負方向）のパルスが印加される。また、半選択セル２において、非選択ビット線ＢＬ０、ＢＬ２、及びＢＬ３に印加される電圧パルスＰ４は、負の電圧値を有するパルスである。そのため、半選択セル２にも、メモリセルＭＣのダイオードに対して逆バイアス方向（ここでは負方向）のパルスが印加される。半選択セルに電圧パルスＰ３及び電圧パルスＰ４が印加される際には、電圧パルスＰ３及び電圧パルスＰ４の後端エッジ時にキャパシタとして機能するダイオードの接合容量による放電が生じる。これにより、可変抵抗素子ＶＲに電流が流れ、可変抵抗素子ＶＲに電圧が印加されることになる。
図１４（ｂ）には、半選択セルに電圧パルスＰ３及び電圧パルスＰ４が印加された際に、可変抵抗素子ＶＲにかかる電圧の波形が示されている。ここで、電圧パルスＰ４は、電圧Ｖ１の２分の１の電圧値であるため、半選択セル１、及び半選択セル２に印加されるパルスの電圧値の絶対値（振幅）は、ともに電圧Ｖ２となる。可変抵抗素子ＶＲには、電圧パルスＰ３及び電圧パルスＰ４の後端エッジの際に正方向に電圧が印加される。ここで、可変抵抗素子ＶＲに印加される電圧値の絶対値は、電圧Ｖ４で表される。電圧Ｖ２の値が電圧Ｖ１の値の２分の１であるため、電圧Ｖ４の値は、電圧Ｖ３の値の２分の１となる。この電圧Ｖ４は、電圧Ｖ１に比べ十分小さく、半選択セルの可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へと変化することがない。
ここで、電圧パルスＰ３及び電圧パルスＰ４の前端エッジの際の電圧の変化は、後端エッジの際の電圧の変化よりも緩やかであるため、電圧パルスＰ３及び電圧パルスＰ４の前端エッジ時に可変抵抗素子ＶＲに印加される負方向の電圧は、電圧Ｖ４よりも小さい。半選択セルの可変抵抗素子ＶＲは、電圧パルスＰ３及び電圧パルスＰ４の前端エッジ時にも抵抗状態は変化しない。
［第４の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態の不揮発性半導体記憶装置も、選択セルのダイオードの逆バイアス方向に消去パルスを印加する。これにより、選択セルのダイオードはキャパシタとして機能することになる。本実施の形態においても、選択セルの可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと遷移した瞬間に、可変抵抗素子ＶＲに印加される電圧の増大が起こらず、誤書き込みが発生しない。このように、本実施の形態の不揮発性半導体記憶装置によれば、データ消去動作時に、誤書き込みの危険性を抑えることができる。
また、本実施の形態の不揮発性半導体記憶装置は、半選択セルのダイオードの逆バイアス方向に電圧パルスを印加する。この電圧パルス印加であっても、上述のように半選択セルの可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へと変化することがない。そして、非選択ビット線ＢＬ０、ＢＬ２、又はＢＬ３と、非選択ワード線ＷＬ０、ＷＬ２、又はＷＬ３との間に接続された非選択セルについては、ビット線ＢＬとワード線ＷＬとの間に電位差がない。そのため、これらのメモリセルＭＣには電流が流れることがなく、データ消去動作時に不具合が起こることはない。
また、本実施の形態においては、選択セル、半選択セル、及び非選択セルは、全てダイオードの逆バイアス方向に電圧が印加されているか、又は電位差がない。そのため、データ消去時に消費電力が増大することがない。そして、本実施の形態の不揮発性半導体記憶装置によれば、電圧パルスＰ３の前端エッジに要する時間Ｔ２が長く、前端エッジ時の電圧の変化は緩やかである。電圧パルスＰ３の前端エッジ時に選択セルの可変抵抗素子ＶＲには、過大な電流が流れることがなく、可変抵抗素子ＶＲの劣化を低減することができる。
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、データ消去時の電圧パルスの前端エッジに要する時間、及び後端エッジに要する時間はどちらが短くともよい。図１５に示すように、電圧パルスの前端エッジに要する時間を時間Ｔ１として、後端エッジに要する時間を時間Ｔ２とした電圧パルスを用いてデータ消去を実行することもできる。この場合、電圧パルスの前端エッジ時にキャパシタとして機能するダイオードの接合容量による充電が生じる。これにより、可変抵抗素子ＶＲに電流が流れ、可変抵抗素子ＶＲに電圧が印加されることになる。また、実施の形態の不揮発性半導体記憶装置は、消去パルスの前端エッジ、及び後端エッジの際のキャパシタの充放電を利用するものであるため、図１６に示すように、電圧パルスを複数回連続して印加しても良い。
また、実施の形態において、ダイオードの逆バイアス方向に電圧を印加することにより、メモリセルＭＣのデータ消去動作を実行すると説明した。これに対し、メモリセルＭＣへの書き込み動作に関しては、ダイオードの順バイアス方向に所定の電圧を印加する方法を用いることができる。この場合、選択ビット線ＢＬ１に正の電圧値を有する書き込みパルスを印加し、選択ワード線を例えば０Ｖに設定することにより、選択セルに所定の電圧を印加して、データを書き込むことができる。
１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ３・・・ロウ制御回路、 ４・・・データ入出力バッファ、 ５・・・アドレスレジスタ、 ６・・・コマンド・インタフェース、 ７・・・ステートマシン、 ８・・・パルスジェネレータ、 ９、１１・・・電極層、 １０・・・記録層、 １２・・・メタル層、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 ＮＯ・・・非オーミック素子。

Claims (5)

  1. 複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置され、非オーミック素子と可変抵抗素子とが直列接続された複数のメモリセルを有するメモリセルアレイと、
    前記複数のメモリセルの一つを選択し、この選択されたメモリセルのデータ消去のための消去パルスを生成し、この選択されたメモリセルに前記消去パルスを供給する制御回路と
    を備え、
    前記制御回路は、前記非オーミック素子の逆バイアス方向に前記消去パルスによる電圧を印加することによりデータ消去を実行する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１の配線は、前記非オーミック素子のアノード側に接続され、
    前記第２の配線は、前記非オーミック素子のカソード側に接続され、
    前記制御回路は、選択された前記第１の配線に負の電圧値の第１の電圧パルスを印加する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記制御回路は、
    非選択の前記第１の配線及び非選択の前記第２の配線に負の電圧値であり、且つ前記第１の電圧パルスよりも電圧の振幅が小さい第２の電圧パルスを印加する
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記第１の電圧パルスは、前端エッジに要する時間と後端エッジに要する時間とが異なる
    ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
  5. 前記第１の電圧パルスの前端エッジに要する時間、又は後端エッジに要する時間は、低抵抗状態の前記可変抵抗素子の抵抗値と前記非オーミック素子の接合容量の値との積よりも小さい
    ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212477A (ja) * 2011-03-30 2012-11-01 Toshiba Corp 抵抗変化メモリ
KR20130077514A (ko) * 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치
KR101361690B1 (ko) * 2011-07-26 2014-02-12 광주과학기술원 스위칭 장치 및 이를 이용하는 가변 저항 메모리 장치

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5524115B2 (ja) 2011-03-22 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
US8693241B2 (en) 2011-07-13 2014-04-08 SK Hynix Inc. Semiconductor intergrated circuit device, method of manufacturing the same, and method of driving the same
US8681530B2 (en) * 2011-07-29 2014-03-25 Intermolecular, Inc. Nonvolatile memory device having a current limiting element
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US8659001B2 (en) 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
US8637413B2 (en) 2011-12-02 2014-01-28 Sandisk 3D Llc Nonvolatile resistive memory element with a passivated switching layer
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US9007800B2 (en) * 2012-12-08 2015-04-14 International Business Machines Corporation Three-dimensional memory array and operation scheme
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
JP2015060943A (ja) 2013-09-18 2015-03-30 株式会社東芝 半導体記憶装置
US9871077B2 (en) * 2013-12-06 2018-01-16 University Of Massachusetts Resistive memory device with semiconductor ridges
US11501831B2 (en) * 2020-11-05 2022-11-15 Sandisk Technologies Llc Power off recovery in cross-point memory with threshold switching selectors
US11894037B2 (en) 2022-04-12 2024-02-06 Sandisk Technologies Llc First fire and cold start in memories with threshold switching selectors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008541452A (ja) * 2005-05-09 2008-11-20 サンディスク スリーディー，エルエルシー ダイオードおよび抵抗率切り換え材料を備える不揮発性メモリセル
JP2009517864A (ja) * 2005-11-23 2009-04-30 サンディスク スリーディー，エルエルシー 添加金属を有する可逆性抵抗率切換金属酸化物または窒化物層

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989789B2 (en) 2002-04-04 2011-08-02 Kabushiki Kaisha Toshiba Phase-change memory device that stores information in a non-volatile manner by changing states of a memory material
US7459715B2 (en) * 2003-04-03 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
JP4313372B2 (ja) 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
US7233520B2 (en) * 2005-07-08 2007-06-19 Micron Technology, Inc. Process for erasing chalcogenide variable resistance memory bits
US7733684B2 (en) * 2005-12-13 2010-06-08 Kabushiki Kaisha Toshiba Data read/write device
US7443712B2 (en) 2006-09-07 2008-10-28 Spansion Llc Memory erase management system
JP4846816B2 (ja) 2009-03-19 2011-12-28 株式会社東芝 抵抗変化型メモリ
JP5091970B2 (ja) 2010-03-23 2012-12-05 株式会社東芝 半導体記憶装置およびその制御方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008541452A (ja) * 2005-05-09 2008-11-20 サンディスク スリーディー，エルエルシー ダイオードおよび抵抗率切り換え材料を備える不揮発性メモリセル
JP2009517864A (ja) * 2005-11-23 2009-04-30 サンディスク スリーディー，エルエルシー 添加金属を有する可逆性抵抗率切換金属酸化物または窒化物層

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212477A (ja) * 2011-03-30 2012-11-01 Toshiba Corp 抵抗変化メモリ
KR101361690B1 (ko) * 2011-07-26 2014-02-12 광주과학기술원 스위칭 장치 및 이를 이용하는 가변 저항 메모리 장치
KR20130077514A (ko) * 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치
KR101928414B1 (ko) 2011-12-29 2019-02-27 에스케이하이닉스 주식회사 가변 저항 메모리 장치

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