JP2011253595A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】データ書込み処理時間を短縮した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、複数の前記メモリセルに対して前記第１及び第２の配線を介してデータ書込みに必要な電圧を供給する電圧供給回路、並びに、データ書込み時の前記可変抵抗素子の抵抗状態を検知する抵抗状態検知回路を有するデータ書込み部とを備え、前記データ書込み部は、前記抵抗状態検知回路の検知結果に応じて、前記複数のメモリセルのうち、可変抵抗素子が所望の抵抗状態になったメモリセルに対する電圧の供給を停止することを特徴とする。
【選択図】図８

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
この抵抗変化型メモリのメモリセルは、トランジスタに替えてショットキーダイオードと可変抵抗素子との直列回路により構成できる。そのため、ワード線及びビット線の各交差部に１個ずつのメモリセルを設けた場合でも高集積化を図ることができるばかりでなく、ＮＡＮＤ型フラッシュメモリのようにページ単位ではなく、各メモリセルに独立にデータの書き込み／消去を行うことができる。
但し、ＮＡＮＤ型フラッシュメモリとの互換性等を考慮し、所定数のメモリセルをＮＡＮＤ型フラッシュメモリにおけるページとみなし、このページ単位でデータの書き込み／消去を行いたい場合がある。
このように抵抗変化型メモリに対し、ページ単位でデータの読み出し／消去をするには、先ず、ページが有する所定数のメモリセルのデータを読み出し、続いて、データ書き込みを要しないメモリセルをマスクした上でページに対するデータ書き込みを実行し、最後に、データ消去を要しないメモリセルにマスクをした上でページに対するデータ消去を実行することが考えられる。
しかし、このようなデータ書き込み／消去の場合、データ読み出し、データ書き込み、及びデータ消去の３つのステップからなるため、処理時間及び消費電力の増加が問題となる。
特開２００８−１６０９２号公報 特開２００８−１０８２９７号公報
本発明は、データ書込み処理時間を短縮した不揮発性半導体記憶装置を提供することを目的とする。
実施形態に係る不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、複数の前記メモリセルに対して前記第１及び第２の配線を介してデータ書込みに必要な電圧を供給する電圧供給回路、並びに、データ書込み時の前記可変抵抗素子の抵抗状態を検知する抵抗状態検知回路を有するデータ書込み部とを備え、前記データ書込み部は、前記抵抗状態検知回路の検知結果に応じて、前記複数のメモリセルのうち、可変抵抗素子が所望の抵抗値になったメモリセルに対する電圧の供給を停止することを特徴とする。
実施形態に係る不揮発性半導体記憶装置のブロック図である。 同不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。 同不揮発性半導体記憶装置のメモリセルの可変抵抗素子の一例を示す模式的な断面図である。 同不揮発性半導体記憶装置のメモリセルアレイの回路図である。 同不揮発性半導体記憶装置におけるセット状態検知方法を説明する図である。 同不揮発性半導体記憶装置におけるセット用センスアンプ回路の回路図である。 同不揮発性半導体記憶装置におけるセット動作時の動作波形である。 同不揮発性半導体記憶装置におけるセット動作時の動作波形である。 同不揮発性半導体記憶装置におけるセット動作時の動作波形である。 同不揮発性半導体記憶装置におけるリセット状態検知方法を説明する図である。 同不揮発性半導体記憶装置におけるリセット動作時の動作波形である。 同不揮発性半導体記憶装置におけるリセット動作時の動作波形である。 同不揮発性半導体記憶装置におけるリセット動作時の動作波形である。 同不揮発性半導体記憶装置におけるリセット動作時の動作波形である。
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置を説明する。
［全体構成］
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しに必要な電圧を供給するロウ制御回路３が設けられている。なお、カラム制御回路２及びロウ制御回路３はデータ書込み部に含まれる。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込みの制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリセルへのアクセスかを判定し、そのメモリセルに対応するパラメータを用いて、パルスジェネレータ９からのパルスの高さ・幅を制御する。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
［メモリセル及びメモリセルアレイ］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本のワード線ＷＬ０〜ＷＬ２（第１の配線）が平行に配設され、これと交差して複数本のビット線ＢＬ０〜ＢＬ２（第２の配線）が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。さらに、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（AとMは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１２から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。低抵抗状態を高抵抗状態（初期状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセットが可能である。
図５は、図１に示すメモリセルアレイ１の詳細を示す等価回路図である。
なお、ここでは、非オーミック素子ＮＯとしてダイオードＤｉを用い、説明を簡単にするため、１層構造であるとして説明する。
図５において、メモリセルＭＣは、直列接続されたダイオードＤｉ及び可変抵抗素子ＶＲにより構成されている。ダイオードＤｉのカソードは、ワード線ＷＬに接続され、アノードは、可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。これらビット線ＢＬの一端には、カラム制御回路２に含まれるセット用センスアンプ回路２ａ及びリセット用センスアンプ回路２ｂが設けられている。一方、ワード線ＷＬには、ロウ制御回路３のワード線ドライバ３ａが設けられている。このワード線ドライバ３ａは、データ書き込み／消去、あるいはデータ読み出しに必要な電圧をワード線ＷＬに供給するものである。なお、メモリセルＭＣのダイオードＤｉは、図５に示した回路とは、極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
［カラム制御回路］
次に、本実施形態に係る不揮発性半導体記憶装置のカラム制御回路２について説明するが、その前に、メモリセルに対するデータ書込み動作について説明する。ここでの「データ書込み動作」には、メモリセルの抵抗状態を高抵抗状態から低抵抗状態に遷移させるセット動作の他、メモリセルの抵抗状態を低抵抗状態から高抵抗状態に遷移させるリセット動作も含むものとする。
メモリセルをセットする場合、選択メモリセルに接続された選択ワード線に対し接地電圧ＶＳＳに近いロウ接地電圧ＶＳＳＲＯＷを供給すると共に、選択メモリセルに接続された選択ビット線にセット動作に必要なセット電圧ＶＳＥＬを供給する。一方、非選択ワード線にセット電圧ＶＳＥＬよりも０．８Ｖ程度低い非選択ワード線電圧ＶＵＸを供給すると共に、選択ビット線以外の非選択ビット線にロウ接地電圧ＶＳＳＲＯＷよりも０．８Ｖ程度高い非選択ビット線電圧ＶＵＢを供給する。これによって、選択メモリセルのダイオードには順方向バイアスがかかるため、選択メモリセルの抵抗状態は高抵抗状態から低抵抗状態に遷移する。一方、非選択ワード線及び非選択ビット線に接続された非選択メモリセルのダイオードには逆方向バイアスがかかるため、このメモリセルの抵抗状態は遷移しない。また、非選択ワード線及び選択ビット線、或いは、選択ワード線及び非選択ビット線に接続された他の非選択メモリセルのダイオードには順方向バイアスがかかるものの、その大きさは小さいため、これら非選択メモリセルの抵抗状態は遷移しない。結果として選択メモリセルのみセットされる。
一方、メモリセルをリセットする場合も、セットする場合とほぼ同じである。但し、選択ビット線に対し、セット電圧ＶＳＥＬに替えて、このセット電圧ＶＳＥＬよりも低いリセット電圧Ｖｒｓｔを供給する。この場合、選択メモリセルのみリセットされる。
なお、上記説明は、セット動作及びリセット動作の一例であり、電圧値などについては、上記説明に限定されるものではない。
次に、複数のメモリセルに対し、一括してセット／リセットする場合について図５を参照しながら説明する。
図５の場合、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣ１１はリセット状態（高抵抗状態Ｒｈ）、ワード線ＷＬ１及びビット線ＢＬ２に接続されたメモリセルＭＣ１２はリセット状態（高抵抗状態Ｒｈ）、ワード線ＷＬ１及びビット線ＢＬ３に接続されたメモリセルＭＣ１３はセット状態（低抵抗状態Ｒｌ）、ワード線ＷＬ１及びビット線ＢＬ４に接続されたメモリセルＭＣ１４はセット状態（低抵抗状態Ｒｌ）、ワード線ＷＬ１及びビット線ＢＬ５に接続されたメモリセルＭＣ１５はセット状態（低抵抗状態Ｒｌ）、ワード線ＷＬ１及びビット線ＢＬ６に接続されたメモリセルＭＣ１６はリセット状態（高抵抗状態Ｒｈ）となっている。
ここで、例えば、メモリセルＭＣ１１〜ＭＣ１３をセット、メモリセルＭＣ１４〜ＭＣ１６をリセットする場合について考える。
この場合、例えば、以下のようなデータ書込み手順が考えられる。すなわち、始めに、メモリセルＭＣ１１〜ＭＣ１６のデータを読み出す（リード動作）。続いて、読み出したデータに基づいてセットが必要なメモリセル以外をマスクする。具体的には、リセットするメモリセルＭＣ１４〜ＭＣ１６に加え、既にセット状態にあるメモリセルＭＣ１３をマスクする。その後、メモリセルＭＣ１１〜ＭＣ１６を一括してセットする。これによって、マスクされていないメモリセルＭＣ１１及びＭＣ１２のみがセット状態（低抵抗状態Ｒｌ）に遷移する（セット動作）。続いて、読み出しデータに基づいてリセットが必要なメモリセル以外をマスクする。具体的には、セットするメモリセルＭＣ１１〜ＭＣ１３に加え、既にリセット状態にあるメモリセルＭＣ１６をマスクする。その後、メモリセルＭＣ１１〜ＭＣ１６を一括してリセットする。これによって、マスクされていないメモリセルＭＣ１４及びＭＣ１５のみがリセット状態（高抵抗状態Ｒｈ）に遷移する（リセット動作）。以上の手順によって、メモリセルＭＣ１１〜ＭＣ１３のセット動作、メモリセルＭＣ１４〜ＭＣ１６のリセット動作が完了する。
しかし、上記手順の場合、リード動作、セット動作、リセット動作の３つのステップが必要となり、データ書込み処理の時間及び消費電力が大きくなってしまう（以下の説明において、上記書込み手順を「比較例」と呼ぶ）。
そこで、本実施形態に係る不揮発性半導体記憶装置では、データ書込み前に行われたリード動作を必要とせず、且つ、セット動作及びリセット動作を並行して実行可能なカラム制御回路２を以下のように構成する。
具体的には、図５に示すように、ビット線ＢＬ毎にセット用センスアンプ回路２ａ及びリセット用センスアンプ回路２ｂの２つの回路を用意する。セット用センスアンプ回路２ａは、セット動作に必要なセット電圧ＶＳＥＬを供給するものである。一方、リセット用センスアンプ回路２ｂは、リセット動作に必要なリセット電圧Ｖｒｓｔを供給するものである。これによって、セット電圧ＶＳＥＬ及びリセット電圧Ｖｒｓｔを選択的且つビット線ＢＬ毎に独立に供給することができる。
また、セット用センスアンプ回路２ａ及びリセット用センスアンプ回路２ｂは、図７及び図１２に示すように、それぞれセット状態検知回路１００及びリセット状態検知回路２００を有する。セット状態検知回路１００は、セット動作時においてメモリセルＭＣがセット状態であるか否かを検知するものであり、メモリセルＭＣがセット状態である場合、セット動作を停止させる。同様に、リセット状態検知回路２００は、リセット動作時においてメモリセルＭＣがリセット状態であるか否かを検知するものであり、メモリセルＭＣがリセット状態である場合、リセット動作を停止させる。これらセット状態検知回路１００及びリセット状態検知回路２００の働きによって、データ書込み前のリード動作を省略することができる。
次に、セット用センスアンプ回路２ａについて詳しく説明する。
図６は、セット状態検知回路１００によるセット状態検知方法を説明する図である。
セット状態検知回路１００は、メモリセルＭＣのダイオードのアノード側にあるセンスノードＮＳＥＮの電圧と所定の基準電圧ＶＲＥＦ＿ＡＭＰとを比較する比較器１０１を有する。セット動作中、メモリセルＭＣには、セット用センスアンプ回路２ａによって、一定のセル電流が流される。この場合、メモリセルＭＣの可変抵抗素子の抵抗状態の低下がセンスノードＮＳＥＮの電圧の低下として現れる。セット状態検知回路１００は、このセンスノードＮＳＥＮの電圧が基準電圧ＶＲＥＦ＿ＡＭＰ以下になったことを比較器１０１によって検知することで、メモリセルＭＣがセット状態になったことを検知する。
図７は、セット用センスアンプ回路２ａを示す回路図である。
セット用センスアンプ回路２ａは、セット状態検知回路１００の他、セット電圧ＶＳＥＬを供給するセット電圧供給回路１５０を有する。
セット電圧供給回路１５０は、セット電圧ＶＳＥＬ及び接地電圧間に設けられた電流経路を直列接続してなるＰＭＯＳトランジスタＱ１０１及びＮＭＯＳトランジスタＱ１０２を有する。このうちトランジスタＱ１０２のゲートには、負荷電流信号ＩＬＯＡＤが入力される。これによって、トランジスタＱ１０１及びＱ１０２は、定電流回路を構成する。また、この定電流回路と並列に、セット電圧ＶＳＥＬ及びセンスノードＮＳＥＮ間に設けられた電流経路が直列接続してなるＰＭＯＳトランジスタＱ１０３及びＱ１０４を有する。このうちトランジスタＱ１０３は、トランジスタＱ１０１との組み合わせによってカレントミラー回路ＣＭ１０１を構成する。また、センスノードＮＳＥＮ及びビット線ＢＬに繋がるノードＤＳＡ間に電圧クランプ用のＮＭＯＳトランジスタＱ１０５を有する。このトランジスタＱ１０５のゲートにはクランプ電圧ＶＣＬＡＭＰが入力される。これによって、ビット線ＢＬの電圧がクランプされる。さらに、ノードＤＳＡ及び接地電圧間に設けられたＮＭＯＳトランジスタＱ１０６を有する。このＮＭＯＳトランジスタＱ１０６がオンすることで、ビット線ＢＬの電圧が放電される。
セット状態検知回路１００は、センスノードＮＳＥＮの電圧と一定の基準電圧ＶＲＥＦ＿ＡＭＰとを比較する比較器１０１と、この比較結果であるセットフラグＳＥＴ＿ＦＬＡＧの状態を保持するラッチ回路１０２とを有する。比較器１０１の出力であるセットフラグＳＥＴ＿ＦＬＡＧは、セット電圧供給回路１５０のトランジスタＱ１０４及びＱ１０６のベースに入力される。これによって、セットフラグＳＥＴ＿ＦＬＡＧが“Ｈ”になった場合、トランジスタＱ１０４がオフになるため、セット電圧供給回路１５０からの選択メモリセルへのセット電圧ＶＳＥＬの供給が停止する。また、トランジスタＱ１０６がオンになるため、ビット線ＢＬの電圧は放電される。
次に、上記構成のセット用センスアンプ回路２ａを用いたセット動作について説明する。
図８及び図９は、本実施形態に係る不揮発性半導体記憶装置におけるセット動作時の動作波形図である。
セット動作前（ステップＳ１００）、ワード線ＷＬ、ビット線ＢＬ、センスノードＮＳＥＮは、すべて接地電圧になっている。
始めに、ステップＳ１０１において、ワード線ＷＬに非選択ワード線電圧ＶＵＸを供給すると共に、ビット線ＢＬに非選択ビット線電圧ＶＵＢを供給する。
続いて、ステップＳ１０２において、セット電圧供給回路１５０から選択ビット線ＢＬ１及びＢＬ２に対してセット電圧ＶＳＥＬを供給する。この際、センスノードＮＳＥＮはセット電圧ＶＳＥＬに上昇する。
続いて、ステップＳ１０３において、選択ワード線ＷＬ１をワード線接地電圧ＶＳＳＲＯＷに引き下げる。これによって、メモリセルＭＣ１１及びＭＣ１２には電圧ＶＳＥＬ−ＶＳＳＲＯＷが印加される。この時点では、図９に示すように、メモリセルＭＣ１１及びＭＣ１２の抵抗状態は高抵抗状態であり、センスノードＮＳＥＮの電圧も基準電圧ＶＲＥＦ＿ＡＭＰよりも高いため、比較器１０１の出力であるセットフラグＳＥＴ＿ＦＬＡＧは“Ｌ”のままとなっている。
続いて、ステップＳ１０４において、メモリセルＭＣ１１のセット動作が完了する。このセット動作完了によってメモリセルＭＣ１１の抵抗状態は低抵抗状態になっている。この場合、メモリセルＭＣ１１に繋がるセンスノードＮＳＥＮの電圧も基準電圧ＶＲＥＦ＿ＡＭＰより低くなるため、セットフラグＳＥＴ＿ＦＬＡＧは“Ｈ”になる（ステップＳ１０４´）。このようにセットフラグＳＥＴ＿ＦＬＡＧが“Ｈ”になると、セット電圧供給回路１５０のトランジスタＱ１０４はオフになる。これによって、セット電圧供給回路１５０からビット線ＢＬ１へのセット電圧ＶＳＥＬの供給は停止する（ステップＳ１０４´´）。
続いて、ステップＳ１０５において、メモリセルＭＣ１２のセット動作が完了する。この場合、ステップＳ１０４と同様に、メモリセルＭＣ１２に繋がるセンスノードＮＳＥＮの電圧が基準電圧ＶＲＥＦ＿ＡＭＰより低くなり、セットフラグＳＥＴ＿ＦＬＡＧが“Ｈ”になる（ステップＳ１０５´）。これによって、セット電圧供給回路１５０からビット線ＢＬ２へのセット電圧ＶＳＥＬの供給は停止する（ステップＳ１０５´´）。
最後に、ステップＳ１０６において、セット動作を必要とする全てのメモリセルＭＣ１１及びＭＣ１２のセット動作完了を受けて非選択ワード線電圧ＷＬ０に対する非選択ワード線電圧ＶＵＸの供給を停止する。
以上によって、メモリセルＭＣ１１及びＭＣ１２に対するセット動作が完了する。
次に、既にセット状態にあるメモリセルＭＣ１３をセットする場合の動作を図１０の動作波形を参照しつつ説明する。
ステップＳ１００〜Ｓ１０２までは、メモリセルＭＣ１１及びＭＣ１２をセットする場合と同じである。
続いて、ステップＳ１０３において、メモリセルＭＣ１３の抵抗状態は既に低抵抗状態にあり、メモリセルＭＣ１３に繋がるセンスノードＮＳＥＮの電圧も既に基準電圧ＶＲＥＦ＿ＡＭＰより低い。そのため、セットフラグＳＥＴ＿ＦＬＡＧもすぐに“Ｈ”になる（ステップＳ１０３´）。これによって、セット電圧供給回路１５０からビット線ＢＬ３へのセット電圧ＶＳＥＬの供給は即時に停止する（ステップＳ１０３´´）。
以上のように、本実施形態に係るセット用センスアンプ回路２ａを用いた場合、既にセット状態であるメモリセルに対するセット動作は即時に停止されるため、比較例に係るデータ書込み方法のように、マスク設定のために事前に行うリード動作を省略することができる。また、セット動作中に、メモリセルがセット状態に遷移したことを検知して、メモリセルに対する電圧供給を即時に停止するため、メモリセルに対する誤リセットを回避することができるばかりでなく、過度の電圧供給によるメモリセルの劣化を防止し、更に、セット動作に伴う無駄な電力消費を抑制することができる。
次に、リセット用センスアンプ回路２ｂについて詳しく説明する。
図１１は、リセット状態検知回路２００によるリセット状態検知方法を説明する図である。
リセット状態検知回路２００は、メモリセルＭＣに流れるセル電流と所定の基準電流Ｉｒｓｔｗｄとを比較する比較器２０１を有する。リセット動作中、メモリセルＭＣには、リセット用センスアンプ回路２ｂによって、一定のリセット電圧が供給される。この場合、メモリセルＭＣの可変抵抗素子の抵抗値の上昇がセル電流の低下として現れる。リセット状態検知回路２００は、このセル電流が基準電流Ｉｒｓｔｗｄ以下になったことを比較器２０１によって検知することで、メモリセルＭＣがリセット状態になったことを検知する。
図１２は、リセット用センスアンプ回路２ｂを示す回路図である。
リセット用センスアンプ回路２ｂは、リセット状態検知回路２００の他、リセット電圧Ｖｒｓｔを供給するリセット電圧供給回路２５０を有する。
リセット電圧供給回路２５０は、セット電圧ＶＳＥＬ及びノードＤＳＡ間に設けられた電流経路を直列接続してなるＰＭＯＳトランジスタＱ２０１及びＱ２０２を有する。また、セット電圧ＶＳＥＬ及び接地線間に設けられた電流経路が直列接続されたＰＭＯＳトランジスタＱ２０３及びＱ２０４を有する。このうちトランジスタＱ２０４は、トランジスタＱ２０２との組み合わせによってカレントミラー回路ＣＭ２０１を構成する。さらに、正入力端子に所定のクランプ電圧ＶＣＬＡＭＰ、負入力端子にノードＤＳＡ、出力端子にトランジスタＱ２０１及びＱ２０３のゲートがそれぞれ接続されたオペアンプ２０３を有する。オペアンプ２０３は、クランプ電圧ＶＣＬＡＭＰとノードＤＳＡの電圧との差に応じてトランジスタＱ２０１及びＱ２０３を制御する。これによって、リセット電圧供給回路２５０は、セット電圧ＶＳＥＬからリセット電圧Ｖｒｓｔを生成して安定的にビット線ＢＬに供給することができる。ここで、オペアンプ２０３は、直流電源２０５からの直流電圧を受けて動作する電源制御部２０４によって駆動される。
リセット状態検知回路２００は、所定の電圧Ｖ０及び接地電圧間に設けられた電流経路が直列接続されたＰＭＯＳトランジスタＱ２０６及びＮＭＯＳトランジスタＱ２０７を有する。このうちトランジスタＱ２０７は、リセット電圧供給回路２５０のトランジスタＱ２０５との組み合わせによってカレントミラー回路ＣＭ２０２を構成する。したがって、このトランジスタＱ２０７には、カレントミラー回路ＣＭ２０１及びＣＭ２０２を介してノードＤＳＡに流れるセル電流Ｉｃｅｌｌが流れる。また、電圧Ｖ０及び接地電圧間に設けられた電流経路が直列接続されたＰＭＯＳトランジスタＱ２０８及びＮＭＯＳトランジスタＱ２０９を有する。このうちトランジスタＱ２０８は、トランジスタＱ２０６との組み合わせでカレントミラー回路ＣＭ２０３を構成する。一方、トランジスタＱ２０９は、基準電流信号ＩＲＥＦ＿ＲＳＴによって制御される。これによって、トランジスタＱ２０９には、一定の基準電流Ｉｒｓｔｗｄが流れる。この基準電流Ｉｒｓｔｗｄは、カレントミラー回路ＣＭ２０３を介してトランジスタＱ２０６に流れる。その結果、トランジスタＱ２０６及びＱ２０７間のノードＣＭｏｕｔから電流Ｉｒｓｔｗｄ−Ｉｃｅｌｌを取り出すことができる。さらに、ノードＣＭｏｕｔに入力端子が接続されたＡＮＤ回路２０２を有する。このＡＮＤ回路２０２の他方には、検出信号ＤＥＴが入力されている。つまり、このＡＮＤ回路２０２の出力であるリセットフラグＲＳＴ＿ＦＬＡＧは、検出信号ＤＥＴが活性化され、且つ、セル電流Ｉｃｅｌｌが基準電流Ｉｒｓｔｗｄよりも小さい場合にだけ“Ｈ”になる。このリセットフラグＲＳＴ＿ＦＬＡＧは、直流電源２０５の制御に用いられており、リセットフラグＲＳＴ＿ＦＬＡＧが“Ｈ”の場合、直流電源２０５は非活性になる。その結果、ビット線ＢＬに対するリセット電圧供給回路２５０からのリセット電圧Ｖｒｓｔの供給が停止する。なお、トランジスタＱ２０６〜２０９及びＡＮＤ回路２０２によって、図１２に示す比較器２０１を構成している。なお、リセットフラグＲＳＴ＿ＦＬＡＧの出力部はセットフラグＳＥＴ＿ＦＬＡＧの出力部と同様の構成でも良い。また、セットフラグＳＥＴ＿ＦＬＡＧとリセットフラグＲＳＴ＿ＦＬＡＧは図示しないＯＲ回路を介してラッチ回路にラッチされるようにしても良い。
次に、上記構成のリセット用センスアンプ回路２ｂを用いたリセット動作について説明する。
図１３及び図１４は、本実施形態に係る不揮発性半導体記憶装置におけるリセット動作時の動作波形図である。
リセット動作前（ステップＳ２００）、ワード線ＷＬ、ビット線ＢＬは、すべて接地電圧になっている。
始めに、ステップＳ２０１において、ワード線ＷＬに非選択ワード線電圧ＶＵＸを供給すると共に、ビット線ＢＬに非選択ビット線電圧ＶＵＢを供給する。
続いて、ステップＳ２０２において、リセット電圧供給回路２５０から選択ビット線ＢＬ４及びＢＬ５に対してリセット電圧Ｖｒｓｔを供給する。
続いて、ステップＳ２０３において、選択ワード線ＷＬ１をワード線接地電圧ＶＳＳＲＯＷに引き下げる。これによって、メモリセルＭＣ１４及びＭＣ１５には電圧Ｖｒｓｔ−ＶＳＳＲＯＷが印加される。また、検知信号ＤＥＴを“Ｈ”にし、ＡＮＤ回路２０２によるセル電流Ｉｃｅｌｌの検知を開始する。この時点では、図１４に示すように、メモリセルＭＣ１４及びＭＣ１５の可変抵抗素子は低抵抗状態であり、セル電流Ｉｃｅｌｌは、基準電流Ｉｒｓｔｗｄよりも大きいため、ＡＮＤ回路２０２の出力であるリセットフラグＲＳＴ＿ＦＬＡＧは“Ｌ”のままである。
続いて、ステップＳ２０４において、メモリセルＭＣ１４のリセット動作が完了する。このリセット動作完了によってメモリセルＭＣ１４の抵抗状態は高抵抗状態になる。これに伴い、図１４に示すように、セル電流Ｉｃｅｌｌも基準電流Ｉｒｓｔｗｄよりも低くなるため、メモリセルＭＣ１４に対応するリセットフラグＲＳＴ＿ＦＬＡＧは“Ｈ”になる。このようにリセットフラグＲＳＴ＿ＦＬＡＧが“Ｈ”になると、リセット電圧供給回路２５０の直流電源２０５が非活性になる。これによって、リセット電圧供給回路２５０からビット線ＢＬ４へのリセット電圧Ｖｒｓｔの供給は停止する（ステップＳ２０４´）。
続いて、ステップＳ２０５において、メモリセルＭＣ１５のリセット動作が完了し、メモリセルＭＣ１５に対応するリセットフラグＲＳＴ＿ＦＬＡＧが“Ｈ”になる。その結果、セット電圧供給回路２５０からビット線ＢＬ５へのリセット電圧Ｖｒｓｔの供給は停止する（ステップＳ２０５´）。
最後に、ステップＳ２０６において、リセット動作を必要とする全てのメモリセルＭＣ１４及びＭＣ１５のリセット動作完了を受けて非選択ワード線電圧ＷＬ０に対する非選択ワード線電圧ＶＵＸの供給を停止する。また、検出信号ＤＥＴを“Ｌ”にし、ＡＮＤゲート２０２の出力であるリセットフラグＲＳＴ＿ＦＬＡＧを“Ｌ”にし、次のリセット動作に備える。
以上によって、メモリセルＭＣ１４及びＭＣ１５に対するリセット動作が完了する。
次に、既にリセット状態にあるメモリセルＭＣ１６をリセットする場合の動作を図１５の動作波形を参照しつつ説明する。
ステップＳ２００〜Ｓ２０２までは、メモリセルＭＣ１４及びＭＣ１５をリセットする場合と同じである。
続いて、ステップＳ２０７において、メモリセルＭＣ１６の抵抗状態は既に高抵抗状態にありため、メモリセルＭＣ１６に流れるセル電流Ｉｃｅｌｌは基準電流Ｉｒｅｆｗｄより低い。そのため、リセットフラグＲＳＴ＿ＦＬＡＧもすぐに“Ｈ”になる。これによって、リセット電圧供給回路２５０からビット線ＢＬ６へのリセット電圧Ｖｒｓｔの供給は即時に停止する。
以上のように、本実施形態に係るリセット用センスアンプ回路２ｂを用いた場合、リセット状態にあるメモリセルに対するリセット動作が即時に停止されるため、比較例に係るデータ書込み方法のように、マスク設定のために事前に行うリード動作を省略することができる。また、リセット動作中に、メモリセルがリセット状態に遷移したことを検知して、メモリセルに対する電圧供給を即時に停止するため、メモリセルに対する誤セットを回避することができるばかりでなく、過度の電圧供給によるメモリセルの劣化を防止し、更に、リセット動作に伴う無駄な電力消費を抑制することができる。
以上、本実施形態に係る不揮発性半導体記憶装置によれば、データ書込み処理時間を短縮し、さらに、データ書込みに伴う消費電力を低減させることができる。
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
１・・・メモリセルアレイ、２・・・カラム制御回路、２ａ・・・セット用センスアンプ回路、２ｂ・・・リセット用センスアンプ回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンドＩ／Ｆ、７・・・ステートマシン、９・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１００・・・セット状態検知回路、１５０・・・セット電圧供給回路、２００・・・リセット状態検知回路、２５０・・・リセット電圧供給回路。

Claims (5)

  1. 複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、
    複数の前記メモリセルに対して前記第１及び第２の配線を介してデータ書込みに必要な電圧を供給する電圧供給回路、並びに、データ書込み時の前記可変抵抗素子の抵抗状態を検知する抵抗状態検知回路を有するデータ書込み部と
    を備え、
    前記データ書込み部は、前記抵抗状態検知回路の検知結果に応じて、前記複数のメモリセルのうち、可変抵抗素子が所望の抵抗状態になったメモリセルに対する電圧の供給を停止する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記データ書込み部は、同時にデータ書込みするメモリセル毎に
    前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるセット電圧を供給するセット電圧供給回路と、
    前記可変抵抗素子が低抵抗状態であることを検知するセット状態検知回路と
    を有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記データ書込み部は、同時にデータ書込みするメモリセル毎に
    前記可変抵抗素子を低抵抗状態から高抵抗状態に遷移させるリセット電圧を供給するリセット電圧供給回路と、
    前記可変抵抗素子が高抵抗状態であることを検知するリセット状態検知回路と
    を有する
    ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  4. 前記セット電圧供給回路は、前記メモリセルに対して一定の電流を流す定電流回路を有し、
    前記セット状態検知回路は、前記定電流回路の出力ノードの電圧と一定の基準電圧とを比較する比較器を有する
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  5. 前記リセット電圧供給回路は、前記メモリセルに対してリセット電圧を一定に保持する定電圧回路を有し、
    前記リセット状態検知回路は、前記メモリセルに流れるセル電流及び一定の基準電流を比較する比較器を有する
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
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