JP2009193626A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速な多値データの書き込みを実現した不揮発性メモリを与える。
【解決手段】半導体記憶装置は、可逆的に設定される抵抗値をデータとして記憶するメモリセルが配列されたセルアレイと、セルアレイの選択メモリセルのデータを読み出し／書き込みを行うセンスアンプ回路と、データ書き込み用の電圧パルスを発生する駆動回路を備える。駆動回路は、選択メモリセルを一旦初期状態にし、その後、書き込みデータに応じた電圧パルスを与えることを特徴とする。
【選択図】図１７

Description

本発明は、半導体記憶装置に関し、特に、抵抗値をデータとして記憶するメモリセルを有する半導体記憶装置に関する。

近年、不揮発性記憶装置として、電気的に書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶するＲｅＲＡＭ（可変抵抗メモリ）やＰＣＲＡＭ（相変化メモリ）が注目を集めている（特許文献１）。

ＲｅＲＡＭの記憶素子としての可変抵抗素子は、電極／金属酸化物（二元系、三元系）／電極により構成される。可変抵抗素子には、２種類の動作モードがあることが知られている。一つは、印加電圧の極性を変えることにより、高抵抗状態と低抵抗状態とを切り換えるもので、これはバイポーラ型と呼ばれている。もう一つは、印加電圧の極性を変えることなく、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えるもので、これはユニポーラ型と呼ばれている。

これらは、高密度メモリセルアレイを実現するのに適している。トランジスタを用いることなく、ビット線とワード線の各クロスポイントに、可変抵抗素子とダイオード等の整流素子を直列接続することによりメモリセルアレイを構成できるからである。複数層のメモリセルアレイを積層することにより、セルアレイ部の面積を増大させることなく、メモリ容量を増加させることも可能である。

従来のＮＡＮＤフラッシュメモリの場合、新たにデータを書き込む際、セルごとのデータ消去は不可能であり、ブロック単位でのデータ消去しか実行することができなかった。これに対して、上記のようなクロスポイント型の不揮発性メモリの場合、セルごとのデータ消去及び書き込みが可能である。

しかしながら、このようなクロスポイント型の不揮発性メモリにセル単位で多値データを書き込む際には、まず、セルデータの読み出しを行い、次に、この読み出したデータと書き込むべきデータとを比較し、その結果に応じた電圧パルスを生成し印加する必要がある。したがって、メモリセルごとに読み出しを行わなければならず、回路全体として多値データの書き込みが終了するまで非常に長い時間を要する。その結果、多値データの書き込み動作を高速に行うことができない。
特表２００２−５４１６１３号公報

本発明は、高速な多値データの書き込みを実現した半導体記憶装置を提供することを目的とする。

本発明の一つの態様において、半導体記憶装置は、可逆的に設定される抵抗値をデータとして記憶するメモリセルが配列されたセルアレイと、前記セルアレイの選択メモリセルへの選択的なエネルギー付与によって前記選択メモリセルを初期状態である初期抵抗値及びこの初期抵抗値とは異なる複数の抵抗値となるように変化させて前記選択メモリセルに前記抵抗値に対応した多値のデータを書き込むデータ書き込み回路と、を備え、前記データ書き込み回路は、前記選択メモリセルを一旦初期状態にし、その後、書き込みデータに応じたエネルギーを付与することを特徴とする。

本発明によれば、高速な多値データの書き込みを実現した半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。

この不揮発性メモリは、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。

また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。

なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。

［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。

複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。

メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）等を用いることができる。

図４及び図５は、後者の可変抵抗素子の例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。

図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。

図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。

図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。

この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。

非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。

また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図８は、図７のII−II′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。

なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。

図９は、非オーミック素子ＮＯとしてダイオードＳＤを用いたメモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。

図９において、メモリセルＭＣを構成するダイオードのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。

選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。

また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。

なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。

［二値データ読み出し動作］
次に、二値データの読み出し動作を説明する。

上述した回路において、データは各メモリセルＭＣの抵抗素子ＶＲの抵抗値の大小として記憶される。例えば図９に示す回路を例にとると、非選択状態では、例えば、ワード線選択信号／ＷＳ０，／ＷＳ１，…が“Ｈ”レベル、ビット線選択信号ＢＳ０，ＢＳ１，…が“Ｌ”レベルとなって全てのワード線ＷＬは“Ｌ”レベル、全てのビット線ＢＬは“Ｈ”レベルとなる。この非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、可変抵抗素子ＶＲには電流は流れない。ここで、ワード線ＷＬ１及びビット線ＢＬ１に繋がる真中のメモリセルＭＣを選択する場合を考えると、ロウ制御回路３はワード線選択信号／ＷＳ１を“Ｌ”レベルとし、カラム制御回路２はビット線選択信号ＢＳ１を “Ｈ”レベルとする。これによってワード線ＷＬ１はワード線側ドライブセンス線ＷＤＳに接続され、ビット線ＢＬ１はビット線側ドライブセンス線ＢＤＳに接続されるので、ドライブセンス線ＷＤＳに“Ｈ”レベル、ドライブセンス線ＢＤＳに“Ｌ”レベルを印加することにより、ワード線ＷＬ１が“Ｈ”レベル、ビット線ＢＬ１が“Ｌ”レベルとなる。これにより、選択セルでは、ダイオードＳＤが順バイアスになって電流が流れる。このとき、選択セルに流れる電流量は、抵抗素子ＶＲの抵抗値によって決まるから、電流量の大きさを検知することにより、データの読み出しができる。すなわち、図１０に示すように、例えば高抵抗の消去状態を“１”、低抵抗のプログラム状態を“０”に対応させて、センスされた電流値が少ない場合“１”、多い場合“０”と検出することができる。

なお、選択されたワード線ＷＬ１と非選択のビット線ＢＬとは共に“Ｈ”レベルであるため、両者間に電流は流れず、非選択のワード線ＷＬと選択されたビット線ＢＬ１とは共に“Ｌ”レベルであるから、これらの間にも電流は流れない。従って、選択されたメモリセル以外のメモリセルには電流は流れない。

図１１に示すセンスアンプは、図９の回路に対応したもので、シングルエンド型の電圧検出型センスアンプである。センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介してビット線ＢＬに接続される。クランプ用ＮＭＯＳトランジスタＱ１は、ビット線電圧をクランプすると共に、プリセンスアンプとして働く。センスノードＮｓｅｎにはまた、ビット線をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。

センスノードＮｓｅｎには電荷保持用キャパシタＣが接続されて、ここがセンスデータを一時保持するデータ記憶回路ＴＤＣを構成している。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介して、メインのデータ記憶回路であるデータラッチＰＤＣに接続されている。センスノードＮｓｅｎはまた、転送用ＮＭＯＳトランジスタＱ４を介して、データ入出力バッファ４とのデータ授受に供されるデータ記憶回路となるデータラッチＳＤＣに接続されている。従ってデータラッチＳＤＣは、カラム選択信号ＣＳＬにより駆動されるカラム選択ゲートＱ８，Ｑ９を介してデータ線ＤＬ，ＤＬｎに接続されている。

このように構成されたセンスアンプにおけるセンス動作は、次のようになる。まず、データを読み出そうとするメモリセルＭＣが接続されたワード線ＷＬ及びビット線ＢＬを選択し、クランプ用ＮＭＯＳトランジスタＱ１をオフ状態としたまま、ワード線ＷＬを“Ｈ”レベルにすると共に、ビット線ＢＬを“Ｌ”レベルにする。これにより、ビット線ＢＬにはメモリセルＭＣの抵抗値に応じた値の電流が流れ、電流値に応じてビット線ＢＬの寄生容量に電荷が蓄積される。具体的には、メモリセルＭＣが低抵抗のときには、ビット線ＢＬの電位が高くなり、メモリセルＭＣが高抵抗のときには、ビット線ＢＬの電位が低くなる。このとき同時に、或いはこれに続き、プリチャージ用トランジスタＱ２もオンにして、電荷保持用キャパシタＣをプリチャージする。次に、クランプ用トランジスタＱ１のゲートにＶＢＬＣ＋Ｖｔ（ＶｔはＮＭＯＳトランジスタＱ１のしきい値電圧）を印加する。もし、ビット線ＢＬの電圧がＶＢＬＣ以上である場合には、トランジスタＱ１はオフ状態のままであるが、ビット線ＢＬの電圧がＶＢＬＣよりも小さい場合には、トランジスタＱ１はオンになり、電荷保持用キャパシタＣの電荷がビット線ＢＬＣ側に放電される。従って、センスノードＮｓｅｎの電圧は、メモリセルＭＣが低抵抗の場合“Ｈ”、高抵抗の場合“Ｌ”となる。この電圧を読み出しデータとして転送用ＮＭＯＳトランジスタＱ３を介してデータラッチＰＤＣにラッチし、所定のタイミングでデータラッチＳＤＣを介してデータ線ＤＬ，ＤＬｎに読み出せば良い。

［データ書き込み動作］
次に、この不揮発性メモリにおけるベリファイを用いた書き込み動作について説明する。

まず、外部の図示しないホストから書き込みコマンドが出力されると、この書き込みコマンドは、データ入出力バッファ４を介して入力され、コマンド・インターフェイス６を介してステートマシン７へ転送される。また、書き込みデータは、ホストからデータ入出力バッファ６を介してカラム制御回路２へ転送される。この書き込みデータは、カラム制御回路２内のセンスアンプのラッチ部にラッチされ、書き込みデータとなる。その後、ステートマシン７が書き込みを行うため、パルスジェネレータ９を制御する。

図１２は、書き込み動作に関連するステートマシン７の構成を示している。制御回路２０は、データの書き込み、読み出し及び消去のためのパルス生成を、パルスジェネレータ９に対して指示する。この制御回路２０には、最大ループ回数記憶部２１及び許容フェイルビット数記憶部２２に格納された設定値と、ステータス判定回路２３の判定結果が与えられている。最大ループ回数記憶部２１は、書き込みの最大繰り返し回数を規定する最大ループ回数を記憶する。許容フェイルビット数記憶部２２は、ＥＣＣでエラー訂正可能なビット数を許容フェイルビット数として記憶する。ステータス判定回路２３は、ベリファイ結果のステータス情報を判定する。

図１３は、書き込み動作を示すフローチャート、図１４は各部への印加パルスを示す波形図である。

まず、第１書き込みパルスＷＰ，ＢＰを生成する（Ｓ１）。すなわち、図１４に示すように、図９の回路の場合、高抵抗状態から低抵抗状態に変化させるデータセット時には、データを書き込むメモリセルに対応したワード線ＷＬ１のワード線選択信号／ＷＳ１を“Ｌ”レベルにすると共に、書き込むメモリに対応したビット線ＢＬ１のビット線選択信号ＢＳ１を“Ｈ”レベルにする。これと同時に、ワード線側ドライブセンス線ＷＤＳには、図１０に示す、可変抵抗素子ＶＲの抵抗値を消去レベルからプログラムレベルに変化させるための書き込みパルスＷＰ，ＢＰを与える。この書き込みパルスＷＰ，ＢＰは、図１に示すパルスジェネレータ９から与えられ、パルス高さは例えばＶｃｃレベルとする。同時にビット線側ドライブセンス線ＢＤＳには、Ｖｓｓレベルとなる負の書き込みパルスＢＰが与えられる。これにより、高抵抗状態（消去状態）の可変抵抗素子ＶＲを低抵抗状態（プログラム状態）にセットすることができる。

次にベリファイリードが実行される（Ｓ２）。このとき、図１４に示すように、ワード線側ドライブセンス線ＷＤＳには、パルスジェネレータ９からベリファイ読み出しに必要なベリファイ読み出しパルスＶＲＰを印加する。図１０に示すように、ベリファイレベルは、プログラムされたメモリセルＭＣの抵抗値分布の最も高抵抗値側の抵抗値である。図示の例では、ＥｒａｓｅされたメモリセルＭＣの抵抗値が１Ｍ〜１００ｋΩの分布を持っており、書き込み後は１０ｋ〜１ｋΩの分布を持つ。従って、ベリファイレベルの抵抗値は１０ｋΩとなる。図１１に示したセンスアンプを用いる場合、メモリセルＭＣの抵抗値が１０ｋΩであるとした場合、ワード線ＷＬとビット線ＢＬとの間に印加される電圧をＶＷＢ、印加時間をｔ、ビット線ＢＬの容量をＣＢとすると、ビット線ＢＬに充電される電圧ＶＢＬＣは、

となるので、クランプ用トランジスタＱ１のゲート電圧ＢＬＣＬＡＭＰを、ＶＢＬＣ＋Ｖｔ（ＶｔはＮＭＯＳトランジスタＱ１のしきい値電圧）に設定しておけば、メモリセルＭＣの抵抗値が１０ｋΩよりも小さい場合には、ビット線ＢＬの電位はＶＢＬＣよりも大きくなってクランプ用トランジスタＱ１はオフ、ラッチされるデータは“Ｈ”となり、メモリセルＭＣの抵抗値が１０ｋΩよりも大きい場合には、ビット線ＢＬの電位はＶＢＬＣよりも小さくなってクランプ用トランジスタＱ１はオン、ラッチされるデータは“Ｌ”となる。したがって、ステータス判定回路２３は、ラッチされるデータが“Ｈ”であればステータスがパス、“Ｌ”であればステータスがフェイルと判定することができる（Ｓ３）。

ステータスがパスの場合は、書き込みが終了しているものとして不揮発性半導体記憶装置のプログラム動作を終了する。一方、ステータスがフェイルの場合は、書き込みが完了していないので、第２書き込みパルスＡＷＰを与える（Ｓ４）。この際、図１４に示すように、追加パルスは、電圧レベルが可変のステップアップ書き込みやステップダウン書き込みを可能とする。また、パルスの長さを変更しても良い。更に、ステータス判定回路２３がどの程度書き込みができていないかを判断する機能を持つことで、その情報を元に制御回路２０が、図１４の追加プログラムのようにパルスジェネレータ９を制御可能である。このとき、制御されるものは電圧パルスの幅、大きさ、またはステップ幅である。これにより、ベリファイを行い、その結果を次のパルスにフィードバックし、これを繰り返すことで、複数パルスでの抵抗分布幅をタイトにするような書き込みが可能である。

［多値データの読み出し及び書き込み動作］
次に、多値データの読み出し及び書き込み動作について説明する。図１５は、４値データ記憶の場合のメモリセルの抵抗値分布とデータとの関係を示すグラフである。図１５は各メモリセルＭＣに２ビットのデータを記憶させる場合の例で、４つの抵抗値分布Ａ〜Ｄに入るように各メモリセルＭＣに対する書き込みが行われる。抵抗値の高い方の分布Ａから順に２ビットのデータ“１１”，“１０”，“０１”，“００”が対応している。なお、このデータの対応付けは任意であって、ＥＣＣを考慮して、隣接レベルが１ビットだけ異なる配置とする場合には、抵抗値の高い方の分布Ａから順に２ビットのデータ“１１”，“１０”，“００”，“０１”が対応するようにしても良い。またここでは、４値データの場合を代表的に説明するが、本発明はこれに限定されない。

多値データの書き込みを行う場合でも二値と同様、パルスを与えた後に、各レベルでのベリファイを行うことが必要になる。例えば、図１５に示す４値書き込みの場合、データ“１０”，“０１”，“００”にそれぞれ対応した抵抗値分布Ｂ，Ｃ，Ｄの各最大抵抗値をベリファイレベルＶＬＢ，ＶＬＣ，ＶＬＤに設定する。これらのベリファイレベルＶＬＢ，ＶＬＣ，ＶＬＤは、センスアンプに与える電圧等によって設定することができる。

例えば図１１のセンスアンプの場合、クランプ用トランジスタＱ１のゲート電圧ＶＢＬＣ＋Ｖｔを、ベリファイレベルＶＬｉ（ｉ＝Ｂ、Ｃ、Ｄ）（抵抗値）に応じて下記式により決定し、切り換えてベリファイを繰り返せばよい。

各センスアンプのラッチデータでどのレベルへ書き込みを行うかを判断する。1セルずつ書き込みを行う場合は、入力データにより、どのレベルに書き込みを行いたいかが特定される。よって、書き込みはプログラムパルスを与えた後、特定のベリファイレベルでベリファイを行うことが可能である。

この時のアルゴリズムを図１６に示す。初めに第１パルスＷＰの印加によるプログラムが実行される（Ｓ１）。次に、ベリファイを実行する（Ｓ２）。ここでは書き込みデータに応じた任意のレベルでのベリファイが可能である。ステータス判定結果がフェイルの場合は、第２のパルスＡＷＰによる追加書き込みを行う（Ｓ４）。この際、上述したようにベリファイ結果を元にパルスの形成が可能である。また、ステータス判定結果がパスの場合はステップＳ８に遷移し、オーバープログラム・ベリファイを行う。ここでは、図１５に示すように、書き込みたい抵抗レベルの一つ上のレベルのリードレベルＲＬＢ，ＲＬＣ，ＲＬＤでベリファイを行う。例えばＣレベル（＝“０１”）に書き込みたい場合はプログラムパルス印加後、ベリファイレベルＶＬＣでベリファイを行い、リードレベルＲＬＤでオーバープログラム・ベリファイを行う。これにより、書き込みたい抵抗分布以上の分布に書き込まれたセルの検知が可能となる。このオーバープログラム・ベリファイのステータス結果がパスの場合は任意の抵抗値へ書き込めたことになり、プログラム動作が終了となる（Ｓ９）。また、ステータス結果がフェイルの場合はステップＳ１０へ遷移し、該当セルの消去を行う（Ｓ１０）。その後、ステップＳ２へ遷移し、書き込みを再び行う（Ｓ４）。上記のような方法により、ベリファイ書き込みで任意の抵抗レベルへ書き込むことが出来ると同時に、オーバープログラム・ベリファイを行うことにより、セルのオーバープログラムを防ぐことが出来る。

［多値データ書き込みの第１の実施形態］
以下、本発明の第１の実施形態に係る多値データの書き込みについて説明する。なお、以下の実施形態においては、図１におけるカラム制御回路２、ロウ制御回路３、ステートマシン７及びパルスジェネレータ９が本発明におけるデータ書き込み回路に相当する。図１７は、第１実施形態に係る多値データの書き込みの概念図である。説明の都合上、４値データの場合を代表的に説明するが、本発明はこれに限定されない。

第１の実施形態では、可変抵抗素子ＶＲの高抵抗状態Ａを初期状態として、メモリセルごとに書き込みが行われる。図１７（ａ）は、選択したメモリセルＭＣに現状データ“０１”が書き込まれており、このセルにデータ“１０”を次に書き込むことを示している。この例では、現状データに対応する抵抗状態“Ｃ”が、これから書き込もうとするデータに対応する抵抗状態“Ｂ”より低抵抗である場合を示す。

まず、図１７（ｂ）に示すように、選択したメモリセルＭＣを初期状態となるよう初期化する。ここで、初期化は、可変抵抗素子ＶＲのリセット動作となる。初期化後、メモリセルＭＣの可変抵抗素子ＶＲは高抵抗状態“Ａ”となる。尚、メモリセルのデータ読み出しは行わない。

次に、図１７（ｃ）に示すように、所定の書き込みパルスＷＰ、ＢＰを形成し、メモリセルＭＣに印加し、メモリセルＭＣの可変抵抗素子ＶＲは抵抗状態“Ｂ”となる。その結果、メモリセルＭＣにはデータ“１０”が書き込まれたことになる。

最後に、図１７（ｄ）に示すように、ベリファイレベルＶＬＢでベリファイを行い、ステータスがパスと判定されれば、書き込みが終了する。

第１実施形態によれば、メモリセルＭＣの現状データのレベルには関係しないデータ書き込み方式であるため、現状データを読み出す必要がなく、多値データの書き込みを高速化することができる。また、メモリセル単位でデータの消去（初期化）及び書き込みが可能である。

図１８は、第１実施形態に係る多値データ書き込み動作のフローチャートを示したものである。

まず、書き込みを行うべきメモリセルＭＣを選択する（Ｓ１１）。メモリセルＭＣの選択方法については、上述したので説明を省略する。

次に、選択したメモリセルＭＣの初期化を行う（Ｓ１２）。初期化の結果、メモリセルＭＣの可変抵抗素子ＶＲは高抵抗状態“Ａ”となる。なお、初期化の度に初期化が終了したかどうかの初期化ベリファイを行ってもよい。

次いで、書き込みデータに応じた書き込みパルスＷＰ、ＢＰを形成し、メモリセルＭＣに印加する（Ｓ１３）。可変抵抗素子ＶＲはそのデータに応じた抵抗状態となる。その結果、所望のデータがメモリセルＭＣに書き込まれる。

次いで、ベリファイ読み出し（Ｓ１４）後、書き込みデータに応じたレベルでベリファイを実行する（Ｓ１５）。その結果、ステータスがパスならば終了し、フェイルならば第２パルスＡＷＰを印加して追加書き込みを行う（Ｓ１６）。尚、ベリファイは、上述したオーバープログラム・ベリファイを含むこともできる。

図１９は、第１実施形態にかかる多値データ書込時の選択信号／ＷＳ，ＢＳと、書き込みパルスＷＰ，ＢＰを示す波形図である。

まず、選択信号／ＷＳ１が“Ｈ”から“Ｌ”となり、選択信号ＢＳ１が“Ｌ”から“Ｈ”となって、ワード線ＷＬ１とビット線ＢＬ１に接続されたメモリセルＭＣが選択される。

次に、ワード線ドライブセンス線ＷＤＳにパルスジェネレータ９で生成された消去電圧パルスＥＷＰが印加される。このとき、ビット線ドライブセンス線ＢＤＳには消去電圧パルスＥＢＰが印加される。メモリセルＭＣの可変抵抗素子ＶＲは、比較的長い時間消去電圧パルスが印加されることにより発生するジュール熱によりリセットされ、高抵抗状態“Ｄ”に初期化される。

続いて、ワード線ドライブセンス線ＷＤＳに書き込みデータに応じた書き込み電圧パルスＷＰが、ビット線ドライブセンス線ＢＤＳに書き込み電圧パルスＢＰが印加されて、メモリセルＭＣの可変抵抗素子ＶＲを所定の抵抗状態にセットする。

次いで、書き込み電圧パルスより低電圧のベリファイ電圧パルスＶＲＰ、ＢＰが印加され、ベリファイ読み出しが実行される。ベリファイの結果、ステータスがフェイルと判定されれば、メモリセルＭＣに追加書き込み電圧パルスＡＷＰ、ＢＰが印加され、追加書き込みが行われる。

図２０は、第１実施形態の変形例を示したものである。この変形例はメモリセルＭＣに現状データ“１０”が書き込まれており、このセルにデータが“０１”を次に書き込むことを示している。現状の抵抗状態と書き込みデータに対応する抵抗状態との大小関係が第１実施形態と逆となっている。第１実施形態と同一構成要素については、同一符号で示す。

まずメモリセルＭＣを初期化し、高抵抗状態“Ａ”とする（図２０（ｂ））。

次に、所定の書き込みデータに応じた書き込み電圧パルスＷＰ、ＢＰを形成し印加することにより、可変抵抗素子ＶＲが抵抗状態“Ｃ”となり、データ“０１”が書き込まれる（図２０（ｃ））。

続いて、ベリファイレベルＶＬＣでベリファイを行い、書き込みを終了する（図２０（ｄ））。

このように、メモリセルＭＣの現状データがどのような抵抗状態にあっても、第１実施形態を適用することが可能である。

［多値データ書き込みの第２の実施形態］
上述した実施形態では、電気化学ポテンシャルの低い高抵抗状態が安定したリセット状態であるＲｅＲＡＭを例にとったが、以下、例えばＰＣＲＡＭのように結晶状態が抵抗値の低いリセット状態、非晶質状態が抵抗値の高いセット状態となる可変抵抗素子を使用した本発明の第２の実施形態に係る多値データの書き込みについて説明する。図２１は、第２実施形態に係る多値データの書き込みの概念図である。第２実施形態は、初期状態を低抵抗状態としている点で、上述した第１実施形態と異なる。第１実施形態と同一構成要素については、同一符号で示す。

図２１（ａ）は、メモリセルＭＣに現状データ“０１”が書き込まれており、このセルに次にデータ“１０”を書き込むこと示している。

まず、選択したメモリセルＭＣを初期化し、メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態を低抵抗状態“Ｄ”にリセットする（図２１（ｂ））。

次に、所定の書き込み電圧パルスＷＰ、ＢＰを形成し、メモリセルＭＣに印加して、可変抵抗素子ＶＲの抵抗状態を高抵抗状態“Ｂ”にセットし、データ“１０”を書き込む（図２１（ｃ））。

続いて、ベリファイレベルＶＬＢ’で、ベリファイを行い、書き込み動作を終了する（図２１（ｄ））。ここで、ベリファイレベルＶＬＢ’は、第１の実施形態とは異なり、状態“Ｂ”の抵抗分布の低抵抗側のレベルとなる。

図２２は、第２実施形態に係る多値データ書き込みのフローチャートを示す。

まず、書き込みを行うべきメモリセルＭＣを選択する（Ｓ２１）。

次に、選択したメモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態“Ｄ”に初期化する（Ｓ２２）。

次いで、書き込みデータに応じた書き込みパルス電圧ＷＰ、ＢＰを形成し、メモリセルＭＣに印加する（Ｓ２３）。メモリセルＭＣの可変抵抗素子ＶＲは所定の抵抗状態となり、所定のデータが書き込まれる。

続いて、ベリファイ読み出しを行い（Ｓ２４）、書き込みデータに応じたベリファイレベルでベリファイを行う（Ｓ２５）。ベリファイの結果、ステータスがパスと判定されれば、書き込みが終了する。ステータスがフェイルと判定されれば、第２パルスＡＷＰを印加し、追加書き込みを行う（Ｓ２６）。ベリファイは、上述したオーバープログラム・ベリファイを含むこともできる。

図２３は、第２実施形態に係るデータ書き込みの変形例を示す。この変形例は、現状データ“１０”が書き込まれており、このセルに次にデータ“０１”を書き込むことを示している。現状の抵抗状態と書き込みデータに対応する抵抗状態との大小関係が第２実施形態と逆になっている。第２実施形態と同一の構成要素については、同一符号で示す。

まず、第２実施形態と同様に、メモリセルＭＣを初期化することにより、メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態を低抵抗状態“Ｄ”にする（図２３（ｂ））。

次に、書き込むべきデータに応じた書き込み電圧パルスＷＰ、ＢＰを形成し、メモリセルＭＣに印加する。その結果発生したジュール熱により、可変抵抗素子ＶＲのリセット書き込みを行う（図２３（ｃ））。

続いて、ベリファイレベルＶＬＣ’でベリファイを行い、書き込みを終了する（図２３（ｄ））。

このように、メモリセルＭＣの現状データがどのような抵抗状態にあっても、第２実施形態を適用することが可能である。

［その他の実施形態］
ここで、多値データの書き込みパルス形成の例を図２４に示す。この例は、入力データによって書き込みパルスのパルス電圧を変化させる例である。ここで示す抵抗変化素子ＶＲの消去状態（“１１”）をＡレベルと仮定すると、入力データが“００”のとき、同図（ａ）に示すように、最大のパルス高さ（Ｖｃｃ）の書き込みパルスＷＰを生成する。入力データが“０１”のときには、同図（ｂ）に示すように、最大のパルス高さよりも一段階低いパルス高さの書き込みパルスＷＰを生成する。入力データが“１０”のときには、同図（ｃ）に示すように、更に最も低いパルス高さの書き込みパルスＷＰを生成する。なお、これらの書き込みパルスＷＰは、可変抵抗素子ＶＲの抵抗値を、図１５に示すレベルＤ，Ｃ，Ｂまで移動可能な電圧値とパルス幅であることを必要とする。

図２５は、書き込みパルス形成の他の例を示している。

この実施形態では、入力データによって書き込みパルスのパルス幅を変化させる。消去状態（“１１”）をＡレベルと仮定すると、入力データが“００”のとき、同図（ａ）に示すように、最大のパルス幅の書き込みパルスＷＰを生成する。入力データが“０１”のときには、同図（ｂ）に示すように、最大のパルス幅よりも一段階狭いパルス幅の書き込みパルスＷＰを生成する。入力データが“１０”のときには、同図（ｃ）に示すように、最も狭いパルス幅の書き込みパルスＷＰを生成する。なお、これらの書き込みパルスＷＰは、可変抵抗素子ＶＲの抵抗値を、図１５に示すレベルＤ，Ｃ，Ｂまで移動可能な電圧値とパルス幅であることを必要とする。

なお、以上は、書き込みパルスと消去パルスが同一極性のユニポーラ動作を中心として説明したが、バイポーラ動作を行う不揮発性メモリにもこの発明は適用可能である。

本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。 同実施形態における非オーミック素子の例を示す模式的断面図である。 本発明の他の実施形態に係るメモリセルアレイの一部を示す斜視図である。 図７におけるII−II′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。 同実施形態におけるセンスアンプの構成を示す回路図である。 同実施形態におけるステートマシンの構成を示すブロック図である。 同実施形態における書き込み動作を示すフローチャートである。 同実施形態におけるデータ書込時の選択信号／ＷＳ，ＢＳと、書き込みパルスＷＰ，ＢＰを示す波形図である。 多値記憶の場合のメモリセルの抵抗値分布とデータとの関係を示すグラフである。 多値記憶の場合の書き込み動作を示すフローチャートである。 第１実施形態に係る多値データ書き込み動作の概念図である。 同実施形態に係る多値データ書き込み動作のフローチャートである。 同実施形態におけるデータ書き込み時の選択信号／ＷＳ，ＢＳと、書き込みパルスＷＰ，ＢＰを示す波形図である。 同実施形態の変形例を示す。 第２実施形態に係る多値データ書き込み動作の概念図である。 同実施形態に係る多値データ書き込み動作のフローチャートである。 同実施形態の変形例を示す。 上記各実施形態における書き込みパルスの第１の生成例を示す波形図である。 上記各実施形態における書き込みパルスの第２の生成例を示す波形図である。

符号の説明

１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。

Claims (5)

1. 可逆的に設定される抵抗値をデータとして記憶するメモリセルが配列されたセルアレイと、
   前記セルアレイの選択メモリセルへの選択的なエネルギー付与によって前記選択メモリセルを初期状態である初期抵抗値及びこの初期抵抗値とは異なる複数の抵抗値となるように変化させて前記選択メモリセルに前記抵抗値に対応した多値のデータを書き込むデータ書き込み回路と、
   を備え、
   前記データ書き込み回路は、前記選択メモリセルを一旦初期状態にし、その後、書き込みデータに応じたエネルギーを付与する
   ことを特徴とする半導体記憶装置。
2. 前記データ書き込み回路は、前記選択メモリセルに対して書き込みデータにより、一意に決定される書き込みパルスを印加することを特徴とする請求項１記載の半導体記憶装置。
3. 前記初期状態は、書き込みデータの抵抗状態よりも高抵抗状態であることを特徴とする請求項１記載の半導体記憶装置。
4. 前記初期状態は、書き込みデータの抵抗状態よりも低抵抗状態であることを特徴とする請求項１記載の半導体記憶装置。
5. 前記選択メモリセルに書き込みを行った後、ベリファイを行うことを特徴とする請求項１から４のいずれか１項記載の半導体記憶装置。
   
   
   

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