JP2021527911A - マルチレベル自己選択メモリセルをプログラムするための技法 - Google Patents

Abstract

カルコゲナイド材料を含むマルチレベル自己選択メモリセルをプログラムするための技法が提供される。１つまたは複数の中間メモリ状態を自己選択メモリセルにプログラムするために、２つのパルスを含むプログラミング・パルス・シーケンスが使用されることがある。プログラミング・パルス・シーケンスの第１のパルスは、第１の極性と、第１の大きさとを有することがあり、プログラミング・パルス・シーケンスの第２のパルスは、第１の極性とは異なる第２の極性と、第１の大きさとは異なる第２の大きさとを有することがある。プログラミング・パルス・シーケンス内で両方のパルスを印加した後、自己選択メモリセルは、２ビットのデータ（たとえば、論理「０１」または論理「１０」）を表す中間状態を記憶することがある。

Description

クロスリファレンス
本特許出願は、２０１８年６月６日に出願された、Ｒｏｂｕｓｔｅｌｌｉらによる「Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｐｒｏｇｒａｍｍｉｎｇ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌ」という名称の米国特許出願第１６／００１，７９８号に対する優先権を主張するものであり、米国特許出願第１６／００１，７９８号は本発明の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。

以下は、一般に、メモリアレイを動作させることに関し、より詳細には、マルチレベル自己選択メモリデバイスをプログラムすることに関する。

メモリデバイスは、コンピュータ、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、論理「１」または論理「０」によって表されることが多い２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに記憶された状態を読み出してもよいし、これを感知してもよい。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内の状態を書き込んでもよいし、これをプログラムしてもよい。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であり得る。不揮発性メモリセルは、外部電源の不在下ですら、記憶された論理状態を長期間にわたって維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。

メモリデバイスの改善としては、一般的に、さまざまなメトリクスの中でもとりわけ、メモリセル密度の増加、読み取り／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費量の減少、または製造コストの減少があり得る。複数ビットの情報をメモリセルに記憶することが、物理的なメモリセル密度を増加させることなくデータ記憶密度を増加させるために望ましいことがある。

本開示の実施形態による例示的なメモリデバイスを示す図である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートするメモリアレイの一実施例を示す図である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする自己選択メモリセル内の閾値電圧の分布を示す図の一例である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートするタイミング図の一例である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする自己選択メモリセル内の閾値電圧の分布を示す図の一例である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートするタイミング図の一例である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする自己選択メモリセル内の閾値電圧の分布を示す図の一例である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする自己選択メモリセル内の閾値電圧の分布を示す図の一例である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートするデバイスのブロック図である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法のフローチャートである。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法のフローチャートである。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法のフローチャートである。

カルコゲナイド材料を含む自己選択メモリセルは、３つ以上の一意の状態を記憶するように構成されたマルチレベルセルの一例であることがある。したがって、そのようなマルチレベル自己選択メモリセルは、複数のビットのデータを記憶するように構成されることがある。場合によっては、自己選択メモリセルは、ある一定のバイアスをワードラインとディジットラインとの間に加えることによって選択されることがある。自己選択メモリセルに記憶される論理状態は、自己選択メモリセルに印加されるプログラミング・パルスの極性に基づくことがある。たとえば、自己選択メモリは、正の極性を有するプログラミング・パルスの印加時に論理「０」を記憶してよく、自己選択メモリは、負の極性を有するプログラミング・パルスの印加時に論理「１」を記憶してよい。

カルコゲナイド材料を含むマルチレベル自己選択メモリセルをプログラムするための技法が提供される。１つまたは複数の中間メモリ状態を自己選択メモリセルにプログラムするために、２つのパルスを含むプログラミング・パルス・シーケンスが使用されることがある。プログラミング・パルス・シーケンスの第１のパルスは、第１の極性と、第１の大きさとを有することがあり、プログラミング・パルス・シーケンスの第２のパルスは、第１の極性とは異なる第２の極性と、第１の大きさとは異なる第２の大きさとを有することがある。プログラミング・パルス・シーケンス内で両方のパルスを印加した後、自己選択メモリセルは、２ビットのデータ（たとえば、論理「０１」または論理「１０」）を表す中間状態を記憶することがある。

場合によっては、メモリコントローラは、自己選択メモリセルにプログラムされることになる第１の論理状態を識別することがある。一実施例では、第１の論理状態は、中間論理状態（０１または１０など）であってよい。第１の論理状態を識別すると、メモリコントローラは、自己選択メモリセルをプログラムするための第１のプログラミング・パルスを選択することがある。場合によっては、メモリコントローラは、第１のプログラミング・パルスと関連づけられた複数のパラメータを決定することがある。一実施例では、第１のプログラミング・パルスは、第１の極性と、第１の振幅とを有することがある。場合によっては、第１の極性は、正の極性であってもよいし、負の極性であってもよい。次いで、メモリコントローラは、第２の論理状態で自己選択メモリセルをプログラムするために、第１のプログラミング・パルスを自己選択メモリセルに印加することがある。第２の論理状態は、第１の論理状態とは異なる。たとえば、第２の論理状態は、自己選択メモリセルのための中間論理状態であってよい。第１のプログラミング・パルスを印加した後、メモリコントローラは、第２の極性と第２の振幅とをもつ第２のプログラミング・パルスを自己選択メモリセルに印加することがある。第２の極性は、第１の極性とは異なることがある。一実施例では、第１の極性が正の極性である場合、第２の極性は負の極性である。第２のプログラミング・パルスの印加は、第１の論理状態で自己選択メモリセルをプログラムすることがある。次いで、メモリコントローラは、第１の論理状態を自己選択メモリセルに記憶することがある。本開示の態様は、有利には、長パルスの代わりに２つの短パルスを使用し、それによって、電流を維持し、自己選択メモリセルの性能を改善し得る。

一実施形態では、メモリコントローラは、プログラミング・パルスのうちの少なくとも１つを、確認（ｖｅｒｉｆｙ）を含むプログラミング・パルスのシーケンスと置き換えることがある。場合によっては、確認は、少なくとも１つのビットに対する望ましい論理状態に対応する読み取り電圧であってよい。たとえば、説明される状態は、中間論理状態（０１または１０など）であってよい。いくつかの実施例では、プログラミング・パルスのシーケンス内の各プログラミング・パルスは、所定のエネルギーレベルと関連づけられることがある。場合によっては、各プログラミング・パルスと関連づけられたエネルギーレベルは、反復的に増加することがある。いくつかの実施例では、メモリコントローラは、自己選択メモリセルにプログラムされることになる望ましい論理状態を決定することがある。次いで、メモリコントローラは、プログラミング・パルスのシーケンスから第１のプログラミング・パルスを印加することがあり、第１のプログラミング・パルスの印加の後に読み取り動作を実行することがある。望ましい論理状態が達成されない場合、メモリコントローラは、プログラミング・パルスのシーケンスから第２のプログラミング・パルスを印加することがある。場合によっては、第２のプログラミング・パルスのエネルギーレベルは、第１のプログラミング・パルスのエネルギーレベルよりも大きいことがある。場合によっては、メモリコントローラは、望ましい論理状態が達成されているかどうかを決定するために、第２のプログラミング・パルスの印加後に読み取り動作を実行することがある。望ましい論理状態が達成された場合、メモリコントローラは、動作を停止することがある。本開示の態様は、有利には、ビット電圧対パルスエネルギーが高い感度を有する場合、より正確なビット配置（すなわち、より密な分布）をもたらすことがある。

代替実施形態では、メモリコントローラは、自己選択メモリセルにとって望ましい論理状態を識別することがある。たとえば、望ましい論理状態は、中間論理状態であることがある。場合によっては、メモリコントローラは、自己選択メモリセルの現在の論理状態を識別することがある。たとえば、メモリコントローラは、現在の論理状態を識別するために、読み取り動作を実行することがある。場合によっては、メモリコントローラは、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択することがある。たとえば、メモリコントローラは、プログラミング・パルスの極性、プログラミング・パルスの振幅、プログラミング・パルスのエネルギー、プログラミング・パルスの持続時間、プログラミング・パルスの形状、またはそれらの組み合わせを決定することがある。次いで、メモリコントローラは、望ましい論理状態で自己選択メモリセルをプログラムするために、プログラミング・パルスを自己選択メモリセルに印加することがある。場合によっては、メモリコントローラは、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶することがある。

この代替実施形態では、メモリコントローラは、望ましい論理状態および現在の論理状態に基づいて自己選択メモリセルに印加するために、プログラミング・パルスを決定することがある。場合によっては、メモリコントローラは、決定されたプログラミング・パルスを、確認を含むプログラミング・パルスのシーケンスと置き換えるように構成されることがある。前に説明したように、プログラミング・パルスのシーケンス内の各プログラミング・パルスは、反復的に増加し得るエネルギーレベルと関連づけられることがある。いくつかの実施例では、メモリコントローラは、プログラミング・パルスのシーケンスから第１のプログラミング・パルスを印加することがあり、自己選択メモリセルが望ましい論理状態でプログラムされたかどうかを決定するために、読み取り動作を実行することがある。望ましい論理状態が達成されない場合、メモリコントローラは、プログラミング・パルスのシーケンスから第２のプログラミング・パルスを印加することがある。場合によっては、第２のプログラミング・パルスは、第１のプログラミング・パルスよりも高いエネルギーレベルを有するように構成されることがある。

上記で紹介された本開示の特徴は、以下でクロスポイント・アーキテクチャをもつメモリアレイの文脈でさらに説明される。次いで、具体的な実施例が、いくつかの実施形態において自己選択メモリデバイスにアクセスする技法に関連するメモリアレイを動作させるために説明される。本開示のこれらおよび他の特徴は、自己選択メモリデバイスをプログラムする技法に関連する装置図、システム図、およびフローチャートによってさらに示され、これらを参照しながら説明される。

図１は、本開示の実施形態による例示的なメモリデバイス１００を示す。メモリデバイス１００は、電子メモリ装置と呼ばれることもある。図１は、メモリデバイス１００のさまざまなコンポーネントおよび特徴の例示的な表現である。したがって、メモリデバイス１００のコンポーネントおよび特徴は、メモリデバイス１００内での実際の物理的位置ではなく、機能的相互関係を示すために示されていることが理解されるべきである。図１の例示的な実施例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイを含む。３Ｄメモリアレイは、異なる状態を記憶するようにプログラム可能であり得るメモリセル１０５を含む。いくつかの実施形態では、各メモリセル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であり得る。いくつかの実施形態では、メモリセル１０５は、３つ以上の論理状態を記憶するように構成されることがある。メモリセル１０５は、いくつかの実施形態では、自己選択メモリセルを含むことがある。図１に含まれるいくつかの要素は数字の標識で標示されているにもかかわらず、他の対応する要素は標示されていないが、それらは、示される特徴の可視性および明快さを増加させるために、同じである、または類似であると理解されるであろう。

３Ｄメモリアレイは、互いの上に形成された２つ以上の２次元（２Ｄ）メモリアレイを含むことがある。これは、２Ｄアレイと比較して単一のダイまたは基板上に配置または作製され得るいくつかのメモリセルを増加させることがあり、これは、生産コストを減少させる、またはメモリデバイスの性能を向上させる、または両方であることがある。図１に示される実施例に基づいて、メモリアレイは、２つのレベルのメモリセル１０５を含み、したがって、３Ｄメモリアレイと考えられてよい。しかしながら、レベルの数は、２つに限定されない。各レベルは、メモリセル１０５が各レベルにわたって互いと（正確に、重複する、またはほぼ）位置合わせされ、メモリセルスタック１４５を形成し得るように、位置合わせまたは位置決めされることがある。場合によっては、メモリセルスタック１４５は、以下で説明されるように、両方のためのアクセスラインを共有しながら、別の自己選択メモリセルの上に置かれた複数の自己選択メモリセルを含むことがある。場合によっては、自己選択メモリセルは、マルチレベル記憶技法を使用して複数のビットのデータを記憶するように構成されたマルチレベル自己選択メモリセルであることがある。

いくつかの実施形態では、メモリセル１０５の各行はアクセスライン１１０に接続され、メモリセル１０５の各列はビットライン１１５に接続される。アクセスライン１１０とビットライン１１５は、互いに実質的に垂直であってよく、メモリセルのアレイを作製してよい。図１に示されるように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビットライン１１５などの共通の導電ラインを共有し得る。すなわち、ビットライン１１５は、上側メモリセル１０５の下部電極および下側メモリセル１０５の上部電極と電子通信し得る。他の構成も可能であり、たとえば、第３の層が、アクセスライン１１０を下側層と共有してよい。一般に、１つのメモリセル１０５が、アクセスライン１１０およびビットライン１１５などの２つの導電ラインの交点に設置され得る。この交点は、メモリセルのアドレスと呼ばれることがある。ターゲットメモリセル１０５は、通電されたアクセスライン１１０とビットライン１１５の交点に設置されたメモリセル１０５であってよい。すなわち、アクセスライン１１０およびビットライン１１５は、それらの交点にあるメモリセル１０５を読み出すまたはこれに書き込むために通電されることがある。同じアクセスライン１１０またはビットライン１１５と電子通信する（たとえば、これに接続された）他のメモリセル１０５は、ターゲットでないメモリセル１０５と呼ばれることがある。

上記で論じられたように、電極は、メモリセル１０５およびアクセスライン１１０またはビットライン１１５に結合されることがある。電極という用語は、電気導体を指すことがあり、場合によっては、メモリセル１０５への電気接点として用いられることがある。電極は、メモリデバイス１００の要素またはコンポーネント間の導電経路を提供する、トレース、配線、導電ライン、導電層などを含むことがある。いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に位置決めされたカルコゲナイド材料を含むことがある。第１の電極の一方の側面はアクセスライン１１０に結合されることがあり、第１の電極の他方の側面はカルコゲナイド材料に結合されることがある。さらに、第２の電極の一方の側面はビットライン１１５に結合されることがあり、第２の電極の他方の側面はカルコゲナイド材料に結合されることがある。第１の電極と第２の電極は、同じ材料（たとえば、炭素）であってもよいし、異なる材料であってもよい。

読み出しおよび書き込みなどの動作が、アクセスライン１１０およびディジットライン１１５を活性化または選択することによってメモリセル１０５上で実行されることがある。いくつかの実施形態では、アクセスライン１１０はワードライン１１０としても知られており、ビットライン１１５はディジットライン１１５としても知られている。ワードラインおよびビットライン、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワードライン１１０またはディジットライン１１５を活性化または選択することは、電圧をそれぞれのラインに印加することを含むことがある。ワードライン１１０およびディジットライン１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドーピングされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。

メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御され得る。たとえば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて適切なワードライン１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受け取って、適切なディジットライン１１５を活性化し得る。したがって、ワードライン１１０およびディジットライン１１５を活性化することによって、それらの交点にあるメモリセル１０５がアクセスされ得る。

アクセス時、メモリセル１０５は、メモリセル１０５の記憶される状態を決定するために、センス・コンポーネント１２５によって、読み出される、または感知されることがある。たとえば、電圧が、（対応するワードライン１１０およびビットライン１１５を使用して）メモリセル１０５に印加されてよく、結果として生じる電流の存在は、メモリセル１０５の印加電圧および閾値電圧に依存し得る。場合によっては、複数の電圧が印加されることがある。代替的に、印加電圧が電流の流れをもたらさない場合、電流がセンス・コンポーネント１２５によって検出されるまで、他の電圧が印加されることがある。電流の流れをもたらした電圧を評価することによって、メモリセル１０５の記憶される論理状態が決定され得る。場合によっては、電圧は、電流の流れが検出されるまで、大きさが逓増されることがある。他の場合には、電流が検出されるまで、所定の電圧が順次印加されることがある。同様に、電流がメモリセル１０５に印加されることがあり、電流を生じさせる電圧の大きさは、メモリセル１０５の電気抵抗または閾値電圧に依存し得る。

センス・コンポーネント１２５は、信号の差を検出および増幅するために、さまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリセル１０５の検出された論理状態が、列デコーダ１３０を通じて出力１３５として出力され得る。場合によっては、センス・コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であってよい。または、センス・コンポーネント１２５は、列デコーダ１３０もしくは行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。当業者は、センス・コンポーネントが、その機能的目的を失うことなく、列デコーダまたは行デコーダのどちらかと関連づけられ得ることを理解するであろう。

メモリセル１０５は、関連のあるワードライン１１０およびディジットライン１１５を同様に活性化することによって設定または書き込まれてよく、少なくとも１つの論理値が、メモリセル１０５に記憶され得る。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれることになるデータ、たとえば入力／出力１３５を受け入れることがある。カルコゲナイド材料を含む自己選択メモリセルの場合、メモリセル１０５は、第１の極性を有する第１のパルスと第２の極性を有する第２のパルスとを含むプログラミング・シーケンスを適用することによって、データを記憶するために書き込まれることがある。プログラミング・パルスは、さまざまな形状を有してよい。このプロセスは、以下で図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、および図５Ｂを参照しながら、より詳細に論じられる。

メモリコントローラ１４０は、さまざまなコンポーネント、たとえば、行デコーダ１２０、列デコーダ１３０、およびセンス・コンポーネント１２５を通して、メモリセル１０５の動作（たとえば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。場合によっては、行デコーダ１２０、列デコーダ１３０、およびセンス・コンポーネント１２５のうちの１つまたは複数が、メモリコントローラ１４０と同じところに設置されることがある。メモリコントローラ１４０は、所望のワードライン１１０およびディジットライン１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリコントローラ１４０は、メモリデバイス１００の動作中に使用されるさまざまな電圧または電流も生成および制御し得る。

メモリコントローラ１４０は、３つ以上の状態で自己選択メモリセルをプログラムすることができる書き込み動作を実行するように構成されることがある。たとえば、メモリコントローラ１４０は、４つの状態（たとえば、論理「００」、論理「０１」、論理「１０」、または論理「１１」）で自己選択メモリセルをプログラムするように構成されることがある。場合によっては、中間状態を自己選択メモリセルに記憶するためのプログラミング・パルス・シーケンスが２つのパルスを含むことがある。第１のパルスは第１の極性を有することがあり、第２のパルスは、第１の極性と反対の第２の極性を有することがある。場合によっては、第２のパルスの大きさは、第１のパルスの大きさよりも小さいことがある。

たとえば、メモリコントローラ１４０は、自己選択メモリセルのための第１の論理状態を識別することがある。次いで、メモリコントローラ１４０が、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のプログラミング・パルスを自己選択メモリセルに印加することがある。たとえば、メモリコントローラ１４０は、中間論理状態で自己選択メモリセルをプログラムするために、第１のプログラミング・パルスを印加することがある。次いで、メモリコントローラ１４０が、第１の論理状態で自己選択メモリセルをプログラムするために、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを自己選択メモリセルに印加することがある。次いで、メモリコントローラ１４０が、第１の論理状態を自己選択メモリセルに記憶することがある。

いくつかの実施形態では、メモリコントローラ１４０は、自己選択メモリセルにとって望ましい論理状態を識別することがある。本明細書において説明されるように、自己選択メモリセルは、３つ以上の論理状態を記憶するように構成される。メモリコントローラ１４０は、自己選択メモリセルの現在の論理状態を識別し得る。たとえば、メモリコントローラ１４０は、現在の論理状態を識別するために、読み取り動作を実行することがある。場合によっては、メモリコントローラ１４０は、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択し、そのプログラミング・パルスを自己選択メモリセルに印加することがある。場合によっては、メモリコントローラ１４０は、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶することがある。

図２は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする３Ｄメモリアレイ２００の一実施例を示す。メモリアレイ２００は、図１を参照して説明されるメモリアレイの部分の一実施例であってよい。メモリアレイ２００は、基板２０４の上方に位置決めされたメモリセルの第１のアレイまたはデッキ２０５と、第１のアレイまたはデッキ２０５の上のメモリセルの第２のアレイまたはデッキ２１０とを含むことがある。メモリアレイ２００は、図１を参照して説明されるように、ワードライン１１０−ａとワードライン１１０−ｂと、ビットライン１１５−ａとも含むことがあり、これらは、ワードライン１１０およびビットライン１１５の実施例であり得る。第１のデッキ２０５および第２のデッキ２１０のメモリセルは各々、１つまたは複数の自己選択メモリセルを有してよい。図２に含まれるいくつかの要素は数字の標識で標示されているにもかかわらず、他の対応する要素は標示されていないが、それらは、示される特徴の可視性および明快さを増加させるために、同じである、または類似であると理解されるであろう。

第１のデッキ２０５の自己選択メモリセルは、第１の電極２１５−ａと、カルコゲナイド材料２２０−ａと、第２の電極２２５−ａとを含むことがある。さらに、第２のデッキ２１０の自己選択メモリセルは、第１の電極２１５−ｂと、カルコゲナイド材料２２０−ｂと、第２の電極２２５−ｂとを含むことがある。第１のデッキ２０５および第２のデッキ２１０の自己選択メモリセルは、いくつかの実施形態では、図１を参照して説明されるように、各デッキ２０５および２１０の対応する自己選択メモリセルがビットライン１１５またはワードライン１１０を共有し得るように、共通の導電ラインを有することがある。たとえば、第２のデッキ２１０の第１の電極２１５−ｂおよび第１のデッキ２０５の第２の電極２２５−ａは、垂直方向に隣接する自己選択メモリセルによってビットライン１１５−ａが共有されるように、ビットライン１１５−ａに結合されることがある。

メモリアレイ２００のアーキテクチャは、図２に示されるようにメモリセルがワードラインとビットラインとの間の位相幾何学的クロスポイントに形成されるクロスポイント・アーキテクチャと呼ばれることがある。そのようなクロスポイント・アーキテクチャは、他のメモリアーキテクチャと比較して低い生産コストで、比較的高密度のデータ記憶を提供し得る。たとえば、クロスポイント・アーキテクチャは、他のアーキテクチャと比較して、減少した面積をもつメモリセルと、結果的に、増加したメモリセル密度とを有することがある。たとえば、このアーキテクチャは、３端子選択コンポーネントをもつアーキテクチャなどの６Ｆ２メモリセル面積をもつ他のアーキテクチャと比較して、４Ｆ２メモリセル面積を有することがあり、ここで、Ｆは最小フィーチャサイズである。たとえば、ＤＲＡＭは、３端子デバイスであるトランジスタを、各メモリセルのための選択コンポーネントとして使用することがあり、クロスポイント・アーキテクチャと比較して大きいメモリセル面積を有することがある。

いくつかのアーキテクチャ（図示せず）では、複数のワードラインが、平行な平面上、または基板と平行な段上に形成されることがある。複数のワードラインは、垂直方向に位置合わせされた穴のセットを複数のビットラインの各々が貫通する（たとえば、ビットラインは、ワードラインの平面および水平な基板に対して垂直方向に配設される）ように、ワードラインの平面に直角に形成された複数のビットラインを可能にするために複数の穴を含むように構成されることがある。記憶素子を含むメモリセル（たとえば、カルコゲナイド材料を含む自己選択メモリセル）は、ワードラインとビットラインの交差点（たとえば、垂直方向に位置合わせされた穴のセットの中の、ワードラインとビットラインとの間のスペース）に形成されることがある。上記で図１を参照して説明された様式と類似の様式では、メモリセル（たとえば、カルコゲナイド材料を含む自己選択メモリセル）は、それぞれのアクセスライン（たとえば、ビットラインおよびワードライン）を選択して電圧パルスまたは電流パルスを印加することによって動作され（たとえば、読み出され、および／またはプログラムされ）得る。

図２の実施例は２つのメモリデッキを示しているが、他の構成も可能である。いくつかの実施形態では、自己選択メモリセルの単一のメモリデッキが、基板２０４の上方に構築されることがあり、これは、２次元メモリと呼ばれることがある。いくつかの実施形態では、メモリセルの３つまたは４つのメモリデッキが、３次元クロスポイント・アーキテクチャにおいて類似した様式で構成されることがある。いくつかの実施形態では、メモリデッキのうちの１つまたは複数が、カルコゲナイド材料２２０を含む自己選択メモリセルを含むことがある。たとえば、カルコゲナイド材料２２０としては、たとえば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、およびシリコン（Ｓｉ）の合金などのカルコゲナイド・ガラスがあり得る。いくつかの実施形態では、セレン（Ｓｅ）、ヒ素（Ａｓ）、およびゲルマニウム（Ｇｅ）を主に有するカルコゲナイド材料は、ＳＡＧ合金と呼ばれることがある。いくつかの実施形態では、ＳＡＧ合金はシリコン（Ｓｉ）を含むことがあり、そのようなカルコゲナイド材料は、ＳｉＳＡＧ合金と呼ばれることがある。いくつかの実施形態では、カルコゲナイド・ガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、またはフッ素（Ｆ）などの追加の元素を、各々原子または分子の形態で含むことがある。

いくつかの実施形態では、カルコゲナイド材料２２０を含む自己選択メモリセルは、ビットライン１１５およびワードライン１１０を使用してプログラミング・パルスを自己選択メモリセルに印加することによって、論理状態にプログラムされ得る。一実施例では、自己選択メモリセルと関連づけられたコントローラは、自己選択メモリセルのための第１の論理状態を識別することがある。第１に、第１の極性と第１の振幅とをもつ第１のプログラミング・パルスが、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、自己選択メモリセルに印加され得る。第２に、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスが、第１の論理状態で自己選択メモリセルをプログラムするために、自己選択メモリセルに印加され得る。第２のパルスが印加されると、第１の論理状態が自己選択メモリセルに記憶され得る。

図３Ａは、本開示の実施形態による自己選択メモリセルの閾値電圧の分布を示す図３００の一例を示す。マルチレベル自己選択メモリセルは、マルチレベル記憶技法を使用して複数のビットのデータを表す論理状態を記憶するように構成され得る。電圧分布は、自己選択メモリセルに記憶され得る論理状態を示す。

自己選択メモリセルは、図１および図２を参照して説明されるように、カルコゲナイド材料を含むことがある。閾値電圧分布は、セルあたり少なくとも２ビットを記憶するためのマルチレベル・セル・プログラミング・スキームを表し得る。図３Ａの実施例では、分布３０５は論理状態００を表すことがあり、分布３１０は論理状態０１を表すことがあり、分布３１５は論理状態１０を表すことがあり、分布３２０は論理状態１１を表すことがある。場合によっては、分布３０５、３１０、３１５、および３２０は、各論理状態のための電圧分布に対応する中央電圧値（正規分位点など）を示すことがある。たとえば、分布３０５は、論理状態００に対応する分布のための正規分位点を表すことがある。同様に、分布３１０は、論理状態０１に対応する分布のための正規分位点を表すことがあり、分布３１５は、論理状態１０に対応する分布のための正規分位点を表すことがあり、分布３２０は、論理状態１１に対応する分布のための正規分位点を表すことがある。いくつかの実施形態では、２つの分布は、重複部分を有することがあり、したがって、２つの分布間の明らかな分離を有さないことがある。いくつかの実施形態では、各分布は、その中央値に関して対称的でないことがある。いくつかの実施形態では、各分布は、異なる範囲の電圧値を示すことがある。

図３Ｂは、本開示のさまざまな実施形態によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする書き込み動作のためのタイミング図３５０の一例を示す。タイミング図３５０は、論理状態「１１」（たとえば、分布３２０）をプログラムするための第１のパルス・シーケンス３５５および中間論理状態「０１」（たとえば、分布３１０）をプログラムするための第２のパルス・シーケンス３６０を示す。パルス・シーケンス３５５、３６０は、マルチレベル自己選択メモリセルをプログラムするために使用されることがある。特に、第２のパルス・シーケンス３６０は、中間状態を自己選択メモリデバイスに記憶するように構成されることがある。図３５０は、時間（ｘ軸）に対して、自己選択メモリセルに印加される１つまたは複数のパルスの電圧の大きさ（ｙ軸）をプロットする。場合によっては、自己選択メモリセルをプログラムする間に印加される電圧は、プログラミング・パルスと関連づけられたエネルギーと相関しないことがある。その結果、電圧は、自己選択メモリセルの現在の状態に関係なく自己選択メモリセルを選択するのに電圧が十分であるような様式で選択されることがある。場合によっては、プログラミング・パルスと関連づけられたエネルギーは、自己選択メモリセルと関連づけられた高電圧を選択するのにデフォルト・バイアスが十分でない場合に増加されることがある。いくつかの実施例では、自己選択メモリセルがオンにされると、自己選択メモリセルの活性材料上のバイアスは、外部バイアスよりも小さいことがある。そのような場合、バイアスは、活性材料の１つまたは複数の性質に依存することがある。その結果、所与のパルス持続時間でパルスエネルギーを制御することは、自己選択メモリセルを通る電流の流れによって制御されることがある。自己選択メモリセルを通る電流の流れは、静的な構成を使用して制御されてもよいし、動的な構成を使用して制御されてもよい。場合によっては、自己選択メモリセル内の電流の流れは、クランプ・デバイスまたは電流ミラーを使用して制御されることがある。

カルコゲナイド材料をもつ自己選択メモリセルは、第１のパルス・シーケンス３５５の受領時に第１の論理状態でプログラムされることがある。第１のパルス・シーケンス３５５は、Ｉ_１に対応する振幅と第１の極性とをもつパルス３６５−ａを含むことがある。パルス３６５−ａは、Ｉ_１に対応する固定振幅が維持される持続時間Ｔ_１にわたって印加されることがある。いくつかの実施形態では、持続時間Ｔ_１は、数ナノ秒（ｎｓｅｃ）から１マイクロ秒（μｓｅｃ）の長さ、たとえば、１０ｎｓｅｃから１μｓｅｃの範囲に及ぶことがある。自己選択メモリセルは、パルス３６５−ａの受領時に論理状態１１でプログラムされることがある。メモリセルの現在の状態に関係なく、第１のパルス・シーケンスを使用すると、メモリセルの新しい状態は、分布３２０と関連づけられた論理状態である。図３Ａの矢印３２５は、書き込み動作中に第１のパルス３６５−ａを受け取ったことに基づいて分布３０５から分布３２０に移る自己選択メモリセルを示す。他の実施例では、パルス３６５−ａは、自己選択メモリセルを、分布３１０または分布３１５から分布３２０に移らせる。

第２のパルス・シーケンス３６０は、２つの他の閾値電圧分布の間にある閾値電圧分布をもつ中間論理状態で自己選択メモリセルをプログラムするように構成されることがある。第２のパルス・シーケンス３６０は、第１のパルス３６５−ｂと、第２のパルス３７０とを含むことがある。第１のパルス３６５−ｂは、振幅および極性がパルス３６５−ａに類似してよい。第２のパルス３７０は、自己選択メモリセルを分布３２０から分布３１０にするように構成されることがある。第２のパルス３７０は、第２の極性とＩ_２に対応する固定振幅が維持される持続時間Ｔ_３とを有する方形パルスであってよい。場合によっては、第２のパルス３７０の第２の極性は、第１のパルス３６５−ｂの第１の極性とは異なる。この極性の違いによって、自己選択メモリセルの閾値電圧分布が、第１のパルス３６５−ｂが印加されるときとは異なる方向に動かされることがある。

場合によっては、マルチレベルメモリセルのための書き込み動作は、メモリセルの特性を検出するためまたはメモリセルに印加されるパルスを微調整するため、大きなレイテンシを示すことがある。第２のパルス・シーケンス３６０は、自己選択メモリセルの中間レベルのための比較的高速な書き込み動作を提供するように構成される。第２のパルス・シーケンス３６０では、第１のパルス３６５−ｂは、自己選択メモリセルを一番端の分布（たとえば、分布３２０）に動かすように構成されることがある。そこで、メモリコントローラは、自己選択メモリセルの現在の状態を信頼し、自己選択メモリセルを所望の中間分布（たとえば、分布３１０）に動かすために第２のパルス３７０を印加することがある。そのようなパルス・シーケンスは、自己選択メモリセルの現在の状態と望ましい状態のあらゆる組み合わせのための複数の異なるパルス・シーケンスを有することを回避し得る。

タイミング図３５０に示されるように、第１のパルス３６５−ｂは、第１の持続時間Ｔ１にわたって印加されることがあり、第２のパルス３７０は、第１のパルス３６５−ｂの後しばらくして持続時間Ｔ３にわたって印加されることがある。図３Ａの矢印３３０は、自己選択メモリセルが、書き込み動作中に第１のパルス３６５−ｂを受け取ったことに基づいて分布３０５から分布３２０に移り、次いで、書き込み動作中に第２のパルス３７０を受け取ったことに基づいて分布３２０から分布３１０に移ることを示す。他の実施例では、パルス３６５−ｂは、自己選択メモリセルを分布３１０または分布３１５から分布３２０に移らせる。持続時間Ｔ_３は、持続時間Ｔ_１の後に生じることがある。場合によっては、パルス・シーケンス３６０は、持続時間Ｔ_２中に、自己選択メモリセルがゼロ電圧レベルまたは接地電圧にバイアスされ得る間隙時間を含むことがある。間隙時間は、持続時間Ｔ_１と持続時間Ｔ_３との間に生じることがある。いくつかの実施例では、第１のパルス３６５−ｂを印加することと第２のパルス３７０を印加することとの間に、間隙時間はない。そのような場合、第２のパルス３７０は、第１の電圧パルスが印加されたすぐ後に印加されることがある。

パルスは図３５０では方形パルスとして示されているが、さまざまな形状のプログラミング・パルスが機能を失うことなく自己選択メモリデバイスに印加され得ることが理解されるべきである。たとえば、プログラミング・パルスは、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせであってよい。

いくつかの実施例では、第２のパルス・シーケンス３６０が、確認を含むプログラミング・パルスのシーケンスによって置き換えられることがある。前に説明されたように、確認は、少なくとも１つのビットに対する望ましい論理状態に対応する読み取り電圧であってよい。図３Ａおよび図３Ｂの例では、望ましい状態は、０１の中間論理状態であることがある。場合によっては、プログラミング・パルスのシーケンスは、各々がエネルギーレベルと関連づけられた複数のプログラミング・パルスを含むことがある。０１の中間論理状態を達成するために、プログラミング・パルスのシーケンスからの第１のプログラミング・パルスが印加されることがある。読み取り動作が、自己選択メモリセルの現在の状態が０１の中間論理状態に対応するかどうかを確認するために実行されることがある。場合によっては、読み取り動作は、非破壊的な読み取り動作であることがある。そのような場合、自己選択メモリセルの現在の状態が１０の中間論理状態と０１の中間論理状態との間であるかどうかを確認するために、読み取り動作は、閾値電圧がそれぞれの論理状態よりも高いことを非破壊的に評価することがある。場合によっては、読み取り動作は、望ましい論理状態に少なくとも一部は基づいて選択されることがある。望ましい論理状態（すなわち、０１）が達成されない場合、プログラミング・パルスのシーケンスからの第２のプログラミング・パルスが印加されることがある。第２のプログラミング・パルスは、第１のプログラミング・パルスよりも高いエネルギーレベルを有するように構成されることがある。第２のプログラミング・パルスの印加後、第２の読み取り動作が、望ましい論理状態が達成されているかどうかを確認するために実行されることがある。場合によっては、第１の読み取り動作と関連づけられた１つまたは複数のパラメータが、第２の読み取り動作と関連づけられた１つまたは複数のパラメータとは異なることがある。望ましい論理状態（すなわち、０１の中間論理状態）が達成された場合、さらなるプログラミング・パルスは印加されない。場合によっては、確認プログラム動作を使用することによって、正確なビット配置の可能性が増加することがあるが、他のパラメータ（たとえば、レイテンシおよび／または電力消費量）が減少することもある。

図４Ａは、本開示の実施形態による自己選択メモリセルの閾値電圧の分布を示す図４００の一例を示す。マルチレベル自己選択メモリデバイスセルは、マルチレベル記憶技法を使用して複数のビットのデータを表す論理状態を記憶するように構成される。電圧分布は、自己選択メモリセルに記憶され得る論理状態を示す。

電圧分布は、セルあたり少なくとも２ビットを記憶するためのマルチレベル・セル・プログラミング・スキームを表し得る。分布４０５は論理状態００を表すことがあり、分布４１０は論理状態０１を表すことがあり、分布４１５は論理状態１０を表すことがあり、分布４２０は論理状態１１を表すことがある。図３Ａを参照して説明された分布３０５、３１０、３１５、および３２０と同様に、分布４０５、４１０、４１５、および４２０は、各論理状態のための電圧分布に対応する中央電圧値（正規分位点など）を示すことがある。より具体的には、分布４０５は、論理状態００に対応する分布のための正規分位点を表すことがある。同様に、分布４１０は、論理状態０１に対応する分布のための正規分位点を表すことがあり、分布４１５は、論理状態１０に対応する分布のための正規分位点を表すことがあり、分布４２０は、論理状態１１に対応する分布のための正規分位点を表すことがある。

図４Ｂは、本開示のさまざまな実施形態によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする書き込み動作のためのタイミング図４５０の一例を示す。タイミング図４５０は、論理状態「１１」（たとえば、分布４２０）をプログラムするための第１のパルス・シーケンス４５５および中間論理状態「０１」（たとえば、分布４１０）をプログラムするための第２のパルス・シーケンス４６０を示す。パルス・シーケンス４５５、４６０は、マルチレベル自己選択メモリセルをプログラムするために使用されることがある。特に、第２のパルス・シーケンス４６０は、中間状態を自己選択メモリデバイスに記憶するように構成されることがある。図４５０は、時間（ｘ軸）に対して、自己選択メモリセルに印加される１つまたは複数のパルスの電圧の大きさ（ｙ軸）をプロットする。

パルス・シーケンス３５５、３６０、４５５、および４６０は、４つの状態のいずれかをマルチレベル自己選択メモリセルに書き込むために使用されることがある。各パルス・シーケンス３５５、３６０、４５５、または４６０は、特定の状態を自己選択メモリセルに書き込むことに専用であってよい。パルス・シーケンス４５５、４６０は、パルス・シーケンス４５５、４６０のパルスがパルス・シーケンス３５５、３６０内のパルスと反対の極性を有することがあることを除いて、同様に、パルス・シーケンス３５５、３６０として実施されてよい。たとえば、第１のパルス４６５の極性は、第１のパルス３６５の極性の反対であることがある。これが発生し得るのは、パルス３６５、４６５が自己選択メモリセルを異なる末端の閾値電圧分布に動かすように構成されるからである。

カルコゲナイド材料をもつ自己選択メモリセルは、第１のパルス・シーケンス４５５の受領時に第１の論理状態でプログラムされることがある。第１のパルス・シーケンス４５５は、Ｉ_１に対応する振幅と第１の極性とをもつパルス４６５−ａを含むことがある。パルス３６５−ａは、Ｉ_１に対応する固定振幅が維持される持続時間Ｔ_１にわたって印加されることがある。いくつかの実施形態では、持続時間Ｔ_１は、数ナノ秒（ｎｓｅｃ）から１マイクロ秒（μｓｅｃ）の長さ、たとえば、１０ｎｓｅｃから１μｓｅｃの範囲に及ぶことがある。たとえば、自己選択メモリセルは、第１の極性においてＩ_１に対応する振幅をもつパルス４６５を受け取ったとき、論理状態００でプログラムされることがある。メモリセルの現在の状態に関係なく、第１のパルス・シーケンス４５５を使用すると、メモリセルの新しい状態は、分布４０５と関連づけられた論理状態である。図４Ａの矢印４２５は、書き込み動作中に第１のパルス４６５−ａを受け取ったことに基づいて分布４２０から分布４０５に進む自己選択メモリセルを示す。他の実施例では、パルス４６５−ａは、自己選択メモリセルを、分布４１０または分布４１５から分布４０５に移らせる。

第２のパルス・シーケンス４６０は、２つの他の閾値電圧分布の間にある閾値電圧分布をもつ中間論理状態（論理状態１０など）で自己選択メモリセルをプログラムするように構成されることがある。第２のパルス・シーケンス３６０は、第１のパルス４６５−ｂと、第２のパルス４７０とを含むことがある。第１のパルス４６５−ｂは、振幅および極性がパルス４６５−ａに類似してよい。いくつかの実施例では、第２のパルス４７０は、分布３２０から分布３１０に自己選択メモリセルを動かすように構成されることがある。第２のパルス４７０は、第２の極性とＩ_２に対応する固定レベルの振幅が維持される持続時間Ｔ_３とを有する方形パルスであってよい。場合によっては、第２の極性は、第１のパルス４６５−ｂの第１の極性とは異なる。たとえば、第１のパルス４６５−ｂは正の極性を有することがあり、第２のパルス４７０は負の極性を有することがある。

タイミング図４５０に示されるように、第１のパルス４６５−ｂは、第１の持続時間Ｔ１にわたって印加されることがあり、第２のパルス４７０は、第１のパルス４６５−ｂの後しばらくして持続時間Ｔ３にわたって印加されることがある。図４Ａの矢印４３０は、自己選択メモリセルが、書き込み動作中に第１のパルス４６５−ｂを受け取ったことに基づいて分布４２０から分布４０５に移り、次いで、書き込み動作中に第２のパルス４７０を受け取ったことに基づいて分布４０５から分布４１５に移ることを示す。他の実施例では、パルス４６５−ｂは、自己選択メモリセルを分布４１０または分布４１５から分布４０５に移らせる。持続時間Ｔ_３は、持続時間Ｔ_１の後に生じることがある。場合によっては、パルス・シーケンス４６０は、持続時間Ｔ_２中に自己選択メモリセルがゼロ電圧レベルまたは接地電圧にバイアスされ得る間隙時間を含むことがある。間隙時間は、持続時間Ｔ_１と持続時間Ｔ_３との間に生じることがある。いくつかの実施例では、第１のパルス４６５−ｂを印加することと第２のパルス４７０を印加することとの間に、間隙時間はない。そのような場合、第２のパルス４７０は、第１の電圧パルスが印加されたすぐ後に印加されることがある。

いくつかの実施形態では、自己選択メモリセルは、第１のパルス４６５−ｂを受け取ったとき、論理状態００であることがあり、第２のパルス４７０を受け取ったとき、自己選択メモリセルは、論理状態１０でプログラムされることがある。パルスは図４５０では方形パルスとして示されているが、さまざまな形状のプログラミング・パルスが機能を失うことなく自己選択メモリデバイスに印加され得ることが理解されるべきである。たとえば、プログラミング・パルスは、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせであってよい。

マルチレベル自己選択メモリセルのためのマルチレベル書き込み動作を実行するとき、コントローラ（たとえば、メモリコントローラ１４０）は、新しい論理状態がメモリセルに書き込まれていると識別することがある。コントローラは、論理状態を識別したことに基づいて、プログラミング・シーケンス（たとえば、プログラミング・パルス・シーケンス３５５、３６０、４５５、４６０）を選択することがある。場合によっては、コントローラは、メモリセルに書き込まれることになる新しい論理状態が中間状態である（たとえば、他の分布が中間状態の両側にある）と識別することがある。新しい論理状態が中間状態である場合、コントローラは、２つのパルス（たとえば、プログラミング・パルス・シーケンス３６０または４６０）を含むプログラミング・シーケンスを選択することがある。コントローラは、選択されたプログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することがある。プログラミング・シーケンスのパラメータとしては、パルスの数、パルスのうちの１つもしくは複数の極性、パルスのうちの１つもしくは複数の振幅、パルスのうちの１つもしくは複数のエネルギー、パルスのうちの１つもしくは複数の持続時間、パルスのうちの１つもしくは複数の形状、またはそれらの組み合わせがあり得る。

いくつかの実施例では、第２のパルス・シーケンス４６０が、１０に対応する望ましい論理状態を達成するために、確認（図示せず）を含むプログラミング・パルスのシーケンスによって置き換えられることがある。前に図３Ａおよび図３Ｂを参照して説明されたように、プログラミング・パルスのシーケンスは、各々が異なるエネルギーレベルと関連づけられた複数のプログラミング・パルスを含むことがある。場合によっては、プログラミング・パルスのシリーズが、中間論理状態が達成されるまで印加されることがあり、データが正しく記憶されたかどうかを確認するために、読み取り動作が各プログラミング・パルスの印加後に実行される。そのような場合、第１のプログラミング・パルスと関連づけられたエネルギーレベルは、第２のプログラミング・パルスと関連づけられたエネルギーレベルよりも低いことがある。

図５Ａおよび図５Ｂは、本開示の実施形態による自己選択メモリセルの閾値電圧の分布を示す例となる図５００および５５０を示す。電気パルスは示されていないが、マルチレベル自己選択メモリデバイスをプログラムするために電気パルスのシリーズが印加されてよいことが理解される。図５Ａの例では、複数の論理状態を記憶するように構成されたマルチレベル自己選択メモリデバイスセルが説明される。

図５００および５５０は、自己選択メモリセル内の論理状態を示す。たとえば、分布５０５−ａは論理状態００を表すことがあり、分布５１０−ａは論理状態０１を表すことがあり、分布５１５−ａは論理状態１０を表すことがあり、分布５２０−ａは論理状態１１を表すことがある。図３Ａおよび図４Ａを参照して説明された分布３０５、３１０、３１５、および３２０ならびに分布４０５、４１０、４１５、および４２０と同様に、分布５０５−ａ、５１０−ａ、５１５−ａ、および５２０−ａは、各論理状態のための電圧分布に対応する中央電圧値（正規分位点など）を示すことがある。

自己選択メモリデバイスのコントローラ（たとえば、メモリコントローラ１４０）は、自己選択メモリセルにとって望ましい論理状態および自己選択メモリセルのための現在の論理状態を決定することがある。現在の論理状態を識別すると、自己選択メモリセルは、印加するのに適切なパルスを決定することがある。一実施例では、自己選択メモリセルのための現在の論理状態が１１であることがあり、自己選択メモリセルにとって望ましい論理状態が１０であることがある。そのような場合、コントローラは、プログラミング・シーケンスに関連するパラメータを識別することがあり、このプログラミング・シーケンスは、適用されるとき、望ましい論理状態を自己選択メモリセルに記憶する。いくつかの実施例では、プログラミング・シーケンスのパラメータとしては、パルスの数、パルスのうちの１つもしくは複数の極性、パルスのうちの１つもしくは複数の振幅、パルスのうちの１つもしくは複数のエネルギー、パルスのうちの１つもしくは複数の持続時間、パルスのうちの１つもしくは複数の形状、またはそれらの組み合わせがあり得る。自己選択メモリセルのための現在の論理状態が１１であり、自己選択メモリセルにとって望ましい論理状態が１０である実施例では、パルスは正の極性であることがある。追加的または代替的に、自己選択メモリセルは、他の望ましい論理状態（０１または００など）を識別するように構成されることがあり、パルスに関連するパラメータを決定することがある。明示的に示されていないが、一実施例では、自己選択メモリセルのための現在の論理状態が００であることがあり、自己選択メモリセルにとって望ましい論理状態が０１、１０、または１１であることがあることが理解され得る。

図５Ｂの例では、図５５０は、パルスがどのように自己選択メモリセル上に記憶される状態を中間状態から何らかの他の状態に変更し得るかを示す。いくつかの実施形態では、コントローラが、自己選択メモリセルにとって望ましい論理状態および自己選択メモリセルのための現在の論理状態を決定することがある。場合によっては、自己選択メモリセルが、望ましい論理状態を決定するために読み取り動作を実行することがある。現在の論理状態を識別すると、コントローラは、印加するのに適切なパルスを決定することがある。図５Ｂの例では、自己選択メモリセルのための現在の論理状態は１０であり、自己選択メモリセルにとって望ましい論理状態は１１または０１であることがある。自己選択メモリセルにとって望ましい論理状態が１１である場合、自己選択メモリセルは、負の極性をもつパルスを識別することがある。一方、自己選択メモリセルにとって望ましい論理状態が０１であるとき、自己選択メモリセルは、正の極性をもつパルスを識別することがある。さらに、メモリコントローラが、自己選択メモリセルの現在の状態および望ましい状態に基づいて、異なるパルスの振幅を決定することがある。追加的または代替的に、自己選択メモリセルは、他の現在の論理状態（０１など）および他の対応する望ましい論理状態（１０または００など）を識別するように構成されることがある。現在の論理状態および望ましい論理状態に基づいて、自己選択メモリセルは、自己選択メモリセルへの印加のためのパルスに関連するパラメータを決定することがある。

場合によっては、コントローラは、望ましい論理状態および現在の論理状態に基づいて、自己選択メモリセルに印加するのに適切なパルスを決定することがある。場合によっては、コントローラは、図３Ａ、図３Ｂ、図４Ａ、および図４Ｂを参照して説明されるように、決定されたプログラミング・パルスをプログラミング・パルスのシーケンスで置き換えることがある。コントローラは、望ましい論理状態が達成されるまで、プログラミング・パルスのシーケンスを反復的に印加することがある（たとえば、確認プログラム・スキーム）。前に説明されたように、プログラミング・パルスのシーケンス内の各プログラミング・パルスは、異なるエネルギーレベルと関連づけられることがある。

図６は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートするメモリコントローラ６０５のブロック図６００を示す。メモリコントローラ６０５は、本明細書において説明されるメモリコントローラ１４０の態様の一実施例であることがある。メモリコントローラ６０５は、論理状態コンポーネント６１０と、パルス・コンポーネント６１５と、記憶コンポーネント６２０と、プログラミング・シーケンス・コンポーネント６２５と、バイアシング・コンポーネント６３０と、パラメータ・コンポーネント６３５と、望ましい論理状態コンポーネント６４０と、現在の論理状態コンポーネント６４５とを含むことがある。これらのモジュールの各々は、直接的または間接的に、互いと（たとえば、１つまたは複数のバスを介して）通信してよい。

論理状態コンポーネント６１０は、３つ以上の論理状態を記憶するように構成された自己選択メモリセルのための第１の論理状態を識別することがある。いくつかの実施例では、第１の論理状態が自己選択メモリセルの中間状態を含むと識別すること。第２のパルスを印加することは、第１の論理状態が中間状態を含むと識別することに基づく。場合によっては、第１の論理状態は、少なくとも２ビットのデジタルデータを表す。場合によっては、自己選択メモリセルのメモリ・コンポーネントは、テーパ付き外形を含む。

場合によっては、自己選択メモリセルのメモリ・コンポーネントは、第１の表面積を有する底部表面と、底部表面と対向する位置決めされた第２の表面積を有する上部表面とを含み、第１の表面積は第２の表面積とは異なる。場合によっては、自己選択メモリセルはカルコゲナイド材料を含む。

パルス・コンポーネント６１５は、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のパルスを自己選択メモリセルに印加することがある。いくつかの実施例では、パルス・コンポーネント６１５が、第１の論理状態で自己選択メモリセルをプログラムするために、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを自己選択メモリセルに印加することがある。

いくつかの実施例では、パルス・コンポーネント６１５は、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択することがある。いくつかの実施例では、パルス・コンポーネント６１５は、プログラミング・パルスを自己選択メモリセルに印加することがある。いくつかの実施例では、パルス・コンポーネント６１５は、第１の論理状態および第１のパルスの第１の振幅を識別したことに基づいて第２のパルスの第２の振幅を選択することがあり、第２の極性をもつ第２のパルスを印加することは、第２の振幅を選択することに基づく。

いくつかの実施例では、パルス・コンポーネント６１５は、第１の時間期間中に第１のパルスを自己選択メモリセルに印加することがある。いくつかの実施例では、パルス・コンポーネント６１５は、第２の時間期間中に第２のパルスを自己選択メモリセルに印加することがあり、第２の時間期間の少なくとも一部分は、第１の時間期間の後に発生する。いくつかの実施例では、パルス・コンポーネント６１５は、第１の論理状態で自己選択メモリセルをプログラムするために、積分パルスを自己選択メモリセルに印加することがあり、この積分パルスは、第１のパルスと、第２のパルスとを含む。

いくつかの実施例では、パルス・コンポーネント６１５は、第１の論理状態を識別したことに基づいて第１のパルスの第１の形状および第２のパルスの第２の形状を決定することがあり、第１の論理状態を自己選択メモリセルに記憶することは、第１のパルスの第１の形状および第２のパルスの第２の形状を決定することに基づく。

いくつかの実施例では、パルス・コンポーネント６１５は、望ましい論理状態で自己選択メモリセルをプログラムするために、選択された極性および選択された振幅をもつプログラミング・パルスを自己選択メモリセルに印加することがある。場合によっては、第１の振幅は第２の振幅よりも大きい。場合によっては、第１のパルスまたは第２のパルスは、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせである。

記憶コンポーネント６２０は、第１の極性をもつ第１のパルスおよび第２の極性をもつ第２のパルスを印加することに基づいて、第１の論理状態を自己選択メモリセルに記憶することがある。いくつかの実施例では、記憶コンポーネント６２０は、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶することがある。

望ましい論理状態コンポーネント６４０は、３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別することがある。場合によっては、望ましい論理状態は、少なくとも２ビットのデジタルデータを表す。現在の論理状態コンポーネント６４５は、自己選択メモリセルの現在の論理状態を識別することがある。

プログラミング・シーケンス・コンポーネント６２５は、第１の論理状態を識別したことに基づいてプログラミング・シーケンスを選択することがあり、このプログラミング・シーケンスは、第１のパルスと、第２のパルスとを含み、第１の論理状態を記憶することは、プログラミング・シーケンスを選択したことに基づく。

バイアシング・コンポーネント６３０は、第１の時間期間と第２の時間期間との間の第３の時間期間中に自己選択メモリセルをゼロ電圧レベルにバイアスすることがある。いくつかの実施例では、バイアシング・コンポーネント６３０は、第１のパルスを印加した後で第２のパルスを印加する前に、自己選択メモリセルを第１の振幅および第２の振幅とは異なる電圧レベルにバイアスすることがある。場合によっては、電圧レベルは、ゼロ電圧レベルである。

パラメータ・コンポーネント６３５は、自己選択メモリセルに記憶することになる第１の論理状態を識別したことに基づいてプログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することがあり、第１の論理状態を記憶することは、プログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することに基づく。いくつかの実施例では、パラメータ・コンポーネント６３５は、自己選択メモリセルの望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することがあり、プログラミング・パルスを自己選択メモリセルに印加することは、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することに基づく。

場合によっては、１つまたは複数のパラメータとしては、第１のパルスの極性、第１のパルスの振幅、第１のパルスのエネルギー、第１のパルスの持続時間、第１のパルスの形状、第２のパルスの極性、第２のパルスの振幅、第２のパルスのエネルギー、第２のパルスの持続時間、第２のパルスの形状、第１のパルスを印加することと第２のパルスを印加することとの間の間隙持続時間、間隙持続時間中に印加される電圧の振幅、間隙持続時間中に印加される電圧の極性、またはそれらの組み合わせがある。

図７は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法７００を示すフローチャートを示す。方法７００の動作は、本明細書において説明されるメモリコントローラまたはそのコンポーネントによって実施されてよい。たとえば、方法７００の動作は、図６を参照して説明されるメモリコントローラ６０５によって実行されてよい。いくつかの実施例では、メモリコントローラは、以下で説明される機能を実行するようにメモリコントローラの機能要素を制御するために命令のセットを実行することがある。追加的または代替的に、メモリコントローラは、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。

７０５では、メモリコントローラは、３つ以上の論理状態を記憶するように構成された自己選択メモリセルのための第１の論理状態を識別し得る。７０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７０５の動作の態様は、図８を参照して説明される論理状態コンポーネント６１０によって実行されることがある。

７１０では、メモリコントローラが、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のパルスを自己選択メモリセルに印加し得る。７１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１０の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

７１５では、メモリコントローラが、第１の論理状態で自己選択メモリセルをプログラムするために、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを自己選択メモリセルに印加し得る。７１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１５の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

７２０では、メモリコントローラが、第１の極性をもつ第１のパルスおよび第２の極性をもつ第２のパルスを印加することに基づいて、第１の論理状態を自己選択メモリセルに記憶し得る。７２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７２０の動作の態様は、図６を参照して説明される記憶コンポーネント６２０によって実行されることがある。

方法７００を実行するための装置について説明する。この装置は、３つ以上の論理状態を記憶するように構成された自己選択メモリセルのための第１の論理状態を識別するための手段と、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のパルスを自己選択メモリセルに印加するための手段と、第１の論理状態で自己選択メモリセルをプログラムするために、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを自己選択メモリセルに印加するための手段と、第１の極性をもつ第１のパルスおよび第２の極性をもつ第２のパルスを印加することに基づいて、自己選択メモリセルに第１の論理状態を記憶するための手段とを含むことがある。

本明細書において説明される方法および装置のいくつかの実施例は、第１の論理状態が自己選択メモリセルの中間状態を含むと識別するための動作、特徴、手段、または命令をさらに含むことがあり、第２のパルスを印加することは、第１の論理状態が中間状態を含むと識別することに基づく。

本明細書において説明される方法および装置のいくつかの実施例は、第１の論理状態を識別したことに基づいてプログラミング・シーケンスを選択するための動作、特徴、手段、または命令をさらに含むことがあり、このプログラミング・シーケンスは第１のパルスと第２のパルスとを含み、第１の論理状態を記憶することは、プログラミング・シーケンスを選択することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例は、第１の論理状態および第１のパルスの第１の振幅を識別したことに基づいて第２のパルスの第２の振幅を選択するための動作、特徴、手段、または命令をさらに含むことがあり、第２の極性をもつ第２のパルスを印加することは、第２の振幅を選択することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例では、第１のパルスを印加することは、第１の時間期間中に第１のパルスを自己選択メモリセルに印加するための動作、特徴、手段、または命令をさらに含むことがあり、第２のパルスを印加することは、第２の時間期間中に第２のパルスを自己選択メモリセルに印加することであって、この第２の時間期間の少なくとも一部分は第１の時間期間の後に発生する、印加することを含む。

本明細書において説明される方法および装置のいくつかの実施例は、第１の時間期間と第２の時間期間との間の第３の時間期間中に自己選択メモリセルをゼロ電圧レベルにバイアスするための動作、特徴、手段、または命令をさらに含むことがある。

本明細書において説明される方法および装置のいくつかの実施例は、第１のパルスを印加した後で第２のパルスを印加する前に、自己選択メモリセルを第１の振幅および第２の振幅とは異なる電圧レベルにバイアスするための動作、特徴、手段、または命令をさらに含むことがある。本明細書において説明される方法および装置のいくつかの実施例では、電圧レベルは、ゼロ電圧レベルであることがある。

本明細書において説明される方法および装置のいくつかの実施例は、自己選択メモリセルに記憶することになる第１の論理状態を識別したことに基づいてプログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定するための動作、特徴、手段、または命令をさらに含むことがあり、第１の論理状態を記憶することは、プログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例では、１つまたは複数のパラメータは、第１のパルスの極性、第１のパルスの振幅、第１のパルスのエネルギー、第１のパルスの持続時間、第１のパルスの形状、第２のパルスの極性、第２のパルスの振幅、第２のパルスのエネルギー、第２のパルスの持続時間、第２のパルスの形状、第１のパルスを印加することと第２のパルスを印加することとの間の間隙持続時間、間隙持続時間中に印加される電圧の振幅、間隙持続時間中に印加される電圧の極性、またはそれらの組み合わせを含む。本明細書において説明される方法および装置のいくつかの実施例では、第１の振幅は、第２の振幅よりも大きいことがある。

本明細書において説明される方法および装置のいくつかの実施例は、第１の論理状態を識別したことに基づいて第１のパルスの第１の形状および第２のパルスの第２の形状を決定するための動作、特徴、手段、または命令をさらに含むことがあり、第１の論理状態を自己選択メモリセルに記憶することは、第１のパルスの第１の形状および第２のパルスの第２の形状を決定することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例では、第１のパルスまたは第２のパルスは、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせであってよい。

本明細書において説明される方法および装置のいくつかの実施例では、第１の論理状態は、少なくとも２ビットのデジタルデータを表す。本明細書において説明される方法および装置のいくつかの実施例では、自己選択メモリセルのメモリ・コンポーネントは、テーパ付き外形を含む。

本明細書において説明される方法および装置のいくつかの実施例では、自己選択メモリセルのメモリ・コンポーネントは、第１の表面積を有する底部表面と、前記底部表面と対向する位置決めされた第２の表面積を有する上部表面とを含み、第１の表面積は、第２の表面積とは異なる。本明細書において説明される方法および装置のいくつかの実施例では、自己選択メモリセルは、カルコゲナイド材料を含む。

図８は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法８００を示すフローチャートを示す。方法８００の動作は、本明細書において説明されるメモリコントローラまたはそのコンポーネントによって実施されてよい。たとえば、方法８００の動作は、図６を参照して説明されるメモリコントローラ６０５によって実行されてよい。いくつかの実施例では、メモリコントローラは、以下で説明される機能を実行するようにメモリコントローラの機能要素を制御するために命令のセットを実行することがある。追加的または代替的に、メモリコントローラは、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。

８０５では、メモリコントローラが、３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別し得る。８０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図６を参照して説明される望ましい論理状態コンポーネント６４０によって実行されることがある。

８１０では、メモリコントローラが、自己選択メモリセルの現在の論理状態を識別し得る。８１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図６を参照して説明される現在の論理状態コンポーネント６４５によって実行されることがある。

８１５では、メモリコントローラが、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択し得る。８１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

８２０では、メモリコントローラが、プログラミング・パルスを自己選択メモリセルに印加し得る。８２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８２０の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

８２５では、メモリコントローラが、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶し得る。８２５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８２５の動作の態様は、図６を参照して説明される記憶コンポーネント６２０によって実行されることがある。

方法８００を実行するための装置について説明する。この装置は、３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別するための手段と、自己選択メモリセルの現在の論理状態を識別するための手段と、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択するための手段と、プログラミング・パルスを自己選択メモリセルに印加するための手段と、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶するための手段とを含むことがある。

本明細書において説明される方法および装置のいくつかの実施例は、自己選択メモリセルの望ましい論理状態および現在の論理状態に基づいて、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択するための動作、特徴、手段、または命令をさらに含むことがあり、プログラミング・パルスを自己選択メモリセルに印加することは、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例では、１つまたは複数のパラメータとしては、プログラミング・パルスの極性、プログラミング・パルスの振幅、プログラミング・パルスのエネルギー、プログラミング・パルスの持続時間、プログラミング・パルスの形状、またはそれらの組み合わせがある。

本明細書において説明される方法および装置のいくつかの実施例では、プログラミング・パルスを自己選択メモリセルに印加することは、望ましい論理状態で自己選択メモリセルをプログラムするために、選択された極性と選択された振幅とをもつプログラミング・パルスを自己選択メモリセルに印加するための動作、特徴、手段、または命令をさらに含むことがある。

本明細書において説明される方法および装置のいくつかの実施例では、望ましい論理状態は、少なくとも２ビットのデジタルデータを表す。

図９は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法９００を示すフローチャートを示す。方法９００の動作は、本明細書において説明されるメモリコントローラまたはそのコンポーネントによって実施されてよい。たとえば、方法９００の動作は、図６を参照して説明されるメモリコントローラ６０５によって実行されてよい。いくつかの実施例では、メモリコントローラは、以下で説明される機能を実行するようにメモリコントローラの機能要素を制御するために命令のセットを実行することがある。追加的または代替的に、メモリコントローラは、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。

９０５では、メモリコントローラが、３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別し得る。９０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９０５の動作の態様は、図６を参照して説明される望ましい論理状態コンポーネント６４０によって実行されることがある。

９１０では、メモリコントローラが、自己選択メモリセルの現在の論理状態を識別し得る。９１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９１０の動作の態様は、図６を参照して説明される現在の論理状態コンポーネント６４５によって実行されることがある。

９１５では、メモリコントローラが、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択し得る。９１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９１５の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

９２０では、メモリコントローラが、自己選択メモリセルの望ましい論理状態および現在の論理状態に基づいて、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択し得る。場合によっては、プログラミング・パルスを自己選択メモリセルに印加することは、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することに基づく。場合によっては、１つまたは複数のパラメータとしては、プログラミング・パルスの極性、プログラミング・パルスの振幅、プログラミング・パルスのエネルギー、プログラミング・パルスの持続時間、プログラミング・パルスの形状、またはそれらの組み合わせがある。９２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９２０の動作の態様は、図６を参照して説明されるパラメータ・コンポーネント６３５によって実行されることがある。

９２５では、メモリコントローラが、望ましい論理状態で自己選択メモリセルをプログラムするために、選択された極性と選択された振幅とをもつプログラミング・パルスを自己選択メモリセルに印加し得る。９２５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９３０の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

９３０では、メモリコントローラが、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶し得る。９３０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９３０の動作の態様は、図６を参照して説明される記憶コンポーネント６２０によって実行されることがある。

上記で説明された方法は可能な実施例について説明するものであり、動作およびステップは並べ替えられまたは修正されてよく、他の実施例も可能であることに留意されるべきである。さらに、方法のうちの２つ以上からの態様が組み合わされてよい。

本明細書において説明される情報および信号は、多種多様な技術および技法のうちのいずれかを使用して表され得る。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表され得る。いくつかの図面は、単一の信号として信号を示すことがある。しかしながら、信号が信号のバスを表し得、バスはさまざまなビット幅を有してよいことは、当業者によって理解されるであろう。

本明細書で使用されるとき、「仮想接地」という用語は、ほぼゼロボルト（０Ｖ）の電圧で保たれるが接地と直接的に接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態でほぼ０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗からなる分圧器などのさまざまな電子回路素子を使用して実施されることがある。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、ほぼ０Ｖに接続されることを意味する。

「電子通信」および「結合される」という用語は、コンポーネント間の電子流をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的な接続を含んでもよいし、中間コンポーネントを含んでもよい。互いと電子通信するまたは互いと結合されたコンポーネントは、（たとえば、通電された回路内で）能動的に交換する電子または信号であってもよいし、（たとえば、消勢された回路内で）能動的に交換する電子または信号でなくてもよいが、通電されている回路上で電子または信号を交換するように構成および動作可能であってよい。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、電子通信する、または、スイッチの状態（すなわち、開または閉）に関係なく結合されてよい。

「絶縁される」という用語は、電子が現在コンポーネント間を流れることが可能でないコンポーネント間の関係を指す。コンポーネントは、コンポーネント間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているとき、互いから絶縁されることがある。

本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントの活性化を介してコンポーネント間に導電経路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡される第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、電子を第２のコンポーネントと交換し得る。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電荷の流れを可能にする動的な動作であり得る。

メモリアレイを含めて、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は半導体ウェハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用するドーピングを通じて制御され得る。半導体基板のドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。

カルコゲナイド材料は、硫黄（Ｓ）、セレン（Ｓｅ）、およびテルル（Ｔｅ）という元素のうちの少なくとも１つを含む材料または合金であってよい。本明細書において論じられる位相変化材料は、カルコゲナイド材料であってよい。カルコゲナイド材料および合金としては、限定するものではないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔがあり得る。本明細書で使用されるとき、ハイフンでつながれた化学組成表記法は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−ＴｅはＧｅ_ｘＴｅ_ｙを含んでよく、ここで、ｘおよびｙは任意の正の整数であってよい。可変抵抗材料の他の例としては、２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む、二元系金属酸化物材料または混合原子価酸化物があり得る。実施形態は、メモリセルの記憶素子に関連づけられた特定の１つまたは複数の可変抵抗材料に限定されない。たとえば、可変抵抗材料の他の例は、記憶素子を形成するために使用可能であり、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、またはポリマー系材料を含むことがある。

本明細書において説明されるように、上記で説明された半導体基板のドーピングに加えて、メモリセル内のカルコゲナイド材料は、その後のエッチングステップ中のメモリセルのエッチングレートに影響を与えるドーパントでドーピングされてよい。いくつかの実施例では、メモリセル内のカルコゲナイド材料が、メモリセルの導電性を実質的に変えない様式でドーパントがドーピングされることがある。たとえば、カルコゲナイド材料は、カルコゲナイド材料内でのイオンの移動に実質的に影響を与えない濃度でインジウムがドーピングされることがある。

本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジス（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えることがある。端子は、導電材料、たとえば、金属を通じて他の、電子的要素に接続され得る。ソースおよびドレインは導電性であってよく、高濃度にドーピングされた、たとえば、縮退した、半導体領域を備えることがある。ソースとドレインは、低濃度にドーピングされた半導体領域またはチャネルによって分離されてよい。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化膜によって覆われることがある。チャネル導電性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、それぞれ、チャネルが導電性になることがもたらされることがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」であってよい、または「活性化」されてよい。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」であってよい、または「非活性化」されてよい。

本明細書に記載される説明は、添付の図面に関して例示的な構成を説明し、実施され得るまたは特許請求の範囲内に入るすべての実施例を表すとは限らない。本明細書において使用される「例示的」という語は、「例、実例、または説明として役立つ」ことを意味し、必ずしも「好ましい」または「他の例示的な実施形態よりも有利である」ことを意味しない。詳細な説明は、説明される技法の理解をもたらす目的で、具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしで実施されてもよい。いくつかの例では、既知の構造およびデバイスが、説明される実施例の概念を曖昧にすることを避けるためにブロック図形式で示される。

添付の図では、類似の構成要素または特徴が同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素が、参照ラベルの後にダッシュ記号と、類似の構成要素を区別する第２のラベルとが続くことによって、区別されることがある。第１の参照ラベルだけが本明細書において使用される場合、説明は、第２の参照ラベルとは関係なく同じ第１の参照ラベルを有する類似の構成要素の任意の１つに適用可能である。

本明細書において説明される情報および信号は、多種多様な技術および技法のうちのいずれかを使用して表され得る。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表され得る。

本明細書において本開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、別個のハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて実装または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってよい。プロセッサはまた、コンピューティングデバイス（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装されてよい。

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、それを介して送信されてもよい。他の実施例および実装形態は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実装可能である。機能を実装する特徴は、機能の部分が異なる物理的場所で実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてもよい。また、特許請求の範囲内を含めて、本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句によって始められる項目のリスト）において使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストがＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されるべきでない。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも部分的に基づく」という句と同じように解釈されるべきである。

本明細書における説明は、当業者が本開示を行うまたはこれを使用することを可能にするために提供される。本開示に対するさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において規定される一般的な原理は、本開示の範囲から逸脱することなく、他の変形形態に適用されてよい。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も広い範囲が与えられるべきである。

クロスリファレンス
本特許出願は、２０１８年６月６日に出願された、Ｒｏｂｕｓｔｅｌｌｉらによる「Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｐｒｏｇｒａｍｍｉｎｇ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌ」という名称の米国特許出願第１６／００１，７９８号に対する優先権を主張する、２０１９年５月１５日に出願された、Ｒｏｂｕｓｔｅｌｌｉらによる「Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｐｒｏｇｒａｍｍｉｎｇ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１９／０３２４４１号に対する優先権を主張するものであり、この米国特許出願およびＰＣＴ出願の各々は本発明の譲受人に譲渡され、かつこの米国特許出願およびＰＣＴ出願の各々は参照によりその全体が本明細書に明白に組み込まれる。

以下は、一般に、メモリアレイを動作させることに関し、より詳細には、マルチレベル自己選択メモリデバイスをプログラムすることに関する。

メモリデバイスは、コンピュータ、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、論理「１」または論理「０」によって表されることが多い２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに記憶された状態を読み出してもよいし、これを感知してもよい。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内の状態を書き込んでもよいし、これをプログラムしてもよい。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であり得る。不揮発性メモリセルは、外部電源の不在下ですら、記憶された論理状態を長期間にわたって維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。

メモリデバイスの改善としては、一般的に、さまざまなメトリクスの中でもとりわけ、メモリセル密度の増加、読み取り／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費量の減少、または製造コストの減少があり得る。複数ビットの情報をメモリセルに記憶することが、物理的なメモリセル密度を増加させることなくデータ記憶密度を増加させるために望ましいことがある。

本開示の実施形態による例示的なメモリデバイスを示す図である。 本開示の実施形態によるマルチレベル自己選択メモリデバイスをプログラムすることをサポートするメモリアレイの一実施例を示す図である。 本開示の実施形態によるマルチレベル自己選択メモリデバイスをプログラムすることをサポートする自己選択メモリセル内の閾値電圧の分布を示す図の一例である。 本開示の実施形態によるマルチレベル自己選択メモリデバイスをプログラムすることをサポートするタイミング図の一例である。 本開示の実施形態によるマルチレベル自己選択メモリデバイスをプログラムすることをサポートする自己選択メモリセル内の閾値電圧の分布を示す図の一例である。 本開示の実施形態によるマルチレベル自己選択メモリデバイスをプログラムすることをサポートするタイミング図の一例である。 本開示の実施形態によるマルチレベル自己選択メモリデバイスをプログラムすることをサポートする自己選択メモリセル内の閾値電圧の分布を示す図の一例である。 本開示の実施形態によるマルチレベル自己選択メモリデバイスをプログラムすることをサポートする自己選択メモリセル内の閾値電圧の分布を示す図の一例である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートするデバイスのブロック図である。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法のフローチャートである。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法のフローチャートである。 本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法のフローチャートである。

カルコゲナイド材料を含む自己選択メモリセルは、３つ以上の一意の状態を記憶するように構成されたマルチレベルセルの一例であることがある。したがって、そのようなマルチレベル自己選択メモリセルは、複数のビットのデータを記憶するように構成されることがある。場合によっては、自己選択メモリセルは、ある一定のバイアスをワードラインとディジットラインとの間に加えることによって選択されることがある。自己選択メモリセルに記憶される論理状態は、自己選択メモリセルに印加されるプログラミング・パルスの極性に基づくことがある。たとえば、自己選択メモリは、正の極性を有するプログラミング・パルスの印加時に論理「０」を記憶してよく、自己選択メモリは、負の極性を有するプログラミング・パルスの印加時に論理「１」を記憶してよい。

カルコゲナイド材料を含むマルチレベル自己選択メモリセルをプログラムするための技法が提供される。１つまたは複数の中間メモリ状態を自己選択メモリセルにプログラムするために、２つのパルスを含むプログラミング・パルス・シーケンスが使用されることがある。プログラミング・パルス・シーケンスの第１のパルスは、第１の極性と、第１の大きさとを有することがあり、プログラミング・パルス・シーケンスの第２のパルスは、第１の極性とは異なる第２の極性と、第１の大きさとは異なる第２の大きさとを有することがある。プログラミング・パルス・シーケンス内で両方のパルスを印加した後、自己選択メモリセルは、２ビットのデータ（たとえば、論理「０１」または論理「１０」）を表す中間状態を記憶することがある。

場合によっては、メモリコントローラは、自己選択メモリセルにプログラムされることになる第１の論理状態を識別することがある。一実施例では、第１の論理状態は、中間論理状態（０１または１０など）であってよい。第１の論理状態を識別すると、メモリコントローラは、自己選択メモリセルをプログラムするための第１のプログラミング・パルスを選択することがある。場合によっては、メモリコントローラは、第１のプログラミング・パルスと関連づけられた複数のパラメータを決定することがある。一実施例では、第１のプログラミング・パルスは、第１の極性と、第１の振幅とを有することがある。場合によっては、第１の極性は、正の極性であってもよいし、負の極性であってもよい。次いで、メモリコントローラは、第２の論理状態で自己選択メモリセルをプログラムするために、第１のプログラミング・パルスを自己選択メモリセルに印加することがある。第２の論理状態は、第１の論理状態とは異なる。たとえば、第２の論理状態は、自己選択メモリセルのための中間論理状態であってよい。第１のプログラミング・パルスを印加した後、メモリコントローラは、第２の極性と第２の振幅とをもつ第２のプログラミング・パルスを自己選択メモリセルに印加することがある。第２の極性は、第１の極性とは異なることがある。一実施例では、第１の極性が正の極性である場合、第２の極性は負の極性である。第２のプログラミング・パルスの印加は、第１の論理状態で自己選択メモリセルをプログラムすることがある。次いで、メモリコントローラは、第１の論理状態を自己選択メモリセルに記憶することがある。本開示の態様は、有利には、長パルスの代わりに２つの短パルスを使用し、それによって、電流を維持し、自己選択メモリセルの性能を改善し得る。

一実施形態では、メモリコントローラは、プログラミング・パルスのうちの少なくとも１つを、確認（ｖｅｒｉｆｙ）を含むプログラミング・パルスのシーケンスと置き換えることがある。場合によっては、確認は、少なくとも１つのビットに対する望ましい論理状態に対応する読み取り電圧であってよい。たとえば、説明される状態は、中間論理状態（０１または１０など）であってよい。いくつかの実施例では、プログラミング・パルスのシーケンス内の各プログラミング・パルスは、所定のエネルギーレベルと関連づけられることがある。場合によっては、各プログラミング・パルスと関連づけられたエネルギーレベルは、反復的に増加することがある。いくつかの実施例では、メモリコントローラは、自己選択メモリセルにプログラムされることになる望ましい論理状態を決定することがある。次いで、メモリコントローラは、プログラミング・パルスのシーケンスから第１のプログラミング・パルスを印加することがあり、第１のプログラミング・パルスの印加の後に読み取り動作を実行することがある。望ましい論理状態が達成されない場合、メモリコントローラは、プログラミング・パルスのシーケンスから第２のプログラミング・パルスを印加することがある。場合によっては、第２のプログラミング・パルスのエネルギーレベルは、第１のプログラミング・パルスのエネルギーレベルよりも大きいことがある。場合によっては、メモリコントローラは、望ましい論理状態が達成されているかどうかを決定するために、第２のプログラミング・パルスの印加後に読み取り動作を実行することがある。望ましい論理状態が達成された場合、メモリコントローラは、動作を停止することがある。本開示の態様は、有利には、ビット電圧対パルスエネルギーが高い感度を有する場合、より正確なビット配置（すなわち、より密な分布）をもたらすことがある。

代替実施形態では、メモリコントローラは、自己選択メモリセルにとって望ましい論理状態を識別することがある。たとえば、望ましい論理状態は、中間論理状態であることがある。場合によっては、メモリコントローラは、自己選択メモリセルの現在の論理状態を識別することがある。たとえば、メモリコントローラは、現在の論理状態を識別するために、読み取り動作を実行することがある。場合によっては、メモリコントローラは、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択することがある。たとえば、メモリコントローラは、プログラミング・パルスの極性、プログラミング・パルスの振幅、プログラミング・パルスのエネルギー、プログラミング・パルスの持続時間、プログラミング・パルスの形状、またはそれらの組み合わせを決定することがある。次いで、メモリコントローラは、望ましい論理状態で自己選択メモリセルをプログラムするために、プログラミング・パルスを自己選択メモリセルに印加することがある。場合によっては、メモリコントローラは、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶することがある。

この代替実施形態では、メモリコントローラは、望ましい論理状態および現在の論理状態に基づいて自己選択メモリセルに印加するために、プログラミング・パルスを決定することがある。場合によっては、メモリコントローラは、決定されたプログラミング・パルスを、確認を含むプログラミング・パルスのシーケンスと置き換えるように構成されることがある。前に説明したように、プログラミング・パルスのシーケンス内の各プログラミング・パルスは、反復的に増加し得るエネルギーレベルと関連づけられることがある。いくつかの実施例では、メモリコントローラは、プログラミング・パルスのシーケンスから第１のプログラミング・パルスを印加することがあり、自己選択メモリセルが望ましい論理状態でプログラムされたかどうかを決定するために、読み取り動作を実行することがある。望ましい論理状態が達成されない場合、メモリコントローラは、プログラミング・パルスのシーケンスから第２のプログラミング・パルスを印加することがある。場合によっては、第２のプログラミング・パルスは、第１のプログラミング・パルスよりも高いエネルギーレベルを有するように構成されることがある。

上記で紹介された本開示の特徴は、本明細書でクロスポイント・アーキテクチャをもつメモリアレイの文脈でさらに説明される。次いで、具体的な実施例が、いくつかの実施形態において自己選択メモリデバイスにアクセスする技法に関連するメモリアレイを動作させるために説明される。本開示のこれらおよび他の特徴は、自己選択メモリデバイスをプログラムする技法に関連する装置図、システム図、およびフローチャートによってさらに示され、これらを参照しながら説明される。

図１は、本開示の実施形態による例示的なメモリデバイス１００を示す。メモリデバイス１００は、電子メモリ装置と呼ばれることもある。図１は、メモリデバイス１００のさまざまなコンポーネントおよび特徴の例示的な表現である。したがって、メモリデバイス１００のコンポーネントおよび特徴は、メモリデバイス１００内での実際の物理的位置ではなく、機能的相互関係を示すために示されていることが理解されるべきである。図１の例示的な実施例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイを含む。３Ｄメモリアレイは、異なる状態を記憶するようにプログラム可能であり得るメモリセル１０５を含む。いくつかの実施形態では、各メモリセル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であり得る。いくつかの実施形態では、メモリセル１０５は、３つ以上の論理状態を記憶するように構成されることがある。メモリセル１０５は、いくつかの実施形態では、自己選択メモリセルを含むことがある。図１に含まれるいくつかの要素は数字の標識で標示されているにもかかわらず、他の対応する要素は標示されていないが、それらは、示される特徴の可視性および明快さを増加させるために、同じである、または類似であると理解されるであろう。

３Ｄメモリアレイは、互いの上に形成された２つ以上の２次元（２Ｄ）メモリアレイを含むことがある。これは、２Ｄアレイと比較して単一のダイまたは基板上に配置または作製され得るいくつかのメモリセルを増加させることがあり、これは、生産コストを減少させる、またはメモリデバイスの性能を向上させる、または両方であることがある。図１に示される実施例に基づいて、メモリアレイは、２つのレベルのメモリセル１０５を含み、したがって、３Ｄメモリアレイと考えられてよい。しかしながら、レベルの数は、２つに限定されない。各レベルは、メモリセル１０５が各レベルにわたって互いと（正確に、重複する、またはほぼ）位置合わせされ、メモリセルスタック１４５を形成し得るように、位置合わせまたは位置決めされることがある。場合によっては、メモリセルスタック１４５は、以下で説明されるように、両方のためのアクセスラインを共有しながら、別の自己選択メモリセルの上に置かれた複数の自己選択メモリセルを含むことがある。場合によっては、自己選択メモリセルは、マルチレベル記憶技法を使用して複数のビットのデータを記憶するように構成されたマルチレベル自己選択メモリセルであることがある。

いくつかの実施形態では、メモリセル１０５の各行はアクセスライン１１０に接続され、メモリセル１０５の各列はビットライン１１５に接続される。アクセスライン１１０とビットライン１１５は、互いに実質的に垂直であってよく、メモリセルのアレイを作製してよい。図１に示されるように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビットライン１１５などの共通の導電ラインを共有し得る。すなわち、ビットライン１１５は、上側メモリセル１０５の下部電極および下側メモリセル１０５の上部電極と電子通信し得る。他の構成も可能であり、たとえば、第３の層が、アクセスライン１１０を下側層と共有してよい。一般に、１つのメモリセル１０５が、アクセスライン１１０およびビットライン１１５などの２つの導電ラインの交点に設置され得る。この交点は、メモリセルのアドレスと呼ばれることがある。ターゲットメモリセル１０５は、通電されたアクセスライン１１０とビットライン１１５の交点に設置されたメモリセル１０５であってよい。すなわち、アクセスライン１１０およびビットライン１１５は、それらの交点にあるメモリセル１０５を読み出すまたはこれに書き込むために通電されることがある。同じアクセスライン１１０またはビットライン１１５と電子通信する（たとえば、これに接続された）他のメモリセル１０５は、ターゲットでないメモリセル１０５と呼ばれることがある。

上記で論じられたように、電極は、メモリセル１０５およびアクセスライン１１０またはビットライン１１５に結合されることがある。電極という用語は、電気導体を指すことがあり、場合によっては、メモリセル１０５への電気接点として用いられることがある。電極は、メモリデバイス１００の要素またはコンポーネント間の導電経路を提供する、トレース、配線、導電ライン、導電層などを含むことがある。いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に位置決めされたカルコゲナイド材料を含むことがある。第１の電極の一方の側面はアクセスライン１１０に結合されることがあり、第１の電極の他方の側面はカルコゲナイド材料に結合されることがある。さらに、第２の電極の一方の側面はビットライン１１５に結合されることがあり、第２の電極の他方の側面はカルコゲナイド材料に結合されることがある。第１の電極と第２の電極は、同じ材料（たとえば、炭素）であってもよいし、異なる材料であってもよい。

読み出しおよび書き込みなどの動作が、アクセスライン１１０およびディジットライン１１５を活性化または選択することによってメモリセル１０５上で実行されることがある。いくつかの実施形態では、アクセスライン１１０はワードライン１１０としても知られており、ビットライン１１５はディジットライン１１５としても知られている。ワードラインおよびビットライン、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワードライン１１０またはディジットライン１１５を活性化または選択することは、電圧をそれぞれのラインに印加することを含むことがある。ワードライン１１０およびディジットライン１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドーピングされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。

メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御され得る。たとえば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて適切なワードライン１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受け取って、適切なディジットライン１１５を活性化し得る。したがって、ワードライン１１０およびディジットライン１１５を活性化することによって、それらの交点にあるメモリセル１０５がアクセスされ得る。

アクセス時、メモリセル１０５は、メモリセル１０５の記憶される状態を決定するために、センス・コンポーネント１２５によって、読み出される、または感知されることがある。たとえば、電圧が、（対応するワードライン１１０およびビットライン１１５を使用して）メモリセル１０５に印加されてよく、結果として生じる電流の存在は、メモリセル１０５の印加電圧および閾値電圧に依存し得る。場合によっては、複数の電圧が印加されることがある。代替的に、印加電圧が電流の流れをもたらさない場合、電流がセンス・コンポーネント１２５によって検出されるまで、他の電圧が印加されることがある。電流の流れをもたらした電圧を評価することによって、メモリセル１０５の記憶される論理状態が決定され得る。場合によっては、電圧は、電流の流れが検出されるまで、大きさが逓増されることがある。他の場合には、電流が検出されるまで、所定の電圧が順次印加されることがある。同様に、電流がメモリセル１０５に印加されることがあり、電流を生じさせる電圧の大きさは、メモリセル１０５の電気抵抗または閾値電圧に依存し得る。

センス・コンポーネント１２５は、信号の差を検出および増幅するために、さまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリセル１０５の検出された論理状態が、列デコーダ１３０を通じて出力１３５として出力され得る。場合によっては、センス・コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であってよい。または、センス・コンポーネント１２５は、列デコーダ１３０もしくは行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。当業者は、センス・コンポーネントが、その機能的目的を失うことなく、列デコーダまたは行デコーダのどちらかと関連づけられ得ることを理解するであろう。

メモリセル１０５は、関連のあるワードライン１１０およびディジットライン１１５を同様に活性化することによって設定または書き込まれてよく、少なくとも１つの論理値が、メモリセル１０５に記憶され得る。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれることになるデータ、たとえば入力／出力１３５を受け入れることがある。カルコゲナイド材料を含む自己選択メモリセルの場合、メモリセル１０５は、第１の極性を有する第１のパルスと第２の極性を有する第２のパルスとを含むプログラミング・シーケンスを適用することによって、データを記憶するために書き込まれることがある。プログラミング・パルスは、さまざまな形状を有してよい。このプロセスは、以下で図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、および図５Ｂを参照しながら、より詳細に論じられる。

メモリコントローラ１４０は、さまざまなコンポーネント、たとえば、行デコーダ１２０、列デコーダ１３０、およびセンス・コンポーネント１２５を通して、メモリセル１０５の動作（たとえば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。場合によっては、行デコーダ１２０、列デコーダ１３０、およびセンス・コンポーネント１２５のうちの１つまたは複数が、メモリコントローラ１４０と同じところに設置されることがある。メモリコントローラ１４０は、所望のワードライン１１０およびディジットライン１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリコントローラ１４０は、メモリデバイス１００の動作中に使用されるさまざまな電圧または電流も生成および制御し得る。

メモリコントローラ１４０は、３つ以上の状態で自己選択メモリセルをプログラムすることができる書き込み動作を実行するように構成されることがある。たとえば、メモリコントローラ１４０は、４つの状態（たとえば、論理「００」、論理「０１」、論理「１０」、または論理「１１」）で自己選択メモリセルをプログラムするように構成されることがある。場合によっては、中間状態を自己選択メモリセルに記憶するためのプログラミング・パルス・シーケンスが２つのパルスを含むことがある。第１のパルスは第１の極性を有することがあり、第２のパルスは、第１の極性と反対の第２の極性を有することがある。場合によっては、第２のパルスの大きさは、第１のパルスの大きさよりも小さいことがある。

たとえば、メモリコントローラ１４０は、自己選択メモリセルのための第１の論理状態を識別することがある。次いで、メモリコントローラ１４０が、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のプログラミング・パルスを自己選択メモリセルに印加することがある。たとえば、メモリコントローラ１４０は、中間論理状態で自己選択メモリセルをプログラムするために、第１のプログラミング・パルスを印加することがある。次いで、メモリコントローラ１４０が、第１の論理状態で自己選択メモリセルをプログラムするために、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを自己選択メモリセルに印加することがある。次いで、メモリコントローラ１４０が、第１の論理状態を自己選択メモリセルに記憶することがある。

いくつかの実施形態では、メモリコントローラ１４０は、自己選択メモリセルにとって望ましい論理状態を識別することがある。本明細書において説明されるように、自己選択メモリセルは、３つ以上の論理状態を記憶するように構成される。メモリコントローラ１４０は、自己選択メモリセルの現在の論理状態を識別し得る。たとえば、メモリコントローラ１４０は、現在の論理状態を識別するために、読み取り動作を実行することがある。場合によっては、メモリコントローラ１４０は、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択し、そのプログラミング・パルスを自己選択メモリセルに印加することがある。場合によっては、メモリコントローラ１４０は、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶することがある。

図２は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする３Ｄメモリアレイ２００の一実施例を示す。メモリアレイ２００は、図１を参照して説明されるメモリアレイの部分の一実施例であってよい。メモリアレイ２００は、基板２０４の上方に位置決めされたメモリセルの第１のアレイまたはデッキ２０５と、第１のアレイまたはデッキ２０５の上のメモリセルの第２のアレイまたはデッキ２１０とを含むことがある。メモリアレイ２００は、図１を参照して説明されるように、ワードライン１１０−ａとワードライン１１０−ｂと、ビットライン１１５−ａとも含むことがあり、これらは、ワードライン１１０およびビットライン１１５の実施例であり得る。第１のデッキ２０５および第２のデッキ２１０のメモリセルは各々、１つまたは複数の自己選択メモリセルを有してよい。図２に含まれるいくつかの要素は数字の標識で標示されているにもかかわらず、他の対応する要素は標示されていないが、それらは、示される特徴の可視性および明快さを増加させるために、同じである、または類似であると理解されるであろう。

第１のデッキ２０５の自己選択メモリセルは、第１の電極２１５−ａと、カルコゲナイド材料２２０−ａと、第２の電極２２５−ａとを含むことがある。さらに、第２のデッキ２１０の自己選択メモリセルは、第１の電極２１５−ｂと、カルコゲナイド材料２２０−ｂと、第２の電極２２５−ｂとを含むことがある。第１のデッキ２０５および第２のデッキ２１０の自己選択メモリセルは、いくつかの実施形態では、図１を参照して説明されるように、各デッキ２０５および２１０の対応する自己選択メモリセルがビットライン１１５またはワードライン１１０を共有し得るように、共通の導電ラインを有することがある。たとえば、第２のデッキ２１０の第１の電極２１５−ｂおよび第１のデッキ２０５の第２の電極２２５−ａは、垂直方向に隣接する自己選択メモリセルによってビットライン１１５−ａが共有されるように、ビットライン１１５−ａに結合されることがある。

メモリアレイ２００のアーキテクチャは、図２に示されるようにメモリセルがワードラインとビットラインとの間の位相幾何学的クロスポイントに形成されるクロスポイント・アーキテクチャと呼ばれることがある。そのようなクロスポイント・アーキテクチャは、他のメモリアーキテクチャと比較して低い生産コストで、比較的高密度のデータ記憶を提供し得る。たとえば、クロスポイント・アーキテクチャは、他のアーキテクチャと比較して、減少した面積をもつメモリセルと、結果的に、増加したメモリセル密度とを有することがある。たとえば、このアーキテクチャは、３端子選択コンポーネントをもつアーキテクチャなどの６Ｆ２メモリセル面積をもつ他のアーキテクチャと比較して、４Ｆ２メモリセル面積を有することがあり、ここで、Ｆは最小フィーチャサイズである。たとえば、ＤＲＡＭは、３端子デバイスであるトランジスタを、各メモリセルのための選択コンポーネントとして使用することがあり、クロスポイント・アーキテクチャと比較して大きいメモリセル面積を有することがある。

いくつかのアーキテクチャ（図示せず）では、複数のワードラインが、平行な平面上、または基板と平行な段上に形成されることがある。複数のワードラインは、垂直方向に位置合わせされた穴のセットを複数のビットラインの各々が貫通する（たとえば、ビットラインは、ワードラインの平面および水平な基板に対して垂直方向に配設される）ように、ワードラインの平面に直角に形成された複数のビットラインを可能にするために複数の穴を含むように構成されることがある。記憶素子を含むメモリセル（たとえば、カルコゲナイド材料を含む自己選択メモリセル）は、ワードラインとビットラインの交差点（たとえば、垂直方向に位置合わせされた穴のセットの中の、ワードラインとビットラインとの間のスペース）に形成されることがある。上記で図１を参照して説明された様式と類似の様式では、メモリセル（たとえば、カルコゲナイド材料を含む自己選択メモリセル）は、それぞれのアクセスライン（たとえば、ビットラインおよびワードライン）を選択して電圧パルスまたは電流パルスを印加することによって動作され（たとえば、読み出され、および／またはプログラムされ）得る。

図２の実施例は２つのメモリデッキを示しているが、他の構成も可能である。いくつかの実施形態では、自己選択メモリセルの単一のメモリデッキが、基板２０４の上方に構築されることがあり、これは、２次元メモリと呼ばれることがある。いくつかの実施形態では、メモリセルの３つまたは４つのメモリデッキが、３次元クロスポイント・アーキテクチャにおいて類似した様式で構成されることがある。いくつかの実施形態では、メモリデッキのうちの１つまたは複数が、カルコゲナイド材料２２０を含む自己選択メモリセルを含むことがある。たとえば、カルコゲナイド材料２２０としては、たとえば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、およびシリコン（Ｓｉ）の合金などのカルコゲナイド・ガラスがあり得る。いくつかの実施形態では、セレン（Ｓｅ）、ヒ素（Ａｓ）、およびゲルマニウム（Ｇｅ）を主に有するカルコゲナイド材料は、ＳＡＧ合金と呼ばれることがある。いくつかの実施形態では、ＳＡＧ合金はシリコン（Ｓｉ）を含むことがあり、そのようなカルコゲナイド材料は、ＳｉＳＡＧ合金と呼ばれることがある。いくつかの実施形態では、カルコゲナイド・ガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、またはフッ素（Ｆ）などの追加の元素を、各々原子または分子の形態で含むことがある。

いくつかの実施形態では、カルコゲナイド材料２２０を含む自己選択メモリセルは、ビットライン１１５およびワードライン１１０を使用してプログラミング・パルスを自己選択メモリセルに印加することによって、論理状態にプログラムされ得る。一実施例では、自己選択メモリセルと関連づけられたコントローラは、自己選択メモリセルのための第１の論理状態を識別することがある。第１に、第１の極性と第１の振幅とをもつ第１のプログラミング・パルスが、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、自己選択メモリセルに印加され得る。第２に、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスが、第１の論理状態で自己選択メモリセルをプログラムするために、自己選択メモリセルに印加され得る。第２のパルスが印加されると、第１の論理状態が自己選択メモリセルに記憶され得る。

図３Ａは、本開示の実施形態による自己選択メモリセルの閾値電圧の分布を示す図３００の一例を示す。マルチレベル自己選択メモリセルは、マルチレベル記憶技法を使用して複数のビットのデータを表す論理状態を記憶するように構成され得る。電圧分布は、自己選択メモリセルに記憶され得る論理状態を示す。

自己選択メモリセルは、図１および図２を参照して説明されるように、カルコゲナイド材料を含むことがある。閾値電圧分布は、セルあたり少なくとも２ビットを記憶するためのマルチレベル・セル・プログラミング・スキームを表し得る。図３Ａの実施例では、分布３０５は論理状態００を表すことがあり、分布３１０は論理状態０１を表すことがあり、分布３１５は論理状態１０を表すことがあり、分布３２０は論理状態１１を表すことがある。場合によっては、分布３０５、３１０、３１５、および３２０は、各論理状態のための電圧分布に対応する中央電圧値（正規分位点など）を示すことがある。たとえば、分布３０５は、論理状態００に対応する分布のための正規分位点を表すことがある。同様に、分布３１０は、論理状態０１に対応する分布のための正規分位点を表すことがあり、分布３１５は、論理状態１０に対応する分布のための正規分位点を表すことがあり、分布３２０は、論理状態１１に対応する分布のための正規分位点を表すことがある。いくつかの実施形態では、２つの分布は、重複部分を有することがあり、したがって、２つの分布間の明らかな分離を有さないことがある。いくつかの実施形態では、各分布は、その中央値に関して対称的でないことがある。いくつかの実施形態では、各分布は、異なる範囲の電圧値を示すことがある。

図３Ｂは、本開示のさまざまな実施形態によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする書き込み動作のためのタイミング図３５０の一例を示す。タイミング図３５０は、論理状態「１１」（たとえば、分布３２０）をプログラムするための第１のパルス・シーケンス３５５および中間論理状態「０１」（たとえば、分布３１０）をプログラムするための第２のパルス・シーケンス３６０を示す。パルス・シーケンス３５５、３６０は、マルチレベル自己選択メモリセルをプログラムするために使用されることがある。特に、第２のパルス・シーケンス３６０は、中間状態を自己選択メモリデバイスに記憶するように構成されることがある。タイミング図３５０は、時間（ｘ軸）に対して、自己選択メモリセルに印加される１つまたは複数のパルスの電圧の大きさ（ｙ軸）をプロットする。場合によっては、自己選択メモリセルをプログラムする間に印加される電圧は、プログラミング・パルスと関連づけられたエネルギーと相関しないことがある。その結果、電圧は、自己選択メモリセルの現在の状態に関係なく自己選択メモリセルを選択するのに電圧が十分であるような様式で選択されることがある。場合によっては、プログラミング・パルスと関連づけられたエネルギーは、自己選択メモリセルと関連づけられた高電圧を選択するのにデフォルト・バイアスが十分でない場合に増加されることがある。いくつかの実施例では、自己選択メモリセルがオンにされると、自己選択メモリセルの活性材料上のバイアスは、外部バイアスよりも小さいことがある。そのような場合、バイアスは、活性材料の１つまたは複数の性質に依存することがある。その結果、所与のパルス持続時間でパルスエネルギーを制御することは、自己選択メモリセルを通る電流の流れによって制御されることがある。自己選択メモリセルを通る電流の流れは、静的な構成を使用して制御されてもよいし、動的な構成を使用して制御されてもよい。場合によっては、自己選択メモリセル内の電流の流れは、クランプ・デバイスまたは電流ミラーを使用して制御されることがある。

カルコゲナイド材料をもつ自己選択メモリセルは、第１のパルス・シーケンス３５５の受領時に第１の論理状態でプログラムされることがある。第１のパルス・シーケンス３５５は、Ｉ_１に対応する振幅と第１の極性とをもつパルス３６５−ａを含むことがある。パルス３６５−ａは、Ｉ_１に対応する固定振幅が維持される持続時間Ｔ_１にわたって印加されることがある。いくつかの実施形態では、持続時間Ｔ_１は、数ナノ秒（ｎｓｅｃ）から１マイクロ秒（μｓｅｃ）の長さ、たとえば、１０ｎｓｅｃから１μｓｅｃの範囲に及ぶことがある。自己選択メモリセルは、パルス３６５−ａの受領時に論理状態１１でプログラムされることがある。メモリセルの現在の状態に関係なく、第１のパルス・シーケンスを使用すると、メモリセルの新しい状態は、分布３２０と関連づけられた論理状態である。図３Ａの矢印３２５は、書き込み動作中にパルス３６５−ａを受け取ったことに基づいて分布３０５から分布３２０に移る自己選択メモリセルを示す。他の実施例では、パルス３６５−ａは、自己選択メモリセルを、分布３１０または分布３１５から分布３２０に移らせる。

第２のパルス・シーケンス３６０は、２つの他の閾値電圧分布の間にある閾値電圧分布をもつ中間論理状態で自己選択メモリセルをプログラムするように構成されることがある。第２のパルス・シーケンス３６０は、第１のパルス３６５−ｂと、第２のパルス３７０とを含むことがある。第１のパルス３６５−ｂは、振幅および極性がパルス３６５−ａに類似してよい。第２のパルス３７０は、自己選択メモリセルを分布３２０から分布３１０にするように構成されることがある。第２のパルス３７０は、第２の極性とＩ_２に対応する固定振幅が維持される持続時間Ｔ_３とを有する方形パルスであってよい。場合によっては、第２のパルス３７０の第２の極性は、第１のパルス３６５−ｂの第１の極性とは異なる。この極性の違いによって、自己選択メモリセルの閾値電圧分布が、第１のパルス３６５−ｂが印加されるときとは異なる方向に動かされることがある。

場合によっては、マルチレベルメモリセルのための書き込み動作は、メモリセルの特性を検出するためまたはメモリセルに印加されるパルスを微調整するため、大きなレイテンシを示すことがある。第２のパルス・シーケンス３６０は、自己選択メモリセルの中間レベルのための比較的高速な書き込み動作を提供するように構成される。第２のパルス・シーケンス３６０では、第１のパルス３６５−ｂは、自己選択メモリセルを一番端の分布（たとえば、分布３２０）に動かすように構成されることがある。一番端の分布になると、メモリコントローラは、自己選択メモリセルの現在の状態を信頼し、自己選択メモリセルを所望の中間分布（たとえば、分布３１０）に動かすために第２のパルス３７０を印加することがある。そのようなパルス・シーケンスは、自己選択メモリセルの現在の状態と望ましい状態のあらゆる組み合わせのための複数の異なるパルス・シーケンスを有することを回避し得る。

タイミング図３５０に示されるように、第１のパルス３６５−ｂは、第１の持続時間Ｔ _１ にわたって印加されることがあり、第２のパルス３７０は、第１のパルス３６５−ｂの後しばらくして持続時間Ｔ _３ にわたって印加されることがある。図３Ａの矢印３３０は、自己選択メモリセルが、書き込み動作中に第１のパルス３６５−ｂを受け取ったことに基づいて分布３０５から分布３２０に移り、次いで、書き込み動作中に第２のパルス３７０を受け取ったことに基づいて分布３２０から分布３１０に移ることを示す。他の実施例では、第１のパルス３６５−ｂは、自己選択メモリセルを分布３１０または分布３１５から分布３２０に移らせる。持続時間Ｔ_３は、持続時間Ｔ_１の後に生じることがある。場合によっては、パルス・シーケンス３６０は、持続時間Ｔ_２中に、自己選択メモリセルがゼロ電圧レベルまたは接地電圧にバイアスされ得る間隙時間を含むことがある。間隙時間は、持続時間Ｔ_１と持続時間Ｔ_３との間に生じることがある。いくつかの実施例では、第１のパルス３６５−ｂを印加することと第２のパルス３７０を印加することとの間に、間隙時間はない。そのような場合、第２のパルス３７０は、第１の電圧パルスが印加されたすぐ後に印加されることがある。

パルスはタイミング図３５０では方形パルスとして示されているが、さまざまな形状のプログラミング・パルスが機能を失うことなく自己選択メモリデバイスに印加され得ることが理解されるべきである。たとえば、プログラミング・パルスは、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせであってよい。

いくつかの実施例では、第２のパルス・シーケンス３６０が、確認を含むプログラミング・パルスのシーケンスによって置き換えられることがある。前に説明されたように、確認は、少なくとも１つのビットに対する望ましい論理状態に対応する読み取り電圧であってよい。図３Ａおよび図３Ｂの例では、望ましい状態は、０１の中間論理状態であることがある。場合によっては、プログラミング・パルスのシーケンスは、各々がエネルギーレベルと関連づけられた複数のプログラミング・パルスを含むことがある。０１の中間論理状態を達成するために、プログラミング・パルスのシーケンスからの第１のプログラミング・パルスが印加されることがある。読み取り動作が、自己選択メモリセルの現在の状態が０１の中間論理状態に対応するかどうかを確認するために実行されることがある。場合によっては、読み取り動作は、非破壊的な読み取り動作であることがある。そのような場合、自己選択メモリセルの現在の状態が１０の中間論理状態と０１の中間論理状態との間であるかどうかを確認するために、読み取り動作は、閾値電圧がそれぞれの論理状態よりも高いことを非破壊的に評価することがある。場合によっては、読み取り動作は、望ましい論理状態に少なくとも一部は基づいて選択されることがある。望ましい論理状態（たとえば、０１）が達成されない場合、プログラミング・パルスのシーケンスからの第２のプログラミング・パルスが印加されることがある。第２のプログラミング・パルスは、第１のプログラミング・パルスよりも高いエネルギーレベルを有するように構成されることがある。第２のプログラミング・パルスの印加後、第２の読み取り動作が、望ましい論理状態が達成されているかどうかを確認するために実行されることがある。場合によっては、第１の読み取り動作と関連づけられた１つまたは複数のパラメータが、第２の読み取り動作と関連づけられた１つまたは複数のパラメータとは異なることがある。望ましい論理状態（たとえば、０１の中間論理状態）が達成された場合、さらなるプログラミング・パルスは印加されない。場合によっては、確認プログラム動作を使用することによって、正確なビット配置の可能性が増加することがあるが、他のパラメータ（たとえば、レイテンシおよび／または電力消費量）が減少することもある。

図４Ａは、本開示の実施形態による自己選択メモリセルの閾値電圧の分布を示す図４００の一例を示す。マルチレベル自己選択メモリデバイスセルは、マルチレベル記憶技法を使用して複数のビットのデータを表す論理状態を記憶するように構成される。電圧分布は、自己選択メモリセルに記憶され得る論理状態を示す。

電圧分布は、セルあたり少なくとも２ビットを記憶するためのマルチレベル・セル・プログラミング・スキームを表し得る。分布４０５は論理状態００を表すことがあり、分布４１０は論理状態０１を表すことがあり、分布４１５は論理状態１０を表すことがあり、分布４２０は論理状態１１を表すことがある。図３Ａを参照して説明された分布３０５、３１０、３１５、および３２０と同様に、分布４０５、４１０、４１５、および４２０は、各論理状態のための電圧分布に対応する中央電圧値（正規分位点など）を示すことがある。より具体的には、分布４０５は、論理状態００に対応する分布のための正規分位点を表すことがある。同様に、分布４１０は、論理状態０１に対応する分布のための正規分位点を表すことがあり、分布４１５は、論理状態１０に対応する分布のための正規分位点を表すことがあり、分布４２０は、論理状態１１に対応する分布のための正規分位点を表すことがある。

図４Ｂは、本開示のさまざまな実施形態によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする書き込み動作のためのタイミング図４５０の一例を示す。タイミング図４５０は、論理状態「１１」（たとえば、分布４２０）をプログラムするための第１のパルス・シーケンス４５５および中間論理状態「０１」（たとえば、分布４１０）をプログラムするための第２のパルス・シーケンス４６０を示す。パルス・シーケンス４５５、４６０は、マルチレベル自己選択メモリセルをプログラムするために使用されることがある。特に、第２のパルス・シーケンス４６０は、中間状態を自己選択メモリデバイスに記憶するように構成されることがある。タイミング図４５０は、時間（ｘ軸）に対して、自己選択メモリセルに印加される１つまたは複数のパルスの電圧の大きさ（ｙ軸）をプロットする。

パルス・シーケンス３５５、３６０、４５５、および４６０は、４つの状態のいずれかをマルチレベル自己選択メモリセルに書き込むために使用されることがある。各パルス・シーケンス３５５、３６０、４５５、または４６０は、特定の状態を自己選択メモリセルに書き込むことに専用であってよい。パルス・シーケンス４５５、４６０は、パルス・シーケンス４５５、４６０のパルスがパルス・シーケンス３５５、３６０内のパルスと反対の極性を有することがあることを除いて、同様に、パルス・シーケンス３５５、３６０として実施されてよい。たとえば、第１のパルス４６５の極性は、第１のパルス３６５の極性の反対であることがある。これが発生し得るのは、パルス３６５、４６５が自己選択メモリセルを異なる末端の閾値電圧分布に動かすように構成されるからである。

カルコゲナイド材料をもつ自己選択メモリセルは、第１のパルス・シーケンス４５５の受領時に第１の論理状態でプログラムされることがある。第１のパルス・シーケンス４５５は、Ｉ_１に対応する振幅と第１の極性とをもつパルス４６５−ａを含むことがある。パルス３６５−ａは、Ｉ_１に対応する固定振幅が維持される持続時間Ｔ_１にわたって印加されることがある。いくつかの実施形態では、持続時間Ｔ_１は、数ナノ秒（ｎｓｅｃ）から１マイクロ秒（μｓｅｃ）の長さ、たとえば、１０ｎｓｅｃから１μｓｅｃの範囲に及ぶことがある。たとえば、自己選択メモリセルは、第１の極性を有するＩ_１に対応する振幅をもつパルス４６５を受け取ったとき、論理状態００でプログラムされることがある。メモリセルの現在の状態に関係なく、第１のパルス・シーケンス４５５を使用すると、メモリセルの新しい状態は、分布４０５と関連づけられた論理状態である。図４Ａの矢印４２５は、書き込み動作中にパルス４６５−ａを受け取ったことに基づいて分布４２０から分布４０５に進む自己選択メモリセルを示す。他の実施例では、パルス４６５−ａは、自己選択メモリセルを、分布４１０または分布４１５から分布４０５に移らせる。

第２のパルス・シーケンス４６０は、２つの他の閾値電圧分布の間にある閾値電圧分布をもつ中間論理状態（論理状態１０など）で自己選択メモリセルをプログラムするように構成されることがある。第２のパルス・シーケンス３６０は、第１のパルス４６５−ｂと、第２のパルス４７０とを含むことがある。第１のパルス４６５−ｂは、振幅および極性がパルス４６５−ａに類似してよい。いくつかの実施例では、第２のパルス４７０は、分布３２０から分布３１０に自己選択メモリセルを動かすように構成されることがある。第２のパルス４７０は、第２の極性とＩ_２に対応する固定レベルの振幅が維持される持続時間Ｔ_３とを有する方形パルスであってよい。場合によっては、第２の極性は、第１のパルス４６５−ｂの第１の極性とは異なる。たとえば、第１のパルス４６５−ｂは正の極性を有することがあり、第２のパルス４７０は負の極性を有することがある。

タイミング図４５０に示されるように、第１のパルス４６５−ｂは、第１の持続時間Ｔ _１ にわたって印加されることがあり、第２のパルス４７０は、第１のパルス４６５−ｂの後しばらくして持続時間Ｔ _３ にわたって印加されることがある。図４Ａの矢印４３０は、自己選択メモリセルが、書き込み動作中に第１のパルス４６５−ｂを受け取ったことに基づいて分布４２０から分布４０５に移り、次いで、書き込み動作中に第２のパルス４７０を受け取ったことに基づいて分布４０５から分布４１５に移ることを示す。他の実施例では、第１のパルス４６５−ｂは、自己選択メモリセルを分布４１０または分布４１５から分布４０５に移らせる。持続時間Ｔ_３は、持続時間Ｔ_１の後に生じることがある。場合によっては、パルス・シーケンス４６０は、持続時間Ｔ_２中に自己選択メモリセルがゼロ電圧レベルまたは接地電圧にバイアスされ得る間隙時間を含むことがある。間隙時間は、持続時間Ｔ_１と持続時間Ｔ_３との間に生じることがある。いくつかの実施例では、第１のパルス４６５−ｂを印加することと第２のパルス４７０を印加することとの間に、間隙時間はない。そのような場合、第２のパルス４７０は、第１の電圧パルスが印加されたすぐ後に印加されることがある。

いくつかの実施形態では、自己選択メモリセルは、第１のパルス４６５−ｂを受け取ったとき、論理状態００であることがあり、第２のパルス４７０を受け取ったとき、自己選択メモリセルは、論理状態１０でプログラムされることがある。パルスはタイミング図４５０では方形パルスとして示されているが、さまざまな形状のプログラミング・パルスが機能を失うことなく自己選択メモリデバイスに印加され得ることが理解されるべきである。たとえば、プログラミング・パルスは、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせであってよい。

マルチレベル自己選択メモリセルのためのマルチレベル書き込み動作を実行するとき、コントローラ（たとえば、メモリコントローラ１４０）は、新しい論理状態がメモリセルに書き込まれていると識別することがある。コントローラは、論理状態を識別したことに基づいて、プログラミング・シーケンス（たとえば、プログラミング・パルス・シーケンス３５５、３６０、４５５、４６０）を選択することがある。場合によっては、コントローラは、メモリセルに書き込まれることになる新しい論理状態が中間状態である（たとえば、他の分布が中間状態の両側にある）と識別することがある。新しい論理状態が中間状態である場合、コントローラは、２つのパルス（たとえば、プログラミング・パルス・シーケンス３６０または４６０）を含むプログラミング・シーケンスを選択することがある。コントローラは、選択されたプログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することがある。プログラミング・シーケンスのパラメータとしては、パルスの数、パルスのうちの１つもしくは複数の極性、パルスのうちの１つもしくは複数の振幅、パルスのうちの１つもしくは複数のエネルギー、パルスのうちの１つもしくは複数の持続時間、パルスのうちの１つもしくは複数の形状、またはそれらの組み合わせがあり得る。

いくつかの実施例では、第２のパルス・シーケンス４６０が、１０に対応する望ましい論理状態を達成するために、確認（図示せず）を含むプログラミング・パルスのシーケンスによって置き換えられることがある。前に図３Ａおよび図３Ｂを参照して説明されたように、プログラミング・パルスのシーケンスは、各々が異なるエネルギーレベルと関連づけられた複数のプログラミング・パルスを含むことがある。場合によっては、プログラミング・パルスのシリーズが、中間論理状態が達成されるまで印加されることがあり、データが正しく記憶されたかどうかを確認するために、読み取り動作が各プログラミング・パルスの印加後に実行される。そのような場合、第１のプログラミング・パルスと関連づけられたエネルギーレベルは、第２のプログラミング・パルスと関連づけられたエネルギーレベルよりも低いことがある。

図５Ａおよび図５Ｂは、本開示の実施形態による自己選択メモリセルの閾値電圧の分布を示す例となる図５００および５５０を示す。電気パルスは示されていないが、マルチレベル自己選択メモリデバイスをプログラムするために電気パルスのシリーズが印加されてよいことが理解される。図５Ａの例では、複数の論理状態を記憶するように構成されたマルチレベル自己選択メモリデバイスセルが説明される。

図５００および５５０は、自己選択メモリセル内の論理状態を示す。たとえば、分布５０５−ａは論理状態００を表すことがあり、分布５１０−ａは論理状態０１を表すことがあり、分布５１５−ａは論理状態１０を表すことがあり、分布５２０−ａは論理状態１１を表すことがある。図３Ａおよび図４Ａを参照して説明された分布３０５、３１０、３１５、および３２０ならびに分布４０５、４１０、４１５、および４２０と同様に、分布５０５−ａ、５１０−ａ、５１５−ａ、および５２０−ａは、各論理状態のための電圧分布に対応する中央電圧値（正規分位点など）を示すことがある。

自己選択メモリデバイスのコントローラ（たとえば、メモリコントローラ１４０）は、自己選択メモリセルにとって望ましい論理状態および自己選択メモリセルのための現在の論理状態を決定することがある。現在の論理状態を識別すると、自己選択メモリセルは、印加するのに適切なパルスを決定することがある。一実施例では、自己選択メモリセルのための現在の論理状態が１１であることがあり、自己選択メモリセルにとって望ましい論理状態が１０であることがある。そのような場合、コントローラは、プログラミング・シーケンスに関連するパラメータを識別することがあり、このプログラミング・シーケンスは、適用されるとき、望ましい論理状態を自己選択メモリセルに記憶する。いくつかの実施例では、プログラミング・シーケンスのパラメータとしては、パルスの数、パルスのうちの１つもしくは複数の極性、パルスのうちの１つもしくは複数の振幅、パルスのうちの１つもしくは複数のエネルギー、パルスのうちの１つもしくは複数の持続時間、パルスのうちの１つもしくは複数の形状、またはそれらの組み合わせがあり得る。自己選択メモリセルのための現在の論理状態が１１であり、自己選択メモリセルにとって望ましい論理状態が１０である実施例では、パルスは正の極性であることがある。追加的または代替的に、自己選択メモリセルは、他の望ましい論理状態（０１または００など）を識別するように構成されることがあり、パルスに関連するパラメータを決定することがある。明示的に示されていないが、一実施例では、自己選択メモリセルのための現在の論理状態が００であることがあり、自己選択メモリセルにとって望ましい論理状態が０１、１０、または１１であることがあることが理解され得る。

図５Ｂの例では、図５５０は、パルスがどのように自己選択メモリセル上に記憶される状態を中間状態から何らかの他の状態に変更し得るかを示す。いくつかの実施形態では、コントローラが、自己選択メモリセルにとって望ましい論理状態および自己選択メモリセルのための現在の論理状態を決定することがある。場合によっては、自己選択メモリセルが、望ましい論理状態を決定するために読み取り動作を実行することがある。現在の論理状態を識別すると、コントローラは、印加するのに適切なパルスを決定することがある。図５Ｂの例では、自己選択メモリセルのための現在の論理状態は１０であり、自己選択メモリセルにとって望ましい論理状態は１１または０１であることがある。自己選択メモリセルにとって望ましい論理状態が１１である場合、自己選択メモリセルは、負の極性をもつパルスを識別することがある。一方、自己選択メモリセルにとって望ましい論理状態が０１であるとき、自己選択メモリセルは、正の極性をもつパルスを識別することがある。さらに、メモリコントローラが、自己選択メモリセルの現在の状態および望ましい状態に基づいて、異なるパルスの振幅を決定することがある。追加的または代替的に、自己選択メモリセルは、他の現在の論理状態（０１など）および他の対応する望ましい論理状態（１０または００など）を識別するように構成されることがある。現在の論理状態および望ましい論理状態に基づいて、自己選択メモリセルは、自己選択メモリセルへの印加のためのパルスに関連するパラメータを決定することがある。

場合によっては、コントローラは、望ましい論理状態および現在の論理状態に基づいて、自己選択メモリセルに印加するのに適切なパルスを決定することがある。場合によっては、コントローラは、図３Ａ、図３Ｂ、図４Ａ、および図４Ｂを参照して説明されるように、決定されたプログラミング・パルスをプログラミング・パルスのシーケンスで置き換えることがある。コントローラは、望ましい論理状態が達成されるまで、プログラミング・パルスのシーケンスを反復的に印加することがある（たとえば、確認プログラム・スキーム）。前に説明されたように、プログラミング・パルスのシーケンス内の各プログラミング・パルスは、異なるエネルギーレベルと関連づけられることがある。

図６は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートするメモリコントローラ６０５のブロック図６００を示す。メモリコントローラ６０５は、本明細書において説明されるメモリコントローラ１４０の態様の一実施例であることがある。メモリコントローラ６０５は、論理状態コンポーネント６１０と、パルス・コンポーネント６１５と、記憶コンポーネント６２０と、プログラミング・シーケンス・コンポーネント６２５と、バイアシング・コンポーネント６３０と、パラメータ・コンポーネント６３５と、望ましい論理状態コンポーネント６４０と、現在の論理状態コンポーネント６４５とを含むことがある。これらのモジュールの各々は、直接的または間接的に、互いと（たとえば、１つまたは複数のバスを介して）通信してよい。

論理状態コンポーネント６１０は、３つ以上の論理状態を記憶するように構成された自己選択メモリセルのための第１の論理状態を識別することがある。いくつかの実施例では、第１の論理状態が自己選択メモリセルの中間状態を含むと識別すること。第２のパルスを印加することは、第１の論理状態が中間状態を含むと識別することに基づく。場合によっては、第１の論理状態は、少なくとも２ビットのデジタルデータを表す。場合によっては、自己選択メモリセルのメモリ・コンポーネントは、テーパ付き外形を含む。

場合によっては、自己選択メモリセルのメモリ・コンポーネントは、第１の表面積を有する底部表面と、底部表面と対向する位置決めされた第２の表面積を有する上部表面とを含み、第１の表面積は第２の表面積とは異なる。場合によっては、自己選択メモリセルはカルコゲナイド材料を含む。

パルス・コンポーネント６１５は、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のパルスを自己選択メモリセルに印加することがある。いくつかの実施例では、パルス・コンポーネント６１５が、第１の論理状態で自己選択メモリセルをプログラムするために、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを自己選択メモリセルに印加することがある。

いくつかの実施例では、パルス・コンポーネント６１５は、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択することがある。いくつかの実施例では、パルス・コンポーネント６１５は、プログラミング・パルスを自己選択メモリセルに印加することがある。いくつかの実施例では、パルス・コンポーネント６１５は、第１の論理状態および第１のパルスの第１の振幅を識別したことに基づいて第２のパルスの第２の振幅を選択することがあり、第２の極性をもつ第２のパルスを印加することは、第２の振幅を選択することに基づく。

いくつかの実施例では、パルス・コンポーネント６１５は、第１の時間期間中に第１のパルスを自己選択メモリセルに印加することがある。いくつかの実施例では、パルス・コンポーネント６１５は、第２の時間期間中に第２のパルスを自己選択メモリセルに印加することがあり、第２の時間期間の少なくとも一部分は、第１の時間期間の後に発生する。いくつかの実施例では、パルス・コンポーネント６１５は、第１の論理状態で自己選択メモリセルをプログラムするために、積分パルスを自己選択メモリセルに印加することがあり、この積分パルスは、第１のパルスと、第２のパルスとを含む。

いくつかの実施例では、パルス・コンポーネント６１５は、第１の論理状態を識別したことに基づいて第１のパルスの第１の形状および第２のパルスの第２の形状を決定することがあり、第１の論理状態を自己選択メモリセルに記憶することは、第１のパルスの第１の形状および第２のパルスの第２の形状を決定することに基づく。

いくつかの実施例では、パルス・コンポーネント６１５は、望ましい論理状態で自己選択メモリセルをプログラムするために、選択された極性および選択された振幅をもつプログラミング・パルスを自己選択メモリセルに印加することがある。場合によっては、第１の振幅は第２の振幅よりも大きい。場合によっては、第１のパルスまたは第２のパルスは、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせである。

記憶コンポーネント６２０は、第１の極性をもつ第１のパルスおよび第２の極性をもつ第２のパルスを印加することに基づいて、第１の論理状態を自己選択メモリセルに記憶することがある。いくつかの実施例では、記憶コンポーネント６２０は、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶することがある。

望ましい論理状態コンポーネント６４０は、３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別することがある。場合によっては、望ましい論理状態は、少なくとも２ビットのデジタルデータを表す。現在の論理状態コンポーネント６４５は、自己選択メモリセルの現在の論理状態を識別することがある。

プログラミング・シーケンス・コンポーネント６２５は、第１の論理状態を識別したことに基づいてプログラミング・シーケンスを選択することがあり、このプログラミング・シーケンスは、第１のパルスと、第２のパルスとを含み、第１の論理状態を記憶することは、プログラミング・シーケンスを選択したことに基づく。

バイアシング・コンポーネント６３０は、第１の時間期間と第２の時間期間との間の第３の時間期間中に自己選択メモリセルをゼロ電圧レベルにバイアスすることがある。いくつかの実施例では、バイアシング・コンポーネント６３０は、第１のパルスを印加した後で第２のパルスを印加する前に、自己選択メモリセルを第１の振幅および第２の振幅とは異なる電圧レベルにバイアスすることがある。場合によっては、電圧レベルは、ゼロ電圧レベルである。

パラメータ・コンポーネント６３５は、自己選択メモリセルに記憶することになる第１の論理状態を識別したことに基づいてプログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することがあり、第１の論理状態を記憶することは、プログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することに基づく。いくつかの実施例では、パラメータ・コンポーネント６３５は、自己選択メモリセルの望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することがあり、プログラミング・パルスを自己選択メモリセルに印加することは、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することに基づく。

場合によっては、１つまたは複数のパラメータとしては、第１のパルスの極性、第１のパルスの振幅、第１のパルスのエネルギー、第１のパルスの持続時間、第１のパルスの形状、第２のパルスの極性、第２のパルスの振幅、第２のパルスのエネルギー、第２のパルスの持続時間、第２のパルスの形状、第１のパルスを印加することと第２のパルスを印加することとの間の間隙持続時間、間隙持続時間中に印加される電圧の振幅、間隙持続時間中に印加される電圧の極性、またはそれらの組み合わせがある。

図７は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法７００を示すフローチャートを示す。方法７００の動作は、本明細書において説明されるメモリコントローラまたはそのコンポーネントによって実施されてよい。たとえば、方法７００の動作は、図６を参照して説明されるメモリコントローラ６０５によって実行されてよい。いくつかの実施例では、メモリコントローラは、本明細書で説明される機能を実行するようにメモリコントローラの機能要素を制御するために命令のセットを実行することがある。追加的または代替的に、メモリコントローラは、特殊目的ハードウェアを使用して、本明細書で説明される機能の態様を実行することがある。

７０５では、メモリコントローラは、３つ以上の論理状態を記憶するように構成された自己選択メモリセルのための第１の論理状態を識別し得る。７０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７０５の動作の態様は、図８を参照して説明される論理状態コンポーネント６１０によって実行されることがある。

７１０では、メモリコントローラが、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のパルスを自己選択メモリセルに印加し得る。７１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１０の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

７１５では、メモリコントローラが、第１の論理状態で自己選択メモリセルをプログラムするために、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを自己選択メモリセルに印加し得る。７１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１５の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

７２０では、メモリコントローラが、第１の極性をもつ第１のパルスおよび第２の極性をもつ第２のパルスを印加することに基づいて、第１の論理状態を自己選択メモリセルに記憶し得る。７２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７２０の動作の態様は、図６を参照して説明される記憶コンポーネント６２０によって実行されることがある。

方法７００を実行するための装置について説明する。この装置は、３つ以上の論理状態を記憶するように構成された自己選択メモリセルのための第１の論理状態を識別するための手段と、第１の論理状態とは異なる第２の論理状態で自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のパルスを自己選択メモリセルに印加するための手段と、第１の論理状態で自己選択メモリセルをプログラムするために、第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを自己選択メモリセルに印加するための手段と、第１の極性をもつ第１のパルスおよび第２の極性をもつ第２のパルスを印加することに基づいて、自己選択メモリセルに第１の論理状態を記憶するための手段とを含むことがある。

本明細書において説明される方法および装置のいくつかの実施例は、第１の論理状態が自己選択メモリセルの中間状態を含むと識別するための動作、特徴、手段、または命令をさらに含むことがあり、第２のパルスを印加することは、第１の論理状態が中間状態を含むと識別することに基づく。

本明細書において説明される方法および装置のいくつかの実施例は、第１の論理状態を識別したことに基づいてプログラミング・シーケンスを選択するための動作、特徴、手段、または命令をさらに含むことがあり、このプログラミング・シーケンスは第１のパルスと第２のパルスとを含み、第１の論理状態を記憶することは、プログラミング・シーケンスを選択することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例は、第１の論理状態および第１のパルスの第１の振幅を識別したことに基づいて第２のパルスの第２の振幅を選択するための動作、特徴、手段、または命令をさらに含むことがあり、第２の極性をもつ第２のパルスを印加することは、第２の振幅を選択することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例では、第１のパルスを印加することは、第１の時間期間中に第１のパルスを自己選択メモリセルに印加するための動作、特徴、手段、または命令をさらに含むことがあり、第２のパルスを印加することは、第２の時間期間中に第２のパルスを自己選択メモリセルに印加することであって、この第２の時間期間の少なくとも一部分は第１の時間期間の後に発生する、印加することを含む。

本明細書において説明される方法および装置のいくつかの実施例は、第１の時間期間と第２の時間期間との間の第３の時間期間中に自己選択メモリセルをゼロ電圧レベルにバイアスするための動作、特徴、手段、または命令をさらに含むことがある。

本明細書において説明される方法および装置のいくつかの実施例は、第１のパルスを印加した後で第２のパルスを印加する前に、自己選択メモリセルを第１の振幅および第２の振幅とは異なる電圧レベルにバイアスするための動作、特徴、手段、または命令をさらに含むことがある。本明細書において説明される方法および装置のいくつかの実施例では、電圧レベルは、ゼロ電圧レベルであることがある。

本明細書において説明される方法および装置のいくつかの実施例は、自己選択メモリセルに記憶することになる第１の論理状態を識別したことに基づいてプログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定するための動作、特徴、手段、または命令をさらに含むことがあり、第１の論理状態を記憶することは、プログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例では、１つまたは複数のパラメータは、第１のパルスの極性、第１のパルスの振幅、第１のパルスのエネルギー、第１のパルスの持続時間、第１のパルスの形状、第２のパルスの極性、第２のパルスの振幅、第２のパルスのエネルギー、第２のパルスの持続時間、第２のパルスの形状、第１のパルスを印加することと第２のパルスを印加することとの間の間隙持続時間、間隙持続時間中に印加される電圧の振幅、間隙持続時間中に印加される電圧の極性、またはそれらの組み合わせを含む。本明細書において説明される方法および装置のいくつかの実施例では、第１の振幅は、第２の振幅よりも大きいことがある。

本明細書において説明される方法および装置のいくつかの実施例は、第１の論理状態を識別したことに基づいて第１のパルスの第１の形状および第２のパルスの第２の形状を決定するための動作、特徴、手段、または命令をさらに含むことがあり、第１の論理状態を自己選択メモリセルに記憶することは、第１のパルスの第１の形状および第２のパルスの第２の形状を決定することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例では、第１のパルスまたは第２のパルスは、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせであってよい。

本明細書において説明される方法および装置のいくつかの実施例では、第１の論理状態は、少なくとも２ビットのデジタルデータを表す。本明細書において説明される方法および装置のいくつかの実施例では、自己選択メモリセルのメモリ・コンポーネントは、テーパ付き外形を含む。

本明細書において説明される方法および装置のいくつかの実施例では、自己選択メモリセルのメモリ・コンポーネントは、第１の表面積を有する底部表面と、前記底部表面と対向する位置決めされた第２の表面積を有する上部表面とを含み、第１の表面積は、第２の表面積とは異なる。本明細書において説明される方法および装置のいくつかの実施例では、自己選択メモリセルは、カルコゲナイド材料を含む。

図８は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法８００を示すフローチャートを示す。方法８００の動作は、本明細書において説明されるメモリコントローラまたはそのコンポーネントによって実施されてよい。たとえば、方法８００の動作は、図６を参照して説明されるメモリコントローラ６０５によって実行されてよい。いくつかの実施例では、メモリコントローラは、本明細書で説明される機能を実行するようにメモリコントローラの機能要素を制御するために命令のセットを実行することがある。追加的または代替的に、メモリコントローラは、特殊目的ハードウェアを使用して、本明細書で説明される機能の態様を実行することがある。

８０５では、メモリコントローラが、３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別し得る。８０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図６を参照して説明される望ましい論理状態コンポーネント６４０によって実行されることがある。

８１０では、メモリコントローラが、自己選択メモリセルの現在の論理状態を識別し得る。８１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図６を参照して説明される現在の論理状態コンポーネント６４５によって実行されることがある。

８１５では、メモリコントローラが、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択し得る。８１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

８２０では、メモリコントローラが、プログラミング・パルスを自己選択メモリセルに印加し得る。８２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８２０の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

８２５では、メモリコントローラが、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶し得る。８２５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８２５の動作の態様は、図６を参照して説明される記憶コンポーネント６２０によって実行されることがある。

方法８００を実行するための装置について説明する。この装置は、３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別するための手段と、自己選択メモリセルの現在の論理状態を識別するための手段と、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択するための手段と、プログラミング・パルスを自己選択メモリセルに印加するための手段と、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶するための手段とを含むことがある。

本明細書において説明される方法および装置のいくつかの実施例は、自己選択メモリセルの望ましい論理状態および現在の論理状態に基づいて、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択するための動作、特徴、手段、または命令をさらに含むことがあり、プログラミング・パルスを自己選択メモリセルに印加することは、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することに基づくことがある。

本明細書において説明される方法および装置のいくつかの実施例では、１つまたは複数のパラメータとしては、プログラミング・パルスの極性、プログラミング・パルスの振幅、プログラミング・パルスのエネルギー、プログラミング・パルスの持続時間、プログラミング・パルスの形状、またはそれらの組み合わせがある。

本明細書において説明される方法および装置のいくつかの実施例では、プログラミング・パルスを自己選択メモリセルに印加することは、望ましい論理状態で自己選択メモリセルをプログラムするために、選択された極性と選択された振幅とをもつプログラミング・パルスを自己選択メモリセルに印加するための動作、特徴、手段、または命令をさらに含むことがある。

本明細書において説明される方法および装置のいくつかの実施例では、望ましい論理状態は、少なくとも２ビットのデジタルデータを表す。

図９は、本開示の態様によりマルチレベル自己選択メモリデバイスをプログラムすることをサポートする方法９００を示すフローチャートを示す。方法９００の動作は、本明細書において説明されるメモリコントローラまたはそのコンポーネントによって実施されてよい。たとえば、方法９００の動作は、図６を参照して説明されるメモリコントローラ６０５によって実行されてよい。いくつかの実施例では、メモリコントローラは、本明細書で説明される機能を実行するようにメモリコントローラの機能要素を制御するために命令のセットを実行することがある。追加的または代替的に、メモリコントローラは、特殊目的ハードウェアを使用して、本明細書で説明される機能の態様を実行することがある。

９０５では、メモリコントローラが、３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別し得る。９０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９０５の動作の態様は、図６を参照して説明される望ましい論理状態コンポーネント６４０によって実行されることがある。

９１０では、メモリコントローラが、自己選択メモリセルの現在の論理状態を識別し得る。９１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９１０の動作の態様は、図６を参照して説明される現在の論理状態コンポーネント６４５によって実行されることがある。

９１５では、メモリコントローラが、望ましい論理状態および現在の論理状態に基づいてプログラミング・パルスを選択し得る。９１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９１５の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

９２０では、メモリコントローラが、自己選択メモリセルの望ましい論理状態および現在の論理状態に基づいて、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択し得る。場合によっては、プログラミング・パルスを自己選択メモリセルに印加することは、プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することに基づく。場合によっては、１つまたは複数のパラメータとしては、プログラミング・パルスの極性、プログラミング・パルスの振幅、プログラミング・パルスのエネルギー、プログラミング・パルスの持続時間、プログラミング・パルスの形状、またはそれらの組み合わせがある。９２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９２０の動作の態様は、図６を参照して説明されるパラメータ・コンポーネント６３５によって実行されることがある。

９２５では、メモリコントローラが、望ましい論理状態で自己選択メモリセルをプログラムするために、選択された極性と選択された振幅とをもつプログラミング・パルスを自己選択メモリセルに印加し得る。９２５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９３０の動作の態様は、図６を参照して説明されるパルス・コンポーネント６１５によって実行されることがある。

９３０では、メモリコントローラが、プログラミング・パルスを印加したことに基づいて、望ましい論理状態を自己選択メモリセルに記憶し得る。９３０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、９３０の動作の態様は、図６を参照して説明される記憶コンポーネント６２０によって実行されることがある。

本明細書で説明された方法は可能な実施例について説明するものであり、動作およびステップは並べ替えられまたは修正されてよく、他の実施例も可能であることに留意されるべきである。さらに、方法のうちの２つ以上からの態様が組み合わされてよい。

本明細書において説明される情報および信号は、多種多様な技術および技法のうちのいずれかを使用して表され得る。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表され得る。いくつかの図面は、単一の信号として信号を示すことがある。しかしながら、信号が信号のバスを表し得、バスはさまざまなビット幅を有してよいことは、当業者によって理解されるであろう。

本明細書で使用されるとき、「仮想接地」という用語は、ほぼゼロボルト（０Ｖ）の電圧で保たれるが接地と直接的に接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態でほぼ０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗からなる分圧器などのさまざまな電子回路素子を使用して実施されることがある。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、ほぼ０Ｖに接続されることを意味する。

「電子通信」および「結合される」という用語は、コンポーネント間の電子流をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的な接続を含んでもよいし、中間コンポーネントを含んでもよい。互いと電子通信するまたは互いと結合されたコンポーネントは、（たとえば、通電された回路内で）能動的に交換する電子または信号であってもよいし、（たとえば、消勢された回路内で）能動的に交換する電子または信号でなくてもよいが、通電されている回路上で電子または信号を交換するように構成および動作可能であってよい。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、電子通信する、または、スイッチの状態（すなわち、開または閉）に関係なく結合されてよい。

「絶縁される」という用語は、電子が現在コンポーネント間を流れることが可能でないコンポーネント間の関係を指す。コンポーネントは、コンポーネント間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているとき、互いから絶縁されることがある。

本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントの活性化を介してコンポーネント間に導電経路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡される第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、電子を第２のコンポーネントと交換し得る。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電荷の流れを可能にする動的な動作であり得る。

メモリアレイを含めて、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は半導体ウェハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用するドーピングを通じて制御され得る。半導体基板のドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。

カルコゲナイド材料は、硫黄（Ｓ）、セレン（Ｓｅ）、およびテルル（Ｔｅ）という元素のうちの少なくとも１つを含む材料または合金であってよい。本明細書において論じられる位相変化材料は、カルコゲナイド材料であってよい。カルコゲナイド材料および合金としては、限定するものではないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔがあり得る。本明細書で使用されるとき、ハイフンでつながれた化学組成表記法は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−ＴｅはＧｅ_ｘＴｅ_ｙを含んでよく、ここで、ｘおよびｙは任意の正の整数であってよい。可変抵抗材料の他の例としては、２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む、二元系金属酸化物材料または混合原子価酸化物があり得る。実施形態は、メモリセルの記憶素子に関連づけられた特定の１つまたは複数の可変抵抗材料に限定されない。たとえば、可変抵抗材料の他の例は、記憶素子を形成するために使用可能であり、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、またはポリマー系材料を含むことがある。

本明細書において説明されるように、上記で説明された半導体基板のドーピングに加えて、メモリセル内のカルコゲナイド材料は、その後のエッチングステップ中のメモリセルのエッチングレートに影響を与えるドーパントでドーピングされてよい。いくつかの実施例では、メモリセル内のカルコゲナイド材料が、メモリセルの導電性を実質的に変えない様式でドーパントがドーピングされることがある。たとえば、カルコゲナイド材料は、カルコゲナイド材料内でのイオンの移動に実質的に影響を与えない濃度でインジウムがドーピングされることがある。

本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジス（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えることがある。端子は、導電材料、たとえば、金属を通じて他の、電子的要素に接続され得る。ソースおよびドレインは導電性であってよく、高濃度にドーピングされた、たとえば、縮退した、半導体領域を備えることがある。ソースとドレインは、低濃度にドーピングされた半導体領域またはチャネルによって分離されてよい。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化膜によって覆われることがある。チャネル導電性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、それぞれ、チャネルが導電性になることがもたらされることがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」であってよい、または「活性化」されてよい。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」であってよい、または「非活性化」されてよい。

本明細書に記載される説明は、添付の図面に関して例示的な構成を説明し、実施され得るまたは特許請求の範囲内に入るすべての実施例を表すとは限らない。本明細書において使用される「例示的」という語は、「例、実例、または説明として役立つ」ことを意味し、必ずしも「好ましい」または「他の例示的な実施形態よりも有利である」ことを意味しない。詳細な説明は、説明される技法の理解をもたらす目的で、具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしで実施されてもよい。いくつかの例では、既知の構造およびデバイスが、説明される実施例の概念を曖昧にすることを避けるためにブロック図形式で示される。

添付の図では、類似の構成要素または特徴が同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素が、参照ラベルの後にダッシュ記号と、類似の構成要素を区別する第２のラベルとが続くことによって、区別されることがある。第１の参照ラベルだけが本明細書において使用される場合、説明は、第２の参照ラベルとは関係なく同じ第１の参照ラベルを有する類似の構成要素の任意の１つに適用可能である。

本明細書において説明される情報および信号は、多種多様な技術および技法のうちのいずれかを使用して表され得る。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表され得る。

本明細書において本開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、別個のハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて実装または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってよい。プロセッサはまた、コンピューティングデバイス（たとえば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装されてよい。

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、それを介して送信されてもよい。他の実施例および実装形態は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、本明細書で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実装可能である。機能を実装する特徴は、機能の部分が異なる物理的場所で実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてもよい。また、特許請求の範囲内を含めて、本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句によって始められる項目のリスト）において使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストがＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されるべきでない。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも部分的に基づく」という句と同じように解釈されるべきである。

本明細書における説明は、当業者が本開示を行うまたはこれを使用することを可能にするために提供される。本開示に対するさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において規定される一般的な原理は、本開示の範囲から逸脱することなく、他の変形形態に適用されてよい。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も広い範囲が与えられるべきである。

Claims (25)

1. ３つ以上の論理状態を記憶するように構成された自己選択メモリセルのための第１の論理状態を識別することと、
   前記第１の論理状態とは異なる第２の論理状態で前記自己選択メモリセルをプログラムするために、第１の極性と第１の振幅とをもつ第１のパルスを前記自己選択メモリセルに印加することと、
   前記第１の論理状態で前記自己選択メモリセルをプログラムするために、前記第１の極性とは異なる第２の極性と第２の振幅とをもつ第２のパルスを前記自己選択メモリセルに印加することと、
   前記第１の極性をもつ前記第１のパルスおよび前記第２の極性をもつ前記第２のパルスを印加することに少なくとも一部は基づいて、前記自己選択メモリセルに前記第１の論理状態を記憶することと
   を含む方法。
2. 前記第１の論理状態が前記自己選択メモリセルの中間状態を含むと識別することであって、前記第２のパルスを印加することが、前記第１の論理状態が前記中間状態を含むと識別することに少なくとも一部は基づく、識別すること
   をさらに含む、請求項１に記載の方法。
3. 前記第１の論理状態を識別したことに少なくとも一部は基づいてプログラミング・シーケンスを選択することであって、前記プログラミング・シーケンスが前記第１のパルスと前記第２のパルスとを含み、前記第１の論理状態を記憶することが、前記プログラミング・シーケンスを選択することに少なくとも一部は基づく、選択すること
   をさらに含む、請求項１に記載の方法。
4. 前記第１の論理状態および前記第１のパルスの前記第１の振幅を識別したことに少なくとも一部は基づいて前記第２のパルスの前記第２の振幅を選択することであって、前記第２の極性をもつ前記第２のパルスを印加することが、前記第２の振幅を選択することに少なくとも一部は基づく、選択すること
   をさらに含む、請求項１に記載の方法。
5. 前記第１のパルスを印加することが、
   第１の時間期間中に前記第１のパルスを前記自己選択メモリセルに印加することを含み、前記第２のパルスを印加することが、
   第２の時間期間中に前記第２のパルスを前記自己選択メモリセルに印加することであって、前記第２の時間期間の少なくとも一部分が前記第１の時間期間の後に発生する、印加すること
   を含む、請求項１に記載の方法。
6. 前記第１のパルスを印加することおよび前記第２のパルスを印加することが、
   前記第１の論理状態で前記自己選択メモリセルをプログラムするために積分パルスを前記自己選択メモリセルに印加することであって、前記積分パルスが前記第１のパルスと前記第２のパルスとを含む、印加すること
   を含む、請求項１に記載の方法。
7. 前記第１の時間期間と前記第２の時間期間との間の第３の時間期間中に前記自己選択メモリセルをゼロ電圧レベルにバイアスすること
   をさらに含む、請求項５に記載の方法。
8. 前記第１のパルスを印加した後で前記第２のパルスを印加する前、前記自己選択メモリセルを前記第１の振幅および前記第２の振幅とは異なる電圧レベルにバイアスすること
   をさらに含む、請求項１に記載の方法。
9. 前記電圧レベルがゼロ電圧レベルである、請求項８に記載の方法。
10. 前記自己選択メモリセルに記憶することになる前記第１の論理状態を識別したことに少なくとも一部は基づいて、プログラミング・シーケンスと関連づけられた１つまたは複数のパラメータを決定することであって、前記第１の論理状態を記憶することが、前記プログラミング・シーケンスと関連づけられた前記１つまたは複数のパラメータを決定することに少なくとも一部は基づく、決定すること
    をさらに含む、請求項１に記載の方法。
11. 前記１つまたは複数のパラメータが、前記第１のパルスの極性、前記第１のパルスの振幅、前記第１のパルスのエネルギー、前記第１のパルスの持続時間、前記第１のパルスの形状、前記第２のパルスの極性、前記第２のパルスの振幅、前記第２のパルスのエネルギー、前記第２のパルスの持続時間、前記第２のパルスの形状、前記第１のパルスを印加することと前記第２のパルスを印加することとの間の間隙持続時間、前記間隙持続時間中に印加される電圧の振幅、前記間隙持続時間中に印加される前記電圧の極性、またはそれらの組み合わせを含む、請求項１０に記載の方法。
12. 前記第１の振幅が前記第２の振幅よりも大きい、請求項１に記載の方法。
13. 前記第１の論理状態を識別したことに少なくとも一部は基づいて前記第１のパルスの第１の形状および前記第２のパルスの第２の形状を決定することであって、前記第１の論理状態を前記自己選択メモリセルに記憶することが、前記第１のパルスの前記第１の形状および前記第２のパルスの前記第２の形状を決定することに少なくとも一部は基づく、決定すること
    をさらに含む、請求項１に記載の方法。
14. 前記第１のパルスまたは前記第２のパルスが、方形パルス、矩形パルス、ランプパルス、またはそれらの組み合わせである、請求項１３に記載の方法。
15. 前記第１の論理状態が少なくとも２ビットのデジタルデータを表す、請求項１に記載の方法。
16. 前記自己選択メモリセルのメモリ・コンポーネントが、テーパ付き外形を備える、請求項１に記載の方法。
17. 前記自己選択メモリセルの前記メモリ・コンポーネントが、第１の表面積を有する底部表面と、前記底部表面と対向する位置決めされた第２の表面積を有する上部表面とを含み、前記第１の表面積が前記第２の表面積とは異なる、請求項１６に記載の方法。
18. 前記自己選択メモリセルがカルコゲナイド材料を含む、請求項１に記載の方法。
19. ３つ以上の論理状態を記憶するように構成された自己選択メモリセルにとって望ましい論理状態を識別することと、
    前記自己選択メモリセルの現在の論理状態を識別することと、
    前記望ましい論理状態および前記現在の論理状態に少なくとも一部は基づいてプログラミング・パルスを選択することと、
    前記プログラミング・パルスを前記自己選択メモリセルに印加することと、
    前記プログラミング・パルスを印加したことに少なくとも一部は基づいて、前記望ましい論理状態を前記自己選択メモリセルに記憶することと
    を含む方法。
20. 前記自己選択メモリセルの前記望ましい論理状態および前記現在の論理状態に少なくとも一部は基づいて前記プログラミング・パルスと関連づけられた１つまたは複数のパラメータを選択することであって、前記プログラミング・パルスを前記自己選択メモリセルに印加することが、前記プログラミング・パルスと関連づけられた前記１つまたは複数のパラメータを選択することに少なくとも一部は基づく、選択すること
    をさらに含む、請求項１９に記載の方法。
21. 前記１つまたは複数のパラメータが、前記プログラミング・パルスの極性、前記プログラミング・パルスの振幅、前記プログラミング・パルスのエネルギー、前記プログラミング・パルスの持続時間、前記プログラミング・パルスの形状、またはそれらの組み合わせを含む、請求項２０に記載の方法。
22. 前記プログラミング・パルスを前記自己選択メモリセルに印加することが、
    前記望ましい論理状態で前記自己選択メモリセルをプログラムするために、選択された極性と選択された振幅とをもつ前記プログラミング・パルスを前記自己選択メモリセルに印加すること
    を含む、請求項２１に記載の方法。
23. 前記望ましい論理状態が少なくとも２ビットのデジタルデータを表す、請求項１９に記載の方法。
24. ワードラインと、
    ビットラインと、
    前記ワードラインと結合された底部表面と、前記底部表面と対向する上部表面とを有する自己選択メモリセルであって、前記上部表面が前記ビットラインと結合され、前記底部表面と前記上部表面との間にテーパ付き外形を備える、自己選択メモリセルと、
    コントローラであって、
    ３つ以上の論理状態を記憶するように構成された前記自己選択メモリセルのための第１の論理状態を識別し、
    前記第１の論理状態とは異なる第２の論理状態で前記自己選択メモリセルをプログラムするために、第１の極性をもつ第１のパルスを前記自己選択メモリセルに印加し、
    前記第１の論理状態で前記自己選択メモリセルをプログラムするために、前記第１の極性とは異なる第２の極性をもつ第２のパルスを前記自己選択メモリセルに印加し、
    前記第１の極性をもつ前記第１のパルスおよび前記第２の極性をもつ前記第２のパルスを印加することに少なくとも一部は基づいて、前記自己選択メモリセルに前記第１の論理状態を記憶する
    ように動作可能であるコントローラと
    を備えるメモリ装置。
25. 前記コントローラが、
    前記第１の論理状態が前記自己選択メモリセルの中間状態を含むと識別するようにさらに動作可能であり、前記第２のパルスを印加することが、前記第１の論理状態が前記中間状態を含むと識別することに少なくとも一部は基づく、請求項２４に記載のメモリ装置。
    

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