KR20090011249A - 비휘발성 메모리 셀 프로그래밍 방법 - Google Patents

비휘발성 메모리 셀 프로그래밍 방법 Download PDF

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Abstract

비휘발성 메모리 셀 프로그래밍 방법이 개시된다. 본 발명에 따른 메모리 셀 프로그래밍 방법은, 제1프로그래밍 단계, 제2프로그래밍 단계, 및 안정화 단계를 구비한다. 제1프로그래밍 단계는 메모리 셀에 제1프로그래밍 전압을 인가함으로써, 메모리 셀에 데이터의 2비트 중에서 제1비트를 프로그래밍 한다. 제2프로그래밍 단계는 메모리 셀에 제2프로그래밍 전압을 인가함으로써, 메모리 셀에 데이터의 2비트 중에서 제2비트를 프로그래밍 한다. 안정화 단계는 제1프로그래밍 전압과 제2프로그래밍 전압 중에서 높은 레벨의 프로그래밍 전압에 대응되는 프로그래밍 단계 이후에, 제1 및 제2프로그래밍 전압과 반대 전계를 가지는 안정화 전압을 메모리 셀에 인가한다.

Description

비휘발성 메모리 셀 프로그래밍 방법{Non-volatile Memory cell programming method}
본 발명은 메모리 셀 프로그래밍 방법에 관한 것으로써, 특히 복수개의 비트들 중에서 일부 비트를 프로그래밍한 다음에, 프로그래밍에 이용되는 프로그래밍 전압과 반대 전계를 가지는 안정화 전압을 메모리 셀에 인가하는 메모리 셀 프로그래밍 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리는 전하 저장을 이용하여 데이터를 저장하는 소자이다. 플래시 메모리를 구성하는 각각의 메모리 셀들은 제어 게이트, 전하 저장층, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리는 전하 저장층의 전하량을 조절함으로써, 메모리 셀에 기입된 데이터 값을 변경한다.
플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 전하 저장층의 전하량을 조절한다. 셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이 트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 전하 저장층과 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 전하 저장층에 존재하는 전하들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 작아진다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전하들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 전하 저장층에 주입된다. 그에 따라, 셀 트랜지스터의 임계 전압은 커진다.
전하 저장층에 음전하가 있어서 셀 트랜지스터의 임계 전압이 음(마이너스)인 상태를 소거(erase) 상태라고 하고, 전하 저장층에 전하들이 주입되어 셀 트랜지스터의 임계 전압이 0보다 커진 상태를 프로그램(program) 상태라고 한다.
그런데, 전하가 전하 저장층에 주입되고부터 주입된 전하들이 전하 저장층에 균일하게 분포되기까지는 소정의 시간이 소요된다. 즉, 전하들이 전하 저장층에 주입되고부터 셀 트랜지스터의 임계 전압이 일정해지기까지(임계 전압이 포화될때까지) 소정의 시간이 소요된다.
그러므로, 전하들이 전하 저장층에 주입된 다음에 셀 트랜지스터의 임계 전압을 언제 측정하는가에 따라서, 측정된 임계 전압의 레벨이 달라지고 그에 따라 데이터 값도 달라진다. 또한, 셀 트랜지스터의 임계 전압이 일정해지기 전에 임계 전압을 측정하면, 정확한 데이터 값을 독출할 수 없는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 프로그래밍에 이용되는 프로그래밍 전압과 반대 전계를 가지는 안정화 전압을 메모리 셀에 인가하는 메모리 셀 프로그래밍 방법을 제공하는 데 있다. 본 발명에 따른 메모리 셀 프로그래밍 방법은, 복수개의 비트들의 프로그래밍 전압들 중에서 높은 프로그래밍 전압을 인가한 다음에 안정화 전압을 인가하고, 낮은 프로그래밍 전압을 인가한 다음에는 안정화 전압을 인가하지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 셀 프로그래밍 방법은, 제1프로그래밍 단계, 제2프로그래밍 단계, 및 안정화 단계를 구비한다. 제1프로그래밍 단계는 메모리 셀에 제1프로그래밍 전압을 인가함으로써, 메모리 셀에 데이터의 2비트 중에서 제1비트를 프로그래밍 한다. 제2프로그래밍 단계는 메모리 셀에 제2프로그래밍 전압을 인가함으로써, 메모리 셀에 데이터의 2비트 중에서 제2비트를 프로그래밍 한다. 안정화 단계는 제1프로그래밍 전압과 제2프로그래밍 전압 중에서 높은 레벨의 프로그래밍 전압에 대응되는 프로그래밍 단계 이후에, 제1 및 제2프로그래밍 전압과 반대 전계를 가지는 안정화 전압을 메모리 셀에 인가한다.
제2프로그래밍 전압이 제1프로그래밍 전압보다 높은 경우, 안정화 단계는 제1프로그래밍 단계 이후에는 수행되지 않고, 제2프로그래밍 단계 이후에만 수행될 수 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법에서 프로그래밍 전압은 양의 값을 가지고, 상기 안정화 전압은 프로그래밍 전압에 의한 전계와 반대 전계를 가질 수 있다. 안정화 전압의 크기는 프로그래밍 전압의 크기보다 작을 수 있다. 안정화 전압이 인가되는 시간은 프로그래밍 전압이 인가되는 시간보다 짧을 수 있다.
상기 제1비트는 데이터의 LSB(Least Significant Bit)이고, 상기 제2비트는 데이터의 MSB(Most Significant Bit)일 수 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 제1검증 단계와 제2검증 단계를 더 구비할 수 있다. 제1검증 단계는, 제1프로그래밍 단계 이후에 상기 메모리 셀에 제1검증 전압을 인가하여 상기 제1프로그래밍 단계에서 프로그래밍된 데이터를 검증한다. 제2검증 단계는, 제2프로그래밍 단계 이후에, 상기 메모리 셀에 제2검증 전압을 인가하여 상기 제2프로그래밍 단계에서 프로그래밍된 데이터를 검증한다. 상기 제1 및 제2검증 전압은 상기 제1 및 제2프로그래밍 전압보다 낮을 수 있다.
상술한 바와 같이 본 발명에 따른 메모리 셀 프로그래밍 방법은 프로그래밍에 이용되는 프로그래밍 전압에 의한 전계와 반대 전계를 가지는 안정화 전압을 메모리 셀에 인가함으로써, 메모리 셀의 임계 전압을 빠르게 포화시킬 수 있는 장점이 있다.
또한, 본 발명에 따른 메모리 셀 프로그래밍 방법은, 복수개의 비트들의 프로그래밍 전압들 중에서 높은 프로그래밍 전압을 인가한 다음에 안정화 전압을 인 가하고 낮은 프로그래밍 전압을 인가한 다음에는 안정화 전압을 인가하지 않는다. 그럼으로써, 모든 비트들에 대하여 프로그래밍 전압을 인가한 다음에 안정화 전압을 인가하는 경우보다 프로그래밍 속도를 향상시킬 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
플래시 메모리의 집적도를 더욱 향상시키기 위해서 한 개의 메모리 셀에 복수 비트의 데이터를 저장할 수 있다. 이렇게 멀티-비트를 저장하는 메모리 셀을 멀티-레벨 셀(multi-level cell)이라 하고, 이에 대해 단일-비트를 저장하는 메모리 셀을 단일-레벨 셀(single-level cell)이라 한다. 멀티-레벨 셀은 멀티-비트를 저장하므로, 2개 이상의 임계 전압 분포를 가지며 이에 대응되는 2개 이상의 데이터 저장 상태를 갖는다. 이하에서는 멀티-레벨 플래시 메모리의 메모리 셀에 2비트의 데이터가 저장되는 예가 설명된다. 그러나, 멀티-레벨 플래시 메모리의 메모리 셀에는 3비트 이상의 데이터가 멀티-레벨 셀에 저장될 수도 있다.
2비트를 저장하는 멀티-레벨 셀은 4개의 데이터 저장 상태, 즉 11, 01, 10, 00 을 가질 수 있다. 예를 들어, 11은 소거된 상태이고, 01, 10, 및 00은 프로그램 된 상태를 나타낼 수 있다.
4개의 데이터 저장 상태의 분포는 멀티-레벨 셀의 임계 전압 분포들에 대응된다. 예를 들어, 멀티-레벨 셀의 임계 전압 분포들이 각각 VTH1~VTH2, VTH3~VTH4, VTH5~VTH6, VTH7~VTH8 이라 가정하면, 데이터 저장상태 11, 01, 10, 00 은 각각 VTH1~VTH2, VTH3~VTH4, VTH5~VTH6, VTH7~VTH8 에 대응된다. 즉, 멀티-레벨 셀의 임계 전압이 4가지 임계 전압 분포들 중 어느 하나에 대응되면, 11, 01, 10, 00 중 해당하는 2비트의 데이터가 멀티-레벨 셀에 저장된다.
도 1은 비휘발성 멀티 레벨 셀의 동작을 설명하는 도면이다.
도 1에는, 멀티 레벨 셀의 플로팅 게이트(FG)에 전하가 없는 소거 상태, 플로팅 게이트(FG)에 전하가 일부 주입된 제1 프로그램 상태, 플로팅 게이트(FG)에 전하가 더 많이 주입된 제2 프로그램 상태 및 플로팅 게이트(FG)에 전하가 가장 많이 주입된 제3 프로그램 상태가 도시되어 있다. 소거 상태, 제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태로 갈수록, 멀티 레벨 셀의 임계 전압은 점점 커진다.
도 2는 본 발명에 따른 메모리 셀 프로그래밍 방법을 나타내는 순서도이다.
이하에서는 본 발명에 따른 메모리 셀 프로그래밍 방법이 4개의 임계 전압 분포들을 가지는 메모리 셀에 2비트의 데이터를 프로그래밍 하는 것으로 설명된다. 그러나, 메모리 셀이 가지는 임계 전압 분포의 개수와 프로그래밍 되는 데이터의 비트수는 달라질 수 있다.
도 2를 참조하면, 본 발명에 따른 메모리 셀 프로그래밍 방법은 제1프로그래 밍 단계(S210), 제2프로그래밍 단계(S250) 및 안정화 단계(S270)를 구비한다. 제1프로그래밍 단계(S210)는 메모리 셀에 제1프로그래밍 전압을 인가함으로써, 메모리 셀에 데이터의 2비트 중에서 제1비트를 프로그래밍 한다. 제2프로그래밍 단계(S250)는 메모리 셀에 제2프로그래밍 전압을 인가함으로써, 메모리 셀에 데이터의 2비트 중에서 제2비트를 프로그래밍 한다.
안정화 단계(S270)는, 제1프로그래밍 전압과 제2프로그래밍 전압 중에서 높은 레벨의 프로그래밍 전압에 대응되는 프로그래밍 단계 이후에, 제1 및 제2프로그래밍 전압에 의한 전계와 반대 전계를 가지는 안정화 전압을 메모리 셀에 인가한다. 프로그래밍 전압이 메모리 셀의 제어 게이트에 인가되면 전하들이 메모리 셀의 전하 저장층에 주입된다. 그 다음에, 프로그래밍 전압과 반대 극성을 가지는 안정화 전압이 제어 게이트에 인가되면, 전하 저장층에 주입된 전하들은 전하 저장층에 빠른 속도로 균일하게 분포된다. 그에 따라, 안정화 전압을 인가하지 않는 경우에 비하여, 전하들이 전하 저장층에 주입되고부터 메모리 셀의 임계 전압이 일정해지기까지의 시간이 단축된다.
이상에서는 전하를 저장하기 위하여 전하 저장층을 구비하는 메모리 셀에 본 발명에 따른 메모리 셀 프로그래밍 방법이 적용되는 것으로 설명하였다. 즉, 전하들이 전하 저장층에 주입되고 안정화 전압에 의하여 전하 저장층에 균일하게 분포되는 것으로 설명하였다. 본 발명에 따른 메모리 셀 프로그래밍 방법은 전하 저장층으로 플로팅 게이트 또는 전하 트랩층을 구비하는 메모리 셀에 적용될 수 있다. 이 경우, 전하들은 프로그래밍 전압에 의하여 플로팅 게이트 또는 전하 트랩층에 주입되고, 안정화 전압에 의하여 플로팅 게이트 또는 전하 트랩층에 균일하게 분포된다.
본 발명에 따른 메모리 셀 프로그래밍 방법에서, 제1프로그래밍 단계(S210)에서 인가되는 제1프로그래밍 전압과 제2프로그래밍 단계(S250)에서 인가되는 제2프로그래밍 전압 중에서 제2프로그래밍 전압이 높다면, 안정화 단계(S270)는 제2프로그래밍 단계(S250) 이후에 수행된다. 즉, 제2비트를 프로그래밍 하기 위한 제2프로그래밍 전압이 제1비트를 프로그래밍 하기 위한 제1프로그래밍 전압보다 크다고 가정하면, 제1비트를 프로그래밍 하는 제1프로그래밍 단계(S210) 이후에는, 안정화 전압이 인가되지 않는다. 반면에, 제2비트를 프로그래밍 하는 제2프로그래밍 단계(S250) 이후에는, 안정화 전압을 인가하는 안정화 단계(S270)가 수행된다.
한편, 제2프로그래밍 전압보다 제1프로그래밍 전압이 높다면, 안정화 단계(S270)는 제1프로그래밍 단계(S210) 이후에 수행되고, 제2프로그래밍 단계(S250) 이후에는 수행되지 않을 수도 있다.
이처럼, 본 발명에 따른 메모리 셀 프로그래밍 방법은, 데이터 기입을 위하여 높은 전압 레벨의 프로그래밍 전압을 메모리 셀에 인가하는 경우에는 인가된 프로그래밍 전압에 의한 전계와 반대 전계를 가지는 안정화 전압을 메모리 셀에 인가하고, 데이터 기입을 위하여 낮은 전압 레벨의 프로그래밍 전압을 이용하는 경우에는 안정화 전압을 인가하지 않는다. 그에 따라, 본 발명에 따른 메모리 셀 프로그래밍 방법은, 프로그래밍 전압을 메모리 셀에 인가할 때마다 안정화 전압을 인가하는 방법에 비하여, 메모리 셀의 프로그래밍 속도를 향상시킬 수 있다.
도 2에는 제1검증단계(S220)와 제2검증단계(S250)이 도시되어 있다. 제1검증단계(S220)와 제2검증단계(S250)는 제1프로그래밍 단계(S210)와 제2프로그래밍 단계(S230)에서 기입된 데이터를 독출한 다음에 검증하는 단계로써, 본 발명에 따른 메모리 셀 프로그래밍 방법은 제1검증단계(S220)와 제2검증단계(S250)를 반드시 구비할 필요는 없다. 즉, 본 발명에 따른 메모리 셀 프로그래밍 방법에서 제1프로그래밍 단계(S210), 제2프로그래밍 단계(S230) 및 안정화 단계(S240)만 수행될 수 있다. 제1검증단계(S220)와 제2검증단계(S250)는 추후에 설명된다.
도 3은 본 발명에 따른 메모리 셀 프로그래밍 방법에서 인가되는 전압을 나타내는 도면이다.
도 3에 도시된 프로그래밍 전압(VPGM)은 제1프로그래밍 단계(S210)에서 인가되는 제1프로그래밍 전압 또는 제2프로그래밍 단계(S250)에서 인가되는 제2프로그래밍 전압일 수 있다. 또한, 안정화 전압(VSTA)은 안정화 단계(S270)에서 인가되는 안정화 전압일 수 있다. 도 3(a)에는 프로그래밍 전압(VPGM)과 안정화 전압(VSTA)이 모두 인가되는 모습이 도시되고, 도 3(b)에는 안정화 전압은 인가되지 않고 프로그래밍 전압(VPGM)만 인가되는 모습이 도시된다.
도 3(a)와 도 3(b)에는 프로그래밍 전압(VPGM)과 안정화 전압(VSTA) 이외에 독출 전압(VREAD)이 도시되어 있다. 독출 전압(VREAD)은 메모리 셀에 프로그래밍 된 데이터를 독출하기 위하여 메모리 셀에 인가되는 전압이고, 독출 전압(VREAD)에 의하여 독출된 데이터를 이용하여 메모리 셀에 프로그래밍 된 데이터를 검증할 수도 있다. 그러나, 본 발명에 따른 메모리 셀 프로그래밍 방법은 독출 전압(VREAD) 을 반드시 인가할 필요는 없다. 즉, 본 발명에 따른 메모리 셀 프로그래밍 방법은 프로그래밍 전압(VPGM) 또는 안정화 전압(VSTA)까지만 인가하고 독출 전압(VREAD)을 인가하지 않을 수도 있다. 독출 전압(VREAD)은 추후에 설명된다.
제1프로그래밍 단계(S210)에서 인가되는 제1프로그래밍 전압보다 제2프로그래밍 단계(S250)에서 인가되는 제2프로그래밍 전압이 높다고 가정하면, 도 3(a)에 도시된 전압 형태는 제2프로그래밍 단계(S250)와 그 이후의 안정화 단계(S270)에서 이용된다. 반면에, 도 3(b)에 도시된 전압 형태는 제1프로그래밍 단계(S210)에서 이용된다.
본 발명에 따른 메모리 셀 프로그래밍 방법에서 프로그래밍 전압(VPGM)은 양의 값을 가지고, 안정화 전압(VSTA)은 프로그래밍 전압(VPGM)에 의한 전계와 반대 전계를 가질 수 있다. 안정화 전압(VSTA)의 크기는 프로그래밍 전압(VPGM)의 크기보다 작을 수 있다. 안정화 전압(VSTA)이 인가되는 시간은 프로그래밍 전압(VPGM)이 인가되는 시간보다 짧을 수 있다.
도 4는 본 발명에 따른 메모리 셀 프로그래밍 방법을 2비트의 데이터 프로그래밍에 적용하는 과정을 설명하기 위한 도면이다.
도 4(a)는 2비트의 데이터 중에서 제1비트를 프로그래밍하는 과정을 나타낸다. 제1비트를 프로그래밍 하는 과정에서, 제1비트가 '0'이면 메모리 셀의 임계 전압을 두 번째 임계 전압 분포에 포함되도록 변경한다. 반면에 제1비트가 '1'이면 메모리 셀의 임계 전압을 변화시키지 않음으로써, 메모리 셀의 임계 전압은 첫 번째 임계 전압 분포에 포함된다.
도 4(b)는 2비트의 데이터 중에서 제2비트를 프로그래밍 하는 과정을 나타낸다. 제2비트를 프로그래밍 하는 과정은 제1비트 값을 참조하여 이루어진다. 즉, 제1비트가 '1'이면 메모리 셀의 임계 전압은 첫 번째 임계 전압 분포에 포함된 상태이다. 이 경우, 제2비트가 '1'이면 메모리 셀의 임계 전압을 변경시키지 않고, 제2비트가 '0'이면 메모리 셀의 임계 전압이 세 번째 임계 전압 분포에 포함되도록 한다. 또한, 제1비트가 '0'이면 메모리 셀의 임계 전압은 두 번째 임계 전압 분포에 포함된 상태이다. 이 경우, 제2비트가 '1'이면 메모리 셀의 임계 전압을 변경시키지 않고, 제2비트가 '0'이면 메모리 셀의 임계 전압이 네 번째 임계 전압 분포에 포함되도록 한다.
도 4(a)와 도 4(b)와 같이 2비트의 데이터 프로그래밍 하는 경우에, 제1비트를 프로그래밍 하기 위해서는, 메모리 셀의 임계 전압을 첫 번째 임계 전압 분포와 두 번째 임계 전압 분포 사이에서 변경시킨다. 반면에, 제2비트를 프로그래밍 하기 위해서는, 메모리 셀의 임계 전압을 첫 번째 임계 전압 분포와 세 번째 임계 전압 분포 사이에서 변경시키거나 또는 두 번째 임계 전압 분포와 네 번째 임계 전압 분포 사이에서 변경시킨다. 즉, 제1비트를 프로그래밍 할 때는 메모리 셀의 임계 전압을 두 번째 임계 전압 분포까지 상승시키는 반면에, 제2비트를 프로그래밍 할 때는 메모리 셀의 임계 전압을 세 번째 임계 전압 분포 또는 네 번째 임계 전압 분포까지 상승시켜야 한다.
그러므로, 제2비트를 프로그래밍 하기 위한 제2프로그래밍 전압은, 제1비트를 프로그래밍 하기 위한 제1프로그래밍 전압보다 크다. 이 경우, 본 발명에 따른 메모리 셀 프로그래밍 방법은, 제1프로그래밍 전압을 인가하여 제1비트를 프로그래밍 한 이후에(S210)는 안정화 전압을 메모리 셀에 인가하지 않고, 제2프로그래밍 전압을 인가하여 제2비트를 프로그래밍 한 이후에(S250)는 안정화 전압을 메모리 셀에 인가한다(S270).
도 4(c)는 2비트의 데이터를 프로그래밍 하는 과정을 나타낸다. 도 4(c)에서는 제1비트를 프로그래밍 하는 과정에서, 제1비트가 '0'이면 메모리 셀의 임계 전압을 세 번째 임계 전압 분포에 포함되도록 변경한다. 반면에 제1비트가 '1'이면 메모리 셀의 임계 전압을 변화시키지 않음으로써, 메모리 셀의 임계 전압은 첫 번째 임계 전압 분포에 포함된다.
또한, 제2비트를 프로그래밍 하는 과정에서, 제1비트가 '1'인 경우(즉, 메모리 셀의 임계 전압이 첫 번째 임계 전압 분포에 포함된 경우), 제2비트가 '1'이면 메모리 셀의 임계 전압을 변경시키지 않고, 제2비트가 '0'이면 메모리 셀의 임계 전압이 두 번째 임계 전압 분포에 포함되도록 한다. 또한, 제1비트가 '0'인 경우(즉, 메모리 셀의 임계 전압이 세 번째 임계 전압 분포에 포함된 경우), 제2비트가 '1'이면 메모리 셀의 임계 전압을 변경시키지 않고, 제2비트가 '0'이면 메모리 셀의 임계 전압이 네 번째 임계 전압 분포에 포함되도록 한다.
도 4(c)와 같이 2비트의 데이터 프로그래밍 하는 경우에, 제1비트를 프로그래밍 하기 위해서는, 메모리 셀의 임계 전압을 첫 번째 임계 전압 분포와 세 번째 임계 전압 분포 사이에서 변경시킨다. 또한, 제2비트를 프로그래밍 하기 위해서는, 메모리 셀의 임계 전압을 첫 번째 임계 전압 분포와 두 번째 임계 전압 분포 사이 에서 변경시키거나 또는 세 번째 임계 전압 분포와 네 번째 임계 전압 분포 사이에서 변경시킨다. 즉, 제1비트를 프로그래밍 할 때는 메모리 셀의 임계 전압을 세 번째 임계 전압 분포까지 상승시키고, 제2비트를 프로그래밍 할 때는 메모리 셀의 임계 전압을 두 번째 임계 전압 분포 또는 네 번째 임계 전압 분포까지 상승시켜야 한다.
이 경우, 본 발명에 따른 메모리 셀 프로그래밍 방법은, 메모리 셀의 임계 전압을 네 번째 임계 전압 분포까지 상승시켜야 하는 경우에만 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하고, 나머지 경우에는 안정화 전압을 인가하지 않을 수 있다. 또한, 메모리 셀의 임계 전압을 세 번째와 네 번째 임계 전압 분포까지 상승시켜야 하는 경우에 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하고, 나머지 경우에는 안정화 전압을 인가하지 않을 수도 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법에서, 제1비트는 데이터의 LSB(Least Significant Bit)일 수 있고, 제2비트는 데이터의 MSB(Most Significant Bit)일 수 있다. 즉, 본 발명에 따른 메모리 셀 프로그래밍 방법은, LSB가 먼저 프로그래밍 되고 MSB가 나중에 프로그래밍 되는 메모리 셀에 적용될 수 있다. 반대로, 본 발명에 따른 메모리 셀 프로그래밍 방법은 MSB가 먼저 프로그래밍 되고 LSB가 나중에 프로그래밍 되는 메모리 셀에 적용될 수도 있다. 상기 경우들에 있어서, LSB의 프로그래밍 전압과 MSB의 프로그래밍 전압 중에서 높은 전압 레벨을 가지는 프로그래밍 전압을 인가한 다음에 안정화 전압을 인가한다.
도 5(a)는 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가한 경우에 메모리 셀의 임계 전압이 변화하는 모습을 나타내는 도면이다.
도 5(b)는 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하지 않은 경우에 메모리 셀의 임계 전압이 변화하는 모습을 나타내는 도면이다.
도 5(a)와 도 5(b)를 참조하면, 안정화 전압을 인가하지 않은 경우(도 5(b))보다 안정화 전압을 인가한 경우(도 5(a))에, 메모리 셀의 임계 전압이 빠르게 포화되는 것을 알 수 있다. 즉, 안정화 전압을 인가하지 않는 경우, 안정화 전압을 10us동안 인가하는 경우, 안정화 전압을 30us동안 인가하는 경우, 안정화 전압을 50us동안 인가하는 경우의 순서대로, 메모리 셀의 임계 전압이 더 빠르게 포화되는 것을 알 수 있다. 나아가, 안정화 전압을 50us동안 인가하는 경우에는, 메모리 셀의 임계 전압이 프로그래밍 전압에 의한 전압 극성에 대하여 반대 극성으로 일시적으로 천이된 이후에 포화될 수도 있다.
다시 도 2를 참조하면, 본 발명에 따른 메모리 셀 프로그래밍 방법은 제1검증단계(S230)와 제2검증단계(S290)를 더 구비할 수 있다. 제1검증단계(S230)는 제1프로그래밍 단계(S210)에서 기입된 제1비트를 검증한다. 제2검증단계(S250)는 제2프로그래밍 단계(S230)에서 기입된 제2비트를 검증한다. 제1검증단계(S230)는 제1프로그래밍 단계(S210) 이후에 메모리 셀에 제1검증 전압을 인가하여 제1프로그래밍 단계(S210)에서 프로그래밍된 데이터를 검증한다. 제2검증단계(S250)는 제2프로그래밍 단계(S230) 이후에, 메모리 셀에 제2검증 전압을 인가하여 제2프로그래밍 단계(S230)에서 프로그래밍된 데이터를 검증한다. 도 3을 참조하면, 검증 전압(VREAD)은 프로그래밍 전압(VPGM)보다 낮은 전압 레벨을 가질 수 있다.
제1검증단계(S230)와 제2검증단계(S250)는, 메모리 셀에 독출 전압(VREAD)을 인가하여, 메모리 셀에 흐르는 전류를 측정하여, 전하의 주입량을 판단하여 데이터가 기록 정도를 검증할 수 있다. 또한, 제1검증단계(S230)와 제2검증단계(S250)는, 제1프로그래밍 단계(S210)와 제2프로그래밍 단계(S230)에서 프로그래밍 된 메모리 셀의 임계 전압을 측정한다. 그리고, 측정된 임계 전압이 메모리 셀의 임계 전압이 의도했던 임계 전압 분포에 포함되었는지 판단한다. 그럼으로써, 데이터가 메모리 셀에 정상적으로 프로그래밍 되었는지 검증한다.
도 6은 본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법을 설명하기 위한 도면이다.
본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법은, 프로그래밍 전압을 순차적으로 증가시키면서 하나의 비트를 프로그래밍 하는 과정에 적용될 수 있다. 이 경우, 본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법은, 프로그래밍 전압을 인가한 다음에 안정화 전압을 인가하고, 프로그래밍 전압을 증가시켜서 인가한 다음에 안정화 전압을 인가하는 과정을 반복한다. 이러한 반복은 메모리 셀에 프로그래밍 대상이 되는 하나의 비트의 프로그래밍이 완료될 때까지 계속된다. 그 다음에, 이와 동일한 방법으로, 상기 하나의 비트 이외의 다른 비트들에 대한 프로그래밍을 순차적으로 수행한다.
본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법은, 프로그래밍 전압과 안정화 전압을 메모리 셀에 인가한 이후에, 검증 전압을 인가할 수 있다. 그에 따라, 프로그래밍 대상 비트가 정상적으로 프로그래밍 되었는지를 검증할 수 있다. 상기 검증 단계에서 프로그래밍이 정상적으로 되었다고 판단된 경우에는 프로그래밍 대상 비트에 대한 프로그래밍을 종료하고, 그렇지 않은 경우에는 프로그래밍 전압을 증가시켜서 메모리 셀에 인가하고 안정화 전압을 인가하는 과정을 다시 수행한다.
본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법은, 프로그래밍 전압을 인가한 다음에 안정화 전압을 인가함으로써, 메모리 셀의 임계 전압이 목표 임계 전압으로 빠르게 포화되도록 할 수 있다. 그에 따라, 메모리 셀 프로그래밍 시간을 단축시킬 수 있다. 또한, 메모리 셀의 임계 전압을 빠르게 포화시키기 때문에, 프로그래밍 전압을 인가하고부터 빠른 시간 안에 데이터 검증 단계를 수행할 수 있다. 좀 더 설명하면, 안정화 전압이 인가되는 경우에 메모리 셀의 임계 전압이 포화되는데 걸리는 시간은, 안정화 전압이 인가되지 않는 경우에 메모리 셀의 임계 전압이 포화되는데 걸리는 시간보다 짧다. 한편, 데이터 검증은 메모리 셀의 임계 전압이 포화된 이후에 수행되어야 한다. 그러므로, 안정화 전압이 인가되는 경우에 메모리 셀에 프로그래밍 전압을 인가하고부터 데이터를 검증하기까지의 시간은, 안정화 전압이 인가되지 않는 경우에 메모리 셀에 프로그래밍 전압을 인가하고부터 데이터를 검증하기까지의 시간보다 짧다.
도 6(a)에는 본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법에 따라 프로그래밍 전압(VPGM1~VPGM4)과 안정화 전압(VSTA1~VSTA4)이 인가되는 모습이 도시된다. 또한, 본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법과의 비교를 위하여, 도 6(b)에는 안정화 전압은 인가되지 않고 프로그래밍 전압(VPGM1~VPGM4) 만 인가되는 모습이 도시된다.
도 7(a)는 본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법에 따라 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가한 경우에 메모리 셀의 전류가 변화하는 모습을 나타내는 도면이다.
도 7(b)는 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하지 않은 경우에 메모리 셀의 전류가 변화하는 모습을 나타내는 도면이다.
도 7(a)와 도 7(b)를 참조하면, 안정화 전압을 인가하지 않은 경우(도 7(b))보다 안정화 전압을 인가한 경우(도 7(a))에, 메모리 셀의 전류가 빠르게 포화되는 것을 알 수 있다. 도 7(a)와 도 7(b)에는 메모리 셀의 전류가 포화되는 정도를 도시하였으나, 메모리 셀의 임계 전압도 안정화 전압을 인가한 경우에 안정화 전압을 인가하지 않은 경우보다 더 빨리 포화된다.
도 8은 본 발명에 따른 메모리 셀 프로그래밍 방법이 3비트의 프로그래밍에 적용되는 모습을 설명하는 도면이다.
도 8의 프로그래밍 과정에서 제1비트와 제2비트의 프로그래밍은 도 4(a)와 도 4(b)에서 설명된 프로그래밍 과정과 동일하므로, 그에 관한 설명은 생략하고 제3비트의 프로그래밍 과정만 설명한다.
도 8에서는 제3비트를 프로그래밍 하는 과정에서, 제1비트가 '1'이고 제2비트가 '1'인 경우(즉, 메모리 셀의 임계 전압이 첫 번째 임계 전압 분포에 포함된 경우), 제3비트가 '1'이면 메모리 셀의 임계 전압을 변경시키지 않고, 제3비트가 '0'이면 메모리 셀의 임계 전압이 다섯 번째 임계 전압 분포에 포함되도록 한다. 또한, 제1비트가 '0'이고 제2비트가 '1'인 경우(즉, 메모리 셀의 임계 전압이 두 번째 임계 전압 분포에 포함된 경우), 제3비트가 '1'이면 메모리 셀의 임계 전압을 변경시키지 않고, 제3비트가 '0'이면 메모리 셀의 임계 전압이 여섯 번째 임계 전압 분포에 포함되도록 한다. 또한, 제1비트가 '1'이고 제2비트가 '0'인 경우(즉, 메모리 셀의 임계 전압이 세 번째 임계 전압 분포에 포함된 경우), 제3비트가 '1'이면 메모리 셀의 임계 전압을 변경시키지 않고, 제3비트가 '0'이면 메모리 셀의 임계 전압이 일곱 번째 임계 전압 분포에 포함되도록 한다. 또한, 제1비트가 '0'이고 제2비트가 '0'인 경우(즉, 메모리 셀의 임계 전압이 네 번째 임계 전압 분포에 포함된 경우), 제3비트가 '1'이면 메모리 셀의 임계 전압을 변경시키지 않고, 제3비트가 '0'이면 메모리 셀의 임계 전압이 여덟 번째 임계 전압 분포에 포함되도록 한다.
도 8과 같이 3비트의 데이터 프로그래밍 하는 경우에, 제1비트를 프로그래밍 할 때는 메모리 셀의 임계 전압을 두 번째 임계 전압 분포까지 상승시키고, 제2비트를 프로그래밍 할 때는 메모리 셀의 임계 전압을 세 번째 임계 전압 분포 또는 네 번째 임계 전압 분포까지 상승시켜야 한다. 또한, 제3비트를 프로그래밍 할 때는 메모리 셀의 임계 전압을 다섯 번째 임계 전압 분포 내지 여덟 번째 임계 전압 분포 중의 하나의 임계 전압 분포까지 상승시켜야 한다.
이 경우, 본 발명에 따른 메모리 셀 프로그래밍 방법은, 메모리 셀의 임계 전압을 다섯 번째 임계 전압 분포 내지 여덟 번째 임계 전압 분포까지 상승시켜야 하는 경우 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하고, 나머지 경우 에는 안정화 전압을 인가하지 않을 수 있다. 또한, 메모리 셀의 임계 전압을 세 번째 내지 여덟 번째 임계 전압 분포까지 상승시켜야 하는 경우에 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하고, 나머지 경우에는 안정화 전압을 인가하지 않을 수도 있다. 또한, 안정화 전압을 인가하기 시작하는 임계 전압 분포는 달라질 수도 있다.
나아가, 본 발명에 따른 메모리 셀 프로그래밍 방법은, 데이터의 복수 비트를 다른 방식으로 프로그래밍 하는 과정에도 적용될 수 있다. 예를 들어, 도 4(c)에 도시된 것처럼, 제2비트가 다른 방식으로 프로그래밍되는 과정에도 적용될 수 있고, 도시되지는 않았지만 제3비트가 다른 방식으로 프로그래밍되는 과정에도 적용될 수 있다. 이 경우, 안정화 전압을 인가하는 임계 전압 분포도 변경시킬 수 있다. 예를 들어, 네 번째 임계 전압 분포 내지 여덟 번째 임계 전압 분포까지 상승시켜야 하는 경우에 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하고, 나머지 경우에는 안정화 전압을 인가하지 않을 수도 있다.
이상에서는 본 발명에 따른 메모리 셀 프로그래밍 방법이 3비트를 프로그래밍 하는 과정에 적용되는 예가 설명되었으나, 본 발명에 따른 메모리 셀 프로그래밍 방법은 n비트를 프로그래밍 하는 과정에도 적용될 수 있다.
이 경우, 본 발명에 따른 메모리 셀 프로그래밍 방법은 제1프로그래밍 단계, 제i(i는 n보다 작은 자연수)프로그래밍 단계, 제n프로그래밍 단계, 및 안정화 단계를 구비한다.
제1프로그래밍 단계는 메모리 셀에 제1프로그래밍 전압을 인가함으로써, 메 모리 셀에 데이터의 제1비트를 프로그래밍 한다. 제i프로그래밍 단계는 메모리 셀에 제i프로그래밍 전압을 인가함으로써, 메모리 셀에 데이터의 제i비트를 프로그래밍 한다. 제n프로그래밍 단계는 메모리 셀에 제n프로그래밍 전압을 인가함으로써, 메모리 셀에 데이터의 제n비트를 프로그래밍 한다. 안정화 단계는 제1 내지 제n프로그래밍 전압 중에서 높은 레벨을 가지는 상위 k(k는 n보다 작은 자연수)개의 프로그래밍 전압들에 대응되는 각각의 프로그래밍 단계들 이후에, 제1 내지 제n프로그래밍 전압과 반대 극성을 가지는 안정화 전압을 메모리 셀에 인가한다.
예를 들어, n=4라고 가정하면, 제1 내지 제4프로그래밍 전압 순서에 따라 프로그래밍 전압이 순차적으로 커지는 경우, 제2 내지 제4프로그래밍 전압을 인가한 이후에는 안정화 전압을 인가하고, 제1프로그래밍 전압을 인가한 이후에는 안정화 전압을 인가하지 않을 수도 있다. 물론, n=4가 아닌 경우와 제1 내지 제4프로그래밍 전압 순서에 따라 프로그래밍 전압이 순차적으로 커지지 않는 경우에도, 본 발명에 따른 메모리 셀 프로그래밍 방법은 적절하게 변형되어 적용될 수도 있다. 나아가, 안정화 전압이 인가되는 프로그래밍 전압의 개수도 다양하게 변경될 수 있다.
지금까지 본 발명에 따른 메모리 셀 프로그래밍 방법이, 복수개의 프로그래밍 전압들 중에서 상대적으로 높은 전압 레벨을 가지는 상위 몇 개의 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하고, 나머지 프로그래밍 전압을 인가한 이후에는 안정화 전압을 인가하지 않는 것으로 설명하였다.
그러나, 본 발명에 따른 메모리 셀 프로그래밍 방법은 소정의 기준 전압을 설정하고, 프로그래밍 전압들 중에서, 상기 기준 전압보다 높은 전압 레벨을 가지는 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하고, 나머지 프로그래밍 전압을 인가한 이후에는 안정화 전압을 인가하지 않을 수도 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 제1프로그래밍 단계 내지 제n프로그래밍 단계 및 안정화 단계를 구비한다. 안정화 단계는, 제1 내지 제n프로그래밍 전압 중에서 기준 전압보다 큰 프로그래밍 전압들에 대응되는 각각의 프로그래밍 단계들 이후에, 제1 내지 제n프로그래밍 전압에 의한 전계와 반대 전계를 가지는 안정화 전압을 메모리 셀에 인가하고, 나머지 프로그래밍 단계들 이후에는 안정화 전압을 인가하지 않는다.
본 발명에 따른 프로그래밍 방법이 적용되는 메모리 셀은 제어 게이트와 전하 저장층을 구비할 수 있다. 프로그래밍 전압 및 안정화 전압은, 제어 게이트로 인가될 수 있다. 프로그래밍 전압 및 안정화 전압은, 메모리 셀에 연결된 워드라인을 통하여 인가될 수도 있다. 또한, 프로그래밍 전압과 안정화 전압은, 메모리 셀에 연결된 기판을 통하여 인가될 수도 있다.
본 발명에 따른 프로그래밍 방법이 적용되는 메모리 셀은 n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀일 수 있다. 또한, 상기 메모리 셀은 n비트의 데이터가 저장되는 NAND 플래시 메모리 셀일 수도 있다. 또한, 상기 메모리 셀은 임계 전압을 기준으로 구분되는 2n개의 임계 전압 분포를 구비할 수도 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 비휘발성 멀티 레벨 셀의 동작을 설명하는 도면이다.
도 2는 본 발명에 따른 메모리 셀 프로그래밍 방법을 나타내는 순서도이다.
도 3은 본 발명에 따른 메모리 셀 프로그래밍 방법에서 인가되는 전압을 나타내는 도면이다.
도 4는 본 발명에 따른 메모리 셀 프로그래밍 방법을 2비트의 데이터 프로그래밍에 적용하는 과정을 설명하기 위한 도면이다.
도 5(a)는 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가한 경우에 메모리 셀의 임계 전압이 변화하는 모습을 나타내는 도면이다.
도 5(b)는 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하지 않은 경우에 메모리 셀의 임계 전압이 변화하는 모습을 나타내는 도면이다.
도 6은 본 발명의 ISPP(incremental step pulse program)에 따른 메모리 셀 프로그래밍 방법을 설명하기 위한 도면이다.
도 7(a)는 본 발명의 ISPP(incremental step pulse program)에 따른 메모리 셀 프로그래밍 방법에 따라 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가한 경우에 메모리 셀의 전류가 변화하는 모습을 나타내는 도면이다.
도 7(b)는 프로그래밍 전압을 인가한 이후에 안정화 전압을 인가하지 않은 경우에 메모리 셀의 전류가 변화하는 모습을 나타내는 도면이다.
도 8은 본 발명에 따른 메모리 셀 프로그래밍 방법이 3비트의 프로그래밍에 적용되는 모습을 설명하는 도면이다.

Claims (20)

  1. 4개의 임계 전압 분포들을 가지는 메모리 셀에 2비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 메모리 셀에 제1프로그래밍 전압을 인가함으로써, 상기 메모리 셀에 상기 데이터의 2비트 중에서 제1비트를 프로그래밍 하는, 제1프로그래밍 단계; 및
    상기 메모리 셀에 제2프로그래밍 전압을 인가함으로써, 상기 메모리 셀에 상기 데이터의 2비트 중에서 제2비트를 프로그래밍 하는, 제2프로그래밍 단계를 구비하고,
    상기 제1프로그래밍 전압과 상기 제2프로그래밍 전압 중에서 높은 레벨의 프로그래밍 전압에 대응되는 프로그래밍 단계 이후에, 상기 제1 및 제2프로그래밍 전압에 의한 전계와 반대 전계를 가지는 안정화 전압을 상기 메모리 셀에 인가하는, 안정화 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  2. 제1항에 있어서, 상기 제2프로그래밍 전압이 상기 제1프로그래밍 전압보다 높은 경우,
    상기 안정화 단계는,
    상기 제1프로그래밍 단계 이후에는 수행되지 않고,
    상기 제2프로그래밍 단계 이후에만 수행되는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2프로그래밍 전압은, 양의 값을 가지고,
    상기 안정화 전압은, 상기 제1 및 제2 프로그래밍 전압에 의한 전계와 반대 전계를 가지는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  4. 제1항에 있어서, 상기 안정화 전압의 크기는,
    상기 제1 및 제2프로그래밍 전압의 크기보다 작은 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  5. 제1항에 있어서, 상기 안정화 전압이 인가되는 시간은,
    상기 제1 및 제2프로그래밍 전압이 인가되는 시간보다 짧은 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  6. 제1항에 있어서,
    상기 제1비트는, 상기 데이터의 LSB(Least Significant Bit)이고,
    상기 제2비트는, 상기 데이터의 MSB(Most Significant Bit)인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  7. 제1항에 있어서, 상기 메모리 셀은,
    제어 게이트와 전하 저장층을 구비하고,
    상기 제1프로그래밍 전압, 상기 제2프로그래밍 전압 및 상기 안정화 전압은, 상기 제어 게이트로 인가되는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  8. 제1항에 있어서, 상기 제1프로그래밍 전압, 상기 제2프로그래밍 전압 및 상기 안정화 전압은,
    상기 메모리 셀에 연결된 워드라인을 통하여 인가되는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  9. 제1항에 있어서, 상기 제1프로그래밍 전압, 상기 제2프로그래밍 전압 및 상기 안정화 전압은,
    상기 메모리 셀에 연결된 기판을 통하여 인가되는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  10. 제1항에 있어서,
    상기 프로그래밍된 데이터를 검증하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  11. 제1항에 있어서,
    상기 제1프로그래밍 단계 이후에, 상기 메모리 셀에 제1검증 전압을 인가하 여 상기 제1프로그래밍 단계에서 프로그래밍된 데이터를 검증하는 제1검증 단계; 및
    상기 제2프로그래밍 단계 이후에, 상기 메모리 셀에 제2검증 전압을 인가하여 상기 제2프로그래밍 단계에서 프로그래밍된 데이터를 검증하는 제2검증 단계를 더 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  12. 제11항에 있어서, 상기 제1 및 제2검증 전압은,
    상기 제1 및 제2프로그래밍 전압보다 낮은 전압 레벨을 가지는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  13. 제1항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  14. 제1항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 NAND 플래시 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  15. 제1항에 있어서, 상기 메모리 셀은,
    임계 전압을 기준으로 구분되는 2n개의 임계 전압 분포를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  16. 복수개의 임계 전압 분포들을 가지는 메모리 셀에 n(n은 2이상의 자연수)비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법에 있어서,
    순차적으로 증가하는 전압 스텝들을 가지는 제1프로그래밍 전압 펄스를 상기 메모리 셀에 인가함으로써, 상기 메모리 셀에 상기 데이터의 제1비트를 프로그래밍 하는, 제1프로그래밍 단계;
    순차적으로 증가하는 전압 스텝들을 가지는 제i(i는 n보다 작은 자연수)프로그래밍 전압 펄스를 상기 메모리 셀에 인가함으로써, 상기 메모리 셀에 상기 데이터의 제i비트를 프로그래밍 하는, 제1프로그래밍 단계; 및
    순차적으로 증가하는 전압 스텝들을 가지는 제n프로그래밍 전압 펄스를 상기 메모리 셀에 인가함으로써, 상기 메모리 셀에 상기 데이터의 제n비트를 프로그래밍 하는, 제n프로그래밍 단계를 구비하고,
    상기 제1 내지 제n프로그래밍 전압 펄스들 중에서 높은 전압 레벨을 가지는 상위 k(k는 n보다 작은 자연수)개의 프로그래밍 전압 펄스들이 상기 메모리 셀에 인가될 때, 상기 각각의 프로그래밍 전압 펄스들의 반대 전계를 가지는 안정화 전압 스텝을 상기 각각의 프로그래밍 전압 펄스들에 포함된 각각의 전압 스텝들 이후에 인가하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  17. 복수개의 임계 전압 분포들을 가지는 메모리 셀에 n(n은 2이상의 자연수)비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 메모리 셀에 제1프로그래밍 전압을 인가함으로써, 상기 메모리 셀에 상기 데이터의 제1비트를 프로그래밍 하는, 제1프로그래밍 단계;
    상기 메모리 셀에 제i(i는 n보다 작은 자연수)프로그래밍 전압을 인가함으로써, 상기 메모리 셀에 상기 데이터의 제i비트를 프로그래밍 하는, 제i프로그래밍 단계; 및
    상기 메모리 셀에 제n프로그래밍 전압을 인가함으로써, 상기 메모리 셀에 상기 데이터의 제n비트를 프로그래밍 하는, 제n프로그래밍 단계를 구비하고,
    상기 제1 내지 제n프로그래밍 전압 중에서 높은 레벨을 가지는 상위 k(k는 n보다 작은 자연수)개의 프로그래밍 전압들에 대응되는 각각의 프로그래밍 단계들 이후에, 상기 제1 내지 제n프로그래밍 전압에 의한 전계와 반대 전계를 가지는 안정화 전압을 상기 메모리 셀에 인가하는, 안정화 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  18. 제17항에 있어서,
    상기 제1 내지 제n프로그래밍 전압은, 양의 값을 가지고,
    상기 안정화 전압은 상기 제1 내지 제n프로그래밍 전압에 의한 전계와 반대 전계를 가지는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  19. 제17항에 있어서, 상기 안정화 전압의 크기는,
    상기 제1 내지 제n프로그래밍 전압의 크기보다 작은 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  20. 복수개의 임계 전압 분포들을 가지는 메모리 셀에 n(n은 2이상의 자연수)비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 메모리 셀에 제1프로그래밍 전압을 인가함으로써, 상기 메모리 셀에 상기 데이터의 제1비트를 프로그래밍 하는, 제1프로그래밍 단계;
    상기 메모리 셀에 제i(i는 n보다 작은 자연수)프로그래밍 전압을 인가함으로써, 상기 메모리 셀에 상기 데이터의 제i비트를 프로그래밍 하는, 제i프로그래밍 단계; 및
    상기 메모리 셀에 제n프로그래밍 전압을 인가함으로써, 상기 메모리 셀에 상기 데이터의 제n비트를 프로그래밍 하는, 제n프로그래밍 단계를 구비하고,
    상기 제1 내지 제n프로그래밍 전압 중에서 기준 전압보다 큰 프로그래밍 전압들에 대응되는 각각의 프로그래밍 단계들 이후에, 상기 제1 내지 제n프로그래밍 전압에 의한 전계와 반대 전계를 가지는 안정화 전압을 상기 메모리 셀에 인가하는, 안정화 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044490B1 (ko) * 2009-06-30 2011-06-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 동작 방법
US8593877B2 (en) 2010-08-18 2013-11-26 Samsung Electronics Co., Ltd. Method of programming non-volatile memory device and apparatuses for performing the method
US9536602B2 (en) 2014-11-21 2017-01-03 Silicon Motion Inc. Method for writing data into flash memory and related control apparatus
US9627047B2 (en) 2014-12-17 2017-04-18 Silicon Motion Inc. Method for increasing speed of writing data into flash memory unit and associated device
US11923018B2 (en) 2021-08-13 2024-03-05 SK Hynix Inc. Semiconductor memory device and method with multiple verify voltages

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8365040B2 (en) 2007-09-20 2013-01-29 Densbits Technologies Ltd. Systems and methods for handling immediate data errors in flash memory
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
WO2009072102A2 (en) * 2007-12-05 2009-06-11 Densbits Technologies Ltd. System and methods employing mock thresholds to generate actual reading thresholds in flash memory devices
WO2009074978A2 (en) 2007-12-12 2009-06-18 Densbits Technologies Ltd. Systems and methods for error correction and decoding on multi-level physical media
US8972472B2 (en) 2008-03-25 2015-03-03 Densbits Technologies Ltd. Apparatus and methods for hardware-efficient unbiased rounding
KR20100013847A (ko) * 2008-08-01 2010-02-10 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
US8458574B2 (en) * 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
US8819385B2 (en) 2009-04-06 2014-08-26 Densbits Technologies Ltd. Device and method for managing a flash memory
JP2011040135A (ja) * 2009-08-13 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
US8995197B1 (en) 2009-08-26 2015-03-31 Densbits Technologies Ltd. System and methods for dynamic erase and program control for flash memory device memories
US9330767B1 (en) 2009-08-26 2016-05-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory module and method for programming a page of flash memory cells
US8730729B2 (en) 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
US9037777B2 (en) * 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
KR101676816B1 (ko) * 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US8516274B2 (en) * 2010-04-06 2013-08-20 Densbits Technologies Ltd. Method, system and medium for analog encryption in a flash memory
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US8468431B2 (en) 2010-07-01 2013-06-18 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US8964464B2 (en) 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US9063878B2 (en) 2010-11-03 2015-06-23 Densbits Technologies Ltd. Method, system and computer readable medium for copy back
US8850100B2 (en) 2010-12-07 2014-09-30 Densbits Technologies Ltd. Interleaving codeword portions between multiple planes and/or dies of a flash memory device
US8990665B1 (en) 2011-04-06 2015-03-24 Densbits Technologies Ltd. System, method and computer program product for joint search of a read threshold and soft decoding
US9501392B1 (en) 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
US9396106B2 (en) 2011-05-12 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US8996790B1 (en) 2011-05-12 2015-03-31 Densbits Technologies Ltd. System and method for flash memory management
US9110785B1 (en) 2011-05-12 2015-08-18 Densbits Technologies Ltd. Ordered merge of data sectors that belong to memory space portions
US9195592B1 (en) 2011-05-12 2015-11-24 Densbits Technologies Ltd. Advanced management of a non-volatile memory
US9372792B1 (en) 2011-05-12 2016-06-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US8743622B2 (en) 2012-01-13 2014-06-03 Micron Technology, Inc. Memory devices and programming methods that program a memory cell with a data value, read the data value from the memory cell and reprogram the memory cell with the read data value
US8996788B2 (en) 2012-02-09 2015-03-31 Densbits Technologies Ltd. Configurable flash interface
US8947941B2 (en) 2012-02-09 2015-02-03 Densbits Technologies Ltd. State responsive operations relating to flash memory cells
US8996793B1 (en) 2012-04-24 2015-03-31 Densbits Technologies Ltd. System, method and computer readable medium for generating soft information
US8838937B1 (en) 2012-05-23 2014-09-16 Densbits Technologies Ltd. Methods, systems and computer readable medium for writing and reading data
US8879325B1 (en) 2012-05-30 2014-11-04 Densbits Technologies Ltd. System, method and computer program product for processing read threshold information and for reading a flash memory module
US9921954B1 (en) 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
US9368225B1 (en) 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US9069659B1 (en) 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
US9136876B1 (en) 2013-06-13 2015-09-15 Densbits Technologies Ltd. Size limited multi-dimensional decoding
KR20150015578A (ko) * 2013-07-30 2015-02-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
US9413491B1 (en) 2013-10-08 2016-08-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for multiple dimension decoding and encoding a message
US9348694B1 (en) 2013-10-09 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
US9786388B1 (en) 2013-10-09 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9123414B2 (en) * 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
US9536612B1 (en) 2014-01-23 2017-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd Digital signaling processing for three dimensional flash memory arrays
US10120792B1 (en) 2014-01-29 2018-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming an embedded flash storage device
US9542262B1 (en) 2014-05-29 2017-01-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Error correction
US9892033B1 (en) 2014-06-24 2018-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of memory units
US9972393B1 (en) 2014-07-03 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Accelerating programming of a flash memory module
US9584159B1 (en) 2014-07-03 2017-02-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Interleaved encoding
US9449702B1 (en) 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
US9524211B1 (en) 2014-11-18 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Codeword management
US10305515B1 (en) 2015-02-02 2019-05-28 Avago Technologies International Sales Pte. Limited System and method for encoding using multiple linear feedback shift registers
CN106297881B (zh) * 2015-05-27 2020-09-11 旺宏电子股份有限公司 非挥发性存储器的健康管理
US10628255B1 (en) 2015-06-11 2020-04-21 Avago Technologies International Sales Pte. Limited Multi-dimensional decoding
US9851921B1 (en) 2015-07-05 2017-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory chip processing
CN106486162B (zh) * 2015-08-27 2019-07-23 旺宏电子股份有限公司 存储阵列的编程方法
US9954558B1 (en) 2016-03-03 2018-04-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast decoding of data stored in a flash memory
CN108074615B (zh) * 2016-11-11 2021-04-13 北京兆易创新科技股份有限公司 一种提高nor型flash稳定性的方法及装置
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3980874B2 (ja) * 2001-11-30 2007-09-26 スパンション エルエルシー 半導体記憶装置及びその駆動方法
US6744675B1 (en) * 2002-11-26 2004-06-01 Advanced Micro Devices, Inc. Program algorithm including soft erase for SONOS memory device
US7042766B1 (en) * 2004-07-22 2006-05-09 Spansion, Llc Method of programming a flash memory device using multilevel charge storage
KR100741466B1 (ko) * 2006-05-22 2007-07-20 삼성전자주식회사 비휘발성 기억 장치의 동작 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044490B1 (ko) * 2009-06-30 2011-06-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 동작 방법
US8351267B2 (en) 2009-06-30 2013-01-08 Hynix Semiconductors Inc. Method of programming nonvolatile memory device
US8593877B2 (en) 2010-08-18 2013-11-26 Samsung Electronics Co., Ltd. Method of programming non-volatile memory device and apparatuses for performing the method
US8953385B2 (en) 2010-08-18 2015-02-10 Samsung Electronics Co., Ltd. Method of programming non-volatile memory device and apparatuses for performing the method
US9373401B2 (en) 2010-08-18 2016-06-21 Samsung Electronics Co., Ltd. Method of programming non-volatile memory device and apparatuses for performing the method
US9536602B2 (en) 2014-11-21 2017-01-03 Silicon Motion Inc. Method for writing data into flash memory and related control apparatus
US9627047B2 (en) 2014-12-17 2017-04-18 Silicon Motion Inc. Method for increasing speed of writing data into flash memory unit and associated device
US10163499B2 (en) 2014-12-17 2018-12-25 Silicon Motion Inc. Method for increasing speed of writing data into flash memory unit and associated device
US11923018B2 (en) 2021-08-13 2024-03-05 SK Hynix Inc. Semiconductor memory device and method with multiple verify voltages

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