KR20100089507A - 플래시 메모리 소자의 프로그램 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 선택 메모리 셀에 초기 시작 바이어스를 인가하는 프로그램 단계와, 다수의 검증 전압을 이용한 검증 동작을 순차적으로 실시하는 단계와, 상기 검증 동작으로 프로그램 패스 또는 프로그램 페일을 판단하는 단계, 및 상기 프로그램 페일 판단시 상기 초기 시작 바이어스를 상기 다수의 검증 전압에 대응하는 다수의 시작 바이어스로 바꾸어 상기 프로그램 단계를 재실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법을 개시한다.
검증 전압, 멀티 레벨 셀, ISPP

Description

플래시 메모리 소자의 프로그램 방법{Method for programming a flash memory device}
본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 특히 프로그램 시간을 단축시킬 수 있는 플래시 메모리 소자의 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다.
플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.
최근에는, 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell; MLC)이라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
멀티 레벨 셀(MLC)은 통상적으로 2개 이상의 문턱 전압(threshold voltage) 분포를 가지며, 이에 대응되는 2개 이상의 데이터를 저장할 수 있다. 따라서, 2개 레벨의 싱글 레벨 셀(Single Level Cell; SLC)에 비해 1개 셀이 4개 이상의 레벨로 나누어질 수 있으므로 SLC보다 2배 이상 많은 비트수를 증가시킬 수 있다.
상기와 같이 구성되는 일반적인 NAND형 플래시 메모리 소자의 프로그램 동작을 설명하면 다음과 같다.
소정의 셀을 프로그램하려는 경우 셀이 포함된 셀 스트링과 연결된 비트라인(BL)에 0V를 인가하고, 셀의 게이트에는 워드라인을 통해 프로그램 전압을 인가하며, 선택된 셀 이외의 셀들의 게이트에는 워드라인을 통해 패스 전압을 인가한다. 여기서, 프로그램 전압(Vpgm)은 18V의 전압을 인가하는 것이 일반적이지만, 프로그램 분포를 개선하기 위해 프로그램 및 검증에 따라 ISPP(Incremental Step Pulse Programming) 방식을 사용하므로 15V부터 25V 까지의 전압을 가변하여 인가하고, 패스 전압은 9V 정도의 고정전압을 인가한다.
상술한 ISPP 방식을 이용한 프로그램 방법은 프로그램 전압을 인가한 후 타겟 검증 전압을 이용하여 프로그램 검증 동작을 실시한다. 이때 멀티 레벨 셀과 같이 프로그램 하려는 데이터 값에 따른 문턱 전압 분포가 다양하여도 타겟 검증 전압을 제일 낮은 문턱 전압 분포를 타겟으로 설정하고, 프로그램 시작 바이어스를 이에 맞추어 설정하므로 제일 낮은 문턱 전압 분포에 대응하는 프로그램 데이터가 없어도 프로그램 바이어스를 인가하여 불필요한 프로그램 시간을 낭비하는 경우가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 ISPP 방식을 이용한 프로그램 동작시 프로그램 하려는 데이터에 따른 타겟 검증 전압에 따라 시작 바이어스를 설정함으로써, 프로그램 동작 시간을 감소시킬 수 있는 플래시 메모리 소자의 프로그램 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법은 선택 메모리 셀에 초기 시작 바이어스를 인가하는 프로그램 단계와, 다수의 검증 전압을 이용한 검증 동작을 순차적으로 실시하는 단계와, 상기 검증 동작으로 프로그램 패스 또는 프로그램 페일을 판단하는 단계, 및 상기 프로그램 페일 판단시 상기 초기 시작 바이어스를 상기 다수의 검증 전압에 대응하는 다수의 시작 바이어스로 바꾸어 상기 프로그램 단계를 재실시하는 단계를 포함한다.
상기 검증 동작을 실시하는 단계는 제1 내지 제3 검증 전압을 각각 이용하는 제1 내지 제3 검증 동작을 순차적으로 실시한다.
프로그램 패스 또는 프로그램 페일을 판단하는 단계는 상기 제1 내지 제3 검증 동작이 모두 패스로 판단될 경우, 프로그램 동작을 종료한다.
상기 제1 검증 동작이 패스로 판단되고 상기 제2 검증 동작이 페일로 판단될 경우, 상기 제2 검증 전압에 대응하는 제3 시작 바이어스를 설정하고, 상기 제3 시 작 바이어스를 상기 스텝 전압값 만큼 증가시킨 제3 프로그램 전압을 상기 제1 프로그램 전압 대신 이용하여 상기 프로그램 단계를 재실시한다.
상기 제1 검증 동작 및 상기 제2 검증 동작이 패스로 판단되고 상기 제3 검증 동작이 페일로 판단될 경우, 상기 제3 검증 전압에 대응하는 제4 시작 바이어스를 설정하고, 상기 제4 시작 바이어스를 상기 스텝 전압값 만큼 증가시킨 제4 프로그램 전압을 상기 제1 프로그램 전압 대신 이용하여 상기 프로그램 단계를 재실시한다.
제2 프로그램 전압이 상기 제3 시작 바이어스보다 클 경우, 상기 제2 프로그램 전압을 상기 스텝 전압만큼 상승시켜 상기 프로그램 단계를 재실시한다.
상기 제3 프로그램 전압이 상기 제4 시작 바이어스보다 클 경우, 상기 제3 프로그램 전압을 상기 스텝 전압만큼 상승시켜 상기 프로그램 단계를 재실시한다.
상기 프로그램 패스 또는 프로그램 페일을 판단하는 단계에서 상기 프로그램 페일로 판단될 경우, 상기 프로그램 단계시 사용되는 프로그램 전압이 ISPP 동작에 사용되는 프로그램 전압 중 가장 높은 전압일 경우 프로그램 동작을 종료한다.
본 발명의 일실시 예에 따르면, ISPP 방식을 이용한 프로그램 동작시 프로그램 하려는 데이터에 따른 타겟 검증 전압에 따라 시작 바이어스를 설정함으로써, 프로그램 동작 시간을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 플래시 메모리 소자의 구성도이다.
플래시 메모리 소자는 메모리 셀 어레이(100) 및 페이지 버퍼부(200)를 포함한다. 메모리 셀 어레이(100)는 다수의 메모리 셀(MC<0> 내지 MC<n>)이 비트라인(BLe 또는 BLo)에 직렬 연결된 다수의 스트링을 포함한다. 또한 비트라인 쌍(BLe 및 BLo)으로 구분되는 다수의 스트링은 한 쌍씩 하나의 페이지 버퍼(PB0 내지 PBn)에 연결된다.
도 2는 플래시 메모리 셀의 문턱 전압 분포를 나타내는 그래프이다.
본 발명의 일실시 예에서는 2bit의 데이터를 갖는 멀티 레벨 셀을 실시 예로 설명한다. 일반적으로 2bit의 데이터를 갖는 멀티 레벨 셀은 도 2와 같이 문턱 전압 분포가 4상태로 구분된다. 이때 문턱 전압 분포를 검증하기 위하여 3가지의 타 겟 검증 전압을 사용하며 이를 제1 검증 전압(PV1), 제2 검증 전압(PV2), 및 제3 검증 전압(PV3)으로 지칭한다.
도 3은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
도 1 내지 도 3을 참조하여 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하면 다음과 같다.
본 발명의 일실시 예에서는 이븐 비트라인(BLe)에 연결된 선택 메모리 셀(MC0)을 프로그램 하는 동작을 설명하도록 한다.
먼저, 페이지 버퍼(PB0)에 프로그램 하려는 데이터를 입력하여 래치시킨다(110). 이 후, ISPP 동작을 실시하기 위한 초기 시작 바이어스를 설정한다(120). 초기 시작 바이어스는 16V로 설정하며, 초기 시작 바이어스값은 소자에 따라 값을 조정하여 설정할 수 있다. 이 후, 초기 시작 바이어스값을 선택 메모리 셀(MC0)에 연결된 선택 워드라인(WL<0>)에 인가하고, 나머지 비 선택된 워드라인(WL<1> 내지WL<n>)에는 프로그램 패스 전압을 인가한다(130).
이 후, 제1 검증 전압(PV1)을 이용하여 프로그램 검증 동작을 실시한다(140). 프로그램 검증 동작은 선택 워드라인(WL<0>)에 제1 검증 전압(PV1)을 인가하고 비 선택된 워드라인(WL<1> 내지WL<n>)에는 검증 패스 전압을 인가한 후, 이븐 비트라인(BLe)의 전위 변화를 페이지 버퍼(PB0)로 센싱하는 방식으로 실시한다.
이 후 제2 검증 전압(PV2)을 이용하여 프로그램 검증 동작(150), 및 제3 검증 전압(PV3)을 이용하여 프로그램 검증 동작(160)을 실시한다.
제1 내지 제3 검증 전압(PV1 내지 PV3)을 이용한 모든 프로그램 검증 동작을 비교 판단한다(170).이때 모든 프로그램 동작이 성공했다는 패스 판정으로 검증되면 프로그램 동작을 종료한다. 일부 프로그램 검증 동작만이 패스 판정되거나 전체 프로그램 검증 동작이 패스 판정될 경우 다음 단계로 넘어간다.
프로그램 검증 동작을 비교 판단(170)한 결과 일부 프로그램 검증 동작만이 패스 판정되거나 전체 프로그램 검증 동작이 패스 판정될 경우 프로그램 동작시 사용된 프로그램 전압이 ISPP 동작에 사용되는 프로그램 전압 중 가장 높은 전압인지 판단한다(210). 프로그램 동작시 첫 번째 싸이클에서는 프로그램 전압이 초기 시작 바이어스이다.
이때 사용된 프로그램 전압이 ISPP 동작에 사용되는 프로그램 전압 중 가장 높은 전압일 경우 프로그램 페일로 결정하여 프로그램 동작을 종료한다(220).
프로그램 전압이 ISPP 동작에 사용되는 프로그램 전압 중 가장 높은 전압이 아닐 경우 제1 검증 전압(PV1)을 이용한 프로그램 검증 동작(140)이 패스 판정되었는지 페일 판정되었는지 판단한다(230).
230 단계에서 페일 판정되었다고 판단될 경우 제1 검증 전압(PV1)에 대응하는 시작 바이어스를 설정한다(240). 시작 바이어스는 초기 시작 바이어스와 동일할 수 있다. 시작 바이어스를 일정 스텝 전압값(예를 들어 0.1V 내지 1V) 만큼 상승시켜 제1 프로그램 전압(A)을 설정한다(250). 이 후, 제1 프로그램 전압(A)을 선택 메모리 셀(MC)에 연결된 선택 워드라인(WL<0>)에 인가하고, 나머지 비 선택된 워드라인(WL<1> 내지WL<n>)에는 프로그램 패스 전압을 인가하여 130 단계부터 재실시한 다.
230 단계에서 패스로 판정되었다고 판단될 경우 제2 검증 전압(PV2)을 이용한 프로그램 검증 동작(150)이 패스 판정되었는지 페일 판정되었는지 판단한다(310).
310 단계에서 페일 판정되었다고 판단될 경우 제2 검증 전압(PV2)에 대응하는 시작 바이어스를 설정하고 시작 바이어스가 제1 프로그램 전압(A)보다 작은지 판단한다(320). 시작 바이어스가 제1 프로그램 전압(A)보다 작을 경우 제1 프로그램 전압(A)을 일정 스텝 전압값(예를 들어 0.1V 내지 1V) 만큼 상승시켜 제2 프로그램 전압(A')을 설정한다(330). 이 후, 제2 프로그램 전압(A')을 선택 메모리 셀(MC0)에 연결된 선택 워드라인(WL<0>)에 인가하고, 나머지 비 선택된 워드라인(WL<1> 내지WL<n>)에는 프로그램 패스 전압을 인가하여 130 단계부터 재실시한다.
320 단계에서 시작 바이어스가 제1 프로그램 전압(A) 보다 크거나 같을 경우 제2 검증 전압(PV2)에 대응하는 시작 바이어스를 설정하고(340), 제2 검증 전압(PV2)에 대응하는 시작 바이어스에 일정 스텝 전압값(예를 들어 0.1V 내지 1V) 만큼 상승시켜 제3 프로그램 전압(B)을 설정한다(350). 이 후, 제3 프로그램 전압(B)을 선택 메모리 셀(MC0)에 연결된 선택 워드라인(WL<0>)에 인가하고, 나머지 비 선택된 워드라인(WL<1> 내지WL<n>)에는 프로그램 패스 전압을 인가하여 130 단계부터 재실시한다.
310 단계에서 패스 판정되었다고 판단될 경우 제3 검증 전압(PV3)에 대응하 는 시작 바이어스를 설정하고 시작 바이어스가 제3 프로그램 전압(B)보다 작은지 판단한다(410). 시작 바이어스가 제3 프로그램 전압(B)보다 작을 경우 제3 프로그램 전압(B)을 일정 스텝 전압값(예를 들어 0.1V 내지 1V) 만큼 상승시켜 제4 프로그램 전압(B')을 설정한다(420). 이 후, 제4 프로그램 전압(B')을 선택 메모리 셀(MC0)에 연결된 선택 워드라인(WL<0>)에 인가하고, 나머지 비 선택된 워드라인(WL<1> 내지WL<n>)에는 프로그램 패스 전압을 인가하여 130 단계부터 재실시한다.
410 단계에서 시작 바이어스가 제3 프로그램 전압(B) 보다 크거나 같을 경우 제3 검증 전압(PV3)에 대응하는 시작 바이어스를 설정하고(430), 제3 검증 전압(PV3)에 대응하는 시작 바이어스에 일정 스텝 전압값(예를 들어 0.1V 내지 1V) 만큼 상승시켜 제5 프로그램 전압(C)을 설정한다(440). 이 후, 제5 프로그램 전압(C)을 선택 메모리 셀(MC0)에 연결된 선택 워드라인(WL<0>)에 인가하고, 나머지 비 선택된 워드라인(WL<1> 내지WL<n>)에는 프로그램 패스 전압을 인가하여 130 단계부터 재실시한다.
상술한 바와 같이 프로그램 하려는 데이터에 따른 타겟 검증 전압에 따라 시작 바이어스를 설정함으로써, 프로그램 동작 시간을 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 플래시 메모리 소자의 구성도이다.
도 2는 플래시 메모리 셀의 문턱 전압 분포를 나타내는 그래프이다.
도 3은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.

Claims (16)

  1. 선택 메모리 셀에 제1 시작 바이어스를 제1 프로그램 전압으로 인가하는 프로그램 단계;
    검증 전압을 이용한 검증 동작을 실시하는 단계;
    상기 검증 동작으로 프로그램 패스 또는 프로그램 페일을 판단하는 단계; 및
    상기 프로그램 페일 시 제2 시작 바이어스를 설정하고, 상기 제2 시작 바이어스를 스텝 전압값 만큼 증가시킨 제2 프로그램 전압을 상기 제1 프로그램 전압 대신 이용하여 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 검증 동작을 실시하는 단계는 제1 내지 제3 검증 전압을 각각 이용하는 제1 내지 제3 검증 동작을 순차적으로 실시하는 플래시 메모리 소자의 프로그램 방법.
  3. 제 2 항에 있어서,
    프로그램 패스 또는 프로그램 페일을 판단하는 단계는 상기 제1 내지 제3 검 증 동작이 모두 패스로 판단될 경우, 프로그램 동작을 종료하는 플래시 메모리 소자의 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 제1 검증 동작이 패스로 판단되고 상기 제2 검증 동작이 페일로 판단될 경우, 상기 제2 검증 전압에 대응하는 제3 시작 바이어스를 설정하고, 상기 제3 시작 바이어스를 상기 스텝 전압값 만큼 증가시킨 제3 프로그램 전압을 상기 제1 프로그램 전압 대신 이용하여 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 제1 검증 동작 및 상기 제2 검증 동작이 패스로 판단되고 상기 제3 검증 동작이 페일로 판단될 경우, 상기 제3 검증 전압에 대응하는 제4 시작 바이어스를 설정하고, 상기 제4 시작 바이어스를 상기 스텝 전압값 만큼 증가시킨 제4 프로그램 전압을 상기 제1 프로그램 전압 대신 이용하여 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  6. 제 4 항에 있어서,
    제2 프로그램 전압이 상기 제3 시작 바이어스보다 클 경우, 상기 제2 프로그램 전압을 상기 스텝 전압만큼 상승시켜 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  7. 제 5 항에 있어서,
    상기 제3 프로그램 전압이 상기 제4 시작 바이어스보다 클 경우, 상기 제3 프로그램 전압을 상기 스텝 전압만큼 상승시켜 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 프로그램 패스 또는 프로그램 페일을 판단하는 단계에서 상기 프로그램 페일로 판단될 경우, 상기 프로그램 단계시 사용되는 프로그램 전압이 ISPP 동작에 사용되는 프로그램 전압 중 가장 높은 전압일 경우 프로그램 동작을 종료하는 플래시 메모리 소자의 프로그램 방법.
  9. 선택 메모리 셀에 초기 시작 바이어스를 인가하는 프로그램 단계;
    다수의 검증 전압을 이용한 검증 동작을 순차적으로 실시하는 단계;
    상기 검증 동작으로 프로그램 패스 또는 프로그램 페일을 판단하는 단계; 및
    상기 프로그램 페일 판단시 상기 초기 시작 바이어스를 상기 다수의 검증 전압에 대응하는 다수의 시작 바이어스로 바꾸어 상기 프로그램 단계를 재실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 검증 동작을 실시하는 단계는 제1 내지 제3 검증 전압을 각각 이용하는 제1 내지 제3 검증 동작을 순차적으로 실시하는 플래시 메모리 소자의 프로그램 방법.
  11. 제 9 항에 있어서,
    프로그램 패스 또는 프로그램 페일을 판단하는 단계는 상기 제1 내지 제3 검증 동작이 모두 패스로 판단될 경우, 프로그램 동작을 종료하는 플래시 메모리 소자의 프로그램 방법.
  12. 제 9 항에 있어서,
    상기 제1 검증 동작이 패스로 판단되고 상기 제2 검증 동작이 페일로 판단될 경우, 상기 제2 검증 전압에 대응하는 제3 시작 바이어스를 설정하고, 상기 제3 시작 바이어스를 상기 스텝 전압값 만큼 증가시킨 제3 프로그램 전압을 상기 제1 프로그램 전압 대신 이용하여 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  13. 제 12 항에 있어서,
    상기 제1 검증 동작 및 상기 제2 검증 동작이 패스로 판단되고 상기 제3 검증 동작이 페일로 판단될 경우, 상기 제3 검증 전압에 대응하는 제4 시작 바이어스를 설정하고, 상기 제4 시작 바이어스를 상기 스텝 전압값 만큼 증가시킨 제4 프로그램 전압을 상기 제1 프로그램 전압 대신 이용하여 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  14. 제 12 항에 있어서,
    제2 프로그램 전압이 상기 제3 시작 바이어스보다 클 경우, 상기 제2 프로그램 전압을 상기 스텝 전압만큼 상승시켜 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  15. 제 13 항에 있어서,
    상기 제3 프로그램 전압이 상기 제4 시작 바이어스보다 클 경우, 상기 제3 프로그램 전압을 상기 스텝 전압만큼 상승시켜 상기 프로그램 단계를 재실시하는 플래시 메모리 소자의 프로그램 방법.
  16. 제 9 항에 있어서,
    상기 프로그램 패스 또는 프로그램 페일을 판단하는 단계에서 상기 프로그램 페일로 판단될 경우, 상기 프로그램 단계시 사용되는 프로그램 전압이 ISPP 동작에 사용되는 프로그램 전압 중 가장 높은 전압일 경우 프로그램 동작을 종료하는 플래시 메모리 소자의 프로그램 방법.
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