KR20090068620A - 불휘발성 메모리 소자의 동작 방법 - Google Patents

불휘발성 메모리 소자의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 메모리 셀 어레이의 제 1 메모리 셀에 프로그램 및 프로그램 검증을 수행하는 단계; 상기 프로그램 검증이 완료된 후, 상기 제 1 메모리 셀의 데이터를 제 1 독출전압과 제 1 검증전압을 이용해서 독출 하는 제 1 시험 독출 단계; 상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되지 않는 경우, 설정된 전압레벨만큼 각각 변경된 제 2 독출전압과 제 2 검증전압으로 상기 제 1 메모리 셀의 데이터 독출을 시도하는 제 2 시험 독출 단계; 및 상기 제 2 시험 독출결과 정상적인 데이터가 독출 되는 경우, 상기 제 1 메모리 셀이 포함되는 메모리 블록의 어드레스 정보와, 상기 정상적으로 데이터가 독출된 제 2 독출전압. 및 제 2 검증 전압 정보를 저장하는 단계를 포함한다.
오버 프로그램, 독출전압, 검증전압

Description

불휘발성 메모리 소자의 동작 방법{Method of operating a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 특히 오버 프로그램되는 메모리 셀을 포함하는 메모리 블록에 대해 동작 전압을 조절할 수 있는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
전기적으로 프로그램(Program)과 소거(Erase)가 가능하며, 전원이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서, 메모리 셀의 고집적화 기술이 개발되고 있다. 이를 위해, 복수개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링으로 구성되고, 복수개의 스트링들이 하나의 메모리 셀 어레이를 이루는 낸드(NAND) 타입의 플래시 메모리 장치가 제안되었다.
낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판위에 소오스 드레인 사이에 형성되는 전류 통로 및 상기 반도체 기판 위에 절연막 사이에 형성되는 플로팅 게이트와 제어 게이트로 구성된다. 그리고 플래시 메모리 셀의 프로그 램은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압을 인가하여 플로팅 게이트와 기판 사이에 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하 F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압의 전계에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 문턱 전압이 증가하게 되는 것이다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀의 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi Level Cell; MLC)이라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
도 1a는 멀티 레벨 메모리 셀의 프로그램 문턱전압 분포를 나타낸다.
도 1a를 참조하면, 2비트의 데이터 정보를 저장할 수 있는 멀티 레벨 셀의 문턱전압은 프로그램 동작을 통해 4가지의 문턱전압 분포중 하나로 이동한다. 일반적으로 소개된 셀의 상태(110)는 '11'의 데이터 상태를 나타낸다고 가정하고, 프로그램 상태에 따라 '10'의 데이터 상태를 나타내는 문턱전압 분포(120)와, '00'의 데이터 상태를 나타내는 문턱전압 분포(130) 및 '01'의 데이터 상태를 나타내는 문턱전압 분포(140)로 구분된다.
도 1a와 같은 문턱전압 분포를 갖도록 프로그램된 메모리 셀들은 블록 단위로 소거가 수행된다. 블록단위의 소거는 다음과 같은 문턱전압 분포의 이동으로 나 타난다.
도 1b는 멀티 레벨 메모리 셀의 소거에 의한 문턱전압 분포 이동을 나타낸다.
도 1b를 참조하면, 상기 도 1a와 같은 문턱전압 분포로 프로그램된 메모리 셀들의 소거를 위해서는 먼저 문턱전압 분포(120, 130)를 프로그램하여 가장 높은 레벨의 문턱전압 분포(140)로 만든다(S110).
그리고 모든 메모리 셀들이 문턱전압 분포(140)로 이동되면, 블록단위의 소거를 수행한다(S120). 소거를 수행하면 모든 메모리 셀들은 문턱전압 분포(110)로 이동한다.
이때 메모리 셀의 특성에 따라 소거가 너무 많이 수행되어 원하는 소거셀의 문턱전압 분포(110) 이하로 이동한 셀들은 소프트 프로그램을 수행하여 도1b의 문턱전압 분포(110)에 포함되게 한다.
플래시 메모리소자의 메모리 셀들은 앞서 설명한 것과 같은 프로그램과 소거가 반복되는데 소거(Erase)와 프로그램(Program)이 반복되는 사이클(Cycling)이 증가 할수록 메모리 셀의 특성이 나빠진다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 메모리 블록별로 메모리 셀의 상태에 따른 프로그램 검증 전압과 독출 전압을 적용할 수 있도록 하는 불휘발성 메모리 소자의 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
메모리 셀 어레이의 제 1 메모리 셀에 프로그램 및 프로그램 검증을 수행하는 단계; 상기 프로그램 검증이 완료된 후, 상기 제 1 메모리 셀의 데이터를 제 1 독출전압과 제 1 검증전압을 이용해서 독출 하는 제 1 시험 독출 단계; 상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되지 않는 경우, 설정된 전압레벨만큼 각각 변경된 제 2 독출전압과 제 2 검증전압으로 상기 제 1 메모리 셀의 데이터 독출을 시도하는 제 2 시험 독출 단계; 및 상기 제 2 시험 독출결과 정상적인 데이터가 독출 되는 경우, 상기 제 1 메모리 셀이 포함되는 메모리 블록의 어드레스 정보와, 상기 정상적으로 데이터가 독출된 제 2 독출전압 및 제 2 검증 전압 정보를 저장하는 단계를 포함한다.
상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되는 경우, 시험 독출을 중단하는 단계를 포함한다.
상기 제 1 독출전압과 상기 제 1 검증전압은 상기 제 2 독출전압과 상기 제 2 검증전압보다 작은 것을 특징으로 한다.
상기 제 2 시험 독출 결과 정상적인 데이터가 독출 되지 않는 경우, 상기 제 2 독출전압 및 제 2 검증 전압에서 설정된 전압레벨만큼 각각 변경된 제 3 독출전압 및 제 3 검증 전압으로 상기 제 1 메모리 셀의 데이터 독출을 시도하는 제 3 시험 독출 단계를 포함한다.
상기 제 2 독출전압과 상기 제 2 검증전압은 상기 제 3 독출전압과 상기 제 3 검증전압보다 작은 것을 특징으로 한다.
상기 프로그램을 수행하기 전에 메모리 셀 어레이에 포함된 메모리 블록들 중, 상기 메모리 블록 어드레스와 독출전압 정보를 저장하기 위한 메모리 블록을 설정하는 단계를 포함하는 것을 특징으로 한다.
전원이 오프 되었다가 온 되는 단계; 상기 메모리 셀 어레이에 저장된 메모리 블록 어드레스와 독출전압 정보를 로딩하여 초기화를 수행 하는 단계; 프로그램 또는 독출을 위한 동작 명령을 입력받는 단계; 상기 동작 명령과 함께 입력되는 어드레스에 포함된 메모리 블록 어드레스가 상기 저장된 메모리 블록 어드레스인지를 확인하는 단계; 및 상기 입력되는 어드레스에 포함된 메모리 블록 어드레스가 상기 저장된 메모리 블록 어드레스인 경우, 상기 저장된 전압 정보를 이용하여 동작 전압을 제어하는 단계를 포함한다.
상기 제 1 시험 독출 결과 정상적인 데이터가 독출 되었다고 판단하는 것은,
상기 제 1 메모리 셀의 문턱전압이 상기 제 1 검증전압보다 크고, 상기 제 1 독출전압보다 낮은 경우인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
메모리 셀 어레이의 제 1 메모리 셀에 프로그램 및 프로그램 검증을 수행하는 단계; 상기 프로그램 검증이 완료된 후, 상기 제 1 메모리 셀의 데이터를 제 1 독출전압과 제 1 검증전압을 이용해서 독출 하는 제 1 시험 독출 단계; 상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되지 않는 경우, 설정된 전압레벨만큼 변경된 제 2 독출전압과 제 2 검증전압으로 상기 제 1 메모리 셀의 데이터 독출을 시도하는 제 2 시험 독출 단계; 및 상기 제 2 시험 독출결과 정상적인 데이터가 독출 되면, 상기 제 1 메모리 셀이 포함되는 메모리 블록의 어드레스 정보와, 상기 제 1 독출전압과 제 2 독출전압의 전압차 또는 제 1 검증전압과 제 2 검증전압의 전압차 정보를 저장하는 단계를 포함한다.
상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되는 경우, 시험 독출을 중단하는 단계를 포함한다.
상기 제 2 시험 독출 결과 정상적인 데이터가 독출 되지 않는 경우, 상기 제 2 독출전압 및 제 2 검증 전압에서 설정된 전압레벨만큼 각각 변경된 제 3 독출전압 및 제 3 검증 전압으로 상기 제 1 메모리 셀의 데이터 독출을 시도하는 제 3 시험 독출 단계 및 상기 제 3 시험 독출결과 정상적인 데이터가 독출 되면, 상기 제 1 메모리 셀이 포함되는 메모리 블록의 어드레스 정보와, 상기 제 2 독출전압과 제 3 독출전압의 전압차 또는 제 2 검증전압과 제 3 검증전압의 전압차 정보를 저장하는 단계를 포함한다.
상기 프로그램을 수행하기 전에 메모리 셀 어레이에 포함된 메모리 블록들 중, 상기 메모리 블록 어드레스와 독출전압 정보를 저장하기 위한 메모리 블록을 설정하는 단계를 포함하는 것을 특징으로 한다.
전원이 오프 되었다가 온 되는 단계; 상기 메모리 셀 어레이에 저장된 메모리 블록 어드레스와 독출전압 정보를 로딩하여 초기화를 수행 하는 단계; 프로그램 또는 독출을 위한 동작 명령을 입력받는 단계; 상기 동작 명령과 함께 입력되는 어드레스에 포함된 메모리 블록 어드레스가 상기 저장된 메모리 블록 어드레스인지를 확인하는 단계; 및 상기 입력되는 어드레스에 포함된 메모리 블록 어드레스가 상기 저장된 메모리 블록 어드레스인 경우, 상기 저장된 전압 정보를 이용하여 동작 전압을 제어하는 단계를 포함한다.
상기 제 1 시험 독출 결과 정상적인 데이터가 독출 되었다고 판단하는 것은, 상기 제 1 메모리 셀의 문턱전압이 상기 제 1 검증전압보다 크고, 상기 제 1 독출전압보다 낮은 경우인 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 동작 방법은 소거와 프로그램 사이클이 진행됨에 따라 변경되는 각각의 메모리 블록의 특성에 따라 다른 검증전압과 독출전압을 적용하여 효과적으로 데이터를 프로그램하고 독출할 수 있도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하 도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 2a를 참조하면, 플래시 메모리 소자(200)는 메모리 셀 어레이(210)와, 페이지 버퍼부(220)와, Y 디코더(230)와, X 디코더(240)와 전압 제공부(250) 및 제어부(260)를 포함한다.
메모리 셀 어레이(210)는 데이터 저장을 위한 다수의 메모리 셀이 비트라인(BL)과 워드라인(WL)으로 구성되는 다수의 메모리 블록(BK)들을 포함한다. 상기 메모리 셀 어레이(210)의 메모리 셀들은 비트라인에 연결되는 셀 스트링들을 구성한다.
또한 상기 메모리 셀 어레이(210)는 오버 프로그램된 셀을 포함하는 블록의 어드레스 정보와 동작 전압 정보 등을 저장하기 위한 스페어 블록(SBK)을 포함하고 있다.
그리고 상기 메모리 셀 어레이(110)의 비트라인에 각각 연결되어 데이터를 프로그램하고, 독출 하는 복수개의 페이지 버퍼 회로를 포함하는 페이지 버퍼부(220)가 연결된다.
또한, 플래시 메모리 소자(200)는 입력 어드레스에 따라 상기 메모리 셀 어레이(210)의 워드라인을 선택하는 X 디코더(240)와, 입력 어드레스에 따라 페이지 버퍼부(220)를 선택하는 Y 디코더(230)를 포함한다.
그리고 프로그램 또는 데이터 독출 동작을 수행하기 위한 전압을 제공하는 전압 제공부(250) 및 상기 메모리 셀 어레이(210)와, 페이지 버퍼부(220)와, X 디코더(240)와, Y 디코더(230)와, 전압 제공부(250)를 제어하는 제어부(260)를 포함한다.
상기 제어부(260)는 상기 플래시 메모리 소자(200)의 동작 제어를 위한 옵션 정보 및 전압 정보 등을 저장하기 위한 저장부(261)를 포함한다.
메모리 셀 어레이(210)의 셀 스트링들과 페이지 버퍼부(220)의 페이지 버퍼 회로들은 다음과 같이 구성된다.
도 2b는 도 2a의 셀 스트링과 페이지 버퍼 중 일부를 나타낸 회로도이다.
도 2b를 참조하면, 메모리 블록(BK)에 포함되는 다수의 셀 스트링들은 각각이 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 직렬로 연결되는 제 1 내지 제 32 메모리 셀(C0 내지 C31)을 포함한다.
그리고 소오스 선택 트랜지스터(SST)들은 소오스 선택 라인(Source Select Line)에 제어를 받고, 드레인 선택 트랜지스터(DST)들은 드레인 선택 라인(Drain Select Line; DST)의 제어를 받는다.
제 1 내지 제 31 메모리 셀(C0 내지 C31)의 게이트는 제 1 내지 제 31 워드라인(WL0 내지 WL31)이 연결된다. 그리고 각각의 셀 스트링은 비트라인(BL)에 연결되는데, 현재는 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 구분하고, 이븐 및 오드 비트라인으로 구성되는 한 쌍의 비트라인에 페이지 버퍼(121)가 연결된다.
상기의 메모리 셀들이 2비트의 데이터 정보를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell)인 경우, 메모리 셀들은 프로그램을 통해서 다음과 같은 문턱전압 분포를 갖게 된다.
도 3a는 2비트의 멀티 레벨 셀의 문턱전압 분포를 나타낸다.
도 3a를 참조하면, 프로그램을 하기 전의 메모리 셀들은 모두 [11]의 데이터 상태를 나타내는 제 1 문턱전압 분포(310)에 속하는 문턱전압을 갖는다. 그리고 메모리 셀들중 일부는 프로그램을 통해 문턱전압이 [10]의 데이터 상태를 나타내는 제 2 문턱전압 분포(320)로 이동하거나, [00]의 데이터 상태를 나타내는 제 3 문턱전압 분포(330)로 이동하거나, 또는 [01]의 데이터 상태를 나타내는 제 4 문턱전압 분포(340)로 이동한다.
일반적으로 제 1 문턱전압 분포(310)에 속하는 메모리 셀들은 제 1 독출전압(Vread1)보다 낮은 문턱전압을 갖는데, 제 1 독출전압(Vread1)은 0V로 설정될 수 있다. 그리고 제 2 문턱전압 분포(320)에 속하는 메모리 셀들은 제 1 검증전압(PV1)보다는 크고, 제 2 독출전압(Vread2)보다는 낮은 문턱전압을 갖는다.
제 3 문턱전압 분포(330)에 속하는 메모리 셀들은 제 2 검증전압(PV2)보다는 크고, 제 3 독출전압(Vread3)보다는 낮은 문턱전압을 갖는다. 또한 제 4 문턱전압 분포(340)에 속하는 메모리 셀들은 제 3 검증전압(PV3)보다는 크고, 제 4 독출전압(Vread4)보다는 낮은 문턱전압을 갖는다. 이때 제 4 독출전압(Vread4)은 데이터 독출 동작시에 선택되지 않은 워드라인들에 인가하는 패스 전압으로 생각할 수 있다.
한편, 상기 도 3a와 같이 프로그램된 메모리 셀들은 메모리 블록단위로 소거되고, 다시 프로그램되는 소거 프로그램(Erase Program; E/P) 사이클이 반복되면서 메모리 셀의 특성이 변경될 수 있다.
도 3b는 오버 프로그램되는 메모리 셀의 문턱전압 분포를 나타낸다.
도 3b를 참조하면, 도 3a의 제 1 및 제 2 문턱전압 분포(310, 320)만을 나타낸 것으로, 제 2 문턱전압 분포(320)에 속하는 메모리 셀들중 일부가 소거 프로그램 사이클이 진행됨에 따라 오버 프로그램되어 제 2 문턱전압 분포(320)가 제 5 문턱전압 분포(350)와 같이 변경되는 것을 나타내었다.
제 5 문턱전압 분포(350)의 A 영역에 속하는 메모리 셀들이 오버 프로그램된 것이다. A 영역에 속하는 메모리 셀들을 제 2 독출전압(Vread2)으로 독출하면, 일부의 메모리 셀들이 정상적으로 독출 되지 않는 것을 알 수 있다.
이를 위해 오버 프로그램되는 메모리 셀이 발생되는지 여부를 판단하고, 오버 프로그램이 발생되는 메모리 셀이 포함되는 메모리 블록에는 독출전압과 검증전압을 달리 적용하는 방법을 제시한다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법의 동작 순서도이다.
도 4를 참조하면, 불휘발성 메모리 소자는 소거(Erase)와 프로그램(Program)이 반복되는데, 프로그램 동작 후에는 프로그램 검증을 수행한다(S401 내지 S405).
상기 도 3a와 같이 메모리 셀들의 문턱전압 분포가 제 1 문턱전압 분포(310)에서 제 1 내지 제 4 문턱전압 분포(310 내지 340)로 변경되면, 각각의 메모리 셀 에 프로그램되는 데이터에 따라 프로그램 검증을 수행한다. 본 발명의 실시 예의 설명은 제 2 문턱전압 분포(320)에 속하는 메모리 셀에 대해 구체적인 예를 들어 설명하기로 한다.
제 2 문턱전압 분포(320)에 속하도록 프로그램해야 하는 메모리 셀은 제 1 검증 전압(PV1)을 이용해서 프로그램 패스 여부를 판단하고, 제 3 문턱전압 분포(330)에 속하도록 프로그램해야 하는 메모리 셀은 제 2 검증전압(PV2)을 이용해서 프로그램 패스 여부를 판단한다.
상기 프로그램 검증까지 완료되면, 프로그램을 수행했던 메모리 셀들에 저장된 데이터를 독출전압을 이용하여 시험(Test) 독출을 수행한다(S407).
상기 시험 독출이란, 프로그램이 완료된 메모리 셀에 대하여 검증 전압과 독출전압을 이용하여 정상적으로 프로그램이 되었는지 여부를 판단하는 것이다. 정상적으로 프로그램이 되었다는 판단은 다음과 같이 한다.
제 2 문턱전압 분포(320)에 속하는 메모리 셀들중 정상적으로 프로그램된 메모리 셀은 제 1 검증전압(PV1)에 대해서는 프로그램 패스로 판단되지만, 제 2 독출전압(Vread2)에 대해서는 프로그램이 되지 않은 것, 즉 프로그램 페일로 판단되어야 정상적으로 프로그램이 되었다고 할 수 있다.
그러나 오버 프로그램이 발생한 메모리 셀은 제 1 검증전압(PV1)에 대해서는 프로그램 패스가 된 반면, 제 2 독출전압(Vread2)에 대해서는 프로그램 패스로 판단된다.
따라서 상기와 같이 메모리 셀들의 데이터를 검증전압과 독출전압들을 이용 해서 독출한 결과가 정상적인지를 판단한다(S409).
단계S409의 판단결과, 메모리 셀이 정상적으로 프로그램되었다면, 해당 메모리 셀에 대한 프로그램 동작은 종료된다.
그러나 단계S409의 판단결과 정상적인 프로그램이 되지 않은 것으로 판단되면, 독출전압과 검증전압을 높여서 시험 독출을 다시 수행한다(S411). 이때 독출전압과 검증 전압은 메모리 셀의 특성에 따라 다르게 설정 가능한데, 본 발명의 실시 에에서는 0.1V씩 높이는 것으로 한다.
상기 단계 S411에서 독출전압과 검증전압을 0.1V 높여서 시험 독출을 한 결과가 정상적으로 시험 독출이 됐다면 해당 메모리 블록의 어드레스 정보와, 정상적으로 독출된 검증전압, 독출전압의 정보를 스페어 블록(SBK)에 저장한다(S415). 이때 저장되는 전압 정보는 실제로 패스된 독출전압이 오버 프로그램된 메모리 셀이 없을 때 적용되는 독출전압과 얼마나 차이가 나는지를 저장하고, 이후에 그것을 이용하도록 할 수 있다. 또 다른 방법으로는 정상적으로 독출된 검증전압과 독출전압을 각각 저장하고 이를 이후에 이용하도록 할 수 있다.
예를 들어, 정상 메모리 셀에 대해 적용하는 독출전압이 4V이고, 상기 단계 S413에서 정상적으로 데이터가 독출 되었을 때의 독출전압이 4.3V 라며, 두 전압의 차이는 0.3V 이다. 따라서 이후에 해당 메모리 블록에 대해서는 검증전압과 독출전압을 모두 0.3V 높여서 적용하도록 할 수 있다.
또한 다른 방식으로는 4.3V의 독출전압을 저장하고 이후에 이를 적용하도록 할 수도 있다.
상기와 같은 본 발명의 실시 예에 따른 플래시 메모리 소자의 프로그램 동작 후에 오버 프로그램된 메모리 셀을 포함하는 메모리 블록을 찾아내고, 그 정보를 저장한 후에는 다음과 같이 동작한다.
도 5는 도 4에 따라 프로그램되는 불휘발성 메모리 소자의 동작 방법의 동작 순서도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자(200)는 최초의 전원이 입력되면(S501), 정상적으로 동작하기 위해 필요한 옵션 정보 등을 로딩하여 제어부(260)의 저장부(261)에 저장한다. 이때 스페어 블록(SBK)에 저장되어 있는 오버 프로그램 셀이 포함된 메모리 블록의 어드레스와 그 동작 전압 정보를 독출 하여 저장부(261)에 저장한다(S503).
이후에 프로그램이나 데이터 독출 등의 명령이 입력되면(S505), 각각의 동작 명령과 함께 입력되는 어드레스 정보 중에서 블록 어드레스 정보가 저장부(261)에 저장되어 있는 블록 어드레스 정보인지를 확인한다(S507).
상기 단계 S507의 확인 결과, 입력된 블록 어드레스 정보가 저장부(261)에 저장되어 있는 블록 어드레스 중에 하나라면, 해당 메모리 블록은 오버 프로그램된 메모리 셀을 포함하고 있는 것으로 판단할 수 있다.
따라서 입력된 블록 어드레스 정보가 저장부(261)에 저장되어 있는 블록 어드레스라면, 제어부(260)는 해당 블록 어드레스와 함께 저장되어 있는 동작 전압을 이용하여 동작하도록 제어한다(S509).
즉, 입력된 명령이 프로그램 명령이라면, 제어부(260)는 해당 메모리 블록에 프로그램 동작을 수행할 때, 저장부(261)에 저장되어 있는 검증 전압을 이용해서 프로그램 검증을 수행하도록 제어한다. 그리고 독출 명령이 입력되었다면, 제어부(260)는 해당 메모리 블록의 데이터 독출을 수행할 때 저장부(261)에 저장된 독출전압을 이용하도록 제어한다. 이때 제어부(260)의 제어신호에 의해 전압 제공부(250)가 검증 전압 또는 독출전압을 X 디코더(240)를 통해 메모리 셀 어레이(210)에 제공한다.
그러나 단계S507에서 입력된 메모리 블록의 어드레스가 저장부(261)에 저장되어 있지 않다면 기본적인 검증전압 또는 독출전압을 이용한 동작을 하도록 한다(S511).
이상에서 설명한 바와 같이, 오버 프로그램된 메모리 셀을 확인하고, 해당 메모리 셀을 포함하는 메모리 블록의 정보를 저장하고 오버 프로그램된 정도에 따라 독출전압과 검증전압을 변경하여 적용하도록 하여 소거 프로그램 사이클이 진행됨에 따른 메모리 셀의 신뢰성을 높일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 멀티 레벨 메모리 셀의 프로그램 문턱전압 분포를 나타낸다.
도 1b는 멀티 레벨 메모리 셀의 소거에 의한 문턱전압 분포 이동을 나타낸다.
도 2a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 2b는 도 2a의 셀 스트링과 페이지 버퍼 중 일부를 나타낸 회로도이다.
도 3a는 2비트의 멀티 레벨 셀의 문턱전압 분포를 나타낸다.
도 3b는 오버 프로그램되는 메모리 셀의 문턱전압 분포를 나타낸다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법의 동작 순서도이다.
도 5는 도 4에 따라 프로그램되는 불휘발성 메모리 소자의 동작 방법의 동작 순서도이다.
*도면의 주요 부분의 간단한 설명*
200 : 플래시 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 :Y 디코더
240 : X 디코더 250 : 전압 제공부
260 : 제어부

Claims (14)

  1. 메모리 셀 어레이의 제 1 메모리 셀에 프로그램 및 프로그램 검증을 수행하는 단계;
    상기 프로그램 검증이 완료된 후, 상기 제 1 메모리 셀의 데이터를 제 1 독출전압과 제 1 검증전압을 이용해서 독출 하는 제 1 시험 독출 단계;
    상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되지 않는 경우, 설정된 전압레벨만큼 각각 변경된 제 2 독출전압과 제 2 검증전압으로 상기 제 1 메모리 셀의 데이터 독출을 시도하는 제 2 시험 독출 단계; 및
    상기 제 2 시험 독출결과 정상적인 데이터가 독출 되는 경우, 상기 제 1 메모리 셀이 포함되는 메모리 블록의 어드레스 정보와, 상기 정상적으로 데이터가 독출된 제 2 독출전압 및 제 2 검증 전압 정보를 저장하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  2. 제 1항에 있어서,
    상기 제 1 독출전압과 상기 제 1 검증전압은 상기 제 2 독출전압과 상기 제 2 검증전압보다 작은 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  3. 제 1항에 있어서,
    상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되는 경우, 시험 독출 을 중단하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  4. 제 1항에 있어서,
    상기 제 2 시험 독출 결과 정상적인 데이터가 독출 되지 않는 경우, 상기 제 2 독출전압 및 제 2 검증 전압에서 설정된 전압레벨만큼 각각 변경된 제 3 독출전압 및 제 3 검증 전압으로 상기 제 1 메모리 셀의 데이터 독출을 시도하는 제 3 시험 독출 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  5. 제 4항에 있어서,
    상기 제 2 독출전압과 상기 제 2 검증전압은 상기 제 3 독출전압과 상기 제 3 검증전압보다 작은 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  6. 제 1항에 있어서,
    상기 프로그램을 수행하기 전에 메모리 셀 어레이에 포함된 메모리 블록들 중, 상기 메모리 블록 어드레스와 독출전압 정보를 저장하기 위한 메모리 블록을 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  7. 제 1항에 있어서,
    전원이 오프 되었다가 온 되는 단계;
    상기 메모리 셀 어레이에 저장된 메모리 블록 어드레스와 독출전압 정보를 로딩하여 초기화를 수행 하는 단계;
    프로그램 또는 독출을 위한 동작 명령을 입력받는 단계;
    상기 동작 명령과 함께 입력되는 어드레스에 포함된 메모리 블록 어드레스가 상기 저장된 메모리 블록 어드레스인지를 확인하는 단계; 및
    상기 입력되는 어드레스에 포함된 메모리 블록 어드레스가 상기 저장된 메모리 블록 어드레스인 경우, 상기 저장된 전압 정보를 이용하여 동작 전압을 제어하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  8. 제 1항에 있어서,
    상기 제 1 시험 독출 결과 정상적인 데이터가 독출 되었다고 판단하는 것은,
    상기 제 1 메모리 셀의 문턱전압이 상기 제 1 검증전압보다 크고, 상기 제 1 독출전압보다 낮은 경우인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  9. 메모리 셀 어레이의 제 1 메모리 셀에 프로그램 및 프로그램 검증을 수행하는 단계;
    상기 프로그램 검증이 완료된 후, 상기 제 1 메모리 셀의 데이터를 제 1 독출전압과 제 1 검증전압을 이용해서 독출 하는 제 1 시험 독출 단계;
    상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되지 않는 경우, 설정된 전압레벨만큼 변경된 제 2 독출전압과 제 2 검증전압으로 상기 제 1 메모리 셀 의 데이터 독출을 시도하는 제 2 시험 독출 단계; 및
    상기 제 2 시험 독출결과 정상적인 데이터가 독출 되면, 상기 제 1 메모리 셀이 포함되는 메모리 블록의 어드레스 정보와, 상기 제 1 독출전압과 제 2 독출전압의 전압차 또는 제 1 검증전압과 제 2 검증전압의 전압차 정보를 저장하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  10. 제 9항에 있어서,
    상기 제 1 시험 독출 결과 정상적으로 데이터가 독출 되는 경우, 시험 독출을 중단하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  11. 제 9항에 있어서,
    상기 제 2 시험 독출 결과 정상적인 데이터가 독출 되지 않는 경우, 상기 제 2 독출전압 및 제 2 검증 전압에서 설정된 전압레벨만큼 각각 변경된 제 3 독출전압 및 제 3 검증 전압으로 상기 제 1 메모리 셀의 데이터 독출을 시도하는 제 3 시험 독출 단계; 및
    상기 제 3 시험 독출결과 정상적인 데이터가 독출 되면, 상기 제 1 메모리 셀이 포함되는 메모리 블록의 어드레스 정보와, 상기 제 2 독출전압과 제 3 독출전압의 전압차 또는 제 2 검증전압과 제 3 검증전압의 전압차 정보를 저장하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  12. 제 9항에 있어서,
    상기 프로그램을 수행하기 전에 메모리 셀 어레이에 포함된 메모리 블록들 중, 상기 메모리 블록 어드레스와 독출전압 정보를 저장하기 위한 메모리 블록을 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  13. 제 9항에 있어서,
    전원이 오프 되었다가 온 되는 단계;
    상기 메모리 셀 어레이에 저장된 메모리 블록 어드레스와 독출전압 정보를 로딩하여 초기화를 수행 하는 단계;
    프로그램 또는 독출을 위한 동작 명령을 입력받는 단계;
    상기 동작 명령과 함께 입력되는 어드레스에 포함된 메모리 블록 어드레스가 상기 저장된 메모리 블록 어드레스인지를 확인하는 단계; 및
    상기 입력되는 어드레스에 포함된 메모리 블록 어드레스가 상기 저장된 메모리 블록 어드레스인 경우, 상기 저장된 전압 정보를 이용하여 동작 전압을 제어하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  14. 제 9항에 있어서,
    상기 제 1 시험 독출 결과 정상적인 데이터가 독출 되었다고 판단하는 것은,
    상기 제 1 메모리 셀의 문턱전압이 상기 제 1 검증전압보다 크고, 상기 제 1 독출전압보다 낮은 경우인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
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* Cited by examiner, † Cited by third party
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KR20100136729A (ko) * 2009-06-19 2010-12-29 삼성전자주식회사 플래시 메모리 장치 및 이의 데이터 독출 방법
CN103366828A (zh) * 2012-04-10 2013-10-23 旺宏电子股份有限公司 存储器装置及其检测方法
US8605505B2 (en) 2011-03-28 2013-12-10 SK Hynix Inc. Semiconductor integrated circuit and data read method
CN108054114A (zh) * 2018-01-12 2018-05-18 江苏华存电子科技有限公司 一种提高闪存可利用率的方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100136729A (ko) * 2009-06-19 2010-12-29 삼성전자주식회사 플래시 메모리 장치 및 이의 데이터 독출 방법
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