KR20200104668A - 수직형 메모리 장치 및 이의 동작 방법 - Google Patents

수직형 메모리 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20200104668A
KR20200104668A KR1020190023285A KR20190023285A KR20200104668A KR 20200104668 A KR20200104668 A KR 20200104668A KR 1020190023285 A KR1020190023285 A KR 1020190023285A KR 20190023285 A KR20190023285 A KR 20190023285A KR 20200104668 A KR20200104668 A KR 20200104668A
Authority
KR
South Korea
Prior art keywords
voltage
dummy
string
line
common source
Prior art date
Application number
KR1020190023285A
Other languages
English (en)
Inventor
신창환
송철
이창섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190023285A priority Critical patent/KR20200104668A/ko
Priority to US16/581,917 priority patent/US11043273B2/en
Priority to CN202010118717.1A priority patent/CN111627480A/zh
Publication of KR20200104668A publication Critical patent/KR20200104668A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

메모리 장치 및 이의 동작 방법이 개시된다. 본 개시의 실시 예에 따른 기판 상에 배치된 복수의 스트링들을 포함하는 메모리 장치의 동작 방법으로서,복수의 스트링들은, 비트라인에 연결되는 메인 스트링 및 비트라인과 전기적으로 이격되는 더미 스트링을 포함하고, 메모리 장치의 동작 방법은 더미 스트링에 대해 프리-프로그램하는 단계, 및 메인 스트링 및 더미 스트링에 대해 소거하는 단계를 포함하고, 프리-프로그램하는 단계는 더미 스트링에 연결된 워드라인에 프리-프로그램 전압을 인가하는 단계, 더미 스트링의 그라운드 선택 트랜지스터를 턴-온시키기 위하여 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 패스 전압을 인가하는 단계 및 더미 스트링에 연결된 공통 소스 라인에 공통 소스 라인 전압을 인가하는 단계를 포함한다.

Description

수직형 메모리 장치 및 이의 동작 방법{VERTICAL MEMORY DEVICE AND METHOD OF OPERATION THEREOF}
본 개시의 기술적 사상은 수직형 메모리 장치 및 이의 동작 방법에 관한 것으로서, 상세하게는 더미 스트링의 손상이 방지된 수직형 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위하여 3차원으로 수직 배열되는 메모리 셀들을 구비하는 수직형 메모리 장치들이 제안되고 있다. 메모리 장치의 고집적화로 인해 메모리 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되는 다양한 문제들은 메모리 장치에 포함된 스트링들을 손상시킬 수 있고, 메모리 장치에 저장된 데이터를 손상시킬 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는, 반복되는 소거 동작으로 인하여 더미 스트링이 손상되는 것을 방지하여, 메모리 장치의 손상을 방지할 수 있는 수직형 메모리 장치 및 이의 동작 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 기판 상에 배치된 복수의 스트링들을 포함하는 메모리 장치의 동작 방법으로서, 복수의 스트링들은, 비트라인에 연결되는 메인 스트링 및 비트라인과 전기적으로 이격되는 더미 스트링을 포함하고, 메모리 장치의 동작 방법은 더미 스트링에 대해 프리-프로그램하는 단계, 및 메인 스트링 및 더미 스트링에 대해 소거하는 단계를 포함하고, 프리-프로그램하는 단계는 더미 스트링에 연결된 워드라인에 프리-프로그램 전압을 인가하는 단계, 더미 스트링의 그라운드 선택 트랜지스터를 턴-온시키기 위하여 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 패스 전압을 인가하는 단계 및 더미 스트링에 연결된 공통 소스 라인에 공통 소스 라인 전압을 인가하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 기판 상에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 메모리 셀 어레이, 및 복수의 스트링들에 인가되는 전압들을 제어하여, 복수의 스트링들에 대한 프리-프로그램 동작 및 소거 동작을 연이어 수행하는 제어 로직을 포함하고, 복수의 스트링들은 비트라인이 연결되는 메인 스트링 및 상기 비트라인과 전기적으로 이격되는 더미 스트링을 포함하고, 제어 로직은 프리-프로그램 동작을 수행하기 위하여, 더미 스트링에 연결된 워드라인들 중 적어도 하나에 프리-프로그램 전압을 인가하고, 더미 스트링의 그라운드 선택 트랜지스터를 턴-온시키기 위하여 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 패스 전압을 인가하고, 더미 스트링에 연결된 공통 소스 라인에 공통 소스 라인 전압을 인가할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 기판 상에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 메모리 셀 어레이, 및 복수의 스트링들에 인가되는 전압들을 제어하여 복수의 스트링들에 대한 프리-프로그램 동작을 수행하는 제어 로직을 포함하고, 복수의 스트링들은 비트라인에 연결되는 메인 스트링 및 비트라인과 전기적으로 이격되는 더미 스트링을 포함하고, 제어 로직은 프리-프로그램 동작 시에, 상기 워드라인들에 프리-프로그램 전압을 인가하고, 더미 스트링의 그라운드 선택 트랜지스터를 턴-온시키기 위하여 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 패스 전압을 인가하고, 더미 스트링에 연결된 공통 소스 라인에 공통 소스 라인 전압을 인가하고, 워드라인들에 프리-프로그램 전압을 인가하는 구간, 그라운드 선택 라인에 패스 전압을 인가하는 구간, 및 공통 소스 라인에 공통 소스 라인 전압을 인가하는 구간은 서로 오버랩될 수 있다.
본 개시의 기술적 사상에 따른 수직형 메모리 장치는, 소거 동작 전 또는 후에 프리-프로그램 동작을 수행함으로써, 반복되는 소거 동작으로 인하여 더미 스트링에 포함된 더미 셀들이 손상되는 것을 방지할 수 있다. 따라서, 더미 스트링의 손상으로 인하여 메인 셀 스트링이 손상되는 것이 방지될 수 있고, 메모리 장치의 데이터의 손상이 방지될 수 있고, 메모리 장치의 수명이 증가될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 상세하게 나타내는 블록도이다.
도 2a 내지 도 2c는 도 1의 제1 메모리 블록의 일 실시예를 설명하기 위한 도면들이다.
도 3a는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3b는 본 개시의 예시적 실시 예에 따른 메모리 장치가 프리-프로그램 동작 시의 전압 조건을 나타내는 테이블이다.
도 4 내지 도 8은 본 개시의 예시적 실시예에 따른 메모리 장치가 프리-프로그램 동작 및 소거 동작 시에 각 라인들에 인가하는 전압의 타이밍도이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치에 포함된 메모리 블록의 일부를 나타내는 단면도이다.
도 10a 내지 도 10c는 본 개시의 예시적 실시 예에 따른 메모리 장치가 프리-프로그램 동작 시의 워드라인 및 더미 워드라인에 인가되는 전압 조건을 나타내는 테이블이다.
도 11a 및 도 11b는 도 1의 제1 메모리 블록의 일 실시예를 설명하기 위한 도면들이다.
도 12a 및 도 12b는 본 개시의 예시적 실시 예에 따른 메모리 장치가 프리-프로그램 동작 시의 비트라인 및 더미 비트라인에 인가되는 전압 조건을 나타내는 테이블이다.
도 13은 본 개시의 예시적 실시 예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 상세하게 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성기(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 도 1에 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스 등 메모리 동작에 관련된 다른 다양한 구성 요소들을 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL), 공통 소스 라인 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(110)는 워드라인들(WL), 더미 워드라인(DWL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다.
예를 들어, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 불휘발성 메모리 셀일 수 있다. 구체적으로, 메모리 셀이 불휘발성 메모리 셀인 경우, 메모리 장치(100)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 경우를 예로 하여 본 개시의 실시 예들이 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 예를 들면, 복수의 메모리 블록들(BLK1~BLKz) 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 각 메모리 블록은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제3 방향을 따라 신장된 복수의 낸드 스트링들(이하 '스트링들'이라 지칭함)을 포함할 수 있다. 복수의 스트링들은 제1 및 제2 방향들을 따라 특정 거리만큼 이격되어 제공될 수 있다. 복수의 스트링들은 데이터가 저장되는 메인 셀들을 포함하는 셀 스트링 및 더미 셀들로 구성된 더미 스트링을 포함할 수 있다.
메모리 블록들(BLK1~BLKz)은 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 일 실시예에서, 각각의 메모리 블록들(BLK1~BLKz)의 단위로 소거 동작이 수행될 수 있고, 상기 소거 동작에 대응되는 프리-프로그램 동작이 수행될 수 있으나, 이에 한정되는 것은 아니며, 하나의 메모리 블록에 포함된 서브-메모리 블록 단위로 소거 동작 및 이에 대응되는 프리-프로그램 동작이 수행될 수도 있다.
메모리 셀 어레이(110)에 포함되는 각 메모리 셀은 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 예를 들어, 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또는 예를 들어, 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 일부 메모리 셀들은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀(multi level cell, MLC)일 수 있다.
복수의 메모리 블록(BLK1~BLKz)은 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
메모리 셀 어레이(110)에 소거 전압이 인가되면 복수의 메모리 셀들은 소거 상태가 될 수 있고, 메모리 셀 어레이(110)에 프로그램 전압이 인가되면 복수의 메모리 셀들은 프로그램 상태가 될 수 있다. 예를 들어, 메모리 셀 어레이(110)에 프리-프로그램 전압이 인가되면, 복수의 메모리 셀들은 프리-프로그램 상태가 될 수 있다. 이 때, 각 메모리 셀은 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태(E) 및 적어도 하나의 프로그램 상태를 가질 수 있다.
제어 로직(120)은 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 프로그램하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 예를 들어, 제어 로직(120)은 전압 생성기(130)에서 생성되는 각종 전압들의 레벨을 제어하기 위한 전압 제어신호(CTRL_vol)를 출력할 수 있다. 제어 로직(120)은 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다.
전압 생성기(130)는 메모리 장치(100) 내에서 이용되는 각종 전압들을 생성할 수 있으며, 예를 들어, 워드라인 전압(VWL), 스트링 선택 라인 전압(VSSL), 그라운드 선택 라인 전압(VGSL)을 생성할 수 있다. 또한, 전압 생성기(130)는 공통 소스 라인 전압 및 메모리 셀 어레이(110)가 형성되는 기판에 인가되는 기판 전압을 생성할 수 있다. 일 실시예에서, 워드라인 전압(VWL)은 프리-프로그램 전압(예를 들어, 도 3b의 Vprepro)을 포함할 수 있고, 그라운드 선택 라인 전압(VGSL)은 패스 전압(예를 들어, 도 3b의 Vpass)을 포함할 수 있다.
로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 선택된 메모리 블록의 워드라인들 중 적어도 하나를 선택할 수 있다. 일 실시예에서, 프리-프로그램 동작 시, 로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 워드라인들(WL) 중 적어도 하나의 워드라인에 워드라인 전압(VWL)으로서 프리-프로그램 전압(Vprepro)을 인가할 수 있다. 프리-프로그램 동작 시, 로우 디코더(140)는 그라운드 선택 라인들(GSL) 중 적어도 하나의 라인에 그라운드 선택 라인 전압(VGSL)으로서 패스 전압(Vpass)을 인가할 수 있다.
일 실시예에서, 메모리 셀 어레이(110)는 더미 워드라인과 연결될 수도 있고, 로우 디코더(140)는 프리-프로그램 동작 시, 더미 워드라인에 선택적으로 프리-프로그램 전압(Vprepro)을 인가할 수도 있다. 예를 들어, 프리-프로그램 동작 시, 로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 선택 메모리 셀의 워드라인(더미 워드라인)에 프리-프로그램 전압(Vprepro)을 워드라인 전압(VWL)으로서 제공할 수 있으며, 비선택된 메모리 셀의 워드라인에 워드라인 패스 전압을 워드라인 전압(VWL)으로서 제공할 수 있다.
일 실시예에서, 프리-프로그램 전압은 메모리 셀들에 데이터를 기입하기 위해 워드라인들(WL)에 인가되는 프로그램 전압과 크기가 상이할 수 있다. 예를 들어, 프리-프로그램 전압은 프로그램 전압보다 낮은 레벨을 가질 수 있다. 일 실시예에서, 메모리 장치(100)는 메모리 셀들에 데이터를 기입하기 위한 프로그램 동작 시에 복수의 프로그램 펄스를 워드라인들(WL)에 인가할 수 있고, 프리-프로그램 동작 시에는 하나의 펄스로 구성된 프리-프로그램 전압을 워드라인들(WL)에 인가할 수 있다.
페이지 버퍼(150)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 일 실시예에서, 프리-프로그램 동작 시 페이지 버퍼(150)는 기입 드라이버로 동작하여, 복수의 비트라인들(BL) 중 적어도 하나의 비트라인에 비트라인 프로그램 전압을 인가할 수 있다.
제어 로직(120)은 프리-프로그램 동작 및 소거 동작을 수행하기 위해 전압 생성기(130) 및 로우 디코더(140)를 제어할 수 있다. 예를 들어, 더미 스트링에 대한 프리-프로그램 동작 시, 더미 스트링에 연결된 그라운드 선택 라인에 패스 전압을 인가하도록 전압 생성기(130) 및 로우 디코더(140)를 제어할 수 있다. 일 실시예에서, 제어 로직(120)은 프리-프로그램 동작 시 프리-프로그램 동작이 수행되는 메모리 블록에 연결되는 공통 소스 라인에 접지 전압이 인가되도록 제어할 수 있다.
본 개시에 따른 메모리 장치(100)는, 프리-프로그램 동작 시에 공통 소스 라인에 접지 전압을 인가하고, 접지 선택 라인에 패스 전압을 인가하며, 워드라인에 프리-프로그램 전압을 인가함으로써, 더미 스트링에 프리-프로그램 동작을 수행할 수 있다. 메모리 장치(100)는 더미 스트링이 비트라인에 연결되지 않아도, 더미 스트링에 포함된 더미 셀들을 프리-프로그램할 수 있다. 프리-프로그램 동작은 더미 스트링에 포함된 더미 셀들의 문턱 전압 산포를 높아지는 방향으로 이동시킬 수 있다. 더미 스트링에 대한 프리-프로그램 동작이 소거 동작 이 전 또는 이 후에 수행됨으로써, 반복되는 소거 동작으로 인하여 더미 스트링에 포함된 더미 셀들이 손상되는 것을 방지할 수 있다.
도 2a 내지 도 2c는 도 1의 제1 메모리 블록의 일 실시예를 설명하기 위한 도면들이다. 도 2a는 도 1의 제1 메모리 블록의 상면도이다. 도 2b는 도 2a의 A-A'선으로 자른 단면의 일 실시예를 나타낸 도면이다. 도 2c는 본 개시의 예시적 실시 예에 따른 메모리 블록의 등가 회로도로서, 도 2a의 메모리 블록 중 B부분의 등가회로를 나타내는 회로도이다. 메모리 블록(BLK1)은 수직 구조의 낸드 플래시 메모리일 수 있고, 도 1에 도시된 메모리 블록들(BLK1~BLKz) 각각은 도 2a 내지 도 2c와 같이 구현될 수 있다.
도 2a를 참조하면, 메모리 블록(BLK1)은 상호 제1 방향(X)으로 이격되고 각각 제2 방향(Y)으로 연장되어 형성된 워드라인 컷 영역들(WLC)을 포함할 수 있다. 또한, 메모리 블록(BLK1)은 워드라인 컷 영역들(WLC) 사이에 제1 및 제2 방향(Y)을 따라 배열된 복수의 수직 홀들(예를 들어, 도 2b의 H11, H31, DH1, H61, H81)을 포함할 수 있다. 복수의 수직 홀들은 데이터가 저장되는 메인 셀이 형성되는 메인 홀들(예를 들어, 도 2b의 H11, H31, H61, H81) 및 데이터가 저장되지 않는 더미 셀들을 형성하는 더미 홀들(DH)을 포함할 수 있다. 메모리 블록(BLK1)에 포함되는 복수의 수직 홀들의 수는 다양하게 구성될 수 있다. 본 도면에서는, 더미 홀들(DH)이 메모리 블록(BLK1)의 중심 영역에 배치되는 것으로 도시되었으나, 본 개시는 이에 한정되지 않으며, 더미 홀들(DH)의 배치는 다양하게 구성될 수 있다.
메모리 블록(BLK1)은 제2 방향(Y)으로 연장되고 제1 방향(X)으로 상호 이격되어 배치된 비트라인들(BL1~BL8)과 연결될 수 있다. 도 2a에 도시된 메모리 블록(BLK1)에는 8개의 비트라인들(BL1~BL8)이 형성되고 연결되는 것으로 설명되었으나, 본 개시는 이에 한정되지 않으며, 비트라인들의 개수는 다양하게 구성될 수 있다.
일 실시 예에 있어서, 메인 홀들은 대응되는 비트라인에 연결될 수 있고, 더미 홀들(DH)은 비트라인으로부터 전기적으로 이격될 수 있다. 예를 들어, 제1 비트라인(BL1)에 연결된 수직 홀들은 메인 홀들로서, 메인 홀들에 형성되는 메인 셀들은 데이터 저장 기능을 수행할 수 있다. 반면, 더미 홀들(DH)은 메인 홀들과 달리 비트라인(BL1~BL8)과 연결되지 않는 수직 홀들로서, 더미 홀들(DH)에 형성되는 메모리 셀들, 즉, 더미 셀들은 데이터 저장 기능을 수행할 수 없다.
도 2b를 참조하면, 기판(SUB) 상에 그라운드 선택 라인(GSL), 복수의 워드라인들(WL1~WL8), 스트링 선택 라인(SSL)이 배치될 수 있다. 기판(SUB), 그라운드 선택 라인(GSL), 워드라인들(WL1~WL8), 및 스트링 선택 라인(SSL) 각각의 사이에는 절연막들(IL)이 순차적으로 제공될 수 있다. 또한, 메인 홀들(H11, H31, H61, H81) 및 더미 홀(DH1)이 제3 방향(Z)으로, 절연막들(IL), 그라운드 선택 라인(GSL), 워드라인들(WL1~WL8), 및 스트링 선택 라인(SSL)을 관통하며 연장될 수 있다. 본 도면에서는 8개의 워드라인들(WL1~WL8)이 도시되었으나, 이는 설명을 위한 것이며 본 발명은 이에 한정되지 않고 워드라인들의 수는 다양하게 구성될 수 있다.
메인 홀들(H11, H31, H61, H81) 각각과 복수의 워드라인들(WL1~WL8) 각각은 메인 셀들(MC)을 형성할 수 있다. 예를 들어, 제3 메인 홀(H31)과 제1 워드라인(WL1)은 메인 셀(MC)을 형성할 수 있다. 또한, 더미 홀(DH1)과 복수의 워드라인들(WL1~WL8) 각각은 더미 셀들(DC)을 형성할 수 있다. 예를 들어, 더미 홀(DH1)과 제1 워드라인(WL1)은 더미 셀(DC)을 형성할 수 있다.
더미 홀(DH1)에 형성되는 더미 셀들(DC)은 비트라인들(BL1, BL3, BL6, BL8)에 연결되지 못하므로, 비트라인들(BL1, BL3, BL6, BL8)에 전압을 인가하는 방식으로 프로그램될 수 없다. 따라서, 본 개시에 따른 메모리 장치는 기판(SUB)에 형성되는 공통 소스 라인에 접지 전압을 인가하고, 그라운드 선택 라인(GSL)에 패스 전압을 인가하고, 복수의 워드라인들(WL1~WL8)에 프리-프로그램 전압을 인가함으로써, 더미 홀(DH1)에 형성되는 더미 셀들(DC)을 프리-프로그램할 수 있다. 일 실시예에서, 메모리 장치는 복수의 워드라인들(WL1~WL8) 중 적어도 일부의 워드라인에 선택적으로 프리-프로그램 전압을 인가함으로써, 더미 홀(DH1)에 형성되는 더미 셀들(DC) 중 적어도 일부의 더미 셀을 프리-프로그램할 수도 있다.
공통 소스 라인에 접지 전압이 인가되고, 그라운드 선택 라인(GSL)에 패스 전압이 인가되고, 복수의 워드라인들(WL1~WL8)에 프리-프로그램 전압이 인가됨에 따라, 더미 셀들(DC)과 함께 메인 셀들(MC)도 프리-프로그램될 수 있다.
도 2a 및 도 2c를 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(NS41~NS43, NS51~NS53), 복수의 더미 스트링들(DS1~DS3), 복수의 워드라인들(WL1~WL8), 복수의 비트라인들(BL4, BL5), 복수의 그라운드 선택 라인들(GSL1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 메모리 블록(BLK1)에 포함되는 셀 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제4 비트라인(BL4)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS41, NS42, NS43)이 제공되고, 제5 비트라인(BL5)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS51, NS52, NS53)이 제공될 수 있다. 더미 스트링들(DS1, DS2, DS3)는 공통 소스 라인(CSL)에는 연결되나, 비트라인들에는 연결되지 않을 수 있다.
복수의 셀 스트링들(NS41~NS43, NS51~NS53) 각각은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메인 셀들(MC1~MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트라인에 공통으로 연결된 셀 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들어, 제4 비트라인(BL4)에 공통으로 연결된 셀 스트링들(NS41, NS42, NS43)은 하나의 칼럼에 대응되고, 제5 비트라인(BL5)에 공통으로 연결된 셀 스트링들(NS51, NS52, NS53)은 다른 하나의 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 셀 스트링들 및 더미 스트링은 하나의 로우를 구성할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS41, NS51) 및 더미 스트링(DS1)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(NS42, NS52) 및 더미 스트링(DS2)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 셀 스트링들(NS43, NS53, NS33)은 제3 로우에 대응될 수 있다. 본 도면에서는, 제1 내지 제3 스트링 선택 라인(SSL1~SSL3)이 각각 서로 다른 라인으로 구성된 것으로 도시하였으나, 본 개시는 이에 한정되지 않는다. 제1 내지 제3 스트링 선택 라인(SSL1~SSL3)은 서로 연결되어 하나의 스트링 선택 라인을 구성할 수도 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1~SSL3)에 연결될 수 있다. 복수의 메인 셀들(MC1~MC8)은 각각 대응하는 워드라인(WL1~WL8)에 연결될 수 있고, 복수의 더미 셀들(DC1~DC8)은 각각 대응하는 워드라인(WL1~WL8)에 연결될 수 있다.
그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결되고, 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL1~BL3)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 본 도면에서는, 제1 내지 제3 그라운드 선택 라인(GSL1~GSL3)이 각각 서로 다른 라인으로 구성된 것으로 도시하였으나, 본 개시는 이에 한정되지 않는다. 제1 내지 제3 그라운드 선택 라인(GSL1~GSL3)은 서로 연결되어 하나의 그라운드 선택 라인을 구성할 수도 있다.
도 3a는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다. 도 3b는 본 개시의 예시적 실시 예에 따른 메모리 장치가 프리-프로그램 동작 시의 전압 조건을 나타내는 테이블이다.
도 3a를 참조하면, S10 단계에서, 메모리 장치(예를 들어, 도 1의 100)는 더미 스트링에 대한 프리-프로그램 동작을 수행할 수 있다(S10). 예를 들어, 메모리 장치(100)는 복수의 메모리 블록들(예를 들어, 도 1의 BLK1~BLKz) 중 제1 메모리 블록(예를 들어, 도 1의 BLK1)에 포함된 더미 스트링에 대해 프리-프로그램 동작을 수행할 수 있다. 따라서, 더미 스트링에 포함된 더미 셀들의 문턱 전압 산포가 높아지는 방향으로 이동할 수 있다.
일 실시예에서, 제1 메모리 블록(BLK1)에 포함된 더미 스트링의 더미 셀들이 프리-프로그램될 때 제1 메모리 블록(BLK1)에 포함된 메인 스트링의 메인 셀들도 함께 프리-프로그램될 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 다른 일 실시예에서, 제1 메모리 블록(BLK1)에 포함된 더미 스트링의 더미 셀들만이 프리-프로그램되고, 제1 메모리 블록(BLK1)에 포함된 메인 스트링의 메인 셀들은 프리-프로그램되지 않을 수도 있다. 더미 스트링의 더미 셀들을 선택적으로 프리-프로그램하는 동작에 대해서는 도 12b에서 후술하겠다.
도 3a 및 도 3b를 참조하면, 프리-프로그램 동작을 수행하기 위하여, 메모리 장치는 워드라인들(WL)에 프리-프로그램 전압(Vprepro)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 프리-프로그램 동작이 수행될 더미 스트링에 연결된 워드라인들(WL)에 프리-프로그램 전압(Vprepro)을 인가할 수 있다.
메모리 장치(100)는 더미 스트링에 연결되는 그라운드 선택 라인(GSL)에 패스 전압(Vpass)을 인가하고, 공통 소스 라인(CSL)에 제1 공통 소스 라인 전압(예를 들어, 접지 전압(Vss))을 인가할 수 있다. 패스 전압(Vpass)은 그라운드 선택 트랜지스터(예를 들어, 도 2c의 GST)를 턴-온시키기 위한 전압일 수 있다. 따라서, 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가됨에 따라 그라운드 선택 트랜지스터(GST)가 턴-온되고, 더미 셀의 소스에 접지 전압(Vss)이 인가될 수 있다. 더미 스트링에 비트라인이 연결되지 않아 비트라인 전압이 인가되지 않더라도, 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되고, 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가됨으로써, 더미 스트링에 포함된 더미 셀들이 프리-프로그램될 수 있다. 이 때, 기판(예를 들어, 도 2b의 SUB)에는 접지 전압이 인가될 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 메모리 장치(100)는 더미 스트링에 연결되는 그라운드 선택 라인(GSL)에 패스 전압(Vpass)을 인가하고, 공통 소스 라인(CSL)에 접지 전압이 아닌 전압(예를 들어, 제2 공통 소스 라인 전압)을 인가할 수도 있다.
다시 도 3a를 참조하면, S20 단계에서, 메모리 장치(100)는 프리-프로그램이 수행된 더미 스트링을 포함하는 복수의 메모리 셀들에 대한 소거 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 대한 소거 동작을 수행할 수 있고, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들의 메인 셀들에 저장된 데이터가 소거될 수 있다. 또는 예를 들어, 메모리 장치(100)는 제1 메모리 블록(BLK1)의 일부에 대한 소거 동작을 수행할 수 있고, 상기 일부에 포함된 셀 스트링들의 메인 셀들에 저장된 데이터가 소거될 수 있다.
S30 단계에서, 메모리 장치(100)는 소거 검증 동작을 수행할 수 있다. 일 실시예에서, 메모리 장치(10)는 S10 단계 및 S20 단계가 수행된 제1 메모리 블록(BLK1)에 포함된 메인 셀들에 대한 소거 검증을 수행할 수 있다. 예를 들어, 제1 메모리 블록(BLK1)에 포함된 메인 셀들의 문턱 전압 산포가 소거 검증 전압 이하로 이동하였는지 검증할 수 있다. 일 실시예에서, 메모리 장치(10)는 S10 단계 및 S20 단계가 수행된 제1 메모리 블록(BLK1)의 일부에 포함된 메인 셀들에 대한 소거 검증을 수행할 수도 있다. 메모리 장치(100)는 소거가 완료되지 않은 것으로 판단하는 경우, S30 단계를 재수행할 수 있다. 메모리 장치(100)는 S30 단계 이후에, 데이터가 소거된 메인 셀들에 새로운 데이터를 프로그램하기 위한 프로그램 동작을 더 수행할 수 있다.
일 실시예에서, 메모리 장치(100)는 S10 단계를 수행한 후 S20 단계를 수행할 수 있다. 다른 일 실시예에서, 메모리 장치(100)는 S20 단계 및 S30 단계를 순차적으로 수행한 후, S10 단계를 수행할 수도 있다. S30 단계 이후에, S10 단계가 수행되는 경우에는, S10 단계에서, 더미 스트링의 더미 셀들만이 프리-프로그램되고, 메인 스트링의 메인 셀들은 프리-프로그램되지 않을 수 있다. S10 단계가 S30 단계 이후에 수행되는 경우, 메모리 장치(100)는 S10 단계 이후에, 데이터가 소거된 메인 셀들에 새로운 데이터를 프로그램하기 위한 프로그램 동작을 더 수행할 수 있다.
S10 단계 및 S20 단계가 메모리 블록 단위로 수행되는 것으로 설명하였으나, S10 단계 및 S20 단계는 메모리 블록의 일부를 구성하는 서브 메모리 블록 단위로 수행될 수도 있다. 예를 들어, 메모리 장치(100)는 제1 메모리 블록(BLK1)의 일부(서브 메모리 블록)에 포함된 더미 스트링에 대해 프리-프로그램 동작을 수행할 수도 있으며, 이 때, 상기 제1 메모리 블록(BLK1)의 일부(서브 메모리 블록)에 포함된 메인 스트링의 메인 셀들도 프리-프로그램될 수 있다. 또한, 메모리 장치(100)는 제1 메모리 블록(BLK1)의 일부(서브 메모리 블록)에 대해 소거 동작을 수행할 수 있다.
본 개시에 따른 메모리 장치(100)는 소거 동작(S20) 이전 또는 이후에 더미 스트링에 대한 프리-프로그램 동작(S10)을 수행함으로써, 더미 스트링에 포함된 더미 셀들에 반복적으로 소거 동작이 수행됨으로써 발생할 수 있는 더미 스트링의 손상을 방지할 수 있다.
도 4 내지 도 8은 본 개시의 예시적 실시예에 따른 메모리 장치가 프리-프로그램 동작 및 소거 동작 시에 각 라인들에 인가하는 전압의 타이밍도이다. 도 4 내지 도 8는 도 3a의 S10 단계 및 S20 단계를 설명하기 위한 타이밍도이다.
도 4를 참조하면, 프리-프로그램 동작에서, 메모리 장치(예를 들어, 도1의 100)는 프리-프로그램 동작이 수행될 더미 스트링에 연결된 워드라인들(WL)에 프리-프로그램 전압(Vprepro)을 인가할 수 있고, 더미 스트링에 연결되는 그라운드 선택 라인(GSL)에 패스 전압(Vpass)을 인가할 수 있고, 공통 소스 라인(CSL)에 제1 공통 소스 라인 전압(예를 들어, 접지 전압(Vss))을 인가할 수 있다. 메모리 장치(100)가 프리-프로그램 동작 시에, 기판(예를 들어, 도 3의 SUB)은 접지 전압(Vss)을 유지할 수 있다.
워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간과 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간은 서로 오버랩될 수 있다. 예를 들어, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre)에 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 워드라인들(WL)이 프리-프로그램 전압(Vprepro)에서 플로팅되는 시점(Tpf)에 그라운드 선택 라인(GSL)이 패스 전압(Vpass)에서 플로팅될 수 있다. 일 실시예에서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간과 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간은 서로 일치될 수 있다.
또한, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간과 공통 소스 라인(CSL)에 제1 공통 소스 라인 전압(예를 들어, 접지 전압(Vss))이 인가되는 구간은 서로 오버랩될 수 있다. 예를 들어, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre)에 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가될 수 있다. 또한, 워드라인들(WL)이 프리-프로그램 전압(Vprepro)에서 플로팅되는 시점(Tpf)에 공통 소스 라인(CSL)에 접지 전압(Vss)에서 플로팅될 수 있다. 일 실시예에서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간과 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 구간은 서로 일치될 수 있다.
소거 동작에서, 메모리 장치(100)는 워드라인들(WL)에 워드라인 소거 전압(Vwers)을 인가할 수 있고, 그라운드 선택 라인(GSL)에는 그라운드 소거 전압(Vgers)을 인가할 수 있고, 공통 소스 라인(CSL)에 소거 전압(Vers)을 인가할 수 있다. 이 때, 워드라인 소거 전압(Vwers)은 접지 전압(Vss)이거나, 접지 전압(Vss)에 근접한 레벨을 가질 수 있다. 그라운드 소거 전압(Vgers)은 소거 전압(Vers)보다 일정 레벨만큼 낮은 값을 가질 수 있다. 예를 들어, 메모리 장치(100)는 공통 소스 라인(CSL)에 인가되는 소거 전압(Vers)의 레벨에 기초하여, 그라운드 소거 전압(Vgers)을 그라운드 선택 라인(GSL)에 인가할 수 있다. 메모리 장치(100)가 소거 동작 시에, 기판(SUB)에도 소거 전압(Vers)이 인가될 수 있다.
도 5를 참조하면, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간과 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간은 서로 오버랩될 수 있다. 일 실시예에서, 그라운드 선택 라인(GSL)이 패스 전압(Vpass)에서 플로팅되는 시점(Tgf)과 워드라인들(WL)이 프리-프로그램 전압(Vprepro)에서 플로팅되는 시점(Tpf)은 서로 다를 수 있다. 예를 들어, 그라운드 선택 라인(GSL)이 패스 전압(Vpass)에서 플로팅되는 시점(Tgf)은 워드라인들(WL)이 프리-프로그램 전압(Vprepro)에서 플로팅되는 시점(Tpf)보다 빠를 수 있다. 따라서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간보다 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간이 짧을 수 있다. 다만, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간보다 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간이 길 수도 있다.
도 6을 참조하면, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간과 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간은 서로 오버랩될 수 있다. 일 실시예에서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre)과 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 시점(Tgp)은 서로 다를 수 있다. 예를 들어, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre)이 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 시점(Tgp)보다 빠를 수 있다. 따라서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간보다 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간이 짧을 수 있다. 다만, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간보다 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간이 길 수도 있다.
도 7을 참조하면, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간과 공통 소스 라인(CSL)에 제1 공통 소스 라인 전압(예를 들어, 접지 전압(Vss))이 인가되는 구간은 서로 오버랩될 수 있다. 일 실시예에서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre)과 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 시점이 서로 다를 수 있다. 예를 들어, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre) 이후에 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가될 수 있고, 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 시점(Tgp)에서 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가될 수 있다.
일 실시예에서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간보다 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 구간이 짧을 수 있다. 일 실시예에서, 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 구간은 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간은 서로 오버랩될 수 있고, 예를 들어, 서로 일치할 수 있다. 다만, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간보다 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 구간이 길 수도 있다.
일 실시예에서, 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되기 전에는 공통 소스 라인(CSL)에 제2 공통 소스 라인 전압(Vcsl)이 인가될 수 있다. 그라운드 선택 라인(GSL)에 연결되는 그라운드 선택 트랜지스터가 턴-오프될 때, 공통 소스 라인(CSL)에 제2 공통 소스 라인 전압(Vcsl)이 인가됨으로써, 프리-프로그램 동작으로 인해 공통 소스 라인(CSL)에 발생될 수 있는 손실을 방지할 수 있다.
도 8을 참조하면, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간과 공통 소스 라인(CSL)에 제1 공통 소스 라인 전압(예를 들어, 접지 전압(Vss))이 인가되는 구간은 서로 오버랩될 수 있다. 일 실시예에서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre)과 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 시점은 서로 다를 수 있다. 예를 들어, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre) 이후에 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가될 수 있다. 예를 들어, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 시점(Tpre)에서 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가될 수 있고, 일정 시간 경과 후에 공통 소스 라인(CSL)에 소스 라인 전압(Vcsl)이 인가될 수 있다. 예를 들어, 그라운드 선택 라인(GSL)이 플로팅되는 시점(Tgf)에서 공통 소스 라인(CSL)에 소스 라인 전압(Vcsl)이 인가될 수 있다.
일 실시예에서, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간보다 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 구간이 짧을 수 있다. 일 실시예에서, 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 구간은 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간은 서로 오버랩될 수 있고, 예를 들어, 서로 일치할 수 있다. 다만, 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간보다 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 구간이 길 수도 있다.
본 개시는 도 4 내지 도 8에서 도시된 프리-프로그램 동작에 한정되지 않는다. 워드라인들(WL)에 프리-프로그램 전압(Vprepro)이 인가되는 구간, 그라운드 선택 라인(GSL)에 패스 전압(Vpass)이 인가되는 구간 및 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되는 구간은 서로 오버랩될 수 있다. 프리-프로그램 동작을 수행하기 위해, 메모리 장치(100)는 워드라인들(WL)에 프리-프로그램 전압(Vprepro)을 인가하는 시점(Tpre) 및 구간의 길이, 그라운드 선택 라인(GSL)에 패스 전압(Vpass)을 인가하는 시점 및 구간의 길이, 및 공통 소스 라인(CSL)에 접지 전압(Vss)을 인가하는 시점 및 구간의 길이를 다양하게 구성할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치에 포함된 메모리 블록의 일부를 나타내는 단면도로서, 도 2a의 A-A'선으로 자른 단면의 일 실시예를 나타낸 도면이다. 도 9에서는, 도 2b에서와 중복되는 설명에 대해서 생략하겠다.
도 9를 참조하면, 기판(SUB) 상에 그라운드 선택 라인(GSL), 더미 워드라인(DWL1), 복수의 워드라인들(WL1~WL7), 스트링 선택 라인(SSL)이 배치될 수 있다. 일 실시예예서, 더미 워드라인(DWL1)은 그라운드 선택 라인(GSL)에 인접하게 배치될 수 있다. 본 도면에서는 1개의 더미 워드라인(DWL1)과 7개의 워드라인들(WL1~WL7)이 도시되었으나, 이는 설명을 위한 것이며 본 발명은 이에 한정되지 않고 더미 워드라인 및 워드라인들의 수는 다양하게 구성될 수 있다. 또한, 더미 워드라인(DWL1)은 스트링 선택 라인(SSL)에 인접하게 배치될 수도 있다.
더미 홀(DH1)과 복수의 워드라인들(WL1~WL7) 각각은 더미 셀들(DC)을 형성할 수 있다. 예를 들어, 더미 홀(DH1)과 제1 워드라인(WL1)은 더미 셀(DC)을 형성할 수 있다. 또한, 더미 홀(DH1)과 더미 워드라인(DWL1)은 더미 셀(DCa)을 형성할 수 있고, 메인 홀들(H11, H31, H61, H81) 각각과 더미 워드라인(DWL1)은 더미 셀들(DCb)을 형성할 수 있다. 더미 셀들(DC, DCa, DCb)에는 데이터가 기입되지 않는 메모리 셀일 수 있다.
메인 홀들(H11, H31, H61, H81) 각각에 형성되는 메인 셀들(MC), 더미 셀(DCb), 그라운드 선택 트랜지스터, 및 스트링 선택 트랜지스터는 하나의 셀 스트링을 구성할 수 있다. 더미 홀(DH1)에 형성되는 더미 셀들(DC, DCa), 그라운드 선택 트랜지스터, 및 스트링 선택 트랜지스터는 하나의 더미 스트링을 구성할 수 있다.
더미 홀(DH1)에 형성되는 더미 셀들(DC, DCa)은 비트라인들(BL1, BL3, BL6, BL8)에 연결되지 못하므로, 비트라인들(BL1, BL3, BL6, BL8)에 전압을 인가하는 방식으로 프로그램될 수 없다. 따라서, 본 개시에 따른 메모리 장치는 공통 소스 라인에 접지 전압을 인가하고, 그라운드 선택 라인(GSL)에 패스 전압을 인가하고, 복수의 워드라인들(WL1~WL7)에 프리-프로그램 전압을 인가함으로써, 더미 홀(DH1)에 형성되는 더미 셀들(DC, DCa)을 프리-프로그램할 수 있다. 이 때, 기판(SUB)에는 접지 전압이 인가될 수 있다.
일 실시예에서, 메모리 장치는 더미 워드라인(DWL1) 및 복수의 워드라인들(WL1~WL7) 중 적어도 일부의 라인에 선택적으로 프리-프로그램 전압을 인가함으로써, 더미 홀(DH1)에 형성되는 더미 셀들(DC, DCa) 중 적어도 일부의 더미 셀을 프리-프로그램할 수도 있다. 더미 워드라인(DWL1) 및 복수의 워드라인들(WL1~WL7) 중 선택적으로 프리-프로그램 전압이 인가되는 경우에 대해 도 10b 및 도 10c에서 후술하겠다.
공통 소스 라인에 접지 전압이 인가되고, 그라운드 선택 라인(GSL)에 패스 전압이 인가되고, 복수의 워드라인들(WL1~WL7)에 프리-프로그램 전압이 인가됨에 따라, 더미 셀들(DC, DCa)과 함께 메인 셀들(MC)도 프리-프로그램될 수 있다. 또한, 더미 홀(DH1)이 아닌 메인 홀들(H11, H31, H61, H81)에 형성된 더미 셀들(DCb)도 함께 프리-프로그램될 수 있다.
도 10a 내지 도 10c는 본 개시의 예시적 실시 예에 따른 메모리 장치가 프리-프로그램 동작 시의 워드라인 및 더미 워드라인에 인가되는 전압 조건을 나타내는 테이블이다.
도 9 및 도 10a를 참조하면, 프리-프로그램 동작을 수행(예를 들어, 도 3a의 S10단계)하기 위하여, 메모리 장치(예를 들어, 도 1의 100)는 워드라인들(WL)에 및 더미 워드라인(DWL1)에 프리-프로그램 전압(Vprepro)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 프리-프로그램 동작이 수행될 더미 스트링에 연결된 전체 워드라인들, 예를 들어, 제1 내지 제7 워드라인(WL1~WL7) 및 더미 워드라인(DWL1)에 프리-프로그램 전압(Vprepro)을 인가할 수 있다. 즉, 메모리 블록에 포함된 메인 셀들 및 더미 셀들 전체에 대해 프리-프로그램 동작이 수행될 수 있다.
메모리 장치(100)는 프리-프로그램 동작을 수행하기 위해, 더미 스트링에 연결되는 그라운드 선택 라인(GSL)에 패스 전압을 인가하고, 공통 소스 라인(CSL)에 접지 전압을 인가할 수 있다. 그라운드 선택 라인(GSL)에 패스 전압을 인가하는 시점 및 공통 소스 라인(CSL)에 접지 전압을 인가되는 시점은 도 4 내지 도 8의 설명이 적용될 수 있다.
도 9 및 도 10b를 참조하면, 메모리 장치(100)는 프리-프로그램 동작이 수행을 수행하기 위해 선택된 더미 워드라인(DWL1)에 프리-프로그램 전압(Vprepro)을 인가하고, 비선택된 워드라인들(WL)에는 워드라인 패스 전압(Vwp)을 인가할 수 있다. 즉, 메모리 장치(100)는 선택적으로 프리-프로그램 동작을 수행할 수 있고, 예를 들어, 더미 워드라인(DWL1)에 연결된 더미 셀들(DCa, DCb)에 대해 프리-프로그램 동작을 수행할 수 있고, 메인 셀들(MC)에 대해서는 프리-프로그램 동작을 수행하지 않을 수 있다. 이 때, 워드라인 패스 전압(Vwp)은 프리-프로그램 전압(Vprepro)보다 낮은 레벨을 가질 수 있다.
다만, 본 개시에 따른 메모리 장치(100)는, 워드라인들(WL)에는 프리-프로그램 전압(Vprepro)을 인가하고, 더미 워드라인(DWL1)에는 워드라인 패스 전압(Vwp)을 인가할 수도 있다.
도 10c를 참조하면, 프리-프로그램 동작을 수행하기 위하여, 메모리 장치(100)는 더미 워드라인(DWL1) 및 워드라인들(WL) 중 일부의 워드라인에 프리-프로그램 전압(Vprepro)을 인가하고, 다른 일부의 워드라인에는 워드라인 패스 전압(Vwp)을 인가할 수 있다.
일 실시예에서, 메모리 장치(100)는, 더미 워드라인(DWL1) 및 복수의 워드라인들(WL) 중 기판(SUB)으로부터 상대적으로 가깝게 배치되는 라인에 대해 선택적으로 프리-프로그램 전압(Vprepro)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는, 더미 워드라인(DWL1) 및 워드라인들(WL1, WL2)을 선택하여 프리-프로그램 전압(Vprepro)을 인가할 수 있다. 반면, 기판(SUB)으로부터 상대적으로 멀게 배치되는 워드라인들(WL3~WL7)에는 워드라인 패스 전압(Vwp)을 인가할 수 있다. 수직형 메모리 셀 구조를 갖는 메모리 장치(100)에서는 상대적으로 기판(SUB)에 인접한 하부에 배치된 메모리 셀일수록 손상이 발생될 가능성이 높을 수 있다. 따라서, 메모리 장치(100)는 기판(SUB)에 인접한 하부에 배치된 메모리 셀들에 프리-프로그램 동작을 수행함으로써, 메모리 셀들이 손상되는 것을 방지할 수 있다.
도 10a 내지 도 10c에서는, 더미 워드라인(DWL1)에 프리-프로그램 전압(Vprepro)이 인가되는 실시예를 설명하였으나, 본 개시는 이에 한정되지 않는다. 더미 워드라인(DWL1)에는 워드라인 패스 전압(Vwp)이 인가되고, 복수의 워드라인들(WL) 중 적어도 일부의 워드라인에 프리-프로그램 전압(Vprepro)이 인가될 수도 있다.
도 11a 및 도 11b는 도 1의 제1 메모리 블록의 일 실시예를 설명하기 위한 도면들이다. 도 11a는 도 1의 제1 메모리 블록의 상면도이다. 도 11b는 도 11a의 C-C'선으로 자른 단면의 일 실시예를 나타낸 도면이다. 도 11b에서는, 도 2b에서와 중복되는 설명에 대해서 생략하겠다.
도 11a를 참조하면, 메모리 블록(BLK1')은 워드라인 컷 영역들(WLC) 사이에 제1 및 제2 방향(Y)을 따라 배열된 복수의 수직 홀들(예를 들어, 도 11b의 H11, H31, DH1, H61, H81)을 포함할 수 있다. 메모리 블록(BLK1')에 포함되는 복수의 수직 홀들의 수는 다양하게 구성될 수 있다.
메모리 블록(BLK1')은 제2 방향(Y)으로 연장되고 제1 방향(X)으로 상호 이격되어 배치된 비트라인들(BL1~BL8) 및 더미 비트라인(DBL)과 연결될 수 있다.일 실시 예에 있어서, 메인 홀들은 대응되는 비트라인에 연결될 수 있고, 더미 홀들(DH)은 더미 비트라인(DBL)에 연결될 수 있다. 도 11a에 도시된 메모리 블록(BLK1)에는 8개의 비트라인들(BL1~BL8) 및 하나의 더미 비트라인(DBL)이 형성되고 연결되는 것으로 설명되었으나, 본 개시는 이에 한정되지 않으며, 비트라인 및 더미 비트라인의 개수는 다양하게 구성될 수 있다.
도 11b를 참조하면, 메인 홀들(H11, H31, H61, H81) 각각과 복수의 워드라인들(WL1~WL8) 각각은 메인 셀들(MC)을 형성할 수 있고, 메인 홀들(H11, H31, H61, H81)은 각각 대응하는 비트라인(BL1, BL3, BL6, BL8)과 연결될 수 있다. 메인 홀들(H11, H31, H61, H81) 각각에 형성되는 메인 셀들(MC), 그라운드 선택 트랜지스터, 및 스트링 선택 트랜지스터는 하나의 셀 스트링을 구성할 수 있다.
더미 홀(DH1)과 복수의 워드라인들(WL1~WL8) 각각은 더미 셀들(DC)을 형성할 수 있고, 더미 홀(DH1)은 더미 비트라인(DBL)과 연결될 수 있다. 더미 홀(DH1)에 형성되는 더미 셀들(DC), 그라운드 선택 트랜지스터, 및 스트링 선택 트랜지스터는 하나의 더미 스트링을 구성할 수 있다.
메모리 장치(100)는 복수의 비트라인들(BL1, BL3, BL6, BL8) 및 더미 비트라인(DBL) 중에서 선택적으로 비트라인 프로그램 전압을 인가함으로써, 선택적으로 셀 스트링 또는 더미 스트링에 포함된 메모리 셀들을 프리-프로그램 할 수 있다. 선택적으로 셀 스트링 또는 더미 스트링에 대한 프리-프로그램 동작을 수행하는 실시예에 대해서 도 12a 및 도 12b에 후술하겠다.
도 12a 및 도 12b는 본 개시의 예시적 실시 예에 따른 메모리 장치가 프리-프로그램 동작 시의 비트라인 및 더미 비트라인에 인가되는 전압 조건을 나타내는 테이블이다. 도 12a 및 도 12b는 프리-프로그램 동작에서 비트라인 전압을 조절함으로써, 복수의 스트링들 중에서 적어도 일부의 스트링에 대해 선택적으로 프리-프로그램 동작을 수행하는 것을 설명하기 위한 도면이다.
도 11b 및 도 12a를 참조하면, 메모리 장치(예를 들어, 도 1의 100)는 프리-프로그램 동작을 수행(예를 들어, 도 3a의 S10단계) 시에, 비트라인들(BL, 예를 들어, BL1, BL3, BL6, BL8) 및 더미 비트라인(DBL)에 비트라인 프로그램 전압(Vbpro)을 인가할 수 있다. 따라서, 비트라인들(BL)에 연결되고, 메인 홀들(H11, H31, H61, H81) 각각에 형성되는 셀 스트링들 및 더미 비트라인(DBL)에 연결되고, 더미 홀(DH1)에 형성되는 더미 스트링에 대한 프리-프로그램 동작을 수행할 수 있다.
전술한 바와 같이, 프리-프로그램 동작 시, 메모리 장치(100)는 워드라인들(WL)의 적어도 일부에 프리-프로그램 전압(Vprepro)을 인가할 수 있고, 더미 스트링에 연결되는 그라운드 선택 라인(GSL)에 패스 전압을 인가할 수 있고, 공통 소스 라인(CSL)에 접지 전압을 인가할 수 있다. 그라운드 선택 라인(GSL)에 패스 전압을 인가하는 시점 및 공통 소스 라인(CSL)에 접지 전압을 인가되는 시점은 도 4 내지 도 8의 설명이 적용될 수 있다.
도 11b 및 도 12b를 참조하면, 메모리 장치(100)는 복수의 스트링들 중 더미 스트링(예를 들어, 더미 홀(DH1)에 형성되는 더미 스트링)에 대해 선택적으로 프리-프로그램 동작을 수행할 수 있다. 메모리 장치(100)는 셀 스트링들(예를 들어, 메인 홀들(H11, H31, H61, H81) 각각에 형성되는 셀 스트링들)에는 프리-프로그램 동작을 수행하지 않을 수 있다. 메모리 장치(100)는 더미 비트라인(DBL)에 비트라인 프로그램 전압(Vbpro)을 인가하는 반면, 셀 스트링들과 연결되는 비트라인들(BL1, BL3, BL6, BL8)에는 프로그램 금지 전압(Vbinh)을 인가할 수 있다. 비트라인들(BL1, BL3, BL6, BL8)에 프로그램 금지 전압(Vbinh)이 인가되면, 워드라인에 프리-프로그램 전압(Vprepro)이 인가되어도, 대응하는 메인 셀들(MC)은 프리-프로그램되지 않을 수 있다.
이 때, 프로그램 금지 전압(Vbinh)은 비트라인 프로그램 전압(Vbpro)보다 높은 레벨을 가질 수 있다. 예를 들어, 비트라인 프로그램 전압(Vbpro)은 접지 전압일 수 있고, 프로그램 금지 전압(Vbinh)은 전원 전압일 수 있다.
도 12b에서는, 더미 스트링에 대해 선택적으로 프리-프로그램 동작을 수행하는 실시예에 대해서 설명하였으나, 셀 스트링들 중 적어도 일부에 대해 선택적으로 프리-프로그램 동작을 수행할 수도 있다. 예를 들어, 메모리 장치(100)는 셀 스트링들중 적어도 일부에 비트라인 프로그램 전압(Vbpro)을 인가할 수도 있다.
본 개시에 따른 메모리 장치(100)는 더미 비트라인(DBL)에 비트라인 프로그램 전압(Vbpro)을 인가함으로써, 복수의 스트링들 중 더미 스트링에 대해 선택적으로 프리-프로그램 동작을 수행할 수 있다. 셀 스트링들에 포함된 메인 셀들(MC)에는 데이터가 기입될 수 있으므로, 별도로 프로그램 동작들이 수행될 수 있다. 반면, 더미 스트링에 포함된 더미 셀들(DC)에는 데이터가 기입되는 프로그램 동작이 수행되지 않으므로, 더미 스트링에 대해 별도의 프리-프로그램 동작을 소거 동작 이전 또는 이후에 수행함으로써, 더미 스트링이 손상되는 것을 방지할 수 있다.
도 13은 본 개시의 예시적 실시 예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 13을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이 때, SSD(1200)는 도 1 내지 도 12b를 참조하여 상술된 실시 예들을 이용하여 구현될 수 있다. 메모리 장치들(1230, 1240, 1250) 각각은 더미 스트링에 포함된 더미 셀들을 포함하고, 소거 동작 이전 또는 이후에, 더미 스트링에 대한 프리-프로그램 동작이 수행될 수 있다. 따라서, 반복적인 소거 동작으로 인하여 더미 스트링이 손상되는 것을 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명하였으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 제어 로직
130: 전압 생성기
140: 로우 디코더
150: 페이지 버퍼

Claims (20)

  1. 기판 상에 배치된 복수의 스트링들을 포함하는 메모리 장치의 동작 방법으로서,
    상기 복수의 스트링들은, 비트라인에 연결되는 메인 스트링 및 상기 비트라인과 전기적으로 이격되는 더미 스트링을 포함하고,
    상기 메모리 장치의 동작 방법은,
    상기 더미 스트링에 대해 프리-프로그램하는 단계; 및
    상기 메인 스트링 및 상기 더미 스트링에 대해 소거하는 단계를 포함하고,
    상기 프리-프로그램하는 단계는,
    상기 더미 스트링에 연결된 워드라인에 프리-프로그램 전압을 인가하는 단계;
    상기 더미 스트링의 그라운드 선택 트랜지스터를 턴-온시키기 위하여 상기 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 패스 전압을 인가하는 단계; 및
    상기 더미 스트링에 연결된 공통 소스 라인에 공통 소스 라인 전압을 인가하는 단계;를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 프리-프로그램 전압을 인가하는 단계, 상기 패스 전압을 인가하는 단계 및 상기 공통 소스 라인 전압을 인가하는 단계는 서로 병렬적으로 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 그라운드 선택 라인에 상기 패스 전압을 인가하는 구간은, 상기 워드라인에 상기 프리-프로그램 전압을 인가하는 구간보다 짧은 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 공통 소스 라인에 상기 공통 소스 라인 전압을 인가하는 구간은, 상기 워드라인에 상기 프리-프로그램 전압을 인가하는 구간보다 짧은 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 더미 스트링은 더미 워드라인과 연결되고,
    상기 프리-프로그램하는 단계는, 상기 더미 워드라인에 상기 프리-프로그램 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 더미 스트링은 복수의 워드라인들과 연결되고,
    상기 프리-프로그램 전압을 인가하는 단계는,
    상기 복수의 워드라인들 중의 일부의 워드라인에 선택적으로 상기 프리-프로그램 전압을 인가하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 프리-프로그램하는 단계가 완료된 후, 상기 소거하는 단계가 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 소거하는 단계가 완료된 후, 상기 프리-프로그램하는 단계가 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 기판 상에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 스트링들에 인가되는 전압들을 제어하여, 상기 복수의 스트링들에 대한 프리-프로그램 동작 및 소거 동작을 연이어 수행하는 제어 로직;을 포함하고,
    상기 복수의 스트링들은, 비트라인이 연결되는 메인 스트링 및 상기 비트라인과 전기적으로 이격되는 더미 스트링을 포함하고,
    상기 제어 로직은, 상기 프리-프로그램 동작을 수행하기 위하여, 상기 더미 스트링에 연결된 워드라인들 중 적어도 하나에 프리-프로그램 전압을 인가하고, 상기 더미 스트링의 그라운드 선택 트랜지스터를 턴-온시키기 위하여 상기 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 패스 전압을 인가하고, 상기 더미 스트링에 연결된 공통 소스 라인에 공통 소스 라인 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서,
    상기 프리-프로그램 전압은 하나의 펄스로 구성되는 것을 특징으로 하는 메모리 장치.
  11. 제9항에 있어서,
    상기 제어 로직은, 상기 더미 스트링에 연결된 워드라인들에 상기 프리-프로그램 전압을 인가한 후, 상기 그라운드 선택 라인에 상기 패스 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  12. 제9항에 있어서,
    상기 제어 로직은, 상기 더미 스트링에 연결된 워드라인들에 상기 프리-프로그램 전압을 인가한 후, 상기 공통 소스 라인에 상기 공통 소스 라인 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  13. 제9항에 있어서,
    상기 워드라인들은 더미 워드라인을 포함하고,
    상기 제어 로직은, 상기 프리-프로그램 동작을 수행하기 위하여, 상기 더미 워드라인에 상기 프리-프로그램 전압을 인가하고, 상기 더미 워드라인을 제외한 워드라인에는 상기 프리-프로그램 전압보다 낮은 레벨을 갖는 워드라인 패스 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  14. 제9항에 있어서,
    상기 더미 스트링은 더미 비트라인과 연결되고,
    상기 제어 로직은, 상기 프리-프로그램 동작을 수행하기 위하여, 상기 더미 비트라인 및 상기 비트라인에 비트라인 프로그램 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  15. 제9항에 있어서,
    상기 더미 스트링은 더미 비트라인과 연결되고,
    상기 제어 로직은, 상기 더미 스트링에 대한 프리-프로그램 동작을 수행하기 위하여, 상기 더미 비트라인에 비트라인 프로그램 전압을 인가하고, 상기 비트라인에는 상기 비트라인 프로그램 전압보다 높은 레벨을 갖는 프로그램 금지 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  16. 기판 상에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 스트링들에 인가되는 전압들을 제어하여, 상기 복수의 스트링들에 대한 프리-프로그램 동작을 수행하는 제어 로직;을 포함하고,
    상기 복수의 스트링들은, 비트라인에 연결되는 메인 스트링 및 상기 비트라인과 전기적으로 이격되는 더미 스트링을 포함하고,
    상기 제어 로직은, 프리-프로그램 동작 시에, 상기 워드라인들에 프리-프로그램 전압을 인가하고, 상기 더미 스트링의 그라운드 선택 트랜지스터를 턴-온시키기 위하여 상기 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 패스 전압을 인가하고, 상기 더미 스트링에 연결된 공통 소스 라인에 제1 공통 소스 라인 전압을 인가하고,
    상기 워드라인들에 상기 프리-프로그램 전압을 인가하는 구간, 상기 그라운드 선택 라인에 상기 패스 전압을 인가하는 구간, 및 상기 공통 소스 라인에 상기 제1 공통 소스 라인 전압을 인가하는 구간은 서로 오버랩되는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서,
    상기 제어 로직은, 상기 더미 스트링에 연결된 워드라인들에 상기 프리-프로그램 전압을 인가한 후, 상기 그라운드 선택 라인에 상기 패스 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  18. 제16항에 있어서,
    상기 제어 로직은, 상기 더미 스트링에 연결된 워드라인들에 상기 프리-프로그램 전압을 인가한 후, 상기 공통 소스 라인에 상기 공통 소스 라인 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  19. 제16항에 있어서,
    상기 제어 로직은 상기 더미 스트링에 연결된 공통 소스 라인에 상기 제1 공통 소스 라인 전압보다 높은 레벨을 갖는 제2 공통 소스 라인 전압을 더 인가하고,
    상기 워드라인들에 상기 프리-프로그램 전압을 인가하는 구간, 및 상기 공통 소스 라인에 상기 제2 공통 소스 라인 전압을 인가하는 구간은 서로 오버랩되는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 공통 소스 라인 전압은 접지 전압인 것을 특징으로 하는 메모리 장치.
KR1020190023285A 2019-02-27 2019-02-27 수직형 메모리 장치 및 이의 동작 방법 KR20200104668A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190023285A KR20200104668A (ko) 2019-02-27 2019-02-27 수직형 메모리 장치 및 이의 동작 방법
US16/581,917 US11043273B2 (en) 2019-02-27 2019-09-25 Vertical memory device and an operating method thereof
CN202010118717.1A CN111627480A (zh) 2019-02-27 2020-02-26 垂直存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190023285A KR20200104668A (ko) 2019-02-27 2019-02-27 수직형 메모리 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20200104668A true KR20200104668A (ko) 2020-09-04

Family

ID=72141804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190023285A KR20200104668A (ko) 2019-02-27 2019-02-27 수직형 메모리 장치 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US11043273B2 (ko)
KR (1) KR20200104668A (ko)
CN (1) CN111627480A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11017838B2 (en) * 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR20220129378A (ko) 2021-03-16 2022-09-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
EP4060669A1 (en) * 2021-03-16 2022-09-21 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135100A (ja) 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置及びそのデータ消去方法
KR20090124291A (ko) 2008-05-29 2009-12-03 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8199579B2 (en) * 2009-09-16 2012-06-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8379456B2 (en) 2009-10-14 2013-02-19 Samsung Electronics Co., Ltd. Nonvolatile memory devices having dummy cell and bias methods thereof
KR101216876B1 (ko) 2011-09-20 2012-12-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR101916192B1 (ko) 2012-04-19 2018-11-07 삼성전자주식회사 플래그 셀을 포함하는 불휘발성 메모리 장치 및 그것의 사용자 장치
KR102197070B1 (ko) 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102295528B1 (ko) * 2015-08-25 2021-08-30 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102329800B1 (ko) * 2015-10-22 2021-11-22 삼성전자주식회사 메모리 장치 및 메모리 장치의 에지 워드라인 관리 방법
KR102005849B1 (ko) 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
KR102452993B1 (ko) 2016-03-25 2022-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20180023267A (ko) 2016-08-25 2018-03-07 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
KR102624612B1 (ko) 2016-11-15 2024-01-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
CN111627480A (zh) 2020-09-04
US20200273522A1 (en) 2020-08-27
US11043273B2 (en) 2021-06-22

Similar Documents

Publication Publication Date Title
KR100909968B1 (ko) 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
CN109817266B (zh) 非易失性存储设备及其擦除方法
KR102633029B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법
CN108573728B (zh) 半导体存储装置及存储器系统
KR102467291B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN109545260B (zh) 非易失性存储器装置和对非易失性存储器装置编程的方法
KR102650333B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
CN101388251B (zh) 快闪存储设备的编程方法
KR20180088190A (ko) 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR102673490B1 (ko) 부분 읽기 동작을 수행하는 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102676339B1 (ko) 메모리 장치의 동작 방법
KR100888616B1 (ko) 소거 동작 전에 프리 프로그램 동작을 수행하는 낸드플래시 메모리 및 그것의 소거 방법
JP2011018397A (ja) Ｎａｎｄ型フラッシュメモリ
KR101193059B1 (ko) 비휘발성 메모리 장치 및 그 동작 방법
CN103177765A (zh) 半导体存储器件及其操作方法
KR20190066469A (ko) 데이터 신뢰성을 향상한 불휘발성 메모리 장치 및 그 동작방법
US11043273B2 (en) Vertical memory device and an operating method thereof
KR102691258B1 (ko) 비휘발성 메모리 장치와 및 비휘발성 메모리 장치의 이레이즈 방법
JP2023039918A (ja) メモリ装置及びその動作方法
KR102668957B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 및 불휘발성 메모리 장치를 포함하는 스토리지 시스템
KR102375365B1 (ko) 비휘발성 메모리 장치, 그것의 프로그램 방법, 및 그것을 포함하는 저장 장치
KR20210096425A (ko) 비휘발성 메모리 장치
KR20090068620A (ko) 불휘발성 메모리 소자의 동작 방법
KR102317784B1 (ko) 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그래밍 방법
KR20210094741A (ko) 비휘발성 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right