KR20130008275A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이; 선택된 워드라인에 연결된 메모리 셀들에 데이터를 프로그램하거나, 선택된 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및 선택된 워드라인에 연결된 모든 메모리 셀들 중 프로그램해야 할 메모리 셀들에 대한 프로그램 동작을 완료한 후, 상기 선택된 워드라인에 연결된 모든 메모리 셀들에 대한 독출 동작을 실시하여, 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있다면, 이들에 대한 소거동작을 실시하도록 상기 주변 회로를 제어하기 위한 제어회로를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야 하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 반도체 메모리 장치에 관한 연구가 활발히 진행되고 있다.
반도체 메모리 장치의 고집적화를 위해서 개발된 것이 멀티 레벨 셀(Multi Level Cell; MLC)이다. 멀티 레벨 셀의 문턱전압은 프로그램을 통해서 여러 개의 문턱전압 분포중 하나로 변경될 수 있으며, 각 문턱전압 분포 별로 다른 데이터가 설정된다. 그리고 멀티 레벨 셀에 저장된 데이터 독출을 실시할 때는, 멀티 레벨 셀의 문턱전압을 확인함으로써, 해당 멀티 레벨 셀에 저장된 데이터를 독출할 수 있다.
또한 고집적화를 위해서 반도체 메모리 장치의 셀 스트링에 연결되는 메모리 셀의 개수를 증가시키는 방법도 사용되고 있다. 셀 스트링에 연결되는 메모리 셀의 개수가 증가하면, 프로그램을 실시할 때, 주변에 메모리 셀이 프로그램되는 동작에 의해 문턱전압이 변경되는 디스터브나 간섭 문제가 발생된다.
특히 문턱전압이 0V 이하인 소거셀은, 프로그램이나 독출 동작시에 선택되지 않은 워드라인에 인가되는 패스전압에 의한 패스 디스터브를 크게 받아 문턱전압이 0V 이상으로 변경될 수도 있다.
이러한 패스 디스터브는 같은 워드라인에 연결된 주변 메모리 셀을 프로그램 하는 동안 또는 다른 워드라인에 연결되었으나 인접한 메모리 셀을 프로그램 하는 동안 더욱 크게 증가된다.
그리고 패스 디스터브에 의해서 소거 셀의 문턱전압이 0V 이상으로 변경되는 경우, 정상적인 데이터 독출이 어렵게 된다.
본 발명의 실시 예는 주변 메모리 셀의 프로그램 동작에 의해서 소거셀의 문턱전압이 변경된 것을 보정할 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이; 선택된 워드라인에 연결된 메모리 셀들에 데이터를 프로그램하거나, 선택된 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및 선택된 워드라인에 연결된 모든 메모리 셀들 중 프로그램해야 할 메모리 셀들에 대한 프로그램 동작을 완료한 후, 상기 선택된 워드라인에 연결된 모든 메모리 셀들에 대한 독출 동작을 실시하여, 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있다면, 이들에 대한 소거동작을 실시하도록 상기 주변 회로를 제어하기 위한 제어회로를 포함한다.
상기 제어회로는 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들에 대한 소거 동작을 실시하기 위하여, 드레인 선택 라인에 제 1 전압이 인가되고, 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 연결된 비트라인에 상기 제 1 전압보다 낮은 제 2 전압이 인가된 후, 상기 선택된 워드라인으로부터 드레인 선택 라인 쪽으로 인접한 워드라인들에 상기 제 2 전압보다 낮은 제 3 전압을 인가되고, 상기 선택된 워드라인으로부터 소오스 선택 라인 쪽으로 인접한 워드라인들에 제 3 전압보다 낮은 제 4 전압을 인가되며, 상기 선택된 워드라인에 0V를 인가되도록 상기 주변회로를 제어하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
선택된 워드라인에 연결되는 모든 메모리 셀들 중 프로그램할 메모리 셀들에 대한 프로그램 및 검증을 실시하는 단계; 상기 프로그램 및 검증이 완료된 후, 상기 선택된 워드라인에 연결된 모든 메모리 셀들에 저장된 데이터를 독출하는 단계; 상기 독출된 데이터를 이용하여 상기 워드라인에 연결되는 모든 메모리 셀들 중 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있는지 여부를 판단하는 단계; 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있는 경우, 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들에 연결된 비트라인에 제 1 전압을 인가하고, 상기 나머지 비트라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가하는 단계; 및 상기 선택된 워드라인으로부터 드레인 선택 라인 쪽으로 인접한 워드라인들에 상기 제 1 전압보다 낮고 상기 제 2 전압보다 높은 제 3 전압을 인가하고, 상기 선택된 워드라인으로부터 소오스 선택 라인 쪽으로 인접한 워드라인들에 상기 제 2 전압보다 낮은 제 4 전압을 인가하고, 상기 선택된 워드라인에 0V를 인가하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
선택된 페이지에 연결되는 모든 메모리 셀들 중 프로그램할 메모리 셀들에 대한 프로그램을 완료하는 단계; 상기 선택된 페이지가 메모리 블록의 가장 마지막 페이지인지를 판단하는 단계; 상기 판단결과, 상기 선택된 페이지가 상기 메모리 블록의 가장 마지막 페이지인 경우, 선택된 페이지 연결된 모든 메모리 셀들에 저장된 데이터를 독출하는 데이터 독출 단계; 상기 독출된 데이터를 이용하여 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있는지 여부를 판단하는 판단 단계; 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있는 경우, 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들에 연결된 비트라인에 제 1 전압을 인가하고, 나머지 비트라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가하고, 상기 선택된 워드라인으로부터 드레인 선택 라인 쪽으로 인접한 워드라인들에 상기 제 1 전압보다 낮고 상기 제 2 전압보다 높은 제 3 전압을 인가하고, 상기 선택된 워드라인으로부터 소오스 선택 라인 쪽으로 인접한 워드라인들에 상기 제 2 전압보다 낮은 제 4 전압을 인가하고, 상기 선택된 워드라인에 0V를 인가하는 전압 인가 단계를 실시하되, 상기 선택된 메모리 블록의 첫 번째 페이지에서 마지막 페이지까지 차례로 선택하고, 선택된 페이지에 대해 상기 데이터 독출 단계, 판단 단계; 및 전압 인가단계를 실시한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은, 소거셀에 대한 선택적인 소거 동작을 실시하여, 소거 상태로 유지되어야 하는 메모리 셀의 문턱전압이 주변 메모리 셀이 프로그램에 의해서 높아진 경우, 이를 보정할 수 있다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치의 블록도이다.
도 2는 도1의 메모리 셀들을 프로그램한 경우, 메모리 셀들의 문턱전압 분포를 나타낸다.
도 3은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 4a 및 도 4b는 선택적 소거 동작을 실시할 때, 각 워드라인에 인가되는 전압을 나타낸다.
도 5는 본 발명의 실시 예에 따른 선택적 소거 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 제 2 실시 예에 따른 프로그램 방법을 설명하기 위한 동작 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170), 및 데이터 독출 동작시에, 에러비트가 최소화되는 최적의 독출전압을 설정하기 위해 동작 회로 그룹(130, 140, 150, 160, 170)을 제어하도록 구성된 제어 회로(120)를 포함한다. 또한 반도체 메모리 장치(100)와 명령어, 어드레스, 데이터 등을 입력하는 외부 컨트롤러(200)가 연결된다.
그리고 상기 동작 회로 그룹은 전압 공급 회로(130), X 디코더(140), 페이지 버퍼 그룹(150), Y 디코더(160), 및 입출력(I/O) 회로(170)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.
제어 회로(120)는 외부 컨트롤러(200)로부터 입력되는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(예를 들어, Vpgm, Vpass, R1, new_R1 등)을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들을 글로벌 라인들로 출력한다.
이때 전압 공급 회로(130)는 제어회로(120)로부터 입력되는 전압 제어신호에 응답하여 동작 전압들의 전압 레벨을 변경하여 출력한다.
X 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 공급 회로(130)에서 출력하는 동작 전압들을 메모리 셀 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들(DSL, WL0 내지 WLn, SSL)로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
Y 디코더(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. Y 디코더(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
I/O 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 Y 디코더(160)에 전달한다. Y 디코더(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 I/O 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 Y 디코더(160)를 통해 전달된 데이터를 외부로 출력한다.
제어회로(120)는 프로그램 동작을 실시한 이후에, 소거셀에 대한 선택적인 소거 동작을 추가로 실시하기 위해 상기의 동작 회로 그룹들을 제어한다.
한편, 상기 메모리 셀 어레이(120)의 메모리 셀들을 멀티 레벨 셀(Multi Level Cell)로 사용하는 경우, 프로그램을 실시함에 따라 메모리 셀의 문턱전압은 다음과 같은 분포로 나타낸다.
도 2는 도1의 메모리 셀들을 프로그램한 경우, 메모리 셀들의 문턱전압 분포를 나타낸다.
도 2를 참조하면, 메모리 셀들에 대한 프로그램이 실시되면, 각 메모리 셀에 저장되는 데이터에 따라서 메모리 셀의 문턱전압이 4개의 문턱전압 분포중 하나에 포함된다.
이하 설명을 위하여, 0V 이하의 문턱전압을 갖는 메모리 셀은 소거셀이라고 하고, 문턱전압이 전압(PV1) 이상이고 전압(PV2) 이하인 메모리 셀은 PV1 셀이라 하고, 문턱전압이 전압(PV2) 이상이고 전압(PV3) 이하인 메모리 셀은 PV2 셀이라 하며, 문턱전압이 전압(PV3) 이상인 메모리 셀은 PV3 셀이라고 하기로 한다.
도 2에서 소거셀들은 주변 메모리 셀들의 프로그램에 의한 디스터번스에 의하여 문턱전압이 0V 가까이로 이동하고, 심한 경우 0V 이상으로 변경되는 경우가 생긴다. 본 발명의 실시 예에서는 이러한 소거셀에 대해서 선택적인 소거(Selective Erase; S-ERS)를 실시하여 문턱전압이 0V 이하로 떨어질 수 있도록 만든다.
이를 위한 동작은 다음과 같다.
도 3은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 3을 참조할 때, 상기 도1 및 도 2를 참고하여 설명한다.
도 1 내지 도 3을 참조하면, 프로그램 동작을 위해서 반도체 메모리 장치(100)의 I/O 회로(170)를 통해서 외부 컨트롤러(200)로부터 프로그램 명령과 프로그램을 실시할 어드레스가 입력되고(S310), 프로그램할 데이터가 입력된 후(S320), 프로그램 확인 명령이 입력된다(S330).
반도체 메모리 장치(100)의 제어회로(120)는 프로그램 명령에 응답하여 프로그램 동작을 실시하기 위한 전압 제어신호들을 전압 공급회로(130)로 전달하고, 프로그램할 데이터 입력을 위해 제어신호들(PB SIGNALS)을 페이지 버퍼 그룹(150)으로 입력한다.
또한, 제어회로(120)는 입력된 어드레스에 따라서 X 디코더(140)와 Y 디코더(160)로 어드레스 신호(RADD, CADD)를 입력한다.
프로그램할 데이터가 페이지 버퍼 그룹(150)에 모두 입력되고, 프로그램 확인 명령이 입력되면(S330), 어드레스에 의해 선택된 페이지에 대한 제어회로(120)는 프로그램 및 검증 동작을 실시하도록 제어신호(전압 제어신호들 및 PB SIGNALS)들을 출력한다(S340).
프로그램 및 검증 동작을 실시하는 방식은 일반적인 반도체 메모리 장치의 프로그램 동작과 동일하므로 상세히 설명하지 않기로 한다.
한편, 프로그램 및 검증을 실시하여 모든 프로그램이 완료되면, 선택된 페이지에 대한 데이터 독출을 실시한다(S350). 이때 데이터 독출을 위해서 도 2에 나타난 바와 같이 제 1 내지 제 3 독출전압(R1 내지 R3)을 이용한 데이터 독출을 실시한다.
그리고 가장 낮은 전압 레벨을 갖는 최소 독출전압, 즉 제 1 독출전압(R1)보다 낮은 문턱전압을 갖는 메모리 셀들을 소거셀로 판단하게 된다.
상기 제 1 독출전압(R1)보다 낮은 문턱전압을 갖는 메모리 셀들에 대해서 선택적 소거를 실시하게 된다.
만약, 페이지 버퍼 그룹(120)의 각 페이지 버퍼들이 포함하는 래치들 중, 단계S320에서 입력되는 프로그램할 데이터를 유지하고 있을 수 있는 래치가 있다면 단계S350은 필요하지 않다. 즉, 단계S350은 페이지 버퍼가 프로그램할 데이터를 프로그램 및 검증 동작에 상관없이 유지하고 있을 수 있는 래치를 포함하는 경우 실시하지 않는다. 이를 위해서 페이지 버퍼 그룹(150)의 각 페이지들은 충분한 개수의 래치들이 필요하게 된다.
만약 페이지 버퍼에 충분한 개수의 래치가 없다면 단계S350을 실시하여, 프로그램 된 데이터를 독출하게 한다. 상기 독출된 데이터를 이용하여 소거셀과 프로그램 된 셀을 구분하게 된다. 소거 셀은 앞서 언급한 바와 같이 최소 독출 전압인 제 1 독출전압(R1)보다 낮은 문턱전압을 갖는 메모리 셀들에 해당한다.
데이터 독출이 완료된 후에는, 소거셀에 대한 선택적 소거를 실시한다(S360). 이에 따라 소거셀의 문턱전압이 주변 메모리 셀들의 프로그램에 의해서 0V 이상 또는 0V 가까이로 변경된 경우에 이를 보정한다. 소거셀에 대한 선택적 소거 동작을 실시한 이후에 모든 프로그램 동작은 종료된다.
단계S360의 소거셀에 대한 선택적 소거 동작은 다음과 같이 실시할 수 있다.
도 4a 및 도 4b는 선택적 소거 동작을 실시할 때, 각 워드라인에 인가되는 전압을 나타낸다.
특히, 도 4a는 선택된 메모리 셀이 소거셀인 경우의 전압 인가를 나타내고, 도 4b는 선택된 메모리 셀이 프로그램 셀인 경우의 전압 인가를 나타낸다.
도 4a 및 도 4b는 각각 하나의 비트라인에 연결된 셀 스트링의 단면도를 나타낸 것이다.
설명의 편의를 위하여, 하나의 셀 스트링은 64개의 메모리 셀들을 포함하고, 각각의 메모리 셀의 게이트에 제 0 내지 제 63 워드라인(WL0 내지 WL63)이 연결되며, 프로그램을 위해 선택된 워드라인이 제 31 워드라인(WL31)인 것으로 가정한다.
우선 소거셀이 연결되는 비트라인의 경우에, 4a를 참조하면 선택된 메모리 셀이 연결된 제 31 워드라인(WL31)에는 0V를 인가한다.
그리고 제 31 워드라인(WL31)을 중심으로, 드레인 선택 라인 쪽으로 인접한 워드라인들인 제 32 내지 제 63 워드라인(WL32 내지 WL63)에는 17V를 인가한다. 그리고 드레인 선택 라인(DSL)에는 19V를 인가한다.
그리고 제 31 워드라인(WL31)을 중심으로 소오스 선택 라인 쪽으로 인접한 제 0 내지 제 30 워드라인(WL0 내지 WL30)에는 5V를 인가한다. 그리고 소오스 선택 라인(SSL)에는 0V를 인가한다.
공통 소오스 라인(SL)에는 전원전압(Vcc)을 인가하고, 비트라인(BL)에는 18V를 인가한다.
상기의 전압 인가에 따라서 제 31 워드라인(WL31)을 중심으로 드레인 선택 라인 쪽의 채널(CH1)에 18V의 고전압이 인가되고, 소오스 선택 라인 쪽으로 인접한 채널(CH2)에는 0V가 인가되므로 제 31 워드라인(WL31)에 연결된 메모리 셀은 턴 오프된다.
이에 따라 제 31 워드라인(WL31)에 연결된 메모리 셀의 플로팅 게이트와, 제 1 채널(CH1)간에 18V의 큰 전압 차이가 발생된다. 따라서 제 31 워드라인(WL31)에 연결된 메모리 셀의 플로팅 게이트에 존재하는 전자가 제 1 채널(CH1)쪽으로 빠져나온다. 플로팅 게이트에 존재하는 전자가 빠져나오는 과정을 메모리 셀의 소거라 한다. 즉, 제 31 워드라인(WL31)에 연결된 메모리 셀이 소거되고 문턱전압이 낮아진다.
한편, 제 31 워드라인(WL31)에 연결된 메모리 셀이 소거셀이 아닌 경우에는 도 4b와 같이 비트라인 전압을 8V로 인가한다. 나머지 워드라인들에 인가되는 전압은 도 4a와 동일하다.
도 4b와 같은 전압 인가에 따라서 제 31 워드라인(WL31)에서 드레인 선택 라인 쪽으로 제 3 채널(CH3)이 생기고, 제 31 워드라인(WL31)에서 소오스 선택 라인 쪽으로 제 4 채널(CH4)이 생긴다.
제 3 채널(CH3)에는 8V의 전압이 인가되고, 제 4 채널(CH4)에는 0V가 인가된다. 제 31 워드라인(WL31)에 연결된 메모리 셀은 턴 오프된다.
이에 따라 제 31 워드라인(WL31)에 연결된 메모리 셀의 플로팅 게이트와 제 3 채널(CH3)간에 8V의 전압 차이가 생긴다. 8V 정도의 전압 차이로는 플로팅 게이트의 전자가 빠져나오지 못하므로 프로그램 상태가 유지될 수 있다.
상기와 같은 전압을 인가하여 선택적인 소거를 실시하는 방법에 대해서 보다 구체적으로 설명하면 다음과 같다.
도 5는 본 발명의 실시 예에 따른 선택적 소거 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 선택적 소거를 위해서 선택된 제 31 워드라인(WL31)에는 0V가 인가된다.
그리고 시간 (T0)에서 먼저 드레인 선택 라인(DSL)과 비트라인(BL)에 전압이 인가된다. 앞서 설명한 바와 같이 드레인 선택 라인(DSL)에는 19V가 인가되고, 비트라인(BL)에는 18V 또는 8V가 인가된다. 드레인 선택 라인(DSL)과 비트라인(BL)에 인가되는 전압은 시간(T1)까지 서서히 상승하여 각각 19V 및 19V 또는 8V로 상승된다.
상기 비트라인(BL)에 인가되는 전압은 제 31 워드라인(WL31)에 연결된 메모리 셀이 소거셀인지, 또는 프로그램 셀인지에 따라서 달라진다.
상기 도 3의 단계 S350을 실시함에 따라 페이지 버퍼 그룹(150)의 각 페이지 버퍼들에는 제 31 워드라인(WL31)에 연결된 메모리 셀에 저장된 데이터가 독출된 상태이다.
상기 독출된 데이터를 이용해서 메모리 셀이 소거 상태인지, 또는 프로그램 상태인지를 판단할 수 있다. 그리고 판단된 메모리 셀의 상태에 따라서 비트라인에 18V 또는 8V를 인가한다.
상기 페이지 버퍼에 저장된 독출 데이터에 의해서 메모리 셀의 상태를 판단하고, 비트라인 전압을 변경해서 제공하는 방법은 일반적인 데이터 독출, 검증 등의 동작에서 사용되는 방식을 변형함으로써 가능하다.
페이지 버퍼의 래치에 저장된 데이터에 따라서 소거셀이 연결된 비트라인(BL)에는 18V가 인가되게 하고, 프로그램 셀이 인가된 비트라인(BL)에는 8V가 인가되게 제어할 수 있다.
드레인 선택 라인(DSL) 및 비트라인(BL)에 인가되는 전압이 인가하고자 하는 전압 레벨에 도달한 시간(T1)부터 워드라인에 전압 인가를 한다.
본 발명의 실시 예에 따라 선택된 제 31 워드라인(WL31)에서 드레인 선택 라인 쪽으로 인접한 제 32 내지 제63 워드라인(WL32 내지 WL63)에는 17V가 인가되고, 소오스 선택 라인 쪽으로 인접한 제 0 내지 제 30 워드라인(WL0 내지 WL30)에는 5V를 인가한다.
상기한 전압 인가에 따라서 시간(T1)에서 시간(T2) 동안 소거셀에 대한 소거 동작이 실시된다. 그리고 워드라인들과 드레인 선택 라인 및 비트라인에 인가된 전압은 시간(T3)이후에 모두 디스차지된다.
한편, 상기의 선택적 소거에 대한 검증은 선택적으로 실시할 수 있다. 또한 별도로 검증을 실시하지 않고 도 5와 같이 전압 인가를 한차례 하여 소거셀의 문턱전압을 낮추는 동작을 실시할 수도 있다. 또 다른 방법으로는 상기 도 5와 같은 전압 인가를 설정된 횟수만큼 반복해 줄 수도 있다.
또한, 본 발명의 제 2 실시 예로서, 메모리 블록 단위로 선택적 소거 동작을 실시할 수도 있다.
도 6은 본 발명의 제 2 실시 예에 따른 프로그램 방법을 설명하기 위한 동작 순서도이다.
도 6을 참조하면, 프로그램 명령 및 어드레스를 입력받고(S601), 프로그램할 데이터를 입력받고(S603), 프로그램 확인 명령(S605)에 따라서 프로그램 및 검증을 실시(S607)하는 과정은 도 3의 단계 S310 내지 S340과 동일하다.
선택된 페이지에 대한 프로그램이 완료된 후에는, 해당 페이지가 메모리 블록의 가장 마지막 페이지인지를 확인한다(S609). 예를 들어 메모리 블록에 제 0 내지 제 63 페이지가 포함된다고 가정할 때, 단계S307을 실시하여 프로그램이 완료된 선택된 페이지가 제 63 페이지 인지를 판단한다.
메모리 블록의 가장 마지막 페이지에 대한 프로그램 및 검증이 완료된 것이라면, 해당 메모리 블록의 가장 첫 번째 페이지를 선택하고(S611), 해당 페이지에 저장된 데이터를 독출한다(S613).
상기 독출된 데이터를 이용하여 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들을 소거셀로 판단하여, 해당 셀들에 대한 선택적 소거를 실시한다(S615). 선택적 소거는 상기 도 4a 및 도 4b에서 설명한 바와 같이 실시된다.
그리고 해당 메모리 블록의 가장 마지막 페이지에 대한 선택적 소거가 실시되었는지 확인하고(S617), 마지막 페이지에 대한 선태적 소거가 실시되지 않았다면, 다음 페이지를 선택하여 단계S613 및 단계S615의 선택적 소거를 실시한다.
본 발명의 제 2 실시 예는 각 페이지 단위로 선택적 소거를 실시하되, 메모리 블록의 모든 페이지에 프로그램이 완료된 이후에 실시된다.
상기한 선택적 소거를 실시하면 디스터브의 영향으로 문턱전압이 0V 이상으로 상승했던 소거셀의 문턱전압을 0V 이하로 보정할 수 있어, 데이터의 신뢰성을 높일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 제어회로 130 : 전압 공급 회로
140 : X 디코더 150 : 페이지 버퍼 그룹
160 : Y 디코더 170 : I/O 회로

Claims (10)

  1. 워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이;
    선택된 워드라인에 연결된 메모리 셀들에 데이터를 프로그램하거나, 선택된 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및
    선택된 워드라인에 연결된 모든 메모리 셀들 중 프로그램해야 할 메모리 셀들에 대한 프로그램 동작을 완료한 후, 상기 선택된 워드라인에 연결된 모든 메모리 셀들에 대한 독출 동작을 실시하여, 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있다면, 이들에 대한 소거동작을 실시하도록 상기 주변 회로를 제어하기 위한 제어회로를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어회로는 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들에 대한 소거 동작을 실시하기 위하여,
    드레인 선택 라인에 제 1 전압이 인가되고, 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 연결된 비트라인에 상기 제 1 전압보다 낮은 제 2 전압이 인가된 후,
    상기 선택된 워드라인으로부터 드레인 선택 라인 쪽으로 인접한 워드라인들에 상기 제 2 전압보다 낮은 제 3 전압을 인가되고, 상기 선택된 워드라인으로부터 소오스 선택 라인 쪽으로 인접한 워드라인들에 제 3 전압보다 낮은 제 4 전압을 인가되며, 상기 선택된 워드라인에 0V를 인가되도록 상기 주변회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제어회로는,
    상기 최소 독출전압보다 높은 문턱전압을 갖는 메모리 셀들에 연결된 비트라인에는 상기 제 3 전압보다 낮고 상기 제 4 전압보다 높은 제 5 전압이 인가되도록 상기 주변회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 제 3 전압은 16V 이상 20V 이하의 전압이고,
    상기 제 5 전압은 5V 이상 10V 이하의 전압인 것을 특징으로 하는 반도체 메모리 장치.
  5. 선택된 워드라인에 연결되는 모든 메모리 셀들 중 프로그램할 메모리 셀들에 대한 프로그램 및 검증을 실시하는 단계;
    상기 프로그램 및 검증이 완료된 후, 상기 선택된 워드라인에 연결된 모든 메모리 셀들에 저장된 데이터를 독출하는 단계;
    상기 독출된 데이터를 이용하여 상기 워드라인에 연결되는 모든 메모리 셀들 중 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있는지 여부를 판단하는 단계;
    상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있는 경우, 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들에 연결된 비트라인에 제 1 전압을 인가하고, 상기 나머지 비트라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가하는 단계; 및
    상기 선택된 워드라인으로부터 드레인 선택 라인 쪽으로 인접한 워드라인들에 상기 제 1 전압보다 낮고 상기 제 2 전압보다 높은 제 3 전압을 인가하고, 상기 선택된 워드라인으로부터 소오스 선택 라인 쪽으로 인접한 워드라인들에 상기 제 2 전압보다 낮은 제 4 전압을 인가하고, 상기 선택된 워드라인에 0V를 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  6. 제 5항에 있어서,
    상기 제 1 전압은 16V 이상 20V 이하의 전압이고,
    상기 제 2 전압은 5V 이상 10V 이하의 전압인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  7. 제 5항에 있어서,
    상기 비트라인에 제 1 또는 제 2 전압을 인가하는 동안, 드레인 선택 라인에 상기 제 1 전압보다 높은 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  8. 선택된 페이지에 연결되는 모든 메모리 셀들 중 프로그램할 메모리 셀들에 대한 프로그램을 완료하는 단계;
    상기 선택된 페이지가 메모리 블록의 가장 마지막 페이지인지를 판단하는 단계;
    상기 판단결과, 상기 선택된 페이지가 상기 메모리 블록의 가장 마지막 페이지인 경우, 선택된 페이지 연결된 모든 메모리 셀들에 저장된 데이터를 독출하는 데이터 독출 단계;
    상기 독출된 데이터를 이용하여 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있는지 여부를 판단하는 판단 단계;
    상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들이 있는 경우, 상기 최소 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들에 연결된 비트라인에 제 1 전압을 인가하고, 나머지 비트라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가하고, 상기 선택된 워드라인으로부터 드레인 선택 라인 쪽으로 인접한 워드라인들에 상기 제 1 전압보다 낮고 상기 제 2 전압보다 높은 제 3 전압을 인가하고, 상기 선택된 워드라인으로부터 소오스 선택 라인 쪽으로 인접한 워드라인들에 상기 제 2 전압보다 낮은 제 4 전압을 인가하고, 상기 선택된 워드라인에 0V를 인가하는 전압 인가 단계를 실시하되,
    상기 선택된 메모리 블록의 첫 번째 페이지에서 마지막 페이지까지 차례로 선택하고, 선택된 페이지에 대해 상기 데이터 독출 단계, 판단 단계; 및 전압 인가단계를 실시하는 반도체 메모리 장치의 동작 방법.
  9. 제 8항에 있어서,
    상기 제 1 전압은 16V 이상 20V 이하의 전압이고,
    상기 제 2 전압은 5V 이상 10V 이하의 전압인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  10. 제 9항에 있어서,
    상기 비트라인에 제 1 또는 제 2 전압을 인가하는 동안, 드레인 선택 라인에 상기 제 1 전압보다 높은 전압을 인가하는 반도체 메모리 장치의 동작 방법.
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