KR101753767B1

KR101753767B1 - 반도체 메모리 장치 및 그 동작 방법

Info

Publication number: KR101753767B1
Application number: KR1020110068922A
Authority: KR
Inventors: 김도영
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-07-12
Filing date: 2011-07-12
Publication date: 2017-07-07
Also published as: KR20130008274A

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 블록들; 상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및 프로그램 동작을 위해 선택된 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들에 대한 프로그램이 완료된 후, 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접한 프로그램이 실시되지 않은 워드라인에 연결되는 메모리 셀들을 소거하도록 상기 주변 회로들을 제어하기 위한 제어회로를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야 하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 반도체 메모리 장치에 관한 연구가 활발히 진행되고 있다.

반도체 메모리 장치의 고집적화를 위해서 개발된 것이 멀티 레벨 셀(Multi Level Cell; MLC)이다. 멀티 레벨 셀의 문턱전압은 프로그램을 통해서 여러 개의 문턱전압 분포중 하나로 변경될 수 있으며, 각 문턱전압 분포 별로 다른 데이터가 설정된다. 그리고 멀티 레벨 셀에 저장된 데이터 독출을 실시할 때는, 멀티 레벨 셀의 문턱전압을 확인함으로써, 해당 멀티 레벨 셀에 저장된 데이터를 독출할 수 있다.

또한 고집적화를 위해서 반도체 메모리 장치의 셀 스트링에 연결되는 메모리 셀의 개수를 증가시키는 방법도 사용되고 있다. 셀 스트링에 연결되는 메모리 셀의 개수가 증가하면, 프로그램을 실시할 때, 주변에 메모리 셀이 프로그램되는 동작에 의해 문턱전압이 변경되는 디스터브나 간섭 문제가 발생된다.

특히 문턱전압이 0V 이하인 소거셀은, 프로그램이나 독출 동작시에 선택되지 않은 워드라인에 인가되는 패스전압에 의한 패스 디스터브를 크게 받아 문턱전압이 0V 이상으로 변경될 수도 있다.

이러한 패스 디스터브는 같은 워드라인에 연결된 주변 메모리 셀을 프로그램하는 동안 또는 다른 워드라인에 연결되었으나 인접한 메모리 셀을 프로그램하는 동안 더욱 크게 증가되는 것으로, 드레인 선택 라인에 인접한 워드라인에 연결된 메모리 셀들일 수록 더욱 영향을 크게 받는다.

패스 디스터브에 의해서 소거셀의 문턱전압이 0V 이상으로 변경되는 경우, 정상적인 데이터 독출이 어렵게 된다.

본 발명의 실시 예는 디스터브로 인해 소거셀의 문턱전압이 변경되는 것을 보상할 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는,

워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 블록들; 상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및 선택된 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들에 대한 프로그램이 완료된 후, 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접한 프로그램이 실시되지 않은 워드라인에 연결되는 메모리 셀들을 소거하도록 상기 주변 회로들을 제어하기 위한 제어회로를 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치는,

워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 블록들; 상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및 선택된 메모리 블록에 대한 소거가 완료된 후, 상기 선택된 메모리 블록 내의 워드라인들을 적어도 두개의 워드라인 그룹으로 나누고 소오스 선택 라인에 가까운 그룹일수록 높은 워드라인 전압을 인가하고, 상기 선택된 메모리 블록의 웰에 소거전압을 인가하는 선택적인 소거를 실시하도록 상기 주변 회로를 제어하기 위한 제어회로를 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치는,

워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 블록들; 상기 메모리 셀들을 프로그램하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및 상기 메모리 블록 내의 워드라인들을 적어도 두개의 그룹으로 나누고, 각 워드라인 그룹의 마지막 워드라인이 프로그램 된 이후에, 프로그램이 실시되지 않은 워드라인 그룹에 연결된 메모리 셀들에 대해 소거동작을 실시하기 위해 상기 주변회로를 제어하기 위한 제어회로를 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

메모리 블록의 워드라인들을 적어도 두개의 워드라인 그룹으로 나누는 단계; 프로그램 명령에 의해 상기 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들에 대한 프로그램 및 검증을 실시하는 단계; 상기 프로그램 및 검증이 완료된 후, 상기 선택된 워드라인이 해당 워드라인 그룹의 마지막 워드라인인지를 판단하는 단계; 및 상기 판단결과, 상기 선택된 워드라인이 해당 워드라인 그룹의 마지막 워드라인에 해당하는 경우, 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접하고, 프로그램이 실시되지 않은 워드라인들에 대한 소거를 실시하는 선택적 소거 단계를 포함한다.

소거를 위해 선택된 메모리 블록에 대한 하드 소거 및 검증을 실시하는 단계; 상기 하드 소거 및 검증이 완료된 후, 상기 선택된 메모리 블록에 대한 및 소프트 프로그램 및 검증을 실시하는 단계; 상기 소프트 프로그램 및 검증이 완료된 후, 상기 선택된 메모리 블록의 워드라인들을 적어도 두개의 워드라인 그룹으로 나누는 단계; 및 상기 적어도 두개의 워드라인 그룹에 서로 다른 전압을 인가하고, 상기 선택된 메모리 블록의 웰에 소거전압을 인가하여 선택적 소거를 실시하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은, 소거 상태로 유지되어야 하는 메모리 셀의 문턱전압이 디스터브로 인해서 0V 이상으로 변경된 경우, 이를 보상해주어 메모리 셀에 프로그램되는 데이터의 신뢰성을 높일 수 있다.

도 1은 본 발명을 설명하기 위한 반도체 메모리 장치의 블록도이다.
도 2는 도1의 메모리 셀들을 프로그램한 경우, 메모리 셀들의 문턱전압 분포를 나타낸다.
도 3a는 본 발명의 제 1 실시 예에 따른 프로그램 후의 소거 동작을 실시하기 위한 메모리 블록의 워드라인 그룹을 나타낸다.
도 3b는 본 발명의 제 1 실시 예에 따른 프로그램 및 소거 동작을 설명하기 위한 동작 순서도이다.
도 4는 본 발명의 제 2 실시 예에 따른 메모리 블록의 선택적 소거 방법을 설명하기 위한 동작 순서도이다.
도 5는 도 4의 선택적 소거시에 워드라인 그룹에 인가되는 전압을 나타낸다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명을 설명하기 위한 반도체 메모리 장치의 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170), 및 데이터 독출 동작시에, 에러비트가 최소화되는 최적의 독출전압을 설정하기 위해 동작 회로 그룹(130, 140, 150, 160, 170)을 제어하도록 구성된 제어 회로(120)를 포함한다. 또한 반도체 메모리 장치(100)와 명령어, 어드레스, 데이터 등을 입력하는 외부 컨트롤러(200)가 연결된다.

그리고 상기 동작 회로 그룹은 전압 공급 회로(130), X 디코더(140), 페이지 버퍼 그룹(150), Y 디코더(160), 및 입출력(I/O) 회로(170)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.

각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.

예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.

제어 회로(120)는 외부 컨트롤러(200)로부터 입력되는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(예를 들어, Vpgm, Vpass, R1, new_R1 등)을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들을 글로벌 라인들로 출력한다.

이때 전압 공급 회로(130)는 제어회로(120)로부터 입력되는 전압 제어신호에 응답하여 동작 전압들의 전압 레벨을 변경하여 출력한다.

X 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 공급 회로(130)에서 출력하는 동작 전압들을 메모리 셀 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들(DSL, WL0 내지 WLn, SSL)로 전달한다.

페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.

Y 디코더(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. Y 디코더(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.

I/O 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 Y 디코더(160)에 전달한다. Y 디코더(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 I/O 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 Y 디코더(160)를 통해 전달된 데이터를 외부로 출력한다.

제어회로(120)는 프로그램 동작을 실시한 이후에, 드레인 선택 라인 쪽으로 의 메모리 셀들에 대한 소거를 실시하기 위해 상기의 동작 회로 그룹들을 제어한다.

한편, 상기 메모리 셀 어레이(120)의 메모리 셀들을 멀티 레벨 셀(Multi Level Cell)로 사용하는 경우, 프로그램을 실시함에 따라 메모리 셀의 문턱전압은 다음과 같은 분포로 나타낸다.

도 2는 도1의 메모리 셀들을 프로그램한 경우, 메모리 셀들의 문턱전압 분포를 나타낸다.

도 2를 참조하면, 메모리 셀들에 대한 프로그램이 실시되면, 각 메모리 셀에 저장되는 데이터에 따라서 메모리 셀의 문턱전압이 4개의 문턱전압 분포중 하나에 포함된다.

이하 설명을 위하여, 0V 이하의 문턱전압을 갖는 메모리 셀은 소거셀이라고 하고, 문턱전압이 전압(PV1) 이상이고 전압(PV2) 이하인 메모리 셀은 PV1 셀이라 하고, 문턱전압이 전압(PV2) 이상이고 전압(PV3) 이하인 메모리 셀은 PV2 셀이라 하며, 문턱전압이 전압(PV3) 이상인 메모리 셀은 PV3 셀이라고 하기로 한다.

도 2에서 소거셀들은 주변 메모리 셀들의 프로그램에 의한 디스터브에 의하여 문턱전압이 높아지는 경우가 생긴다. 특히 드레인 선택 라인에 가까운 메모리 셀일수록 디스터브로 받는 영향은 크다.

따라서 본 발명의 실시 예에서는 디스터브로 인한 문턱전압 변경이 보상될 수 있도록 메모리 셀들에 대한 소거를 실시해야 한다.

상기의 문턱전압 변경을 위한 메모리 셀들의 소거는 크게 두 가지 방법으로 실시될 수 있다.

첫 번째로는 선택된 메모리 블록의 소오스 선택 라인에 인접한 워드라인에서 드레인 선택 라인 쪽으로 차례로 워드라인을 선택하여 프로그램을 실시한다고 할 때, 프로그램이 완료된 워드라인에서 드레인 선택 라인 쪽의 워드라인들은 아직 프로그램이 실시되지 않은 상태가 된다. 이때 상기 아직 프로그램이 실시되지 않은 워드라인들에 대한 소거를 실시하는 방법이다. 앞서 설명한 바와 같이, 드레인 선택 라인 쪽으로 인접한 워드라인일 수록 디스터브의 영향을 크게 받는다. 따라서 프로그램이 완료된 워드라인에서 드레인 선택 라인 쪽의 워드라인들이 받은 디스터브 영향을 보상하기 위한 소거를 실시하는 것이다.

두 번째로는 메모리 블록의 소거를 실시할 때, 드레인 선택 라인에 인접한 워드라인일수록 소거를 더 많이 시키는 것이다.

상기의 방법에 대해서 보다 상세히 설명하면 다음과 같다.

도 3a는 본 발명의 제 1 실시 예에 따른 프로그램 후의 소거 동작을 실시하기 위한 메모리 블록의 워드라인 그룹을 나타내고, 도 3b는 본 발명의 제 1 실시 예에 따른 프로그램 및 소거 동작을 설명하기 위한 동작 순서도이다.

도 3a는 제 0 내지 제 63 워드라인(WL0 내지 WL63)을 포함하는 메모리 블록의 워드라인들을 제 1 내지 제 4 그룹으로 나눈 것을 도시한 것이다.

제 1 그룹은 제 0 내지 제 15 워드라인(WL0 내지 WL15)이 포함되고, 제 2 그룹은 제 16 내지 제 31 워드라인(WL16 내지 WL31)이 포함되며, 제 3 그룹은 제 32 내지 제 47 워드라인(WL32 내지 WL47)이 포함된다. 그리고 제 4 그룹은 제 48 내지 제 63 워드라인(WL48 내지 WL63)이 포함된다.

제 0 워드라인(WL0)에서 제 63 워드라인(WL63)쪽으로 프로그램이 진행된다. 제 0 워드라인(WL0)은 소오스 선택 라인과 인접하고, 제 63 워드라인(WL63)은 드레인 선택 라인과 인접하다.

도 3a와 같이 그룹으로 나눈 메모리 블록의 각 워드라인에 대한 프로그램과 소거 동작은 도 3b와 같이 실시된다.

도 3b를 참조하면, 먼저 각 메모리 블록에 대해서 워드라인들을 그룹으로 구분한다(S301). 상기 워드라인의 그룹은 적어도 2개 이상으로 나누고, 각각의 그룹은 인접한 워드라인들로 구성된다.

그리고 프로그램 명령, 어드레스 및 프로그램할 데이터가 입력되고(S303, S305), 프로그램 확인 명령(S307)이 입력되면, 단계S303에서 입력된 어드레스에 의해서 선택된 워드라인에 대한 프로그램 및 검증이 실시된다(S309).

상기 단계S303 내지 S309의 프로그램 동작은 이미 공지되어 있는 프로그램 동작과 동일하므로 상세한 설명을 생략한다.

단계S309의 프로그램이 완료된 후에는, 상기 프로그램을 완료한 선택된 워드라인이 상기 메모리 블록의 마지막 워드라인, 즉 제 63 워드라인(WL63)인지를 확인한다(S311).

만약 상기 선택된 워드라인이 상기 메모리 블록의 마지막 워드라인이라면, 상기 메모리 블록에 대한 프로그램 동작은 종료된다. 이후에 상기 메모리 블록에 대한 소거 명령이 입력되어 소거 동작이 실시된 이후에는 도 3b와 같은 프로그램 동작이 다시 진행될 수 있다.

한편, 단계S311 에서 상기 선택된 워드라인이 상기 메모리 블록의 마지막 워드라인이 아니라고 판단되면, 상기 선택된 워드라인이 각 그룹의 마지막 워드라인에 해당하는지를 확인한다(S311).

즉, 선택된 워드라인이 제 15, 제 31, 또는 제 47 워드라인(WL15, WL31, WL47) 중에 하나인지를 확인한다. 제 63 워드라인(WL63)은 앞서 설명한 바와 같이 상기 메모리 블록의 마지막 워드라인에 해당하므로 그룹의 마지막 워드라인에 해당하는지를 확인할 필요가 없다.

만약 상기 선택된 워드라인이 제 15, 제 31, 또는 제 47 워드라인(WL15, WL31, WL47) 중에 하나라면, 해당 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접한 워드라인들에 대한 선택적 소거를 실시한다(S315).

상기 단계S315의 소거는 웰 소거(Well Erase) 방식을 사용한다. 웰 소거 방식은 메모리 블록의 웰(Well)에 소거를 위한 고전압을 인가하여 메모리 셀의 문턱전압일 0V 이하로 변경시키는 방법이다.

상기의 웰 소거를 실시할 때, 앞서 프로그램 동작이 완료되었던 워드라인에 연결된 메모리 셀들은 소거되지 않도록 해야 한다.

이를 위해서, 프로그램이 진행된 워드라인은 플로팅 시키고, 소거를 실시할 워드라인들에 0V를 인가한다. 그리고 웰에 소거전압을 인가하면 워드라인을 플로팅 시킨 메모리 셀들은 부스팅 효과로 인해서 소거가 되지 않고, 워드라인에 0V를 인가한 메모리 셀들은 소거가 된다.

예를 들어, 단계 S309에서 제 15 워드라인(WL15)에 대한 프로그램 및 검증이 실시되었다면, 제 16 내지 제 63 워드라인(WL16 내지 WL63)에 대한 선택적 소거를 실시한다. 이를 위해서 제 0 내지 제 15 워드라인(WL15)은 플로팅 시키고, 제 16 내지 제 63 워드라인(WL16 내지 WL63)에는 0V를 인가한다.

그리고 높은 전압 레벨을 갖는 소거 전압을 메모리 블록의 웰에 인가하면, 제 16 내지 제 63 워드라인(WL16 내지 WL63)에 연결된 메모리 셀들은 소거된다.

만약 단계S309에서 프로그램 및 검증을 실시한 워드라인이 제 31 워드라인(WL31)이라면, 제 32 내지 제 63 워드라인(WL32 내지 WL63)에 대한 선택적 소거를 실시한다.

또한, 단계S309에서 프로그램 및 검증을 실시한 워드라인이 제 47 워드라인(WL47)이라면, 제 48 내지 제 63 워드라인(WL48 내지 WL63)에 대한 선택적 소거를 실시한다.

상기의 동작에 의해서, 드레인 선택 라인과 인접한 워드라인 그룹일수록 선택적 소거를 더 많이 한다. 즉, 디스터브 영향을 많이 받는 워드라인 그룹에 대해서 소거를 더 실시하여 소거셀들의 문턱전압이 0V 이하가 되게 만든다.

상기 단계S315의 이후에는 새로운 프로그램 명령이 입력되는지를 판단하고(S317), 새로운 프로그램 명령이 입력되는 경우 단계S303부터 단계S315까지의 동작을 반복 실시하게 된다. 만약 단계S317에서 새로운 프로그램 명령이 입력되지 않는다면, 계속해서 새로운 프로그램 명령이 입력될때까지 대기상태로 유지된다.

상기와 같은 부분적인 소거를 실시하는 경우 이외에, 다른 실시 예로서 메모리 블록을 소거하는 과정에서 드레인 선택 라인에 인접한 워드라인 그룹을 다른 워드라인 그룹보다 더 많이 소거하여 디스터브 영향을 줄일 수도 있다.

도 4는 본 발명의 제 2 실시 예에 따른 메모리 블록의 선택적 소거 방법을 설명하기 위한 동작 순서도이다.

도 4를 참조하면, 소거 명령이 입력되면(S401), 제어회로(120)는 상기 소거 명령에 의해서 선택된 메모리 블록(BK)에 대한 하드소거 및 검증을 실시한다(S403).

하드 소거 및 검증에 의해서 메모리 블록(BK)의 모든 메모리 셀들의 문턱전압인 0V 이하가 된다.

메모리 블록(BK)에 대해서 하드 소거를 실시한 후에는, 메모리 셀들의 문턱전압을 0V 에 가깝게 만들기 위한 소프트 프로그램 및 검증을 실시한다(S405).

단계S403 및 단계S405에서 실시하는 하드 소거 및 검증과 소프트 프로그램 및 검증 동작은 일반적인 메모리 블록의 소거 동작에서 실시되는 과정이므로 상세한 설명은 생략한다.

상기 소프트 프로그램 및 검증이 완료된 후에는, 선택된 메모리 블록(BK)의 워드라인들을 두개 이상의 그룹으로 나눈다(S407).

본 발명의 실시 예에서는 상기 도 3a와 같이 제 1 내지 제 4 그룹으로 워드라인들을 나눈다고 가정한다.

제 1 내지 제 4 그룹으로 워드라인들을 나눈 후에는, 그룹별로 선택적인 소거를 실시한다(S409).

단계S409의 선택적 소거는 각 그룹의 워드라인에 서로 다른 전압을 인가한 후, 웰에 고전압을 인가함으로써 각 그룹의 메모리 셀들이 소거되는 정도를 조절한다.

이후에 소거의 정도가 조절된 상태의 메모리 블록의 워드라인들에 대해서 프로그램 명령이 입력되면, 일반적인 프로그램 방법과 동일하게 프로그램을 실시한다. 소거 동작에서 각 워드라인이 위치에 따라 소거된 정도가 다르기 때문에 이후의 프로그램 동작은 일반적인 프로그램 방법을 사용하여도, 각 워드라인마다 다르게 받는 프로그램 디스터브 영향이 줄어들게 된다.

한편 선택적 소거를 실시할 때, 각 그룹에 인가하는 전압은 다음과 같이 설정할 수 있다.

도 5는 도 4의 선택적 소거시에 워드라인 그룹에 인가되는 전압을 나타낸다.

도 5를 참조하면, 제 1 그룹의 워드라인들에는 1.5V를 인가하고, 제 2 그룹의 워드라인들에는 1V를 인가한다. 제 3 그룹의 워드라인들에는 0.5V를 인가하고, 제 4 그룹의 워드라인들에는 0V를 인가한다.

제 1 그룹은 소오스 선택 라인에 가깝고, 제 4 그룹으로 갈수록 드레인 선택 라인에 가깝다. 즉, 제 4 그룹은 디스터브의 영향을 가장 많이 받고, 제 1 그룹으로 갈수록 디스터브 영향이 작아진다.

그리고 소거를 실시할 때, 웰에 인가되는 소거 전압과, 메모리 셀의 게이트에 인가되는 전압간의 차이가 클수록 소거가 많이 된다.

즉, 제 4 그룹은 드레인 선택 라인에 가장 인접하기 때문에 가장 많이 소거 될 수 있게 0V를 인가하고, 제 1 그룹은 드레인 선택 라인에서 가장 멀리 떨어져 있으므로, 가장 작게 소거 될 수 있게 1.5V를 인가한다.

상기의 선택적 소거에 의해서 제 4 그룹의 워드라인들에 연결된 메모리 셀들의 문턱전압은 다른 그룹의 워드라인들에 연결된 메모리 셀들에 비해서 더 낮은 문턱전압을 갖게 된다. 그리고 프로그램이 진행되는 동안 디스터브의 영향으로 문턱전압이 높아지는 경우에도 0V 이상으로 높아질 확률이 줄어든다.

도 5와 같이 선택적인 소거를 실시한 메모리 블록은 도 3b와 같이 프로그램을 진행하면서 소거를 실시할 필요가 없다.

한편, 상기의 선택적 소거에 대한 검증은 선택적으로 실시할 수 있다. 또한 별도로 검증을 실시하지 않고 도 5와 같이 전압 인가를 설정된 횟수만큼 실시하여 문턱전압을 낮추는 동작을 실시할 수도 있다.

상기한 선택적 소거를 실시하면 상대적으로 디스터브의 영향을 많이 받는 드레인 선택 라인 쪽에 인접한 메모리 셀의 문턱전압이 0V보다 많이 낮아져 있기 때문에 디스터브로 문턱전압이 변경되더라도 0V 이상으로 변경될 확률은 낮아진다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 제어회로 130 : 전압 공급 회로
140 : X 디코더 150 : 페이지 버퍼 그룹
160 : Y 디코더 170 : I/O 회로

Claims

워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 블록들;
상기 메모리 셀들을 프로그램하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및
선택된 워드라인에 연결된 메모리 셀들에 대한 프로그램이 완료된 후, 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접한 프로그램이 실시되지 않은 워드라인에 연결되는 메모리 셀들이 소거되도록 상기 주변 회로들을 제어하기 위한 제어회로를 포함하는 반도체 메모리 장치.
[청구항 2은(는) 설정등록료 납부시 포기되었습니다.]

제 1항에 있어서,
상기 제어회로는 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접하고 프로그램이 실시되지 않은 워드라인에 연결되는 메모리 셀들을 소거를 위해서,
상기 선택된 워드라인을 포함하여 소오스 선택 라인 쪽으로 인접한 워드라인을 플로팅 시키고, 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접한 워드라인에 접지전압을 인가한 후, 상기 선택된 워드라인이 포함된 메모리 블록의 웰에 소거전압을 인가되도록 상기 주변회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
[청구항 3은(는) 설정등록료 납부시 포기되었습니다.]

제 2항에 있어서,
상기 제어회로는,
상기 선택된 워드라인이 포함된 메모리 블록 내의 워드라인들을 적어도 두개의 그룹으로 나누고, 각 워드라인 그룹의 마지막 워드라인이 프로그램 된 이후에, 프로그램이 실시되지 않은 워드라인 그룹에 대해 상기 소거가 실시되도록 상기 주변회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 블록들;
상기 메모리 셀들을 프로그램하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및
선택된 메모리 블록에 대한 소거 동작이 완료된 후, 상기 선택된 메모리 블록 내의 워드라인들을 적어도 두 개 이상의 워드라인 그룹들로 나누고, 상기 적어도 두 개 이상의 워드라인 그룹들 중 제1 워드 라인 그룹은 제2 워드라인 그룹보다 소오스 선택 라인에 더 가까이 위치하고, 상기 제1 워드라인 그룹에 상기 제2 워드라인 그룹에 인가하는 워드라인 전압보다 높은 워드라인 전압을 인가하고, 상기 선택된 메모리 블록의 웰에 소거전압을 인가하는 선택적인 소거를 실시하도록 상기 주변 회로를 제어하기 위한 제어회로를 포함하는 반도체 메모리 장치.
워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 블록들;
상기 메모리 셀들을 프로그램하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로들; 및
상기 메모리 블록 내의 워드라인들을 적어도 두개의 그룹으로 나누고, 각 워드라인 그룹의 마지막 워드라인이 프로그램 된 이후에, 프로그램이 실시되지 않은 워드라인 그룹에 연결된 메모리 셀들에 대해 소거동작을 실시하기 위해 상기 주변회로를 제어하기 위한 제어회로를 포함하는 반도체 메모리 장치.
[청구항 6은(는) 설정등록료 납부시 포기되었습니다.]

제 5항에 있어서,
상기 제어회로는 상기 프로그램이 실시되지 않은 워드라인 그룹에 연결된 메모리 셀들을 소거하기 위하여,
상기 프로그램이 실시되지 않은 워드라인 그룹에 접지전압을 인가하고, 상기 프로그램이 실시되지 않은 워드라인 그룹을 제외한 나머지 워드라인 그룹을 플로팅 시키고, 상기 메모리 블록의 웰에 소거전압을 인가되도록 상기 주변회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
메모리 블록의 워드라인들을 적어도 두개의 워드라인 그룹으로 나누는 단계;
프로그램 명령에 의해 상기 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들에 대한 프로그램 및 검증을 실시하는 단계;
상기 프로그램 및 검증이 완료된 후, 상기 선택된 워드라인이 해당 워드라인 그룹의 마지막 워드라인인지를 판단하는 단계; 및
상기 판단결과, 상기 선택된 워드라인이 해당 워드라인 그룹의 마지막 워드라인에 해당하는 경우, 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접하고, 프로그램이 실시되지 않은 워드라인들에 대한 소거를 실시하는 선택적 소거 단계를 포함하는 반도체 메모리 장치의 동작 방법.
[청구항 8은(는) 설정등록료 납부시 포기되었습니다.]

제 7항에 있어서,
상기 선택적 소거 단계는,
상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접하고 프로그램이 실시되지 않은 워드라인들에 접지전압을 인가하고, 나머지 워드라인들을 플로팅 시킨 후, 상기 메모리 블록의 웰에 소거전압을 인가하여 실시하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
소거를 위해 선택된 메모리 블록에 대한 하드 소거 및 검증을 실시하는 단계;
상기 하드 소거 및 검증이 완료된 후, 상기 선택된 메모리 블록에 대한 및 소프트 프로그램 및 검증을 실시하는 단계;
상기 소프트 프로그램 및 검증이 완료된 후, 상기 선택된 메모리 블록의 워드라인들을 적어도 두개의 워드라인 그룹으로 나누는 단계;
상기 적어도 두개의 워드라인 그룹에 서로 다른 전압을 인가하고, 상기 선택된 메모리 블록의 웰에 소거전압을 인가하여 선택적 소거를 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
[청구항 10은(는) 설정등록료 납부시 포기되었습니다.]

제 9항에 있어서,
상기 선택적 소거를 실시하는 단계는, 상기 적어도 두개의 워드라인 그룹에 서로 다른 전압을 인가하되, 드레인 선택 라인에 가장 인접한 워드라인 그룹에 접지전압을 인하고, 소오스 선택 라인에 가까운 워드라인 그룹일수록 접지전압보다 높은 전압을 인가한 후, 상기 선택된 메모리 블록의 웰에 소거전압을 인가하여 소거를 실시하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.