KR20120069118A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20120069118A
KR20120069118A KR1020100130522A KR20100130522A KR20120069118A KR 20120069118 A KR20120069118 A KR 20120069118A KR 1020100130522 A KR1020100130522 A KR 1020100130522A KR 20100130522 A KR20100130522 A KR 20100130522A KR 20120069118 A KR20120069118 A KR 20120069118A
Authority
KR
South Korea
Prior art keywords
read
voltage
set value
error bit
read voltage
Prior art date
Application number
KR1020100130522A
Other languages
English (en)
Inventor
하범석
이정환
김지환
조명
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100130522A priority Critical patent/KR20120069118A/ko
Publication of KR20120069118A publication Critical patent/KR20120069118A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 독출전압 설정을 위해 초기 독출전압, 제 1 내지 제 3 오프셋 전압을 설정하는 단계; 독출전압을 상기 초기 독출전압으로부터 상기 제 1 오프셋 전압 만큼씩 상승시켜가며 독출 동작을 실시하되, 독출 에러 비트가 제 1 설정값 이하가 될때까지 수행하는 단계; 독출전압을 상기 독출 에러 비트가 상기 제 1 설정값 이하가 될 때의 독출전압으로부터 상기 제 2 오프셋 전압 만큼씩 강하시켜 독출 동작을 수행하되, 독출 에러 비트가 상기 제1 설정값보다 큰 제 2 설정값 이하가 될때까지 수행하는 단계; 독출전압을 상기 독출 에러 비트가 상기 제 2 설정값 이하가 될 때의 독출전압으로부터 상기 제 3 오프셋 전압 만큼씩 상승시켜가며 독출 동작을 수행하되, 독출 에러비트가 상기 제 1 설정값보다 크고 제 2 설정값 보다 작은 제 3 설정값 이하가 될 때까지 수행하는 단계; 및 상기 독출 에러 비트가 상기 제 3 설정값 이하가 될 때의 독출전압을 최종 독출 전압으로 결정하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 F-N 터널링을 통해 프로그램되거나, 소거된다. 프로그램 동작에 의해 플로팅 게이트에 전자가 축적되고 소거 동작에 의해 플로팅 게이트에 축적된 전자가 기판으로 방출된다. 플로팅 게이트에 축적된 전자의 양에 따라 메모리 셀의 문턱전압이 달라지며, 독출 동작에 의해 검출된 문턱전압의 레벨에 따라 데이터가 결정된다.
프로그램이 완료된 메모리 셀들은 데이터 독출이 반복되거나, 주변의 메모리 셀들이 프로그램되거나, 프로그램 이후에 오랜 시간이 흐르는 등의 조건에 따라서 문턱전압이 변경된다.
따라서 프로그램 된 메모리 셀들의 문턱전압을 독출할 때, 독출전압을 주변 온도, 소거/프로그램 사이클의 횟수 등의 조건에 따라서 변경하는 기술이 개발되고 있다.
본 발명의 실시 예에서는 여러 개의 오프셋 전압을 이용해서 독출전압을 변경하면서 최적을 독출전압을 찾을 수 있게 하는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 다른 반도체 메모리 장치는,
독출전압을 설정하기 위하여, 초기 독출전압과 제 1 내지 제3 오프셋 전압을 설정하고, 독출 전압을 상기 초기 독출전압으로부터 상기 제 1 오프셋 전압만큼씩 상승시켜가며 독출 동작을 수행하되, 독출에러 비트가 제 1 설정값 이하가 될때까지 수행하고, 독출전압을 상기 독출 에러 비트가 제 1 설정값 이하가 될때의 독출전압으로부터 상기 제 2 오프셋 전압 만큼씩 강하시켜 독출 동작을 수행하되, 독출에러 비트가 상기 제1 설정값보다 큰 제 2 설정값 이하가 될때까지 수행한 후, 독출전압을 상기 독출 에러 비트가 상기 제 2 설정값 이하가 될때의 독출전압으로부터 상기 제 3 오프셋 전압만큼씩 상승시켜가며 독출 동작을 수행하되, 독출 에러비트가 상기 제 1 설정값보다 크고 제 2 설정값 보다 작은 제 3 설정값 이하가 될때까지 수행한 후, 상기 독출 에러비트가 상기 제 3 설정값 이하가 될때의 독출전압을 최종 독출 전압으로 결정하는 제어회로를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
독출전압 설정을 위해 초기 독출전압, 제 1 내지 제 3 오프셋 전압을 설정하는 단계; 독출전압을 상기 초기 독출전압으로부터 상기 제 1 오프셋 전압 만큼씩 상승시켜가며 독출 동작을 실시하되, 독출 에러 비트가 제 1 설정값 이하가 될때까지 수행하는 단계; 독출전압을 상기 독출 에러 비트가 상기 제 1 설정값 이하가 될 때의 독출전압으로부터 상기 제 2 오프셋 전압 만큼씩 강하시켜 독출 동작을 수행하되, 독출 에러 비트가 상기 제1 설정값보다 큰 제 2 설정값 이하가 될때까지 수행하는 단계; 독출전압을 상기 독출 에러 비트가 상기 제 2 설정값 이하가 될 때의 독출전압으로부터 상기 제 3 오프셋 전압 만큼씩 상승시켜가며 독출 동작을 수행하되, 독출 에러비트가 상기 제 1 설정값보다 크고 제 2 설정값 보다 작은 제 3 설정값 이하가 될 때까지 수행하는 단계; 및 상기 독출 에러 비트가 상기 제 3 설정값 이하가 될 때의 독출전압을 최종 독출 전압으로 결정하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은, 여러 전압 레벨의 오프셋 전압들을 이용해서 에러비트가 최소가 되는 최적의 독출전압을 설정할 수 있다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치의 블록도이다.
도 2a는 본 발명의 실시 예에 따른 독출전압을 찾는 방법을 설명하기 위한 동작 순서도이다.
도 2b는 독출전압 변경 과정을 나타낸 도면이다.
도 3a는 본 발명의 다른 실시 예에 따른 독출전압 설정 방법을 설명하기 위한 동작 순서도이다.
도 3b는 독출전압 변경 과정을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 어레이(110), 메모리 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180), 및 데이터 독출 동작시에, 에러비트가 최소화되는 최적의 독출전압을 설정하기 위해 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어 회로(120)를 포함한다. 또한 반도체 메모리 장치(100)와 명령어, 어드레스, 데이터 등을 입력하는 외부 컨트롤러(200)가 연결된다.
외부 컨트롤러(200)는 반도체 메모리 장치(100)로부터 출력되는 데이터의 에러 정정을 실시하거나, 반도체 메모리 장치(100)로 입력되는 프로그램할 데이터들을 디코딩하여 메모리 셀들의 문턱전압이 고르게 분포될 수 있게 한다.
그리고 상기 동작 회로 그룹은 전압 공급 회로(130), X 디코더(140), 페이지 버퍼 그룹(150), Y 디코더(160), 입출력(I/O) 회로(170), 그리고 카운터(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.
제어 회로(120)는 외부 컨트롤러(200)로부터 입력되는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(120)는 독출전압을 설정할 때, 에러 비트 카운터(180)에서 제공하는 에러 비트의 개수에 따라서 독출전압을 변경할지를 판단하고, 미리 설정된 조건에 맞는 최적의 독출전압을 설정한다. 이를 위해서 제어 회로(120)는 제 1 내지 제3 오프셋 전압 (dV1, -dV2, dV3)에 따른 전압 제어신호를 전압 공급 회로(130)에 제공한다.
전압 공급 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(예를 들어, Vpgm, Vpass, R1, new_R1 등)을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들을 글로벌 라인들로 출력한다.
이때 전압 공급 회로(130)는 제어회로(120)로부터 입력되는 전압 제어신호에 응답하여 동작 전압들의 전압 레벨을 변경하여 출력한다.
X 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 공급 회로(130)에서 출력하는 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)으로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
Y 디코더(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. Y 디코더(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
I/O 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 Y 디코더(160)에 전달한다. Y 디코더(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 I/O 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 Y 디코더(160)를 통해 전달된 데이터를 외부로 출력한다.
카운터(180)는 독출 동작 후에 페이지 버퍼 그룹(150)에 저장된 독출 데이터들 중 '1' 또는 '0'의 개수를 카운팅한다. 카운팅 값(C)은 제어회로(120)로 전달된다.
제어회로(120)는 독출 동작시에 제공된 독출전압(Vread)과 카운팅 값(C)을 이용하여 에러 비트를 계산한다. 에러비트의 계산에 대해서는 이후에 상세히 설명하기로 한다.
제어 회로(120)는 독출전압 설정시에, 상기 계산된 에러비트의 개수에 따라서 독출전압을 제 1 내지 제 3 오프셋 전압(dV1, -dV2, dV3)을 이용해서 변경(예를 들어, R1, new_R1 등)하고, 에러비트가 에러 보정이 가능한 'N'개 이하가 될 때의 독출전압을 새로운 독출전압(new_R1)으로 결정하고, 이후의 독출 동작시에 사용한다.
도 2a는 본 발명의 실시 예에 따른 독출전압을 찾는 방법을 설명하기 위한 동작 순서도이고, 도 2b는 독출전압의 변경 과정을 나타낸 도면이다.
도 2a는 오프셋 전압(dV)단위로 독출전압을 변경하면서 에러가 최소화 되는 독출전압을 찾는 동작을 나타낸다.
도 2a를 참조하면, 최초 독출전압이 설정되면(S201), 제어회로(120)는 설정된 제 1 독출전압(R1)을 이용하여 데이터 독출을 실시한다(S203). 제어회로(120)는 기존의 독출전압을 제 1 독출전압(R1)로 설정할 수 있다.
상기 데이터의 독출 방법은 이미 공지된 기술이므로 상세한 설명은 생략한다.
그리고 카운터(180)가 '1' 또는 '0'의 개수를 카운팅하여, 카운팅 값(C)을 제어회로(120)로 전달한다. 제어회로(120)는 카운팅 값(C)을 이용하여 독출된 데이터들 중에서 에러가 발생된 에러 비트의 개수가 미리 설정된 'N'개 이하인지를 판단한다(S205).
상기 단계S205에서 독출된 데이터들 중에서 에러가 발생된 에러 비트의 개수를 판단하는 방법은 다음과 같다.
상기 도1에서 외부 컨트롤러(200)는 하나의 페이지에 프로그램할 데이터를 입력할 때, 선택된 페이지의 메모리 셀들의 문턱전압이 고르게 분포될 수 있게 데이터를 디코딩하여 입력한다.
예를 들어, 선택된 페이지의 메모리 셀들이 4K 바이트가 연결되어 있고, 상기 선택된 페이지의 메모리 셀들을 프로그램하면, 메모리 셀들의 문턱전압 분포가 4개로 만들어진다고 가정할 때, 외부 컨트롤러(200)는 각각의 문턱전압 분포마다 1K 바이트의 메모리 셀들이 포함되게 데이터를 디코딩하여 입력한다.
이에 따라, 선택된 페이지의 메모리 셀들의 문턱전압이 고르게 만들어질 수 있다.
이를 이용하여 상기의 에러 비트를 확인할 수 있다.
예를 들어, 도 2b에 나타난 바와 같이, 메모리 셀들의 문턱전압이 4개의 문턱전압 분포로 나타나는 경우, 제 1 독출전압(R1)을 이용하여 데이터를 독출하는 경우, 프로그램이 된 셀('0'으로 독출되는 셀)이 3K이고, 프로그램이 되지 않은 셀('1'로 독출되는 셀)이 1K가 되도록 메모리 셀들의 문턱전압이 고르게 분포된다.
제 1 독출전압(R1)을 이용하여 독출한 데이터들 중 '1'의 개수를 카운팅한 값(C)이 3K 작은 값이 라면, 3K에서 모자란 만큼 에러 비트가 발생되었다고 판단할 수 있다.
제어로직(120)은 상기와 같이 카운팅값(C)을 이용해서 에러 비트의 개수를 계산한다.
단계S205에서 에러 비트의 개수가 설정된 N 개 이상이 된다면, 에러 비트의 개수가 N 개 이하가 되는 독출전압을 찾아내기 위하여, 설정된 오프셋 전압(dV)만큼 독출전압을 상승시키고(S207), 변경된 독출전압을 이용한 데이터 독출을 한다(S209). 상기 'N'은 에러 정정이 가능한 비트의 개수를 나타낸다.
에러 정정은 제어회로(120)에서 실시할 수도 있고, 외부 컨트롤러(200)에서 실시하기도 한다.
변경된 독출전압을 이용한 데이터 독출을 한 결과, 에러비트가 N 이하가 되었다면, 해당 독출전압을 새로운 독출전압(new_R1)으로 설정한다(S211).
이와 같은 독출전압을 설정할 때, 하나의 오프셋 전압(dV)을 이용하기 때문에 독출전압 설정의 시간이 오래 걸리고, 데이터를 독출해야 하는 횟수가 많아질 수 있으며, 최적의 독출전압을 결정하기도 어렵다.
본 발명의 다른 실시 예에서는, 독출전압을 설정할 때, 제 1 내지 제 3 오프셋 전압(dV1, -dV2, dV3)을 이용한다.
도 3a는 본 발명의 다른 실시 예에 따른 독출전압 설정 방법을 설명하기 위한 동작 순서도이고, 도 3b는 독출전압 변경의 과정을 나타내는 도면이다.
상기 도 3a 및 도3b를 참고하여 설명하는 실시 예에 따른 독출 전압 설정은 현재 데이터 독출을 위해 사용하고 있는 독출전압을 사용해서 데이터 독출을 실시했을때, 에러로 판단되는 비트의 개수가 설정된 값 이상으로 많아지는 경우에 제어회로(130)가 에러비트를 줄이기 위해 실시하거나, 제어회로(130)가 주기적으로 독출 전압 설정을 실시할 수 있다.
도 3a를 참조하면, 독출전압 설정되면서 최초의 독출전압이 결정되고(S301), 설정된 제 1 독출전압(R1)으로 데이터를 독출한다(S303). 이때 제어회로(130)는 독출전압 설정을 위해 처음으로 독출을 시작할 제 1 독출전압(R1)과 제 1 내지 제 3 오프셋 전압(dV1, -dV2, dV3)의 전압 값 등을 설정한다. 상기 제 1 내지 제 3 오프셋 전압(dV1, -dV2, dV3)의 전압 값은 미리 설정되어 있을 수도 있다. 그리고 제 1 독출전압(R1)은 현재의 독출전압이 될 수 있다.
그리고 독출된 데이터들 중 에러가 발생된 에러 비트의 개수가 '0'인지를 판단한다(S305).
만약 에러비트의 개수가 '0'이라면 독출전압은 제 1 독출전압(R1)에서 변경되지 않고, 독출전압 설정 과정이 종료된다.
그러나 에러 비트의 개수가 '0'이 아니라면, 제어회로(120)는 독출전압을 제1 독출전압(R1)에서 제 1 오프셋 전압(dV1)만큼 상승시켜(S307), 새로운 독출전압으로 데이터를 독출한다(S309).
상기 제 1 독출전압(R1)을 제 1 오프셋 전압(dV1)만큼 상승시키기 위하여, 제어회로(120)가 전압 제어신호를 전압 공급 회로(130)로 입력한다.
전압 공급 회로(130)는 전압 제어신호에 응답하여 독출전압을 변경한다.
그리고 새로 독출된 데이터들 중 에러 비트의 개수가 '0'인지를 판단한다(S311). 만약 에러 비트의 개수가 '0'이 아니라면, 다시 제 1오프셋 전압(dV1)만큼 독출전압을 변경시키고(S307), 데이터 독출을 실시한다(S309).
단계S307 내지 단계 S309는 에러비트의 개수가'0'이 될 때까지 반복된다.
그리고 에러 비트의 개수가 '0'이 되면, 이번에는 제 2 오프셋 전압(-dV2)만큼 독출전압을 변경한다(S313). 제 2 오프셋 전압(-dV2)은 음전압 레벨이며, 제 1 오프셋 전압(dV1)보다는 절대값이 작다. 그리고 제 2 오프셋 전압(-dV2)이 음전압이므로 독출전압은 낮아진다.
제 2 오프셋 전압(-dV2)만큼 변경된 독출전압을 이용해서 데이터 독출을 실시한다(S315).
그리고 새로 독출된 데이터들 중에서 에러비트의 개수가 설정된 'K'보다 낮은지를 판단한다(S317). 만약 에러비트의 개수가 'K'보다 크면 제 2 오프셋 전압(-dV2)만큼 독출전압을 변경시켜(S315), 데이터 독출을 실시한다(S317).
그러나 에러비트의 개수가 'K'보다 작으면, 이번에는 제3 오프셋 전압(dV3)만큼 독출전압을 변경하여(S319), 데이터를 독출한다(S321).
상기 제 3 오프셋 전압(dV3)은 절대값이 가장 작은 양의 전압이다.
즉, 절대값의 크기는 제 1 오프셋 전압(dV1)이 가장 크고, 그다음이 제 2 오프셋 전압(-dV2)이 크다. 그리고 제 3 오프셋 전압(dV3)이 가장 절대값이 작다.
제 1 및 제 3 오프셋 전압(dV1, dV3)은 양의 전압이고, 제 2 오프셋 전압(-dV2)은 음의 전압이다.
제 3 오프셋 전압(dV3)만큼 변경시킨 독출전압으로 데이터를 독출한 결과, 에러 비트가 'N' 이하이면(S323), 해당 독출전압을 새로운 독출전압(new_R1)으로 설정한다(S325).
그러나 단계S321에서 독출된 데이터의 에러 비트가 'N'보다 크면, 다시 제 3 오프셋 전압(dV3)만큼 변경시킨 독출전압을 이용한 데이터 독출이 반복된다(S319, S321).
상기 'K'는 'N'보다는 큰 정수이고, 'N'은 에러 정정이 가능한 비트수와 같거나 작은 수이다.
상기의 도 3a의 동작을 실시함에 따라 변경되는 독출전압이 도 3b에 나타난다.
도 3b를 상기 도 2b와 비교하면, 도 2b와 비교할 때 동일한 데이터 독출 횟수(4회)에 대해서 정밀하게 새로운 독출전압(new_R1)을 찾을 수 있다. 최소한 동일한 횟수의 데이터 독출을 실시하지만, 더 짧은 횟수의 데이터 독출로도 새로운 독출전압(new_R1)을 설정하는 것이 가능하다.
이는 제 1 내지 제 3 오프셋 전압(dV1, -dV2, dV3)의 크기를 조절함으로써 가능하다. 그리고 제 1 내지 제 3 오프셋 전압(dV1, -dV2, dV3)의 크기를 조절함에 따라 보다 세밀하게 독출전압을 변경하여 데이터 독출을 할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 페이지 버퍼 그룹 130 : 주변 회로
140 : 전압 공급 회로 150 : 제어로직

Claims (6)

  1. 데이터 저장을 위한 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    독출전압을 설정하기 위하여, 초기 독출전압과 제 1 내지 제3 오프셋 전압을 설정하고, 독출 전압을 상기 초기 독출전압으로부터 상기 제 1 오프셋 전압만큼씩 상승시켜가며 독출 동작을 수행하되, 독출에러 비트가 제 1 설정값 이하가 될때까지 수행하고, 독출전압을 상기 독출 에러 비트가 제 1 설정값 이하가 될때의 독출전압으로부터 상기 제 2 오프셋 전압 만큼씩 강하시켜 독출 동작을 수행하되, 독출에러 비트가 상기 제1 설정값보다 큰 제 2 설정값 이하가 될때까지 수행한 후, 독출전압을 상기 독출 에러 비트가 상기 제 2 설정값 이하가 될때의 독출전압으로부터 상기 제 3 오프셋 전압만큼씩 상승시켜가며 독출 동작을 수행하되, 독출 에러비트가 상기 제 1 설정값보다 크고 제 2 설정값 보다 작은 제 3 설정값 이하가 될때까지 수행한 후, 상기 독출 에러비트가 상기 제 3 설정값 이하가 될때의 독출전압을 최종 독출 전압으로 결정하는 제어회로를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1 오프셋 전압은 상기 제 2 오프셋 전압보다 크고, 상기 제 2 오프셋 전압은 상기 제 3 오프셋 전압보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 설정값은 '0'이고, 상기 제 3 설정값은 에러 보정이 가능한 비트수와 같거나, 에러 보정이 가능한 비트수 보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  4. 독출전압 설정을 위해 초기 독출전압, 제 1 내지 제 3 오프셋 전압을 설정하는 단계;
    독출전압을 상기 초기 독출전압으로부터 상기 제 1 오프셋 전압 만큼씩 상승시켜가며 독출 동작을 실시하되, 독출 에러 비트가 제 1 설정값 이하가 될때까지 수행하는 단계;
    독출전압을 상기 독출 에러 비트가 상기 제 1 설정값 이하가 될 때의 독출전압으로부터 상기 제 2 오프셋 전압 만큼씩 강하시켜 독출 동작을 수행하되, 독출 에러 비트가 상기 제1 설정값보다 큰 제 2 설정값 이하가 될때까지 수행하는 단계;
    독출전압을 상기 독출 에러 비트가 상기 제 2 설정값 이하가 될 때의 독출전압으로부터 상기 제 3 오프셋 전압 만큼씩 상승시켜가며 독출 동작을 수행하되, 독출 에러비트가 상기 제 1 설정값보다 크고 제 2 설정값 보다 작은 제 3 설정값 이하가 될 때까지 수행하는 단계; 및
    상기 독출 에러 비트가 상기 제 3 설정값 이하가 될 때의 독출전압을 최종 독출 전압으로 결정하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제 4항에 있어서,
    상기 제 1 오프셋 전압은 상기 제 2 오프셋 전압보다 크고, 상기 제 2 오프셋 전압은 상기 제 3 오프셋 전압보다 큰 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  6. 제 4항에 있어서,
    상기 제 1 설정값은 '0'이고, 상기 제 3 설정값은 에러 정정이 가능한 비트수보다 작거나, 에러 정정이 가능한 비트수와 같은 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
KR1020100130522A 2010-12-20 2010-12-20 반도체 메모리 장치 및 그 동작 방법 KR20120069118A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100130522A KR20120069118A (ko) 2010-12-20 2010-12-20 반도체 메모리 장치 및 그 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100130522A KR20120069118A (ko) 2010-12-20 2010-12-20 반도체 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20120069118A true KR20120069118A (ko) 2012-06-28

Family

ID=46687438

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100130522A KR20120069118A (ko) 2010-12-20 2010-12-20 반도체 메모리 장치 및 그 동작 방법

Country Status (1)

Country Link
KR (1) KR20120069118A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905302B2 (en) 2014-11-20 2018-02-27 Western Digital Technologies, Inc. Read level grouping algorithms for increased flash performance
CN110364207A (zh) * 2018-04-11 2019-10-22 深圳大心电子科技有限公司 解码方法以及储存控制器
US10566061B2 (en) 2014-11-20 2020-02-18 Western Digital Technologies, Inc. Calibrating optimal read levels
US12001286B2 (en) 2017-05-25 2024-06-04 Micron Technology, Inc. Memory device with dynamic processing level calibration

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905302B2 (en) 2014-11-20 2018-02-27 Western Digital Technologies, Inc. Read level grouping algorithms for increased flash performance
US10566061B2 (en) 2014-11-20 2020-02-18 Western Digital Technologies, Inc. Calibrating optimal read levels
US11488673B2 (en) 2014-11-20 2022-11-01 Western Digital Technologies, Inc. Calibrating optimal read levels
US12001286B2 (en) 2017-05-25 2024-06-04 Micron Technology, Inc. Memory device with dynamic processing level calibration
CN110364207A (zh) * 2018-04-11 2019-10-22 深圳大心电子科技有限公司 解码方法以及储存控制器
CN110364207B (zh) * 2018-04-11 2022-01-11 深圳大心电子科技有限公司 解码方法以及储存控制器

Similar Documents

Publication Publication Date Title
KR100890016B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
KR101184814B1 (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법
KR100855963B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법
KR20120066938A (ko) 반도체 메모리 소자의 동작 방법
US8164950B2 (en) Reduction of punch-through disturb during programming of a memory device
US9343161B2 (en) Semiconductor memory device and methods of operating the same
US9135968B2 (en) Method of operating a semiconductor memory device
KR20130072665A (ko) 반도체 메모리 장치 및 이의 동작 방법
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
TWI549134B (zh) Ｎａｎｄ型快閃記憶體及其程式化方法
TWI459389B (zh) 半導體記憶體裝置、記憶體裝置讀取程式以及方法
KR102040904B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US20150270003A1 (en) Non-volatile memory and method for programming the same
KR20120069118A (ko) 반도체 메모리 장치 및 그 동작 방법
KR101203256B1 (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR20150035223A (ko) 반도체 메모리 장치 및 이의 동작방법
US9361983B2 (en) Semiconductor device and method of refresh thereof
KR100898684B1 (ko) 플래시 메모리 소자 및 그의 프로그램 방법
KR20110116473A (ko) 반도체 메모리 장치의 동작 방법
KR20120005831A (ko) 메모리 장치 및 이의 동작 방법
KR101739431B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR101184803B1 (ko) 반도체 장치 및 이의 프로그램 방법
KR20130008275A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20120043521A (ko) 메모리 시스템 및 이의 동작 방법
US8902646B2 (en) Memory and method for operating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment