KR20110116473A - 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치의 동작 방법 Download PDF

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반도체 메모리 장치의 동작 방법은 LSB 프로그램 동작 후 LSB 데이터가 변경되지 않은 메모리 셀의 개수와 MSB 프로그램 동작 후 LSB 데이터가 변경되지 않은 메모리 셀의 개수를 비교하고, 개수의 차이가 허용치보다 큰 경우 LSB 리드 동작 시 메모리 셀들로 인가되는 리드 전압의 레벨을 변경한다.
또한, 반도체 메모리 장치의 동작 방법은 LSB 데이터를 변경하기 위한 LSB 프로그램 동작과 MSB 데이터를 변경하기 위한 MSB 프로그램 동작을 실시한 후, MSB 프로그램 동작에 의해 LSB 데이터가 변경된 에러 셀들의 수가 허용치보다 큰 경우, 검출되는 에러 셀들의 수가 허용치보다 작아지도록 LSB 리드 동작 동안 상기 메모리 셀들로 인가되는 리드 전압의 레벨을 변경한다.

Description

반도체 메모리 장치의 동작 방법{Method for operating a semiconductor memory apparatus}
본 발명은 반도체 메모리 장치의 동작 방법에 관한 것으로, 특히 데이터의 정확성을 높이기 위한 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 소자에 데이터를 저장하기 위해서 쓰기 동작(또는 프로그램 동작)이 실시되고, 데이터를 출력하기 위해서는 리드 동작이 실시되고, 데이터를 삭제하기 위해서는 소거 동작이 실시된다.
프로그램 동작과 리드 동작이 실시되는 횟수가 증가됨에 따라 반도체 메모리 소자의 특성이 열화된다. 예를 들어, 플래시 메모리 소자의 경우 저장되는 데이터에 따라 메모리 셀의 문턱전압이 달라지는데, 프로그램 동작과 리드 동작의 실시횟수가 증가하면 메모리 셀들의 문턱전압들의 분포가 넓어지거나 전체적으로 높아진다. 보다 구체적으로 설명하면 다음과 같다.
플래시 메모리 소자에서 하나의 메모리 셀에 2비트의 데이터(11, 01, 10 또는 00)가 저장되는 경우, 저장되는 데이터에 따라 메모리 셀의 문턱전압 레벨은 0V보다 낮은 소거 레벨을 유지하거나 프로그램 동작에 의해 0V보다 높은 제1 내지 제3 프로그램 레벨들 중 하나의 프로그램 레벨로 바뀐다.
그런데, 프로그램 동작 및 소거 동작이 실시되는 횟수가 증가됨에 따라 각각의 프로그램 레벨에서 메모리 셀들의 문턱전압들이 분포하는 범위가 넓어지게 된다. 이러한 현상이 심해지면, 메모리 셀의 문턱전압 레벨이 어느 프로그램 레벨에 해당하는 구별하기 어려워지고 오류가 발생하게 된다. 특히, 제1 내지 제3 프로그램 레벨들 중 가장 낮은 제1 프로그램 레벨에서 메모리 셀들의 문턱전압들의 분포가 넓어지는 현상이 심하게 발생한다. 또한, 제1 프로그램 레벨에서 메모리 셀들의 문턱전압 분포는 다른 메모리 셀들의 프로그램 동작동안 발생하는 프로그램 간섭 현상에 의해 보다 더 넓어지게 된다.
본 발명은 데이터의 프로그램 동작 및 소거 동작의 실시 횟수가 증가하거나 프로그램 간섭 현상이 발생하더라도 데이터의 오류를 줄일 수 있는 반도체 메모리 소자의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 블록에서 선택된 페이지의 메모리 셀들 중 선택된 메모리 셀들의 LSB 데이터가 변경되도록 LSB 프로그램 동작을 실시하는 단계와, LSB 프로그램 동작이 완료된 후 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출하기 위한 제1 카운팅 동작을 실시하는 단계와, 선택된 페이지의 메모리 셀들 중 선택된 메모리 셀들의 MSB 데이터가 변경되도록 MSB 프로그램 동작을 실시하는 단계와, MSB 프로그램 동작이 완료된 후 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출하기 위한 제2 카운팅 동작을 실시하는 단계, 및 제1 카운팅 동작에 의해 검출된 메모리 셀들의 개수와 제2 카운팅 동작에 의해 검출된 메모리 셀들의 개수의 차이가 허용치보다 큰 경우, LSB 데이터를 독출할 때 선택된 페이지로 인가되는 리드 전압의 레벨을 변경하는 단계를 포함한다.
제1 카운팅 동작에서 선택된 페이지에 0V의 검출 전압을 인가하여 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출할 수 있다.
제1 카운팅 동작에 의해 검출된 메모리 셀들의 개수를 메모리 블록의 선택된 페이지에 포함된 플래그 셀들에 저장하는 단계를 더 포함할 수 있다.
제2 카운팅 동작은 메모리 블록에 포함된 모든 페이지들의 MSB 프로그램 동작이 완료된 후에 실시될 수 있다.
제2 카운팅 동작은 메모리 셀들의 LSB 데이터를 독출하기 위한 LSB 리드 동작을 이용하여 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출한다.
리드 전압의 레벨을 변경하는 단계는, 제1 카운팅 동작에 의해 검출된 메모리 셀들의 개수와 제2 카운팅 동작에 의해 검출된 메모리 셀들의 개수를 비교하는 단계와, 개수들의 차이가 허용치보다 큰 경우, 리드 전압의 레벨을 상승시키는 단계, 및 상승된 리드 전압을 선택된 페이지의 메모리 셀들에 인가하여 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 카운팅하는 단계를 포함하며, 개수들의 차이가 허용치와 같거나 작아질 때까지 비교하는 단계와, 상승시키는 단계와 카운팅하는 단계를 반복 실시한다.
리드 전압의 레벨이 변경되면, 리드 전압의 변경된 레벨만큼 메모리 셀들의 문턱전압을 변경시키기 위하여 프로그램 동작 및 검증 동작을 실시하는 단계를 더 포함한다.
메모리 셀들 중 LSB 데이터가 변경된 메모리 셀들의 문턱전압만 변경될 수 있다.
검증 동작은 MSB 데이터를 변경할 때 실시되는 MSB 검증 동작에서 사용되는 검증 전압보다 리드 전압의 변경된 레벨만큼 변경된 검증 전압을 사용한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들 중 선택된 메모리 셀들의 LSB 데이터가 변경되도록 LSB 프로그램 동작을 실시하는 단계와, 메모리 셀들 중 선택된 메모리 셀들의 MSB 데이터가 변경되도록 MSB 프로그램 동작을 실시하는 단계와, MSB 프로그램 동작에 의해 LSB 데이터가 변경된 에러 셀들을 검출하는 단계, 및 에러 셀들의 수가 허용치보다 큰 경우, 검출되는 에러 셀들의 수가 허용치보다 작아지도록 LSB 데이터를 센싱하기 위한 리드 전압의 레벨을 변경하는 단계를 포함한다.
에러 셀들을 검출하는 단계는, LSB 프로그램 동작 후 LSB 데이터가 변경되지 않은 메모리 셀들의 수와 MSB 프로그램 동작 후 LSB 데이터가 변경되지 않은 메모리 셀들의 수를 비교하여 에러 셀들의 발생 여부를 검출한다.
허용치는 ECC(Error Checking and Correction) 처리에 의해 보정될 수 데이터의 비트 수에 의해 결정될 수 있다.
리드 전압의 변경값만큼 변경된 검증 전압을 이용하여 메모리 셀들의 검증 동작을 실시하는 단계, 및 문턱전압이 검증 전압보다 낮은 메모리 셀들의 프로그램 동작을 실시하는 단계를 더 포함할 수 있다.
본 발명은 반도체 메모리 소자의 특성이 열화되거나 프로그램 간섭 현상이 발생되더라도 데이터의 입출력과 관련된 동작들을 변경하여 데이터의 정확성을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2 및 도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 3A, 도 3B, 도 5A 내지 도 5C는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 어레이(110), 제어 회로(120), 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 열선택기(160), 입출력 회로(170), 그리고 패스/페일 체크 회로(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 메인 셀 어레이(MCA)와 플래그 셀 어레이(FCA)를 포함한다.
또한, 각각의 메모리 블록은 페이지 단위로 구분할 수 있다. 페이지는 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)을 포함한다. 또한, 페이지는 짝수번째 비트라인들(BL0, BL2,..., BLk-1)에 연결된 메모리 셀들(Ca0, Cc0, ..., Ck-10)을 포함하는 이븐 페이지와 홀수번째 비트라인들(BL1, BL3,..., BLk)에 연결된 메모리 셀들(Cb0, Cd0,..., Ck0)을 포함하는 오드 페이지로 구분될 수도 있다.
NAND 플래시 메모리 장치에서, 메모리 블록은 소거의 기본 단위이고, 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
한편, 메모리 블록에 포함된 메모리 셀들은 스트링 단위로 구분될 수도 있다. 즉, 메모리 블록은 복수의 스트링들(ST1 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
제어부(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(150a 내지 150k)을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어부(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어부(120)는 프로그램 동작 시 패스/페일 체크 회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 종료 여부를 결정한다. 또한, 제어부(120)는 선택된 메모리 셀들 중에서 문턱전압이 목표 전압보다 낮은 에러 셀들의 개수에 따라, 에러 셀들의 프로그램 동작을 더 이상 실시하지 않고 에러 셀들을 ECC(Error Checking and Correction) 처리로 보정할 것인지를 결정한다. 구체적인 동작은 후술하기로 한다.
전압 공급 회로(130, 140)는 제어부(120)의 신호들(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램, 소거 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 스트링들(ST1 내지 STk)로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(Vpgm, Vpass, Vpv1, Vpv2, Vpv3, Vread)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(150a 내지 150k)을 포함한다. 제어부(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼들(150a 내지 150k)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼(150)는 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼들(150a 내지 150k)을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼에 래치된 데이터가 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼들(150a 내지 150k)로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼들(150a 내지 150k)에 차례대로 입력하면 페이지 버퍼들(150a 내지 150k)은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼들(150a 내지 150k)로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크 회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
제어부(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들(Vpv1, Vpv2, Vpv3)이 선택적으로 인가될 수 있도록 전압 발생 회로(130)를 제어한다. 이때, 패스/페일 체크 회로(180)의 체크 신호(CS)에 따라 제어부(120)가 전압 발생 회로(130)를 제어할 수도 있다.
이하, 상기에서 설명한 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 3A 및 도 3B는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프이다.
도 1, 도 2 및 도 3A를 참조하면, 제1 단계(S201)에서 명령 신호(CMD), 머드레스 신호(ADD) 및 데이터 신호(DATA)가 입력된다. 명령 신호(CMD)가 프로그램 명령 신호인 경우 제어부(120)는 프로그램 동작 신호(PGM)를 출력하고, 어드레스 신호(ADD)를 이용하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 입출력 회로(170)를 통해 입력된 데이터 신호(DATA)가 페이지 버퍼 그룹(150)의 페이지 버퍼들(150a 내지 150k)로 래치될 수 있도록, 제어부(120)는 페이지 버퍼들을 제어하기 위한 제어 신호(PB SIGNALS)를 출력한다. 그리고, 페이지 버퍼들(150a 내지 150k)은 제어 신호(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장(또는 변경)하거나 셀들(Ca0,..., Ck0)에 저장된 데이터를 확인하기 위한 동작을 수행한다. 구체적으로 설명하면 다음과 같다.
제2 단계(S203)에서, 메모리 블록(110)에서 선택된 페이지의 메모리 셀들 (Ca,...,Ck) 중 선택된 메모리 셀들의 LSB 데이터가 변경되도록 LSB 프로그램 동작을 실시한다. LSB 프로그램 동작은 선택된 메모리 블록(110)의 메모리 셀들에 저장된 데이터가 초기화된 후 실시된다. 예를 들어, 메모리 셀들의 데이터는 소거 동작에 의해 '11'로 초기화된다. 이어서, 페이지 버퍼 그룹(150)은 래치된 데이터에 따라 선택된 메모리 셀들을 포함하는 스트링들과 연결된 비트라인들에 접지 전압을 인가하고, 비선택된 메모리 셀들을 포함하는 스트링들과 연결된 비트라인들에는 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그리고, 전압 발생 회로(130)는 LBS 프로그램 동작에 필요한 동작 전압들(Vpgm, Vpass)을 출력한다. 로우 디코더(140)는 어드레스 신호(ADD)에 응답하여 제어 회로(120)로부터 출력된 로우 어드레스 신호(RADD)에 응답하여, 동작 전압들(Vpgm, Vpass)을 메모리 블록의 로컬 라인들(WL0 내지 WLn)로 전달한다. 그 결과, 선택된 메모리 셀들의 문턱전압이 상승하여 선택된 메모리 셀들에 저장된 LSB 데이터가 변경된다. 즉, 선택된 메모리 셀들에 저장된 LSB 데이터가 '1'에서 '0'으로 변경된다.
LSB 프로그램 동작을 실시한 후에는, 선택된 메모리 셀들 중에서 LSB 데이터가 변경되지 않은 메모리 셀이 존재하는지 검출하기 위한 LSB 프로그램 검증 동작을 실시한다. LSB 데이터가 변경되지 않은 메모리 셀이 존재하면, 페스 페일 체크 회로(180)는 패스 페일 신호(PFS)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스 페일 신호(PFS)에 응답하여, 선택된 메모리 셀들의 LSB 데이터가 모두 변경될 때까지 LSB 프로그램 동작과 LSB 프로그램 검증 동작을 반복 실시되도록 전압 발생 회로(130), 로우 디코더(140) 및 페이지 버퍼 그룹(150)을 제어한다. 이때, 전압 공급 회로(130)는 LSB 프로그램 동작이 반복 실시될 때마다 프로그램 전압(Vpgm)의 레벨을 상승시킨다.
단계(S205, S207)에서는, LSB 프로그램 동작이 완료된 후 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출하기 위한 제1 카운팅 동작을 실시한다. 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀들의 LSB 데이터가 모두 변경되어 LSB 프로그램 동작이 완료되면, 패스 페일 체크 회로(180)가 페이지 버퍼 그룹(150)에 래치된 데이터들을 검출하여 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 카운팅한다. 이때, 페이지 버퍼 그룹(150)에 래치된 데이터는 외부로부터 입출력 회로(170)를 통해 입력된 데이터이거나, LSB 프로그램 검증 동작의 결과 값에 대응하는 데이터가 될 수 있다. 또 다른 예로써, LSB 프로그램 동작이 완료된 후, 선택된 페이지의 메모리 셀들에 0V의 전압을 인가하여 리드 동작을 실시하고, 리드 동작의 결과에 의해 래치된 데이터를 검출하여 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 카운팅할 수 있다. 여기서, LSB 데이터가 변경되지 않은 메모리 셀들은 문턱전압이 0V보다 낮고 LSB 데이터가 '1'로 유지되는 메모리 셀을 의미할 수 있다.
LSB 데이터가 변경되지 않은 메모리 셀들의 개수는 제어 회로(120) 내에 포함된 래지스터에 저장되거나, 플래그 셀 어레이의 플래그 셀들(Ck-1, Ck0)에 저장될 수 있다. 후자의 경우, 메모리 셀들의 개수에 대응하는 데이터가 페이지 버퍼들(150k-1, 150k)로 입력된 후, 프로그램 동작에 의해 플래그 셀들(Ck-1, Ck0)에 저장된다.
도 1, 도 2 및 도 3B를 참조하면, 단계(S209, S211, S212)에서, 선택된 페이지의 메모리 셀들(Ca0,...Ck0) 중 선택된 메모리 셀들의 MSB 데이터가 변경되도록 MSB 프로그램 동작을 실시한다. LSB 프로그램 동작에서 선택되는 메모리 셀들과 MSB 프로그램 동작에서 선택되는 메모리 셀들은 입력되는 데이터에 따라 달라질 수 있다. 이어서, MSB 프로그램 검증 동작을 실시한다. 앞서 설명한 LSB 프로그램 동작 및 LSB 프로그램 검증 동작과 마찬가지로, 선택된 메모리 셀들의 MSB 데이터가 모두 변경될 때까지 MSB 프로그램 동작 및 MSB 프로그램 검증 동작을 반복 실시한다.
단계(S211)에서 MSB 프로그램 동작 및 MSB 프로그램 검증 동작이 완료된 페이지가 마지막 페이지인지를 확인하고, 마지막 페이지가 아닌 경우, 단계(S213)에서 페이지 어드레스를 변경하여 다음 페이지를 선택한 후, 앞서 설명한 단계들(S203 내지 S209)을 실시한다. LSB 프로그램 동작에 앞서, 데이터가 다시 입력될 수 있다.
그 결과, LSB 데이터 및 MSB 데이터 중 하나의 데이터라도 변경된 메모리 셀들의 문전압들은 변경되는 데이터(또는 저장되는 데이터)에 따라서 3개의 레벨들(PV1, PV2, PV3)로 나누어져 분포하게 된다. 3개의 레벨들 중 제1 레벨(PV1)이 가장 낮고 제3 레벨(PV3)이 가장 높다. '01'데이터가 저장되는 제1 메모리 셀들의 문턱전압들이 가장 빨리 제1 레벨(PV1)까지 높아지고, '00'데이터가 저장되는 제3 메모리 셀들의 문턱전압들이 가장 늦게 제3 레벨(PV3)까지 높아진다. 이 때문에, 제1 메모리 셀들의 문턱전압이 제1 레벨(PV1)까지 높아진 후 제1 메모리 셀들이 프로그램 금지 상태로 설정되더라도, 제3 메모리 셀들의 문턱전압을 제3 레벨(PV3)까지 높이기 위하여 MSB 프로그램 동작이 계속 진행된다. 이로 인해, 프로그램 간섭 현상이 발생하여 제1 레벨(PV1)에서 제1 메모리 셀들의 문턱전압들이 분포하는 폭(W1)이 넓어지게 된다. 즉, 제1 메모리 셀들의 문턱전압들이 높아진다. 이러한 현상은 프로그램 동작 및 소거 동작의 누적 실시 횟수가 증가할수록 심하게 발생한다. 또한, 제2 레벨(PV2)에서보다 제1 레벨(PV1)에서 문턱전압들의 분포 폭(W1)이 더 심하게 넓어진다. 문턱전압들의 분포 폭(W1)이 넓어지면, LSB 리드 동작에서 오류가 발생할 수 있다. 이를 방지하기 위해 LSB 리드 동작에서 선택된 페이지의 메모리 셀들로 인가되는 리드 전압의 레벨을 조절할 수 있다. 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 5A 내지 도 5C는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프이다.
도 1, 도 4, 및 도 5A를 참조하면, LSB 프로그램 동작 후 제1 카운팅 동작에 의해 검출된 메모리 셀들의 개수와 MSB 프로그램 동작 후 제2 카운팅 동작에 의해 검출된 메모리 셀들의 개수의 차이가 허용치보다 큰 경우, LSB 데이터를 독출할 때 상기 선택된 페이지로 인가되는 리드 전압의 레벨을 변경하는 동작이 실시된다.
구체적으로, 단계(S401, S403, S405)에서, MSB 프로그램 동작이 완료된 후 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출하기 위한 제2 카운팅 동작을 실시한다. 이는 MSB 프로그램 동작에 의해 LSB 데이터가 변경된 에러 셀들을 검출하기 위한 동작이다.
먼저, 단계(S401)에서 페이지 어드레스가 재설정 된다. 예를 들어, 메모리 블록에 포함된 페이지들 중 마지막 페이지의 MSB 프로그램 동작이 완료된 후, 메모리 블록의 첫 번째 페이지를 선택하기위하여 페이지 어드레스가 재설정된다.
단계(S403)에서, 선택된 페이지의 LSB 리드 동작을 실시한다. 전압 공급 회로(130, 140)가 선택된 페이지의 메모리 셀들에 0V보다 높은 리드 전압(Vread1)을 인가한다. 리드 전압(Vread1)은 LSB 데이터가 변하지 않고 MSB 데이터가 변한 제1 레벨(PV1)의 메모리 셀들과 LSB 데이터는 변하고 MSB 데이터는 변하지 않은 제2 레벨(PV2)의 메모리 셀들을 구분할 수 있도록 설정된 전압이다. LSB 리드 동작에 의해 LSB 데이터가 변하지 않은 메모리 셀들의 페이지 버퍼들과 LSB 데이터가 변한 메모리 셀들의 페이지 버퍼들에는 서로 다른 데이터가 래치된다. 예를 들어, MSB 데이터의 변화에 상관없이, LSB 데이터가 변하지 않은 메모리 셀들의 페이지 버퍼들에는 '1'데이터가 래치되고, LSB 데이터가 변한 메모리 셀들의 페이지 버퍼들에는 '0' 데이터가 래치된다.
단계(S405)에서, 패스 페일 체크 회로(180)는 MSB 프로그램 동작 후 LSB 데이터가 변하지 않은 메모리 셀들의 개수를 검출하기 위해 페이지 버퍼들에 래치된 데이터를 이용하여 제2 카운팅 동작을 수행하고, 카운팅 신호(CS)를 제어 회로(120)로 출력한다. 제어 회로(120)는 LSB 프로그램 동작 후 제1 카운팅 동작에 의해 LSB 데이터가 '1'로 검출된 메모리 셀들의 수와 MSB 프로그램 동작 후 제2 카운팅 동작에 의해 LSB 데이터가 '1'로 검출된 메모리 셀들의 수를 비교한다.
여기서, 제1 카운팅 동작에 의해 검출된 메모리 셀들의 수는 제어 회로(120)에 포함된 레지스터에 저장되어 있다. 메모리 셀들의 수가 플래그 셀들(Ck-10, Ck0)에 저장된 경우, LSB 리드 동작 시 플래그 셀들(Ck-10)에 저장된 메모리 셀들의 수가 함께 독출되어 제어 회로(120)로 제공된다. 제어 회로(120)는 플래그 셀들(Ck-10)로부터 독출된 메모리 셀들의 수와 패스 페일 체크 회로(180)에서 제공된 메모리 셀들의 개수를 서로 다른 레지스터에 저장한 후 이들을 비교할 수도 있다.
이후, 비교 결과에 따라 LSB 동작에서 인가되는 리드 전압(Vread1)의 레벨을 조절할 것인지 결정한다.
단계(S407)에서, 제1 카운팅 동작에 의해 검출된 메모리 셀들의 수와 제2 카운팅 동작에 의해 검출된 메모리 셀들의 수가 일치하면, 문턱전압이 제1 레벨에 해당하는 메모리 셀들에 저장된 데이터의 오류가 발생하지 않은 것으로 판단하고 리드 전압(Vread1)의 레벨을 조절하지 않는다.
단계(S409)에서, 제1 카운팅 동작에 의해 검출된 메모리 셀들의 수와 제2 카운팅 동작에 의해 검출된 메모리 셀들의 수가 일치하지 않으면, 오류가 발생된 에러 셀들(EC)의 개수가 허용치를 넘었는지 검출한다. 여기서, LSB 데이터가 변하지 않고 '1'데이터로 유지되어 하는 메모리 셀들 중에서 문턱전압이 리드 전압(Vrea1)보다 높은 메모리 셀들이 오류가 발생된 에러 셀들(EC)에 해당된다. 그리고, 허용치는 ECC(Error Checking and Correction) 처리에 의해 보정될 수 데이터의 비트 수에 의해 결정된다.
오류가 발생된 에러 셀들(EC)의 개수가 허용치를 넘지 않은 경우, ECC 처리에 의해 에러 셀들(EC)의 데이터를 보정할 수 있으므로, 리드 전압(Vread1)의 레벨을 조절하지 않는다. 하지만, 에러 셀들(EC)의 개수가 허용치를 넘은 경우, ECC 처리에 의해 오류 데이터를 보정할 수 없으므로, 리드 전압(Vread1)의 레벨을 조절하기 위한 동작을 실시한다.
도 1, 도 4 및 도 5B를 참조하면, 단계(S411)에서 리드 전압의 레벨을 상승시킨다. 구체적으로, 검출되는 에러 셀들(EC)의 수가 허용치보다 작아지도록 하기 위하여, LSB 리드 동작 동안 상기 메모리 셀들로 인가되는 리드 전압의 레벨을 변경한다.
단계(S413)에서, 이전의 리드 전압(Vread1)보다 상승된 리드 전압(Vread2)을 선택된 페이지의 메모리 셀들에 인가하여 LSB 리드 동작을 실시한다. LSB 리드 동작은 단계(S403)에서 설명한 방법과 동일한 방법으로 진행된다. 이어서, 단계(S403)에서 설명한 방법과 동일한 방법으로 제2 카운팅 동작을 실시한다. 리드 전압(Vread2)의 레벨이 높아짐에 따라, 제2 카운팅 동작에서 검출되는 에러 셀(EC)의 개수는 줄어들게 된다.
단계(S415)에서, 오류가 발생된 메모리 셀들(EC)의 개수가 허용치를 넘었는지 검출한다. 에러 셀들(EC)의 개수가 허용치를 넘는 경우, 에러 셀들(EC)의 개수가 허용치보다 낮아질 때까지 허용된 범위 내에서 리드 전압을 상승시키는 단계(S411)와 LSB 리드 동작 및 제2 카운팅 동작을 실시하여 에러 셀의 발생 개수를 검출하는 단계(S413)를 반복 실시한다.
에러 셀들(EC)의 개수가 허용치를 넘지 않은 경우, ECC 처리에 의해 에러 셀들(EC)의 데이터를 보정할 수 있으므로, 더 이상 리드 전압의 레벨을 상승시키지 않는다. 대신, 리드 전압의 레벨이 변했기 때문에, 다른 레벨(PV2, PV3)의 메모리 셀들의 리드 동작 시 오류가 발생될 수 있으므로, 메모리 셀들의 문턱전압들을 조절하는 것이 바람직하다.
도 1, 도 4 및 도 5C를 참조하면, 단계(S417)에서 리드 전압이 상승된 레벨만큼 메모리 셀들의 문턱전압들을 조절하기 위한 동작을 실시한다. 먼저, 제1 레벨의 검증 전압(Vpv1), 제2 레벨의 검증 전압(Vpv2) 및 제3 레벨의 검증 전압(Vpv3)의 초기값을 리드 전압의 변화량(△V)만큼 상승시킨다. 그리고, 검증 전압들(Vpv1, Vpv2, Vpv3)을 이용하여 각각의 레벨에 분포하는 메모리 셀들의 검증 동작을 실시한다. 검증 결과, 각각의 레벨에서 문턱전압이 검증 전압들(Vpv1, Vpv2, Vpv3)보다 낮은 메모리 셀들이 검출되면, 검출된 메모리 셀들의 문턱전압들이 검증 전압보다 높아지도록 프로그램 동작을 실시한다. 프로그램 동작을 실시하면, 각각의 레벨(PV1, PV2, PV3)에서 문턱전압이 검증 전압보다 낮은 메모리 셀들의 문턱전압들만 높아지므로, 문턱전압들의 분포 폭은 좁아지는 효과를 얻을 수 있다.
한편, 제1 레벨(PV1)의 메모리 셀들과 제2 레벨(PV2)의 메모리 셀들을 구별하기 위한 리드 전압(Vread2)의 레벨이 변했으므로, 리드 전압(Vread2)의 변화량만큼 제2 레벨(PV2)의 메모리 셀들의 문턱전압들만 조절할 수도 있다. 또한, LSB 데이터가 변경된 제2 및 제3 레벨(PV2, PV3)의 메모리 셀들의 문턱전압들만 조절할 수도 있다.
단계(S419)에서, 선택된 페이지가 마지막 페이지인지를 확인한다.
단계(S421)에서, 선택된 페이지가 마지막 페이지가 아닌 경우, 다음 페이지가 선택될 수 있도록 페이지 어드레스를 변경한다. 이후, 마지막 페이지가 선택될 때까지 단계들(S403 내지 S417)을 반복 실시한다.
단계(S411)에서 마지막으로 변경된 리드 전압은 이후 실시되는 LSB 리드 동작 시 인가되는 리드 전압으로 설정된다.
이로써, 메모리 셀들의 문턱전압을 제2 레벨(PV2) 또는 제3 레벨(PV3)까지 상승시키기 위하여 MSB 프로그램 동작을 실시하는 과정에서 프로그램 간섭 현상이 발생되더라도, 제1 레벨(PV1)에 해당하는 메모리 셀들에 저장된 데이터의 오류 발생을 방지할 수 있다.
110 : 메모리 어레이 ST1, ST2, ST3, ST4 : 스트링
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 150 : 페이지 버퍼 그룹
150a, 150b, 150d, 150d : 페이지 버퍼
160 : 컬럼 선택 회로 170 : 입출력 회로
180 : 패스/페일 체크 회로

Claims (13)

  1. 메모리 블록에서 선택된 페이지의 메모리 셀들 중 선택된 메모리 셀들의 LSB 데이터가 변경되도록 LSB 프로그램 동작을 실시하는 단계;
    상기 LSB 프로그램 동작이 완료된 후 상기 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출하기 위한 제1 카운팅 동작을 실시하는 단계;
    상기 선택된 페이지의 메모리 셀들 중 선택된 메모리 셀들의 MSB 데이터가 변경되도록 MSB 프로그램 동작을 실시하는 단계;
    상기 MSB 프로그램 동작이 완료된 후 상기 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출하기 위한 제2 카운팅 동작을 실시하는 단계; 및
    상기 제1 카운팅 동작에 의해 검출된 메모리 셀들의 개수와 상기 제2 카운팅 동작에 의해 검출된 메모리 셀들의 개수의 차이가 허용치보다 큰 경우, 상기 LSB 데이터를 독출할 때 상기 선택된 페이지로 인가되는 리드 전압의 레벨을 변경하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제1 카운팅 동작에서 상기 선택된 페이지에 0V의 검출 전압을 인가하여 상기 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출하는 반도체 메모리 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 제1 카운팅 동작에 의해 검출된 메모리 셀들의 개수를 상기 메모리 블록의 상기 선택된 페이지에 포함된 플래그 셀들에 저장하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  4. 제 1 항에 있어서,
    상기 제2 카운팅 동작은 상기 메모리 블록에 포함된 모든 페이지들의 MSB 프로그램 동작이 완료된 후에 실시되는 반도체 메모리 장치의 동작 방법.
  5. 제 1 항에 있어서,
    상기 제2 카운팅 동작은 상기 메모리 셀들의 상기 LSB 데이터를 독출하기 위한 LSB 리드 동작을 이용하여 상기 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 검출하는 반도체 메모리 장치의 동작 방법.
  6. 제 1 항에 있어서, 상기 리드 전압의 레벨을 변경하는 단계는,
    상기 제1 카운팅 동작에 의해 검출된 메모리 셀들의 개수와 상기 제2 카운팅 동작에 의해 검출된 메모리 셀들의 개수를 비교하는 단계;
    상기 개수들의 차이가 상기 허용치보다 큰 경우, 상기 리드 전압의 레벨을 상승시키는 단계; 및
    상기 상승된 리드 전압을 상기 선택된 페이지의 메모리 셀들에 인가하여 상기 LSB 데이터가 변경되지 않은 메모리 셀들의 개수를 카운팅하는 단계를 포함하며,
    상기 개수들의 차이가 상기 허용치와 같거나 작아질 때까지 상기 비교하는 단계와, 상기 상승시키는 단계와 상기 카운팅하는 단계를 반복 실시하는 반도체 메모리 장치의 동작 방법.
  7. 제 1 항에 있어서,
    상기 리드 전압의 레벨이 변경되면, 상기 리드 전압의 변경된 레벨만큼 상기 메모리 셀들의 문턱전압을 변경시키기 위하여 프로그램 동작 및 검증 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 메모리 셀들 중 상기 LSB 데이터가 변경된 메모리 셀들의 문턱전압만 변경되는 반도체 메모리 장치의 동작 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 검증 동작은 상기 MSB 데이터를 변경할 때 실시되는 MSB 검증 동작에서 사용되는 검증 전압보다 상기 리드 전압의 변경된 레벨만큼 변경된 검증 전압을 사용하는 반도체 메모리 장치의 동작 방법.
  10. 메모리 셀들 중 선택된 메모리 셀들의 LSB 데이터가 변경되도록 LSB 프로그램 동작을 실시하는 단계;
    상기 메모리 셀들 중 선택된 메모리 셀들의 MSB 데이터가 변경되도록 MSB 프로그램 동작을 실시하는 단계;
    상기 MSB 프로그램 동작에 의해 상기 LSB 데이터가 변경된 에러 셀들을 검출하는 단계; 및
    상기 에러 셀들의 수가 허용치보다 큰 경우, 검출되는 에러 셀들의 수가 허용치보다 작아지도록 상기 LSB 데이터를 센싱하기 위한 리드 전압의 레벨을 변경하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  11. 제 10 항에 있어서, 상기 에러 셀들을 검출하는 단계는,
    상기 LSB 프로그램 동작 후 상기 LSB 데이터가 변경되지 않은 메모리 셀들의 수와 상기 MSB 프로그램 동작 후 상기 LSB 데이터가 변경되지 않은 메모리 셀들의 수를 비교하여 상기 에러 셀들의 발생 여부를 검출하는 반도체 메모리 장치의 동작 방법.
  12. 제 10 항에 있어서,
    상기 허용치는 ECC(Error Checking and Correction) 처리에 의해 보정될 수 데이터의 비트 수에 의해 결정되는 반도체 메모리 장치의 동작 방법.
  13. 제 10 항에 있어서,
    상기 리드 전압의 변경값만큼 변경된 검증 전압을 이용하여 상기 메모리 셀들의 검증 동작을 실시하는 단계; 및
    문턱전압이 상기 검증 전압보다 낮은 메모리 셀들의 프로그램 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
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