WO2015056915A1 - 비휘발성 메모리 장치 - Google Patents

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WO2015056915A1
WO2015056915A1 PCT/KR2014/009360 KR2014009360W WO2015056915A1 WO 2015056915 A1 WO2015056915 A1 WO 2015056915A1 KR 2014009360 W KR2014009360 W KR 2014009360W WO 2015056915 A1 WO2015056915 A1 WO 2015056915A1
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voltage
read voltage
memory device
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한승현
황선모
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주식회사 디에이아이오
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Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a nonvolatile memory device having multi-level cells.
  • the semiconductor memory device may be classified into a volatile memory device and a nonvolatile memory device according to whether data can be stored in a state where power is not supplied.
  • a NAND flash memory device hereinafter, MLC NAND flash memory device
  • MLC NAND flash memory device having Multi Level Cells (MLC) among nonvolatile memory devices is widely used because it is suitable for miniaturization and large capacity. have.
  • a NAND flash memory device performs a write operation and a read operation on data (hereinafter, page data) in units of pages, and in an MLC NAND flash memory device, a threshold when a read operation on page data is performed.
  • page data data
  • MLC NAND flash memory device a threshold when a read operation on page data is performed.
  • a sufficient margin may not be secured, and thus an error may occur, and the error gradually increases because the distribution of the threshold voltage state is widened over time.
  • the MLC NAND flash memory device employs a technique of adjusting the read voltage in order to improve the reliability of the read page data by minimizing an error occurring during the read operation.
  • a predetermined operation for adjusting the read voltage in addition to the basic operation for example, read operation, write operation, erase operation, etc.
  • An object of the present invention is to provide a nonvolatile memory device capable of setting an optimal read voltage at high speed in order to reduce (or minimize) an error occurring during a read operation.
  • the object of the present invention is not limited to the above-described object, and may be variously expanded within a range not departing from the spirit and scope of the present invention.
  • a nonvolatile memory device includes at least one NAND flash memory and a memory controller for controlling the NAND flash memory, the memory controller is first to A bit counter for counting the number of first binary digits for each of the first to nth page data read by the nth (where n is an integer greater than or equal to 2) test read voltages, in the bit counter A register for storing first to nth count values for each of the first to nth page data output, and a read voltage adjuster configured to set a read voltage by comparing the first to nth count values with each other. have.
  • the first binary digit may correspond to binary digit '1'
  • the second binary digit of each of the first to nth page data may correspond to binary digit '0'.
  • the first binary digit may correspond to binary digit '0'
  • the second binary digit of each of the first to nth page data may correspond to binary digit '1'.
  • the bit counter is implemented in hardware, and each of the first to nth page data is transferred from the NAND flash memory to the memory controller, and at the same time, the bit counter is the first to nth page data. For each of these, the number of the first binary digits can be counted.
  • the first through n-th test read voltages may have a predetermined margin range between a first threshold voltage state and a second threshold voltage state adjacent to each other.
  • Each of the first to nth reference voltages may be divided into one voltage ranges.
  • the margin ranges from the first reference voltage corresponding to a preset upper limit value of the first threshold voltage state to the nth reference voltage corresponding to a preset lower limit value of the second threshold voltage state. Can be.
  • the read voltage adjusting unit obtains delta values between the adjacent first to nth count values, and selects a delta value minimum voltage range corresponding to a section having a minimum value among the delta values as a read voltage range. have.
  • the read voltage adjuster may set a median value of the read voltage range as a new read voltage.
  • the read voltage adjuster may set a lower limit value or an upper limit value of the read voltage range as a new read voltage.
  • the memory controller may further include an Error Correction Code Engine (ECC Engine) that performs error correction on each of the page data.
  • ECC Engine Error Correction Code Engine
  • a nonvolatile memory device ie, a NAND flash memory device
  • a NAND flash memory device may implement a read voltage in hardware to minimize an error bit of page data read from at least one NAND flash memory. Can be set at high speed using the bit counter.
  • the effects of the present invention are not limited to the above-described effects, and may be variously expanded within a range not departing from the spirit and scope of the present invention.
  • FIG. 1 is a block diagram illustrating a nonvolatile memory device according to example embodiments.
  • FIG. 2 is a diagram illustrating an example of an ideal threshold voltage state distribution of a memory cell included in a NAND flash memory in the nonvolatile memory device of FIG. 1.
  • FIG. 3 is a diagram illustrating an example of a modified threshold voltage state distribution of a memory cell included in a NAND flash memory in the nonvolatile memory device of FIG. 1.
  • FIG. 4 is a flowchart illustrating an example in which the nonvolatile memory device of FIG. 1 sets an optimal read voltage.
  • FIG. 5 is a diagram illustrating an example in which the nonvolatile memory device of FIG. 1 sets an optimal read voltage.
  • FIG. 6 is a block diagram illustrating a computing system including the nonvolatile memory device of FIG. 1.
  • FIG. 1 is a block diagram illustrating a nonvolatile memory device according to example embodiments.
  • the nonvolatile memory device 100 may include a NAND flash memory 120 and a memory controller 140. Although one NAND flash memory 120 is illustrated in FIG. 1, this is for convenience of description, and it should be understood that the nonvolatile memory device 100 includes at least one NAND flash memory 120.
  • the NAND flash memory 120 may perform a write and read operation on data (page data) in units of pages, and perform an erase operation in units of blocks.
  • the NAND flash memory 120 includes a memory cell array and a page composed of single level cells (SLCs) or multi level cells (MLCs). It may include a page buffer.
  • the NAND flash memory 120 may interact with the memory controller 140 based on the NAND interface protocol.
  • the memory controller 140 may receive write data from a host (not shown) based on a write command signal, and output write data to the NAND flash memory 120. In addition, the memory controller 140 may receive read data from the NAND flash memory 120 based on a read command signal and output read data to the host.
  • the memory controller 140 may include a host, a universal serial bus (USB), a multimedia card (MMC), a PCI (PCI), a PC-Express (PCI-Express), an ATA, Host and host based on standard protocols such as Serial-to-A (S-ATA), Parallel-to-A (P-ATA), SCSI (SCSI), ESDI, ES (SAS), and ID (IDE) You can interact.
  • the memory controller 140 sets a read voltage for minimizing an error bit of the NAND flash memory 120, and performs a bit counter 160 and a register 170 to perform error correction.
  • the read voltage adjusting unit 180 and the CCC unit (ie, the CCC engine) 190 may be included.
  • the register 170 and the read voltage adjusting unit 180 are not limited to being included in the memory controller 140.
  • the read voltage adjuster 180 may be included in the NAND flash memory 120 and provided as an algorithm or hardware.
  • the bit counter 160 may count the number of binary digits for the page data read by the test read voltages. Specifically, the number of first binary digits may be counted for each of the first to n th page data read by the first to n th (where n is an integer of 2 or more) test read voltages. In one embodiment, the first binary digit of each of the first to nth page data corresponds to a binary digit '1', and the second binary digit of each of the first to nth page data corresponds to a binary digit '0'. May correspond.
  • the bit counter may count the number of binary digits '1' that are the first binary digits as '3'.
  • the first binary digit of each of the first to nth page data corresponds to binary digit '0'
  • the second binary digit of each of the first to nth page data corresponds to binary digit '1'. May correspond.
  • the bit counter may count the number of binary digits '0' that is the first binary digits as '6'.
  • the bit counter 160 may be implemented in hardware. As each of the first to nth page data is transferred from the NAND flash memory 120 to the memory controller 140, the bit counter 160 counts the number of first binary digits for each of the first to nth page data. Can be counted. Therefore, the present invention can count the memory cells at high speed by eliminating the time loss caused by the operation process through the existing software algorithm. Meanwhile, a method of counting the number of first binary digits read from the page data may be variously designed in hardware. In one embodiment, the first to n-th test read voltages may include first to n-th voltages having a predetermined margin range between a first threshold voltage state and a second threshold voltage state adjacent to each other.
  • each page may receive n test read voltages within one margin range, and the test read voltages may be set at arbitrary voltage intervals in the system design.
  • the first to n th page registers output from the bit counter 160 may be stored in the first to n th count registers 170.
  • the register 170 is not limited to being included in the memory controller 140.
  • the register 170 may be included in either the NAND flash memory 120 or the memory controller 140.
  • the read voltage adjuster 180 may set the read voltage by comparing the first to n th count values with each other.
  • the read voltage adjusting unit 180 obtains delta values between adjacent first to nth count values, and selects a delta value minimum voltage range corresponding to a section having a minimum value among the delta values as a read voltage range.
  • the first to nth count values correspond to values in which the first binary digits counted by the bit counter 160 are stored in each of the registers 170.
  • the delta value means the absolute value of the difference with respect to adjacent count values (eg, the third count value and the fourth count value).
  • the minimum difference between adjacent bit count values means that the minimum memory cells are included in the voltage range, which means that the read voltage is included in the voltage range to minimize the error bit of the read page data. Accordingly, the read voltage adjuster 180 may set a new read voltage within the selected read voltage range.
  • the read voltage adjuster 180 may set the median value of the read voltage range to the new read voltage. In another embodiment, the read voltage adjuster 180 may set the lower limit of the read voltage range as a new read voltage. In another embodiment, the read voltage adjuster 180 may set an upper limit of the read voltage range as a new read voltage. Accordingly, the nonvolatile memory device 100 may read a page data having a minimum error bit by applying a new read voltage. However, this is merely an example, and a method of setting a new read voltage is not limited thereto.
  • the memory controller 140 may further include an Error Correction Code (ECC) engine 190 that performs error correction on each of the page data.
  • ECC Error Correction Code
  • the memory controller 140 may include a bit correction unit configured to generate bit corrected page data by correcting bits of page data read from the NAND flash memory 120 during a read operation of the nonvolatile memory device 100; And generating page data by performing BC encoding on a page-by-page basis for write data input from the host during a write operation of the nonvolatile memory device 100, and generating the bit data in a read operation of the nonvolatile memory device 100.
  • the IC unit may be configured to generate the error corrected page data by performing the IC decoding on the corrected page data.
  • the bit correction unit and the BC unit of the BC engine 190 may be implemented in hardware, or may be implemented in software, but the hardware so that the nonvolatile memory device 100 can operate at high speed. It is preferably implemented as. Furthermore, as the ECC provided by the CC engine, a Low Density Parity Check (LDPC) code, a Bose Chaudhuri Hocquenghem (BCH) code, a hamming code, or the like may be used, but is not limited thereto.
  • LDPC Low Density Parity Check
  • BCH Bose Chaudhuri Hocquenghem
  • the nonvolatile memory device 100 counts the number of first binary digits included in the page data read by the test read voltages while the data is moved from the NAND flash memory 120 to the memory controller 140. Therefore, compared to the method of confirming the distribution of memory cells in the test read voltage range by performing data operation through existing software (or algorithm programming), the speed of setting the read voltage by minimizing time loss for the operation Can greatly improve. Furthermore, a simple logic structure that calculates the delta of the count values of the first binary digit corresponding to the adjacent test read voltage, finds its minimum value, and resets the read voltage, has a higher processing speed than the conventional method of setting the read voltage. In addition, the optimum read voltage can be set for each word line or page.
  • FIG. 2 is a diagram illustrating an example of an ideal threshold voltage state distribution of a memory cell included in a NAND flash memory in the nonvolatile memory device of FIG. 1.
  • a threshold voltage of a memory cell in which 2-bit data is programmed may be included in any one of four threshold voltage states SVT1, SVT2, SVT3, and SVT4.
  • each of the four threshold voltage states SVT1, SVT2, SVT3, SVT4 may have an adjacent threshold voltage state and a voltage interval to provide sufficient read margin.
  • Each of the four threshold voltage states SVT1, SVT2, SVT3, and SVT4 may occupy a defined voltage range.
  • the number of threshold voltage states SVT1, SVT2, SVT3, and SVT4 may increase.
  • the MLC NAND flash memory device is implemented by reducing the voltage range occupied by the read margin and the threshold voltage states SVT1, SVT2, SVT3, and SVT4 within a window range of the limited threshold voltage.
  • read errors due to a decrease in the range occupied by each of the read margin and threshold voltage states SVT1, SVT2, SVT3, and SVT4 may be corrected through the bits of page data or resolved through the IC.
  • the MLC NAND flash memory device in which 2-bit data is programmed in one memory cell may represent four states according to the magnitude of the memory cell threshold voltage, and each value may be programmed.
  • the MLC NAND flash memory device may represent one of 11, 10, 00, and 01 data values according to the magnitude of the threshold voltage of the memory cell.
  • the n th read voltage VRn corresponds to a voltage for reading a data value according to the threshold voltage of the memory cell.
  • a first read voltage VR1, a second read voltage VR2, and a third read voltage VR3 may be set in order of voltage in order to distinguish four states. Can be.
  • FIG. 3 is a diagram illustrating an example of a modified threshold voltage state distribution of a memory cell included in a NAND flash memory in the nonvolatile memory device of FIG. 1.
  • the threshold voltages of the nonvolatile memory device 100 may not be ideally shaped, as illustrated, according to coupling or charge leakage according to a program operation. , 360, 380) can be widened.
  • the threshold voltages of the memory cells may be widened to non-ideal forms 320, 340, 3660, and 380 according to a normal program operation in the nonvolatile memory device 100.
  • the threshold voltage of the memory cell may be extended upward by the coupling.
  • the threshold voltages of the memory cells may extend downward.
  • the threshold voltage which is the minimum distribution of the memory cells according to the operation of the test read voltage, is set to the first read voltage VR1, the second read voltage VR2, and the third read out. It can be set to the voltage VR3. Accordingly, the present invention can improve the processing speed and reliability of the nonvolatile memory device 100 by setting a read voltage that guarantees a minimum read error at a high speed, thereby minimizing the burden of error correction during a read operation.
  • a method of setting an optimal read voltage by the nonvolatile memory device 100 of the present invention will be described with reference to FIGS. 4 and 5.
  • FIG. 4 is a flowchart illustrating an example of setting an optimal read voltage by the nonvolatile memory device of FIG. 1
  • FIG. 5 is an example of setting an optimal read voltage by the nonvolatile memory device of FIG. 1.
  • the nonvolatile memory device 100 of FIG. 1 transmits the read page data to the memory controller 140 while counting bits. (Ie, counting the first binary digit) in hardware (S130), storing the count values in the register 170 (S150), and the read voltage adjusting unit 180 corresponds to an adjacent test read voltage. After calculating the delta values of the count value (S170), a new read voltage may be set within the delta value minimum voltage range (S190). Performing the bit count in hardware (S130) may be performed by the bit counter 160 included in the memory controller 140. Therefore, the nonvolatile memory device 100 may operate at a higher speed than the conventional method implemented by software.
  • the present invention can realize the high speed operation of the nonvolatile memory device 100 by performing the check of the memory cell distribution in the threshold voltage section through hardware rather than data operation through an algorithm. 100) can improve the reliability.
  • the first and second threshold voltage states 410 and 420 defined in the specification of the NAND flash memory 120 are respectively determined by the leakage of the coupling or the floating gate.
  • Threshold voltage distributions of the threshold voltage state 430 and the second threshold voltage state 440 may be formed.
  • the threshold voltage states of each other intersect with each other, and have a minimum point 450 corresponding to a voltage having a minimum distribution of memory cells. Can be. Therefore, when the voltage corresponding to the minimum point 450 is set as the read voltage, the read error can be minimized, thereby reducing the burden of bit correction by the BC engine 190.
  • the first to n th test read voltages V1,..., Vn are a predetermined margin range between the first threshold voltage state 410 and the second threshold voltage state 420 adjacent to each other.
  • voltage ranges of V1 to Vn in FIG. 5 divided into first to n-th voltage ranges (eg, 1 to ⁇ in FIG. 5) having predetermined intervals.
  • n reference voltages V1, ..., Vn respectively.
  • the first to n th test read voltages V1,..., Vn may be supplied by a high voltage generator controlled by a register and a control logic in which a voltage control command is stored.
  • this is merely an example, and supplying the first to n th test read voltages V1 to Vn to the page line is not limited thereto.
  • one margin range corresponds to a preset lower limit value of the first reference voltage V1 to the second threshold voltage state 420 corresponding to the preset upper limit value of the first threshold voltage state 410.
  • the first reference voltage V1 may correspond to the first test read voltage V1 and the nth reference voltage Vn may correspond to the nth test read voltage Vn.
  • the first reference voltage V1 and the nth reference voltage Vn may be selected as arbitrary voltages.
  • the read page data may be transmitted to the memory controller 140 to perform an operation such as error correction.
  • the conventional method counts the number of memory cells corresponding to the first to nth test read voltages V1,..., Vn through an algorithm programmed in the NAND flash memory 120, and thus distributes the counted memory cells. After extracting the region with the minimum value and optimizing the read voltage, the IC decoding is performed, so that unnecessary computational operation is required. Therefore, such an unnecessary operation operation and the like have become a factor of speed and deterioration of the nonvolatile memory device 100 including the MLC NAND flash memory. In order to remedy this problem, the memory controller 140 counts the number of first binary digits of the first to nth page data read by the first to nth test read voltages V1,..., Vn.
  • the bit counter 160 may be included.
  • the bit counter 160 may be implemented in hardware.
  • the bit counter 160 As each of the first to nth page data is transferred from the NAND flash memory 120 to the memory controller 140, the bit counter 160 generates a first binary digit for each of the first to nth page data. An operation of counting the number of times may be performed. Therefore, the nonvolatile memory device 100 may operate at a higher speed than the conventional method implemented by software. As such, the first to n th count values that count the number of first binary digits for each of the first to n th page data may be stored in the register 170.
  • the bit counter 160 which sets the binary digit '1' as the first binary digit has a first count value corresponding to the first test read voltage V1 as '2' and a second value.
  • the second count value corresponding to the test read voltage V2 may be counted as '4', and the count values may be stored in the register 170 corresponding to each test read voltage V1 and V2. In this manner, the bit counter 160 may repeat the count until the result corresponding to the n th test read voltage Vn to store each value in the register 170.
  • the first binary digit of each of the first to nth page data corresponds to binary digit '0'
  • the second binary digit of each of the first to nth page data corresponds to binary digit '1'. May correspond.
  • the bit counter 160 may count the number of binary digits '0'.
  • the read voltage adjusting unit 180 obtains delta values between adjacent first to nth count values, and selects a delta value minimum voltage range corresponding to a voltage range having a minimum value among the delta values as the read voltage range.
  • the first through n-th voltage ranges 1,..., And V may be set by the first through n-th test read voltages V1 through Vn.
  • the interval ?? V of the first to n-th voltage ranges 1,...,..., May be maintained at a constant interval, or may be set at intervals not equal to each other.
  • the number of the first to n-th voltage ranges 1, ..., 10 may also be set to any number.
  • the first voltage range ( The number of memory cells included in 1) is a delta value of the two values, resulting in 2 bits. In this manner, the delta values of the count values corresponding to the page data read by the test read voltages adjacent to each other can be obtained up to the n ⁇ 1 th voltage range.
  • the read voltage adjusting unit 180 may determine the delta value minimum voltage range corresponding to the voltage range having the minimum value among the delta values. It can be selected as a read voltage range.
  • the read voltage range may correspond to a section in which the minimum memory cells are distributed.
  • the fifth voltage range 5 corresponds to the read voltage range as the delta value minimum voltage range.
  • the read voltage adjuster 180 may set a specific voltage within the read voltage range (that is, the fifth voltage range 5) as a new read voltage. In one embodiment, the read voltage adjuster 180 may set the median value of the selected read voltage range as the new read voltage. That is, in FIG.
  • the read voltage adjuster 180 may set the lower limit of the selected read voltage range as a new read voltage.
  • the fifth test read voltage V5 corresponding to the lower limit value in the read voltage range ie, the fifth voltage range 5
  • the voltage adjusting unit 180 may set the upper limit value of the selected read voltage range as a new read voltage, for example, a sixth test corresponding to the upper limit value in the read voltage range (ie, the fifth voltage range 5).
  • the read voltage V6 may be set to the new read voltage.
  • test read operation by supplying the test read voltage is described as being performed on one page data, but the present invention is not limited thereto.
  • an optimum read voltage for reading the MSB page and the remaining three page data may also be set in the above-described method.
  • FIG. 6 is a block diagram illustrating a computing system including the nonvolatile memory device of FIG. 1.
  • a nonvolatile memory device 610 may be mounted in a computing system 500 (eg, an information processing device such as a mobile device, a computer, etc.).
  • the computing system 500 may include a nonvolatile memory device 610 including a memory controller 620 and a NAND flash memory 630, and a central processing unit 650 and a RAM, respectively, electrically connected to the bus 640. 660, a user interface 670, and a modem 680.
  • data provided to the NAND flash memory 630 through the user interface 670 or processed by the CPU 650 may be stored through the memory controller 620.
  • the central processing unit 650 and other components corresponding to the host on which the nonvolatile memory device 610 is mounted may receive data having high reliability from the nonvolatile memory device 610.
  • the nonvolatile memory device according to the embodiments of the present invention has been described with reference to the drawings, the above description is illustrative and should be provided to those skilled in the art without departing from the spirit of the present invention. It may be modified and changed by.
  • the present invention can be applied to a nonvolatile memory device and a computing system having the same. Accordingly, the present invention provides a computer, a notebook, a digital camera, a digital TV, a mobile phone, a smartphone, a smart pad, a personal digital assistant (PDA), a portable multimedia player (PMP), an MP3 player, a car navigation system, a video phone, and the like. Can be applied.
  • PDA personal digital assistant
  • PMP portable multimedia player
  • MP3 player MP3 player
  • car navigation system a video phone, and the like.
  • nonvolatile memory device 120 NAND flash memory
  • resistor 180 read voltage adjusting unit

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Abstract

비휘발성 메모리 장치는 적어도 하나 이상의 낸드 플래시 메모리 및 적어도 하나 이상의 낸드 플래시 메모리를 제어하는 메모리 컨트롤러를 포함한다. 이 때, 메모리 컨트롤러는 제 1 내지 제 n 테스트 독출 전압들에 의해 독출된 제 1 내지 제 n 페이지 데이터들 각각에 대하여 제 1 이진 디지트의 개수를 카운트하는 비트 카운터, 비트 카운터에서 출력되는 제 1 내지 제 n 페이지 데이터들 각각에 대한 제 1 내지 제 n 카운트 값들을 저장하는 레지스터, 및 제 1 내지 제 n 카운트 값들을 서로 비교하여 독출 전압을 설정하는 독출 전압 조정부를 포함한다.

Description

비휘발성 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 멀티 레벨 셀들을 구비한 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원이 공급되지 않는 상태에서 데이터를 보존할 수 있는 지에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다. 최근에는, 비휘발성 메모리 장치 중에서 멀티 레벨 셀들(Multi Level Cell; MLC)을 구비한 낸드 플래시 메모리 장치(NAND flash memory device)(이하, MLC 낸드 플래시 메모리 장치)가 소형화 및 대용량화에 적합하기 때문에 널리 사용되고 있다.
일반적으로, 낸드 플래시 메모리 장치는 페이지 단위로 데이터(이하, 페이지 데이터)에 대한 기입(write) 동작 및 독출(read) 동작을 수행하는데, MLC 낸드 플래시 메모리 장치에서는 페이지 데이터에 대한 독출 동작 시에 문턱 전압 상태의 산포에 있어 충분한 마진(margin)이 확보되지 않아 그에 따른 에러가 발생할 수 있고, 문턱 전압 상태의 산포가 시간의 흐름에 따라 넓어지기 때문에 상기 에러는 점차적으로 증가할 수 밖에 없다.
이러한 이유로, MLC 낸드 플래시 메모리 장치는 독출 동작 시에 발생하는 에러를 최소화함으로써 독출된 페이지 데이터의 신뢰성을 향상시키기 위하여 독출 전압을 조정하는 기술을 채용하고 있다. 그러나, MLC 낸드 플래시 메모리 장치가 독출 전압을 조정하는 기술을 채용하는 경우, 기본 동작(예를 들어, 독출 동작, 쓰기 동작, 소거 동작 등) 외에 독출 전압을 조정하기 위한 소정의 동작을 별도로 수행해야 하므로. 고속으로 동작하기 어렵다는 문제점이 있다.
본 발명의 일 목적은 독출 동작 시에 발생하는 에러를 감소(또는, 최소화)시키기 위하여 최적의 독출 전압을 고속으로 설정할 수 있는 비휘발성 메모리 장치를 제공하는 것이다. 다만, 본 발명의 목적은 상술한 목적에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 적어도 하나 이상의 낸드 플래시 메모리 및 상기 낸드 플래시 메모리를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 제 1 내지 제 n(단, n은 2이상의 정수) 테스트 독출 전압들에 의해 독출된 제 1 내지 제 n 페이지 데이터들 각각에 대하여 제 1 이진 디지트(binary digit)의 개수를 카운트하는 비트 카운터, 상기 비트 카운터에서 출력되는 상기 제 1 내지 제 n 페이지 데이터들 각각에 대한 제 1 내지 제 n 카운트 값들을 저장하는 레지스터 및 상기 제 1 내지 제 n 카운트 값들을 서로 비교하여 독출 전압을 설정하는 독출 전압 조정부를 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 이진 디지트는 이진 디지트 '1'에 상응하고, 상기 제 1 내지 제 n 페이지 데이터들 각각의 제 2 이진 디지트는 이진 디지트 '0'에 상응할 수 있다.
일 실시예에 의하면, 상기 제 1 이진 디지트는 이진 디지트 '0'에 상응하고, 상기 제 1 내지 제 n 페이지 데이터들 각각의 제 2 이진 디지트는 이진 디지트 '1'에 상응할 수 있다.
일 실시예에 의하면, 상기 비트 카운터는 하드웨어로 구현되며, 상기 제 1 내지 제 n 페이지 데이터들 각각이 상기 낸드 플래시 메모리에서 상기 메모리 컨트롤러로 전송됨과 동시에 상기 비트 카운터가 상기 제 1 내지 제 n 페이지 데이터들 각각에 대하여 상기 제 1 이진 디지트의 상기 개수를 카운트할 수 있다.
일 실시예에 의하면, 상기 제 1 내지 제 n 테스트 독출 전압들은 서로 인접한 제1 문턱 전압 상태와 제 2 문턱 전압 상태 사이의 기 설정된 마진(margin) 범위를 기 설정된 간격을 갖는 제 1 내지 제 n-1 전압 범위들로 분할하는 제 1 내지 제 n 기준 전압들에 각각 상응할 수 있다.
일 실시예에 의하면, 상기 마진 범위는 상기 제 1 문턱 전압 상태의 기 설정된 상한 값에 상응하는 상기 제 1 기준 전압부터 상기 제 2 문턱 전압 상태의 기 설정된 하한 값에 상응하는 상기 제 n 기준 전압까지일 수 있다.
일 실시예에 의하면, 상기 독출 전압 조정부는 인접한 상기 제 1 내지 제 n 카운트 값들 사이의 델타 값들을 구하고, 상기 델타 값들 중에서 최소값을 갖는 구간에 상응하는 델타값 최소 전압 범위를 독출 전압 범위로 선택할 수 있다.
일 실시예에 의하면, 상기 독출 전압 조정부는 상기 독출 전압 범위의 중앙값을 새로운 독출 전압으로 설정할 수 있다.
일 실시예에 의하면, 상기 독출 전압 조정부는 상기 독출 전압 범위의 하한 값 또는 상한 값을 새로운 독출 전압으로 설정할 수 있다.
일 실시예에 의하면, 상기 메모리 컨트롤러는 상기 페이지 데이터들 각각의 에러 정정을 수행하는 이씨씨 엔진(Error Correction Code Engine; ECC Engine)을 더 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치(즉, 낸드 플래시 메모리 장치)는 적어도 하나 이상의 낸드 플래시 메모리로부터 독출된 페이지 데이터의 에러 비트(error bit)를 최소화하기 위한 독출 전압을 하드웨어로 구현되는 비트 카운터를 이용하여 고속으로 설정할 수 있다. 다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 비휘발성 메모리 장치에서 낸드 플래시 메모리에 구비된 메모리 셀의 이상적인 문턱 전압 상태 분포의 일 예를 나타내는 도면이다.
도 3은 도 1의 비휘발성 메모리 장치에서 낸드 플래시 메모리에 구비된 메모리 셀의 변형된 문턱 전압 상태 분포의 일 예를 나타내는 도면이다.
도 4는 도 1의 비휘발성 메모리 장치가 최적의 독출 전압을 설정하는 일 예를 나타내는 순서도이다.
도 5는 도 1의 비휘발성 메모리 장치가 최적의 독출 전압을 설정하는 일 예를 나타내는 도면이다.
도 6은 도 1의 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 장치(100)은 낸드 플래시 메모리(120) 및 메모리 컨트롤러(140)를 포함할 수 있다. 도 1에서는 1개의 낸드 플래시 메모리(120)가 도시되었지만, 이것은 설명의 편의를 위한 것으로서, 비휘발성 메모리 장치(100)은 적어도 하나 이상의 낸드 플래시 메모리(120)를 포함하는 것으로 해석되어야 할 것이다.
낸드 플래시 메모리(120)는 페이지(page) 단위로 데이터(이하, 페이지 데이터)에 대한 기입 및 독출 동작을 수행할 수 있고, 블록(block) 단위로 이레이즈(erase) 동작을 수행할 수 있다. 도 1에 도시되지는 않았지만, 낸드 플래시 메모리(120)는 싱글 레벨 셀(Single Level Cell; SLC)들 또는 멀티 레벨 셀(Multi Level Cell; MLC)들로 구성된 메모리 셀 어레이(memory cell array) 및 페이지 버퍼(page buffer)를 포함할 수 있다. 또한, 낸드 플래시 메모리(120)는 낸드 인터페이스 프로토콜(NAND interface protocol)에 기초하여 메모리 컨트롤러(140)와 인터액션(interaction)할 수 있다.
메모리 컨트롤러(140)는 기입 명령 신호(write command signal)에 기초하여 호스트(미도시)로부터 기입 데이터를 입력받고, 낸드 플래시 메모리(120)에 기입 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(140)는 독출 명령 신호(read command signal)에 기초하여 낸드 플래시 메모리(120)로부터 독출 데이터를 입력받고, 호스트에 독출 데이터를 출력할 수 있다. 도 1에는 도시되지 않았지만, 메모리 컨트롤러(140)는 호스트와 범용직렬버스(USB), 멀티미디어 카드(MMC), 피씨아이(PCI), 피씨아이-익스프레스(PCI-Express), 에이티에이(ATA), 직렬-에이티에이(S-ATA), 병렬-에이티에이(P-ATA), 스카시(SCSI), 이에스디아이(ESDI), 에스에이에스(SAS) 및 아이디이(IDE) 등과 같은 표준 프로토콜에 기초하여 호스트와 인터액션할 수 있다. 일 실시예에서, 메모리 컨트롤러(140)는 낸드 플래시 메모리(120)의 에러 비트(error bit)를 최소화하기 위한 독출 전압을 설정하고, 에러 정정을 수행하기 위하여 비트 카운터(160), 레지스터(170), 독출 전압 조정부(180) 및 이씨씨 유닛(즉, 이씨씨 엔진)(190)을 포함할 수 있다. 다만, 레지스터(170) 및 독출 전압 조정부(180)가 메모리 컨트롤러(140)에 포함되는 것으로 한정되는 것은 아니다. 실시예에 따라, 독출 전압 조정부(180)는 낸드 플래시 메모리(120)에 포함되어서 알고리즘(algorithm)이나 하드웨어(hardware)로 제공될 수도 있다.
비트 카운터(160)는 테스트 독출 전압들에 의해 독출된 페이지 데이터에 대하여 이진 디지트(binary digit)의 개수를 카운트할 수 있다. 구체적으로, 제 1 내지 제 n(단, n은 2이상의 정수) 테스트 독출 전압들에 의해 독출된 제 1 내지 제 n 페이지 데이터들 각각에 대하여 제 1 이진 디지트의 개수를 카운트할 수 있다. 일 실시예에서, 제 1 내지 제 n 페이지 데이터들 각각의 제 1 이진 디지트는 이진 디지트 '1'에 상응하고, 제 1 내지 제 n 페이지 데이터들 각각의 제 2 이진 디지트는 이진 디지트 '0'에 상응할 수 있다. 예를 들면, 임의의 테스트 전압에 의해 독출된 임의의 페이지 데이터가 '10010100'이라면, 비트 카운터는 제 1 이진 디지트인 이진 디지트 '1'의 개수를 '3'으로 카운트 할 수 있다. 다른 실시예에서, 제 1 내지 제 n 페이지 데이터들 각각의 제 1 이진 디지트는 이진 디지트 '0'에 상응하고, 제 1 내지 제 n 페이지 데이터들 각각의 제 2 이진 디지트는 이진 디지트 '1'에 상응할 수 있다. 예를 들면, 임의의 테스트 전압에 의해 독출된 임의의 페이지 데이터가 '10010100'이라면, 비트 카운터는 제 1 이진 디지트인 이진 디지트 '0'의 개수를 '6'으로 카운트 할 수 있다.
비트 카운터(160)는 하드웨어로 구현될 수 있다. 제 1 내지 제 n 페이지 데이터들 각각이 낸드 플래시 메모리(120)에서 메모리 컨트롤러(140)로 전송됨과 동시에, 비트 카운터(160)는 제 1 내지 제 n 페이지 데이터들 각각에 대하여 제 1 이진 디지트의 개수를 카운트할 수 있다. 따라서, 본 발명은 기존의 소프트웨어 알고리즘을 통한 연산 과정에 의해 발생하는 시간적인 손실을 제거함으로써 고속으로 메모리 셀을 카운트할 수 있다. 한편, 페이지 데이터에서 독출된 제 1 이진 디지트의 개수를 카운트 하는 방법은 하드웨어적으로 다양하게 설계될 수 있다. 일 실시예에서, 제1 내지 제 n 테스트 독출 전압들은 서로 인접한 제 1 문턱 전압 상태와 제 2 문턱 전압 상태 사이의 기 설정된 마진(margin) 범위를 기 설정된 간격을 갖는 제 1 내지 제 n-1 전압 범위들로 분할하는 제 1 내지 제 n 기준 전압들에 상응할 수 있다. 따라서, 각각의 페이지는 하나의 마진 범위 내에서 n개의 테스트 독출 전압들을 인가 받을 수 있으며, 테스트 독출 전압들은 시스템 설계 시 임의의 전압 간격으로 설정될 수 있다. 비트 카운터(160)에서 출력되는 제 1 내지 제 n 페이지 데이터들 각각에 대한 제 1 내지 제 n 카운트 레지스터(170)에 저장될 수 있다. 다만, 레지스터(170)가 메모리 컨트롤러(140)에 포함되는 것으로 한정되는 것은 아니다. 레지스터(170)는 낸드 플래시 메모리(120) 또는 메모리 컨트롤러(140) 중 어디에도 포함될 수 있다.
독출 전압 조정부(180)는 제 1 내지 제 n 카운트 값들을 서로 비교하여 독출 전압을 설정할 수 있다. 일 실시예에서, 독출 전압 조정부(180)는 인접한 제 1 내지 제 n 카운트 값들 사이의 델타 값들을 구하고, 상기 델타 값들 중에서 최소값을 갖는 구간에 상응하는 델타 값 최소 전압 범위를 독출 전압 범위로 선택할 수 있다. 여기서, 제 1 내지 제 n 카운트 값들은 비트 카운터(160)에 의해 카운트된 제 1 이진 디지트들이 레지스터(170) 각각에 저장되어 있는 값에 해당된다. 또한, 델타 값은 인접한 카운트 값들(예를 들어, 제 3 카운트 값과 제 4 카운트 값)에 대한 차의 절대값을 의미한다. 인접한 비트 카운트 값들의 차가 최소인 것은, 해당 전압 범위에 최소한의 메모리 셀들이 포함되었으며, 이것은 독출된 페이지 데이터의 에러 비트를 최소화할 수 있는 독출 전압이 상기 전압 범위 내에 포함되었다는 것을 의미한다. 이에 따라, 독출 전압 조정부(180)는 상기 선택된 독출 전압 범위 내에서 새로운 독출 전압을 설정할 수 있다.
일 실시예에서, 독출 전압 조정부(180)는 독출 전압 범위의 중앙값을 새로운 독출 전압으로 설정할 수 있다. 다른 실시예에서, 독출 전압 조정부(180)는 독출 전압 범위의 하한 값을 새로운 독출 전압으로 설정할 수 있다. 또 다른 실시예에서, 독출 전압 조정부(180)는 독출 전압 범위의 상한 값을 새로운 독출 전압으로 설정할 수 있다. 따라서, 비휘발성 메모리 장치(100)는 새로운 독출 전압을 인가하여 에러 비트가 최소화된 페이지 데이터를 독출할 수 있다. 다만, 이것은 예시적인 것으로서, 새로운 독출 전압을 설정하는 방법은 이에 한정되지 않는다.
실시예에 따라, 메모리 컨트롤러(140)는 페이지 데이터들 각각의 에러 정정을 수행하는 이씨씨(Error Correction Code; ECC) 엔진(190)을 더 포함할 수 있다. 예를 들면, 메모리 컨트롤러(140)는 비휘발성 메모리 장치(100)의 독출 동작 시에 낸드 플래시 메모리(120)로부터 독출되는 페이지 데이터의 비트들을 정정함으로써 비트 정정된 페이지 데이터를 생성하는 비트 정정 유닛, 및 비휘발성 메모리 장치(100)의 기입 동작 시에 호스트로부터 입력되는 기입 데이터에 대하여 페이지 단위로 이씨씨 인코딩을 수행함으로써 페이지 데이터를 생성하고, 비휘발성 메모리 장치(100)의 독출 동작 시에 상기 비트 정정된 페이지 데이터에 대하여 이씨씨 디코딩을 수행함으로써 에러 정정된 페이지 데이터를 생성하는 이씨씨 유닛을 포함할 수 있다. 이 때, 이씨씨 엔진(190)의 비트 정정 유닛과 이씨씨 유닛은 하드웨어적으로 구현될 수도 있고, 소프트웨어적으로 구현될 수도 있으나, 비휘발성 메모리 장치(100)이 고속으로 동작할 수 있도록 하드웨어적으로 구현되는 것이 바람직하다. 나아가, 이씨씨 엔진이 제공하는 이씨씨(ECC)로는 LDPC(Low Density Parity Check) 코드, BCH(Bose Chaudhuri Hocquenghem) 코드, 해밍(hamming) 코드 등이 이용될 수 있으나 그에 한정되지는 않는다.
이와 같이, 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(120)에서 메모리 컨트롤러(140)로 데이터가 이동됨과 동시에, 테스트 독출 전압들에 의해 읽혀진 페이지 데이터에 포함된 제 1 이진 디지트의 개수를 카운트하기 때문에, 기존의 소프트웨어(또는, 알고리즘 프로그래밍)를 통해 데이터 연산을 수행함으로써 테스트 독출 전압 구간의 메모리 셀의 분포를 확인하는 방식에 비하여, 연산을 위한 시간적인 손실을 최소화하여 독출 전압을 설정하는 속도를 크게 향상시킬 수 있다. 나아가, 인접한 테스트 독출 전압에 대응하는 제 1 이진 디지트의 카운트 값들의 델타 값을 계산하여 그 최소값을 찾아 독출 전압을 재설정하는 간단한 논리 구조를 이용하므로, 독출 전압을 설정하는 기존의 방식보다 처리 속도를 향상시킬 수 있고, 워드 라인 별 또는 페이지 별로 최적의 독출 전압을 설정할 수 있다.
도 2는 도 1의 비휘발성 메모리 장치에서 낸드 플래시 메모리에 구비된 메모리 셀의 이상적인 문턱 전압 상태 분포의 일 예를 나타내는 도면이다.
도 2를 참조하면, 2-비트의 데이터가 프로그램 된 메모리 셀의 문턱 전압은 4개의 문턱 전압 상태들(SVT1, SVT2, SVT3, SVT4) 중 어느 하나에 포함될 수 있다. 이상적인 경우, 4개의 문턱 전압 상태들(SVT1, SVT2, SVT3, SVT4) 각각은 인접한 문턱 전압 상태와 충분한 독출 마진(Read margin)을 제공하기 위한 전압 간격을 가질 수 있다. 그리고, 4개의 문턱 전압 상태들(SVT1, SVT2, SVT3, SVT4) 각각은 규정된 전압 범위를 차지할 수 있다. 또한, 저장되는 비트 수가 증가할수록 문턱 전압 상태들(SVT1, SVT2, SVT3, SVT4)의 수도 증가할 수 있다. 충분한 읽기 마진 및 충분한 문턱 전압 상태들(SVT1, SVT2, SVT3, SVT4)의 수를 제공하기 위해서는, 메모리 셀의 문턱 전압이 분포하는 윈도우(Threshold voltage window)가 충분히 확보되어야 한다. 따라서, 한정된 문턱 전압의 윈도우 범위 이내에서, 독출 마진 및 문턱 전압 상태(SVT1, SVT2, SVT3, SVT4)가 차지하는 전압 범위를 감소시키는 방법을 통해서 MLC 낸드 플래시 메모리 장치를 구현하고 있다. 또한, 읽기 마진 및 문턱 전압 상태들(SVT1, SVT2, SVT3, SVT4) 각각이 차지하는 범위의 감소로 인한 독출 에러들은 페이지 데이터의 비트들을 정정하거나 이씨씨를 통해서 해결할 수 있다.
하나의 메모리 셀에 2-비트의 데이터가 프로그램된 MLC 낸드 플래시 메모리 장치는 메모리 셀 문턱 전압의 크기에 따라 4가지 상태를 나타낼 수 있고, 각각은 임의의 값이 프로그래밍이 될 수 있다. 예를 들어, MLC 낸드 플래시 메모리 장치는 메모리 셀의 문턱 전압의 크기에 따라 11, 10, 00 및 01 중 하나의 데이터 값을 나타낼 수 있다. 제 n 독출 전압(VRn)은 메모리 셀의 문턱 전압 크기에 따른 데이터 값을 읽기 위한 전압에 해당한다. 예를 들어, MLC 플래시 메모리 장치의 경우 4가지 상태를 구분하기 위하여 기본적으로 전압의 크기 순으로 제1 독출 전압(VR1), 제2 독출 전압(VR2) 및 제3 독출 전압(VR3)이 설정될 수 있다.
도 3은 도 1의 비휘발성 메모리 장치에서 낸드 플래시 메모리에 구비된 메모리 셀의 변형된 문턱 전압 상태 분포의 일 예를 나타내는 도면이다.
도 3을 참조하면, 비휘발성 메모리 장치(100)의 문턱 전압은 프로그램 동작에 따라 커플링(coupling)이나 전하 누설(charge leakage)에 따라, 도시한 바와 같이, 이상적이지 못한 형태들(320, 340, 360, 380)로 넓어질 수 있다. 또는, 비휘발성 메모리 장치(100)에서 정상적인 프로그램 동작에 따라 메모리 셀들의 문턱 전압이 이상적이지 못한 형태들(320, 340, 3660, 380)로 넓어질 수도 있다. 예를 들어, 프로그램 동작 시, 메모리 셀의 페이지 라인으로는 상대적으로 높은 프로그램 전압이 인가되므로, 커플링에 의해 메모리 셀의 문턱 전압이 상측으로 확장될 수 있다. 또한, 메모리 셀의 플로팅 게이트에 주입된 전자들이 누설되는 현상이 발생함에 따라 메모리 셀들의 문턱 전압이 하측으로 확장될 수 있다. 이러한 경우들에 있어서, 기본적으로 설정된 독출 전압들에 따라 메모리 셀에 저장된 데이터가 독출될 경우, 상대적으로 많은 독출 에러들이 발생할 수 있다. 이러한 독출 에러가 발생하는 경우, 이씨씨 등을 통해 일정 비트까지의 오류는 스스로 정정할 수 있으므로 독출 에러를 최소화 할 수 있도록 독출 전압의 조정이 필요하다. 독출 에러를 최소화할 수 있는 독출 전압을 설정하기 위해서는 테스트 독출 전압에 의한 동작에 따라 메모리 셀들이 최소로 분포하는 문턱 전압을 제1 독출 전압(VR1), 제2 독출 전압(VR2) 및 제3 독출 전압(VR3)으로 설정할 수 있다. 따라서, 본 발명은 최소 독출 에러를 보장하는 독출 전압을 고속으로 설정하여, 독출 동작 시 에러 정정의 부담을 최소화함으로써, 비휘발성 메모리 장치(100)의 처리 속도와 신뢰도를 향상시킬 수 있다. 이하, 본 발명의 비휘발성 메모리 장치(100)가 최적의 독출 전압을 설정하는 방법에 대해서 도 4 및 도 5를 참조하여 설명하기로 한다.
도 4는 도 1의 비휘발성 메모리 장치가 최적의 독출 전압을 설정하는 일 예를 나타내는 순서도이고, 도 5는 도 1의 비휘발성 메모리 장치가 최적의 독출 전압을 설정하는 일 예를 나타내는 도면이다.
도 4 및 도 5를 참조하면, 도 1의 비휘발성 메모리 장치(100)은 복수의 테스트 독출 전압들이 페이지 라인에 제공(S110)되면, 독출된 페이지 데이터들을 메모리 컨트롤러(140)에 전송하면서 비트 카운트(즉, 제 1 이진 디지트를 카운트)를 하드웨어적으로 수행(S130)하고, 상기 카운트 값들을 각각 레지스터(170)에 저장(S150)하며, 독출 전압 조정부(180)가 인접한 테스트 독출 전압에 해당되는 카운트 값의 델타 값들을 각각 계산(S170)한 후, 델타 값 최소 전압 범위 내에서 새로운 독출 전압을 설정(S190)할 수 있다. 비트 카운트를 하드웨어적으로 수행(S130)하는 것은 메모리 컨트롤러(140)에 포함된 비트 카운터(160)에 의해 수행될 수 있다. 따라서, 소프트웨어적으로 구현되는 기존의 방식보다 비휘발성 메모리 장치(100)가 고속으로 동작할 수 있다. 한편, 상기 단계들(S110, S130, S150, S170, S190)은 도 1 내지 도 4를 참조하여 상술한 바 있으므로, 그에 대한 자세한 설명은 생략하기로 한다. 이와 같이, 본 발명은 문턱 전압 구간에서의 메모리 셀 분포의 확인을 알고리즘을 통한 데이터 연산이 아닌 하드웨어를 통해 수행함으로써, 비휘발성 메모리 장치(100)의 고속 동작을 실현할 수 있으며, 비휘발성 메모리 장치(100)의 신뢰성을 향상시킬 수 있다.
도 5에 도시된 바와 같이, 낸드 플래시 메모리(120)의 스펙(Specification)에서 규정한 제1 및 제2 문턱 전압 상태들(410, 420)은 커플링이나 플로팅 게이트의 전하 누설 등에 의해 각각 제1 문턱 전압 상태(430) 및 제2 문턱 전압 상태(440)의 문턱 전압 분포를 형성할 수 있다. 제1 문턱 전압 상태(430)와 제2 문턱 전압 상태(430) 분포가 서로 확장됨으로써 서로의 문턱 전압 상태가 교차하게 되고, 메모리 셀의 분포가 최소인 전압에 해당하는 극소점(450)을 가질 수 있다. 따라서, 극소점(450)에 대응하는 전압을 독출 전압으로 설정하면, 독출 에러를 최소화할 수 있으며, 이에 따라 이씨씨 엔진(190)에 의한 비트 정정의 부담을 줄일 수도 있다.
일 실시예에서, 제 1 내지 제 n 테스트 독출 전압들(V1, …, Vn)은 서로 인접한 제 1 문턱 전압 상태(410)와 제 2 문턱 전압 상태(420) 사이의 기 설정된 마진(margin) 범위(예를 들어, 도 5에서 V1 내지 Vn의 전압 범위)를 기 설정된 간격을 갖는 제 1 내지 제 n-1 전압 범위들(예를 들어, 도 5에서 ① 내지 ⑩)로 분할하는 제 1 내지 제 n 기준 전압들(V1, …, Vn)에 각각 상응할 수 있다. 제 1 내지 제 n 테스트 독출 전압들(V1, …, Vn)은 전압 제어 명령이 저장된 레지스터 및 제어 로직(control logic) 등으로부터 제어를 받는 고전압 발생기 등에 의해 공급될 수 있다. 다만, 이것은 예시적인 것으로서, 제 1 내지 제 n 테스트 독출 전압들(V1, …, Vn)을 페이지 라인에 공급하는 것은 이에 한정되지 않는다.
일 실시예에서, 하나의 마진 범위는 제 1 문턱 전압 상태(410)의 기 설정된 상한 값에 상응하는 제 1 기준 전압(V1)부터 제 2 문턱 전압 상태(420)의 기 설정된 하한 값에 상응하는 제 n 기준 전압(Vn)까지일 수 있다. 즉, 제 1 기준 전압(V1)은 제 1 테스트 독출 전압(V1)에 상응하고, 제 n 기준 전압(Vn)은 제 n 테스트 독출 전압(Vn)에 상응할 수 있다. 다만, 이것은 예시적인 것으로서, 제 1 기준 전압(V1) 및 제 n 기준 전압(Vn)은 임의의 전압으로 선택될 수도 있다.
제 1 내지 제 n 테스트 독출 전압들(V1, …, Vn)이 페이지 라인에 공급되면, 이에 의해 독출된 페이지 데이터들은 에러 정정 등의 동작을 수행하기 위해 메모리 컨트롤러(140)로 전송될 수 있다. 기존의 방식은 낸드 플래시 메모리(120) 내부에 프로그램된 알고리즘을 통해 제 1 내지 제 n 테스트 독출 전압들(V1, …, Vn)에 대응하는 메모리 셀들의 수를 카운트하여, 카운트된 메모리 셀들의 분포가 최소인 영역을 추출해 독출 전압을 최적화한 후, 이씨씨 디코딩 등을 수행하였으므로, 불필요한 연산 동작 등이 요구되었다. 따라서, 이러한 불필요한 연산 동작 등은 MLC 낸드 플래시 메모리를 포함하는 비휘발성 메모리 장치(100)의 속도 및 기능 저하의 요인이 되었다. 이러한 문제점을 개선하기 위하여, 메모리 컨트롤러(140)는 제 1 내지 제 n 테스트 독출 전압들(V1, …, Vn)에 의해 독출된 제 1 내지 제 n 페이지 데이터들의 제 1 이진 디지트의 개수를 카운트하는 비트 카운터(160)를 포함할 수 있다.
일 실시예에서, 비트 카운터(160)는 하드웨어로 구현될 수 있다. 또한, 제 1 내지 제 n 페이지 데이터들 각각이 낸드 플래시 메모리(120)에서 메모리 컨트롤러(140)로 전송됨과 동시에, 비트 카운터(160)는 제 1 내지 제 n 페이지 데이터들 각각에 대하여 제 1 이진 디지트의 개수를 카운트하는 동작을 수행할 수 있다. 따라서, 소프트웨어적으로 구현되는 기존의 방식보다 비휘발성 메모리 장치(100)는 고속으로 동작할 수 있다. 이와 같이, 제 1 내지 제 n 페이지 데이터들 각각에 대하여 제 1 이진 디지트의 개수를 카운트한 제 1 내지 제 n 카운트 값들은 레지스터(170)에 저장될 수 있다.
예를 들어, 하나의 페이지의 크기를 1바이트(byte)라 가정하였을 때, 제 1 테스트 독출 전압(V1)에 의해 읽혀진 페이지 데이터가 '10001000'이고, 제 2 테스트 독출 전압(V2)에 의해 읽혀진 페이지 데이터가 '10101010'이면, 이진 디지트 '1'을 제 1 이진 디지트로 설정한 비트 카운터(160)는 제 1 테스트 독출 전압(V1)에 대응하는 제 1 카운트 값은 '2'로, 제 2 테스트 독출 전압(V2)에 대응하는 제 2 카운트 값은 '4'로 카운트할 수 있으며, 상기 카운트 값들은 각각의 테스트 독출 전압(V1, V2)에 대응하는 레지스터(170)에 저장될 수 있다. 이러한 방식으로, 제 n 테스트 독출 전압(Vn)에 대응하는 결과까지 비트 카운터(160)가 카운트를 반복적으로 수행하여 각각의 값을 레지스터(170)에 저장할 수 있다. 다른 실시예에서, 제 1 내지 제 n 페이지 데이터들 각각의 제 1 이진 디지트는 이진 디지트 '0'에 상응하고, 제 1 내지 제 n 페이지 데이터들 각각의 제 2 이진 디지트는 이진 디지트 '1'에 상응할 수 있다. 이 때, 비트 카운터(160)는 이진 디지트 '0'의 개수를 카운트할 수 있다.
일 실시예에서, 독출 전압 조정부(180)는 인접한 제 1 내지 제 n 카운트 값들 사이의 델타 값들을 구하고, 상기 델타 값들 중에서 최소값을 갖는 전압 범위에 상응하는 델타값 최소 전압 범위를 독출 전압 범위로 선택할 수 있다. 도 5에 도시한 바와 같이, 제 1 내지 제 n 테스트 독출 전압들(V1, …, Vn)에 의해 제 1 내지 제 n-1 전압 범위들(①, …, ⑩)이 설정될 수 있다. 다만, 이것은 예시적인 것으로서, 제 1 내지 제 n-1 전압 범위들(①, …, ⑩)의 간격(??V)은 일정 간격을 유지할 수도 있고, 서로 동일하지 않은 간격으로 설정될 수도 있다. 또한, 제 1 내지 제 n-1 전압 범위들(①, …, ⑩)의 개수도 임의의 개수로 설정될 수 있다. 예를 들어, 제 1 테스트 독출 전압(V1)에 대응하는 카운트 값이 2이고, 제 2 테스트 독출 전압(V2)에 대응하는 카운트 값이 4로서 레지스터(170)에 저장된 경우, 제 1 전압 범위(①)에 포함되는 메모리 셀들의 수는 상기 두 값의 델타 값으로서 결과적으로 2비트로 볼 수 있다. 이러한 방식으로, 서로 인접한 테스트 독출 전압들에 의해 독출된 페이지 데이터들에 대응하는 카운트 값들의 델타 값들을 제 n-1 전압 범위(⑩)까지 구할 수 있다.
제 1 내지 제 n-1 전압 범위들(①, …, ⑩)까지 델타 값들이 구해지면, 독출 전압 조정부(180)는 상기 델타 값들 중에서 최소 값을 갖는 전압 범위에 상응하는 델타 값 최소 전압 범위를 독출 전압 범위로 선택할 수 있다. 독출 전압 범위는 최소의 메모리 셀들이 분포하는 구간에 상응할 수 있다. 도 4를 참조하면, 제 5 전압 범위(⑤)가 델타 값 최소 전압 범위로서 독출 전압 범위에 해당된다. 독출 전압 조정부(180)는 상기 독출 전압 범위(즉, 제 5 전압 범위(⑤)) 내의 특정 전압을 새로운 독출 전압으로 설정할 수 있다. 일 실시예에서, 독출 전압 조정부(180)는 선택된 독출 전압 범위의 중앙값을 새로운 독출 전압으로 설정할 수 있다. 즉, 도 5에서,“V=(V5+V6)/2”로 새로운 독출 전압(V)이 선택될 수 있다. 다른 실시예에서, 독출 전압 조정부(180)는 선택된 독출 전압 범위의 하한 값을 새로운 독출 전압으로 설정할 수 있다. 예를 들면, 독출 전압 범위((즉, 제 5 전압 범위(⑤))에서 하한 값에 상응하는 제 5 테스트 독출 전압(V5)이 새로운 독출 전압으로 설정될 수 있다. 또 다른 실시예에서, 독출 전압 조정부(180)는 선택된 독출 전압 범위의 상한 값을 새로운 독출 전압으로 설정할 수 있다. 예를 들어, 독출 전압 범위((즉, 제 5 전압 범위(⑤))에서 상한 값에 상응하는 제 6 테스트 독출 전압(V6)이 새로운 독출 전압으로 설정될 수 있다.
한편, 테스트 독출 전압의 공급에 의한 테스트 독출 동작은 하나의 페이지 데이터에 대해서 수행되는 것으로 설명되었으나, 본 발명은 그에 한정되는 것이 아니다. 예를 들면, 4-비트 MLC 낸드 플래시 메모리 장치의 경우, MSB 페이지 및 나머지 3페이지 데이터를 독출하기 위한 최적의 독출 전압 또한 상술한 방법으로 설정할 수 있다.
도 6은 도 1의 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 6을 참조하면, 컴퓨팅 시스템(500)(예를 들어, 모바일 기기, 컴퓨터 등과 같은 정보 처리 장치)에 본 발명의 실시예들에 따른 비휘발성 메모리 장치(610)가 장착될 수 있다. 구체적으로, 컴퓨팅 시스템(500)은 메모리 컨트롤러(620) 및 낸드 플래시 메모리(630)로 구성되는 비휘발성 메모리 장치(610)와 각각 버스(640)에 전기적으로 연결된 중앙 처리 장치(650), 램(660), 유저 인터페이스(670), 모뎀(680)을 포함할 수 있다. 이 때, 낸드 플래시 메모리(630)에는 유저 인터페이스(670)를 통해서 제공되거나, 또는 중앙 처리 장치(650)에 의해서 처리된 데이터가 메모리 컨트롤러(620)를 통해 저장될 수 있다. 여기서, 비휘발성 메모리 장치(610)를 장착하는 호스트에 대응하는 중앙 처리 장치(650) 및 기타 구성들은 고신뢰성을 갖는 데이터를 비휘발성 메모리 장치(610)으로부터 제공받을 수 있다. 이상, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
본 발명은 비휘발성 메모리 장치 및 이를 구비하는 컴퓨팅 시스템에 적용될 수 있다. 따라서, 본 발명은 컴퓨터, 노트북, 디지털 카메라, 디지털 TV, 휴대폰, 스마트폰, 스마트패드, 피디에이(Personal Digital Assistant; PDA), 피엠피(Portable Multimedia Player; PMP), MP3 플레이어, 차량용 네비게이션, 비디오폰 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
* 부호의 설명
100: 비휘발성 메모리 장치 120: 낸드 플래시 메모리
140: 메모리 컨트롤러 160: 비트 카운터
170: 레지스터 180: 독출 전압 조정부

Claims (10)

  1. 적어도 하나 이상의 낸드 플래시 메모리 및 상기 낸드 플래시 메모리를 제어하는 메모리 컨트롤러를 구비한 비휘발성 메모리 장치에 있어서,
    상기 메모리 컨트롤러는
    제 1 내지 제 n(단, n은 2이상의 정수) 테스트 독출 전압들에 의해 독출된 제 1 내지 제 n 페이지 데이터들 각각에 대하여 제 1 이진 디지트(binary digit)의 개수를 카운트하는 비트 카운터;
    상기 비트 카운터에서 출력되는 상기 제 1 내지 제 n 페이지 데이터들 각각에 대한 제 1 내지 제 n 카운트 값들을 저장하는 레지스터; 및
    상기 제 1 내지 제 n 카운트 값들을 서로 비교하여 독출 전압을 설정하는 독출 전압 조정부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 이진 디지트는 이진 디지트 '1'에 상응하고, 상기 제 1 내지 제 n 페이지 데이터들 각각의 제 2 이진 디지트는 이진 디지트 '0'에 상응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 이진 디지트는 이진 디지트 '0'에 상응하고, 상기 제 1 내지 제 n 페이지 데이터들 각각의 제 2 이진 디지트는 이진 디지트 '1'에 상응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서, 상기 비트 카운터는 하드웨어로 구현되며, 상기 제 1 내지 제 n 페이지 데이터들 각각이 상기 낸드 플래시 메모리에서 상기 메모리 컨트롤러로 전송됨과 동시에 상기 비트 카운터가 상기 제 1 내지 제 n 페이지 데이터들 각각에 대하여 상기 제 1 이진 디지트의 상기 개수를 카운트하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 내지 제 n 테스트 독출 전압들은 서로 인접한 제 1 문턱 전압 상태와 제 2 문턱 전압 상태 사이의 기 설정된 마진(margin) 범위를 기 설정된 간격을 갖는 제 1 내지 제 n-1 전압 범위들로 분할하는 제 1 내지 제 n 기준 전압들에 각각 상응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서, 상기 마진 범위는 상기 제 1 문턱 전압 상태의 기 설정된 상한 값에 상응하는 상기 제 1 기준 전압부터 상기 제 2 문턱 전압 상태의 기 설정된 하한 값에 상응하는 상기 제 n 기준 전압까지인 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서, 상기 독출 전압 조정부는 인접한 상기 제 1 내지 제 n 카운트 값들 사이의 델타 값들을 구하고, 상기 델타 값들 중에서 최소값을 갖는 구간에 상응하는 델타값 최소 전압 범위를 독출 전압 범위로 선택하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서, 상기 독출 전압 조정부는 상기 독출 전압 범위의 중앙값을 새로운 독출 전압으로 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 7 항에 있어서, 상기 독출 전압 조정부는 상기 독출 전압 범위의 하한 값 또는 상한 값을 새로운 독출 전압으로 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 1 항에 있어서, 상기 메모리 컨트롤러는
    상기 페이지 데이터들 각각의 에러 정정을 수행하는 이씨씨 엔진(Error Correction Code Engine; ECC Engine)을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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