KR20190057517A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록을 포함한다. 상기 주변 회로는 상기 복수의 메모리 블록 중 선택된 메모리 블록에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 프로그램 동작을 제어한다. 상기 선택된 메모리 블록은 복수의 비트 라인들과 연결되고, 상기 복수의 비트 라인들은 위치에 기초하여 적어도 두 개의 비트 라인 그룹으로 그룹화된다. 상기 선택된 메모리 블록의 프로그램 동작 동안에, 상기 제어 로직은 상기 적어도 두 개의 비트 라인 그룹에 대하여 상이한 프로그램 허용 전압을 비트 라인에 인가하도록 상기 주변 회로를 제어한다. 따라서, 반도체 메모리 장치의 프로그램 속도가 향상된다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 동작 속도가 향상된 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 동작 속도가 향상된 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록을 포함한다. 상기 주변 회로는 상기 복수의 메모리 블록 중 선택된 메모리 블록에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 프로그램 동작을 제어한다. 상기 선택된 메모리 블록은 복수의 비트 라인들과 연결되고, 상기 복수의 비트 라인들은 위치에 기초하여 결정되는 제1 비트 라인 그룹 및 제2 비트 라인 그룹으로 적어도 두 개의 비트 라인 그룹으로 그룹화된다. 상기 선택된 메모리 블록의 블라인드 프로그램 동작(blind program operation) 동안에, 상기 제어 로직은 상기 제1 비트 라인 그룹에 속하는 비트 라인들에 대하여 제1 비트 라인 전압을 프로그램 허용 전압으로서 인가하고, 상기 제2 비트 라인 그룹에 속하는 비트 라인들에 대하여 상기 제1 비트 라인 전압과 상이한 전압 레벨을 갖는 제2 비트 라인 전압을 프로그램 허용 전압으로서 인가하도록 상기 주변 회로를 제어한다.
일 실시 예에서, 상기 주변 회로는 어드레스 디코더를 포함할 수 있다. 또한, 상기 제1 비트 라인 그룹은 상대적으로 상기 어드레스 디코더에 인접하여 위치하는 비트 라인들로 구성되고, 상기 제2 비트 라인 그룹은 상대적으로 상기 어드레스 디코더에 멀리 위치하는 비트 라인들로 구성될 수 있다.
일 실시 예에서, 상기 제1 비트 라인 전압의 전압 레벨은 상기 제2 비트 라인 전압의 전압 레벨보다 클 수 있다.
일 실시 예에서, 상기 제2 비트 라인 전압은 접지 전압일 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 비트 라인과 연결된 적어도 하나의 메모리 블록을 포함한다. 상기 주변 회로는 상기 메모리 블록에 포함된 복수의 메모리 셀들에 대해 프로그램 동작을 수행한다. 블라인드 프로그램 구간 동안, 상기 제어 로직은 상기 복수의 메모리 셀들의 위치에 기초하여 결정되는 상이한 프로그램 허용 전압들을 상기 복수의 메모리 셀들 중 프로그램 대상 메모리 셀과 연결된 비트 라인들에 인가하도록 상기 주변 회로를 제어한다.
일 실시 예에서, 상기 블라인드 프로그램 구간 동안, 상기 제어 로직은 상기 복수의 메모리 셀들에 대해 검증 동작을 수행하지 않도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 주변 회로는 어드레스 디코더를 포함할 수 있다. 또한, 상기 복수의 비트 라인은 상기 어드레스 디코더에 상대적으로 인접하여 위치하는 제1 비트 라인 그룹 및 상기 어드레스 디코더에 상대적으로 멀리 위치하는 제2 비트 라인 그룹으로 그룹화될 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 제1 비트 라인 그룹의 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인들에는 제1 비트 라인 전압이 인가되고, 상기 제2 비트 라인 그룹의 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인들에는 제2 비트 라인 전압이 인가되며, 상기 비트 라인들 중 프로그램 대상이 아닌 메모리 셀과 연결된 비트 라인들에는 프로그램 금지 전압이 인가되도록, 상기 주변 회로를 제어할 수 있다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은따라, 프로그램 대상으로 선택된 메모리 블록과 연결된 비트 라인의 위치에 기초하여, 어드레스 디코더에 인접하여 위치한 비트 라인들을 제1 비트 라인 그룹으로 결정하는 단계, 상기 제1 비트 라인 그룹에 속하는 비트 라인들 중, 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제1 비트 라인 전압을 인가하고, 상기 제1 비트 라인 그룹에 속하지 않는 비트 라인들 중, 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제2 비트 라인 전압을 인가하며, 프로그램 대상이 아닌 메모리 셀들에 연결된 비트 라인에 제3 비트 라인 전압을 인가하는 단계, 상기 메모리 블록과 연결된 비트 라인들에 복수의 전압값을 갖는 비트 라인 전압을 인가하며, 상기 메모리 블록의 선택된 워드 라인에 프로그램 펄스를 인가하는 단계를 포함한다.
일 실시 예에서, 상기 제1 비트 라인 전압의 전압 레벨은 상기 제2 비트 라인 전압의 전압 레벨보다 클 수 있다.
일 실시 예에서, 상기 제3 비트 라인 전압은 프로그램 금지 전압일 수 있다.
일 실시 예에서, 상기 제2 비트 라인 전압은 접지 전압일 수 있다.
일 실시 예에서, 상기 제1 비트 라인 그룹에 속하는 비트 라인들 중, 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제1 비트 라인 전압을 인가하고, 상기 제1 비트 라인 그룹에 속하지 않는 비트 라인들 중, 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제2 비트 라인 전압을 인가하며, 프로그램 대상이 아닌 메모리 셀들에 연결된 비트 라인에 제3 비트 라인 전압을 인가하는 단계, 및 상기 메모리 블록의 선택된 워드 라인에 프로그램 펄스를 인가하는 단계는, 블라인드 프로그램(blind program) 구간 동안 수행될 수 있다.
본 발명의 일 실시 예에 의하면, 동작 속도가 향상된 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 반도체 메모리 장치의 동작 속도를 향상시킬 수 있는 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시 예를 나타내는 도면이다.
도 4는 도 1의 메모리 셀 어레이의 다른 실시 예를 나타내는 도면이다.
도 5는 도 1의 메모리 셀 어레이의 또다른 실시 예를 나타내는 도면이다.
도 6은 반도체 메모리 장치의 프로그램 동작의 예시적인 실시 예를 나타내는 도면이다.
도 7은 반도체 메모리 장치의 프로그램 동작의 다른 실시 예를 나타내는 도면이다.
도 8a, 도 8b 및 도 8c는 블라인드 프로그램 동안의 문턱 전압 분포를 나타내는 도면이다.
도 9a 및 도 9b는 블라인드 프로그램을 설명하기 위한 도면이다.
도 10은 메모리 셀의 위치에 따른 프로그램 속도를 설명하기 위한 블록도이다.
도 11은 비트 라인이 두 개의 그룹으로 구분된 메모리 블록을 모식적으로 나타낸 도면이다.
도 12는 도 11에 도시된 제1 그룹 및 제2 그룹을 보다 자세히 나타내는 회로도이다.
도 13은 비트 라인이 세 개의 그룹으로 구분된 메모리 블록을 모식적으로 나타낸 도면이다.
도 14는 비트 라인이 네 개의 그룹으로 구분된 메모리 블록을 모식적으로 나타낸 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 도 15의 비트 라인 전압 인가 단계를 보다 상세히 나타내는 순서도이다.
도 17은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
본 발명의 실시 예들에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 의하면, 메모리 셀의 위치에 따라 비트 라인에 인가되는 프로그램 허용 전압을 조절하므로, 메모리 셀들의 프로그램 속도의 편차를 좁힐 수 있으며, 이에 따라 반도체 메모리 장치(100)의 프로그램 속도를 향상시킬 수 있다. 본 발명의 실시 예들에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 따라 비트 라인에 인가되는 프로그램 허용 전압을 조절하는 상세한 내용에 대해서는 도 6 내지 도 16을 참조하여 더욱 자세히 후술하기로 한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 발생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시 예를 나타내는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110_1)에 포함된 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(120)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(140)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 3에 도시된 바에 의하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이(110_1)로 구성될 수 있다. 그러나, 실시 예에 따라, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다. 3차원 구조의 메모리 셀 어레이에 대해서는 도 4 및 도 5를 참조하여 후술하기로 한다.
도 4는 도 1의 메모리 셀 어레이(110)의 다른 실시 예(110_2)를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2~BLKz)도 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 1의 메모리 셀 어레이(110)의 또다른 실시 예(110_3)를 나타내는 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2'~BLKz')도 제1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6은 반도체 메모리 장치의 프로그램 동작의 예시적인 실시 예를 나타내는 도면이다. 도 6을 참조하면, 2-비트의 데이터를 저장하는 멀티 레벨 셀(multi-level cell, MCL)의 프로그램 동작이 도시되어 있다. 보다 구체적으로, 도 6에는 LSB(least significant bit) 페이지 프로그램 및 MSB(most significant bit) 페이지 프로그램에 따른 메모리 셀들의 문턱전압 분포를 나타내는 도면이다.
도 6을 참조하면, 메모리 셀들은 프로그램되기 전에 소거 상태(E)를 유지한다. 이후, 프로그램이 진행됨에 따라, 2-비트의 데이터를 저장하는 메모리 셀은 다음의 두가지 상태를 유지하게 된다. LSB 프로그램 동작에 의해, 메모리 셀들은 소거 상태(E) 또는 임시 프로그램 상태(PT)를 유지하게 된다. 이후, MSB 프로그램 동작에 의해, 메모리 셀들은, 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3)를 유지하게 된다.
도 7은 반도체 메모리 장치의 프로그램 동작의 다른 실시 예를 나타내는 도면이다. 도 6과 마찬가지로, 도 7을 참조하면 2-비트의 데이터를 저장하는 멀티 레벨 셀의 프로그램 동작이 도시되어 있다. 도 7을 참조하면, 도 6에 도시된 바와는 달리, 임시 프로그램 상태(PT)로 프로그램하는 단계가 수행되지 않으며, 소거 상태(E)에서 각 프로그램 상태들(PV1, PV2, PV3)로 문턱 전압을 이동시킨다. 이러한 프로그램 방법을 "원샷 프로그램(program)"으로 지칭할 수 있다.
원샷 프로그램의 경우, 프로그램 동작의 초기에 검증 동작을 생략하는 블라인드 프로그램(blind program) 방식을 사용할 수 있다. 프로그램 동작의 초기에는 프로그램 대상 메모리 셀들의 문턱 전압 이동 폭이 크지 않으므로 불필요한 검증 동작을 생략함으로써 전체 프로그램 속도를 향상시키기 위함이다. 블라인드 프로그램 방식에 대해서는 도 8a 내지 도 9b를 참조하여 후술하기로 한다.
도 8a, 도 8b 및 도 8c는 블라인드 프로그램 동안의 문턱 전압 분포를 나타내는 도면이다. 한편, 도 9a 및 도 9b는 블라인드 프로그램을 설명하기 위한 도면이다. 이하에서는 도 8a 내지 도 9b를 참조하여 블라인드 프로그램에 대해 설명하기로 한다.
먼저, 도 8a를 참조하면, 프로그램 동작이 시작되기 전 메모리 셀들의 문턱 전압 분포가 도시되어 있다. 전체 메모리 셀들은 소거 상태(E)이며, 프로그램 동작이 완료된 이후에 제1 내지 제3 프로그램 상태(PV1, PV2, PV3)로 프로그램 될 것이다. 도 8a에서 제1 내지 제3 프로그램 상태(PV1, PV2, PV3)로 프로그램 된 메모리 셀이 없으므로, 제1 내지 제3 프로그램 상태(PV1, PV2, PV3)는 점선으로 표시되었다.
도 8b를 참조하면, 프로그램 동작이 시작됨에 따라, 프로그램 대상의 메모리 셀들에 프로그램 펄스가 인가되어 문턱 전압 분포가 이동함을 알 수 있다. 즉, 메모리 셀들 중 소거 상태(E)로 남아 있게 될 메모리 셀들을 제외하고, 제1 내지 제3 프로그램 상태(PV1, PV2, PV3)로 프로그램 될 메모리 셀들의 문턱 전압 분포가 이동하게 된다. 이 경우, 소거 상태(E)로 남아 있게 될 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압(program inhibit voltage)이 인가되고, 제1 내지 제3 프로그램 상태(PV1, PV2, PV3)로 프로그램 될 메모리 셀들과 연결된 비트 라인에는 프로그램 허용 전압(program allowable voltage)이 인가된다. 이 상태에서 선택된 워드 라인에 프로그램 펄스가 인가됨으로써, 소거 상태(E)로 남아 있게 될 메모리 셀들의 문턱 전압은 변화하지 않으며, 제1 내지 제3 프로그램 상태(PV1, PV2, PV3)로 프로그램 될 메모리 셀들의 문턱 전압이 이동하게 된다. 도 8b에 도시된 바와 같이, 프로그램 동작의 초기에는 프로그램 대상 메모리 셀들의 문턱 전압(PI)이 제1 전압(R1)보다 낮은 상태에 있게 된다. 도 8b에 도시된 상황에서는 어떠한 메모리 셀들의 문턱 전압도 제1 프로그램 상태(PV1)에 도달하지 않았으므로, 검증 동작을 생략하면서 프로그램 펄스를 인가하여도 무방하다.
도 8c를 참조하면, 프로그램 대상 메모리 셀들의 문턱 전압 일부가 제1 전압(R1)을 넘어서 제1 프로그램 상태(PV1)에 도달한 상황이 도시되어 있다. 문턱 전압이 제1 프로그램 상태(PV1)에 도달한 메모리 셀이 존재하므로, 이제 검증 동작을 수행함으로써 목표로 하는 프로그램 상태에 도달한 메모리 셀들을 구별하여 선택적으로 문턱 전압 분포를 변화시키도록 한다.
도 9a를 참조하면, 메모리 셀들 중 상대적으로 프로그램 속도가 빠른 메모리 셀이 존재하는 경우의 블라인드 프로그램 동작에 대해 도시되어 있다. 한편, 도 9b를 참조하면, 메모리 셀들 중 상대적으로 프로그램 속도가 빠른 메모리 셀이 존재하지 않는 경우의 블라인드 프로그램이 도시되어 있다. 먼저 도 9a를 참조하면, 블라인드 프로그램 구간 동안 제1 내지 제4 프로그램 펄스(Vp1~Vp4)가 선택된 워드 라인에 인가된다. 도 9a의 예에서, 상대적으로 프로그램 속도가 빠른 메모리 셀이 존재하여, 4회의 프로그램 펄스 인가만으로 해당 메모리 셀이 제1 프로그램 상태(PV1)에 도달하게 된다. 이에 따라, 블라인드 프로그램 단계가 종료되고, 노말 프로그램(normal program) 단계가 시작되어 제1 내지 제3 검증 전압(Vr1, Vr2, Vr3)을 이용한 검증 동작이 수행된다.
한편, 도 9b를 참조하면, 블라인드 프로그램 구간 동안 제1 내지 제7 프로그램 펄스(Vp1~Vp7)가 선택된 워드 라인에 인가된다. 도 9b의 예에서, 상대적으로 프로그램 속도가 빠른 메모리 셀이 존재하지 않으므로, 프로그램 펄스가 7회 인가된 후에 제1 프로그램 상태(PV1)에 도달한 메모리 셀이 존재하게 된다. 이에 따라, 블라인드 프로그램 단계가 종료되고, 노말 프로그램 단계가 시작되어 제1 내지 제3 검증 전압(Vr1, Vr2, Vr3)을 이용한 검증 동작이 수행된다.
도 9a 및 도 9b를 참조하면, 프로그램 동작 초기에 블라인드 프로그램 단계를 길게 유지하는 경우 검증 동작을 보다 많이 생략할 수 있어 프로그램 속도가 향상됨을 알 수 있다. 즉, 도 9a의 경우 제1 내지 제4 프로그램 펄스(Vp1~Vp4)가 인가되는 동안 검증 동작이 생략되나, 도 9b의 경우 제1 내지 제7 프로그램 펄스(Vp1~Vp7)가 인가되는 동안 검증 동작이 생략된다. 따라서 프로그램 속도를 향상시키기 위해서는 블라인드 프로그램 동안 보다 많은 횟수의 프로그램 펄스가 인가되도록 하여야 한다. 전술한 바와 같이, 메모리 셀들의 프로그램 속도의 편차가 커서 상대적으로 프로그램 속도가 빠른 메모리 셀이 존재하는 경우, 도 9a에 도시된 바와 같이 블라인드 프로그램 단계가 일찍 종료된다. 반면, 메모리 셀들의 프로그램 속도의 편차가 작아서 상대적으로 프로그램 속도가 빠른 메모리 셀이 존재하지 않는 경우, 도 9b에 도시된 바와 같이 블라인드 프로그램 단계가 보다 오래 유지되며, 전체적인 프로그램 속도가 향상된다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 메모리 셀의 위치에 따라 비트 라인에 인가되는 프로그램 허용 전압을 조절하므로, 메모리 셀들의 프로그램 속도의 편차를 좁힐 수 있다. 이에 따라 도 9b에 도시된 바와 같이 블라인드 프로그램 단계가 보다 오래 유지되며, 전체적인 프로그램 속도가 향상된다.
도 8a 내지 도 9b에는 멀티 레벨 셀의 블라인드 프로그램 동작을 설명하였으나, 3-비트의 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC) 또는 그 이상의 비트 데이터를 저장하는 메모리 셀들에 대해서도 유사하게 블라인드 프로그램 동작이 수행될 수 있음을 알 수 있을 것이다.
도 10은 메모리 셀의 위치에 따른 프로그램 속도를 설명하기 위한 블록도이다. 도 10을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)의 구성 요소들 중 메모리 셀 어레이(110)에 포함된 메모리 블록(BLKi, 115), 어드레스 디코더(120) 및 페이지 버퍼(135)가 도시되어 있다. 전술한 바와 같이, 메모리 블록(115)은 워드 라인(WL)을 통해 어드레스 디코더(120)와 연결되고, 비트 라인(BL)을 통해 페이지 버퍼(135)와 연결된다. 도 10에 도시된 페이지 버퍼(135)는 도 1에 도시된 다수의 페이지 버퍼들(PB1~PBm) 중 어느 하나일 수 있다.
메모리 블록(115)은 복수의 물리 페이지들을 포함할 수 있다. 복수의 물리 페이지들 중, 프로그램 대상으로 선택된 물리 페이지(117)는 복수의 메모리 셀들을 포함할 것이다. 물리 페이지(117)에 포함된 복수의 메모리 셀들은 하나의 워드 라인에 연결되며, 각 메모리 셀들은 서로 다른 비트 라인에 연결된다.
개별적인 메모리 셀의 프로그램 속도에 영향을 미치는 요인은 다양할 수 있다. 상기 요인들 중 하나로서, 물리 페이지(117)에 포함된 복수의 메모리 셀들은 그 위치에 따라 프로그램 속도가 상이할 수 있다. 예시적으로, 어드레스 디코더(120)에 인접하여 위치한 메모리 셀(118)은 어드레스 디코더(120)에 멀리 떨어져 위치한 메모리 셀(119)보다 프로그램 속도가 빠를 수 있다. 이에 따라, 어드레스 디코더(120)에 인접하여 위치한 메모리 셀(118)의 프로그램 속도를 낮추어 주는 경우, 물리 페이지(117)에 포함된 메모리 셀들의 프로그램 속도 편차를 낮출 수 있다. 이에 따라 도 9b에 도시된 바와 같이 블라인드 프로그램 단계를 보다 오래 유지할 수 있어 검증 단계가 상대적으로 많이 생략되며, 전체적인 프로그램 속도가 향상된다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 블록 내에 위치한 메모리 셀들과 연결된 비트 라인을 복수의 그룹으로 구분하되, 어드레스 디코더에 인접하여 위치한 비트 라인들에 대해 상대적으로 높은 프로그램 허용 전압을 인가하여 메모리 셀들의 프로그램 속도를 낮추게 된다. 이에 따라, 프로그램 속도가 향상된다.
도 11은 비트 라인이 두 개의 그룹으로 구분된 메모리 블록(115)을 모식적으로 나타낸 도면이다. 도 11을 참조하면, 메모리 블록(115)에 연결된 비트 라인들은 그 위치에 따라 제1 그룹(Group1) 및 제2 그룹(Group2)으로 구분될 수 있다. 도 10을 함께 참조하면, 제1 그룹(Group1)에 포함된 비트 라인들은 상대적으로 어드레스 디코더(120)에 인접하여 위치한 비트 라인임을 알 수 있다. 또한, 제2 그룹(Group2)에 포함된 비트 라인들은 상대적으로 어드레스 디코더(120)와는 멀리 떨어져서 위치한 비트 라인임을 알 수 있다. 본 발명에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 의하면, 제1 그룹(Group1)에 속하는 비트 라인들에 인가되는 프로그램 허용 전압과 제2 그룹(Group2)에 속하는 비트 라인들에 인가되는 프로그램 허용 전압이 상이하다. 보다 구체적으로, 제1 그룹(Group1)에 속하는 비트 라인들에 인가되는 프로그램 허용 전압은 제2 그룹(Group2)에 속하는 비트 라인들에 인가되는 프로그램 허용 전압보다 높다. 이에 따라 제1 그룹(Group1)에 속하는 비트 라인들과 연결된 프로그램 대상 메모리 셀들의 프로그램 속도가 감소한다. 따라서 물리 페이지(117) 내 메모리 셀들의 프로그램 속도 편차가 작아지므로, 블라인드 프로그램 단계에서 검증 동작을 보다 많이 생략 가능하다. 이에 따라, 전체적인 프로그램 속도가 향상된다.
도 12는 도 11에 도시된 제1 그룹(Group1) 및 제2 그룹(Group2)을 보다 자세히 나타내는 회로도이다.
도 12를 참조하면, 메모리 블록(115)에 연결된 비트 라인들의 그룹이 보다 상세히 도시되어 있다. 전술한 바와 같이, 메모리 블록(115)은 복수의 비트 라인들(BL1~BLm)에 각각 연결된 복수의 셀 스트링들을 포함한다. 각각의 셀 스트링들은 대응하는 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터들은 드레인 선택 라인(DSL)에 공통적으로 연결된다. 각각의 행 라인(row line)에 위치한 메모리 셀들은 제1 내지 제n 워드 라인들(WL1~WLn) 중 대응하는 워드 라인에 공통적으로 연결된다. 소스 선택 트랜지스터는 소스 선택 라인(SSL)에 연결된다.
선택된 워드 라인에 프로그램 펄스가 인가되는 동안, 제1 내지 제m 비트 라인들(BL1~BLm) 중 소거 상태를 유지하는 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가될 것이다. 또한, 선택된 워드 라인에 프로그램 펄스가 인가되는 동안, 제1 내지 제m 비트 라인들(BL1~BLm) 중 프로그램 대상 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가될 것이다. 소거 상태를 유지하는 메모리 셀들은 도 8a 내지 도 8c를 참조하여 전술한 바와 같이, 문턱 전압이 이동하지 않고 소거 상태(E)를 유지하게 된다. 이를 위해, 해당 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가되어 문턱 전압 이동을 방지한다. 또한, 프로그램 대상 메모리 셀들은 도 8a 내지 도 8c를 참조하여 전술한 바와 같이, 제1 내지 제3 프로그램 상태들(PV1~PV3) 중 어느 하나로 프로그램 될 메모리 셀들이다. 이를 위해 프로그램 대상 메모리 셀들과 연결된 비트 라인에는 프로그램 허용 전압이 인가된다.
도 12를 참조하면, 메모리 블록(115)은 제1 내지 제m 비트 라인들(BL1~BLm)과 연결된다. 제1 내지 제m 비트 라인들(BL1~BLm) 중, 제1 내지 제i 비트 라인들(BL1~BLi)은 제1 그룹(Group1)으로 결정된다. 한편, 제1 내지 제m 비트 라인들(BL1~BLm) 중, 제(i+1) 내지 제m 비트 라인들(BL(i+1)~BLm)은 제2 그룹(Group2)으로 결정된다. 제1 그룹에 포함되는 비트 라인들(BL1~BLi)은 제2 그룹(Group2)에 포함되는 비트 라인들(BL(i+1)~BLm)보다 상대적으로 어드레스 디코더(120)에 인접하여 위치한다. 따라서, 제1 내지 제i 비트 라인들(BL1~BLi) 중 프로그램 대상 메모리 셀들과 연결된 비트 라인에 인가되는 프로그램 허용 전압인 "제1 프로그램 허용 전압"의 전압 레벨은, 제(i+1) 내지 제m 비트 라인들(BL(i+1)~BLm) 중 프로그램 대상 메모리 셀들과 연결된 비트 라인에 인가되는 프로그램 허용 전압인 "제2 프로그램 허용 전압"의 전압 레벨보다 크다. 이와 같은 "제1 프로그램 허용 전압(VBLP1)"과 "제2 프로그램 허용 전압(VBLP2)"의 관계는 아래 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
VBLP1 = VBLP2 + ΔVBL
여기에서, ΔVBL은 양의 값일 수 있으며, 메모리 셀들의 프로그램 속도의 편차를 최소화할 수 있는 값으로서 선택될 수 있다. 예를 들어, ΔVBL은 실험적으로 결정될 수 있다. 한편, 예시적으로, 제2 프로그램 허용 전압(VBLP2)은 0V의 전압 레벨을 갖는 전압 또는 접지 전압일 수 있다.
수학식 1의 관계에 따라, 제1 프로그램 허용 전압(VBLP1)이 인가되는 비트 라인과 연결된 메모리 셀의 게이트-채널 전압 차이는, 제2 프로그램 허용 전압(VBLP2)이 인가되는 비트 라인과 연결된 메모리 셀의 게이트-채널 전압 차이보다 작다. 이에 따라, 제1 프로그램 허용 전압(VBLP1)이 인가되는 비트 라인에 연결된 메모리 셀의 전체적인 프로그램 속도가 하락하는 반면, 제2 프로그램 허용 전압(VBLP2)이 인가되는 비트 라인에 연결된 메모리 셀의 전체적인 프로그램 속도는 유지된다. 따라서, 전체적인 메모리 셀들의 프로그램 속도 편차가 감소한다.
한편, 제1 내지 제m 비트 라인들(BL1~BLm) 중 소거 상태(E)를 유지하는 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가된다. 예시적으로, 프로그램 금지 전압은 전원 전압일 수 있다. 프로그램 금지 전압이 인가되는 비트 라인과 연결된 셀 스트링의 채널 영역 전압은 상승하게 되므로, 워드 라인에 프로그램 펄스가 인가되더라도 메모리 셀이 프로그램 되지 않는다.
일 실시 예에서, 어드레스 디코더(120)에 인접한 비트 라인들에 상대적으로 높은 전압 레벨을 갖는 프로그램 허용 전압을 인가하는 것은 도 9a 및 도 9b에 도시된 블라인드 프로그램 동작 동안에만 해당될 수 있다. 이 경우, 노말 프로그램 동작 동안에는 제1 그룹(Group1) 및 제2 그룹(Group2)의 비트 라인들에 동일한 전압 레벨을 갖는 프로그램 허용 전압을 인가할 수 있다.
다른 실시 예에서, 어드레스 디코더(120)에 인접한 비트 라인들에 상대적으로 높은 전압 레벨을 갖는 프로그램 허용 전압을 인가하는 것을 도 9a 및 도 9b에 도시된 블라인드 프로그램 동작뿐만 아니라 노말 프로그램 동작 동안에도 유지할 수 있다. 이 경우, 노말 프로그램 동작 동안에도 제1 그룹(Group1)의 비트 라인들에 제1 프로그램 허용 전압(VBLP1)이 인가되고, 제2 그룹(Group2)의 비트 라인들에 제1 프로그램 허용 전압(VBLP2)이 인가될 수 있다.
도 11 및 도 12의 비트 라인 그룹화는 예시적인 것으로서, 보다 다양한 개수의 그룹을 결정할 수 있다. 이하, 도 13 및 도 14에서는 3개 이상의 그룹으로 비트 라인을 그룹화하는 실시 예에 대해 설명하기로 한다.
도 13은 비트 라인이 세 개의 그룹으로 구분된 메모리 블록(115)을 모식적으로 나타낸 도면이다. 도 13에서 메모리 블록(115)과 연결된 비트 라인들은 세 개의 그룹들(Group1, Group2, Group3)로 구분된다. 제1 그룹(Group1)에 속하는 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인에는 제1 프로그램 허용 전압(VBLP1)이 인가된다. 제2 그룹(Group2)에 속하는 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인에는 제2 프로그램 허용 전압(VBLP2)이 인가된다. 제3 그룹(Group3)에 속하는 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인에는 제3 프로그램 허용 전압(VBLP3)이 인가된다. 제1 내지 제3 그룹(Group1~Group3)에 속하는 전체 비트 라인들 중, 소거 상태를 유지하는 메모리 셀과 연결된 비트 라인에는 프로그램 금지 전압이 인가된다.
본 발명의 일 실시 예에서, 제1 내지 제3 프로그램 허용 전압(VBLP1, VBLP2, VBLP3) 사이의 관계는 다음 수학식 2 및 수학식 3과 같이 나타낼 수 있다.
[수학식 2]
VBLP1 = VBLP2 + ΔVBL1
[수학식 3]
VBLP2 = VBLP3 + ΔVBL2
여기에서, ΔVBL1 및 ΔVBL2는 양의 값일 수 있으며, 메모리 셀들의 프로그램 속도의 편차를 최소화할 수 있는 값으로서 선택될 수 있다. 일 실시 예에서, ΔVBL1 및 ΔVBL2는 서로 같은 값일 수도 있으나, 실시 예에 따라 서로 다른 값이 선택될 수도 있다.
도 14는 비트 라인이 네 개의 그룹으로 구분된 메모리 블록(115)을 모식적으로 나타낸 도면이다. 도 14에서 메모리 블록(115)과 연결된 비트 라인들은 네 개의 그룹들(Group1, Group2, Group3, Group4)로 구분된다. 제1 그룹(Group1)에 속하는 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인에는 제1 프로그램 허용 전압(VBLP1)이 인가된다. 제2 그룹(Group2)에 속하는 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인에는 제2 프로그램 허용 전압(VBLP2)이 인가된다. 제3 그룹(Group3)에 속하는 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인에는 제3 프로그램 허용 전압(VBLP3)이 인가된다. 제4 그룹(Group4)에 속하는 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인에는 제4 프로그램 허용 전압(VBLP4)이 인가된다. 제1 내지 제4 그룹(Group1~Group4)에 속하는 전체 비트 라인들 중, 소거 상태를 유지하는 메모리 셀과 연결된 비트 라인에는 프로그램 금지 전압이 인가된다.
도 14의 실시 예는 비트 라인 그룹의 개수를 제외하고는 도 13의 실시 예와 동일하므로, 중복되는 설명은 생략하기로 한다.
도 11, 도 13 및 도 14에 도시된 바와 같이, 비트 라인 그룹의 개수는 다양하게 결정될 수 있으며, 설명한 것 이외에도 5개 이상의 비트 라인 그룹의 개수를 결정할 수도 있다.
도 15는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 15를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 메모리 블록과 연결된 비트 라인의 위치에 기초하여, 어드레스 디코더에 인접하여 위치한 비트 라인들을 제1 비트 라인 그룹으로 결정하는 단계(S110), 메모리 블록과 연결된 비트 라인들에 복수의 전압값을 갖는 비트 라인 전압을 인가하는 단계(S130); 및 메모리 블록의 선택된 워드 라인에 프로그램 펄스를 인가하는 단계(S150)를 포함한다. 이하 각 단계에 대하여 설명하기로 한다.
단계(S110)에서, 도 11에 도시된 바와 같이 어드레스 디코더(120)에 인접하여 위치한 비트 라인들이 제1 비트 라인 그룹(Group1)으로 결정된다. 예시적으로, 제어 로직(140)은 메모리 셀 어레이(110) 내 특정 영역에 저장된 데이터에 기초하여 제1 비트 라인 그룹(Group1)에 속하게 될 비트 라인을 결정할 수 있다. 이 경우, 반도체 메모리 장치(110)의 생산자는 제1 비트 라인 그룹(Group1)에 속하게 될 비트 라인을 결정하고, 이에 대응하는 데이터를 메모리 셀 어레이(110) 내 상기 특정 영역에 저장할 수 있을 것이다.
단계(S130)에서, 메모리 블록과 연결된 비트 라인들에 복수의 전압값을 갖는 비트 라인 전압을 인가한다. 단계(S130)에서 메모리 블록과 연결된 비트 라인들 중 소거 상태가 유지되는 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가될 것이다. 한편, 메모리 블록과 연결된 비트 라인들 중 프로그램 대상 메모리 셀들과 연결된 비트 라인에는 프로그램 허용 전압이 인가될 것이다. 단계(S130)에 대해서는 도 16을 참조하여 후술하기로 한다.
단계(S150)에서, 메모리 블록의 선택된 워드 라인에 프로그램 펄스가 인가된다. 이에 따라, 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압이 이동한다. 또한, 프로그램 금지 전압이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 이동하지 않는다.
도 15에서 단계(S130) 이후에 단계(S150)이 수행되는 것으로 도시되어 있으나, 상기 두 단계들(S130, S150)은 실질적으로 동시에 수행될 수 있음을 알 수 있을 것이다.
도 15의 단계(S130) 및 단계(S150)은 하나의 프로그램 루프를 구성할 수 있다. 또한 도 15의 단계(S150)이 종료된 이후에, 단계(S130) 및 단계(S150)이 반복적으로 수행됨으로써 프로그램 동작을 계속 진행할 수 있다. 이 경우 도 9a 및 도 9b에 도시된 것과 같이 프로그램 동작이 진행될 것이다. 특히, 단계(S130) 및 단계(S150)는 도 9a 및 도 9b에 도시된 블라인드 프로그램 단계를 구성할 수 있다. 이 경우, 단계(S130) 및 단계(S150)가 반복되는 동안 검증 동작은 수행되지 않을 것이다.
도 16은 도 15의 비트 라인 전압 인가 단계를 보다 상세히 나타내는 순서도이다.
도 16을 참조하면, 도 15의 단계(S130)는, 제1 비트 라인 그룹에 속하는 비트라인들 중 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제1 비트 라인 전압을 인가하는 단계(S210), 제1 비트 라인 그룹에 속하지 않는 비트 라인들 중 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제2 비트 라인 전압을 인가하는 단계(S230) 및 전체 비트 라인들 중 프로그램 대상이 아닌 메모리 셀들에 연결된 비트 라인에 제3 비트 라인 전압을 인가하는 단계를 포함한다. 이하, 각 단계에 대하여 보다 상세히 설명하기로 한다.
단계(S210)에서, 도 11 및 도 12의 제1 그룹(Group1)에 속하는 비트 라인들 중, 프로그램 대상 메모리 셀과 연결된 비트 라인들에 제1 비트 라인 전압을 인가한다. 즉, 단계(210)의 제1 비트 라인 그룹은 도 11 및 도 12에 도시된 제1 그룹(Group1)일 수 있다. 상기 제1 비트 라인 전압은, 전술한 제1 프로그램 허용 전압(VBLP1)일 수 있다. 한편, 단계(S230)에서, 제1 그룹(Group1)에 속하지 않는 제2 그룹(Group2)의 비트 라인들 중, 프로그램 대상 메모리 셀과 연결된 비트 라인들에 제2 비트 라인 전압을 인가한다. 상기 제2 비트 라인 전압은, 전술한 제2 프로그램 허용 전압(VBLP2)일 수 있다. 또한, 단계(S250)에서, 메모리 블록과 연결된 전체 비트 라인들 중에서, 프로그램 대상이 아닌 소거 상태를 유지할 메모리 셀들과 연결된 비트 라인에 제3 비트 라인 전압을 인가한다. 상기 제3 비트 라인 전압은 프로그램 금지 전압일 수 있다.
도 16에서 단계(S210) 이후에 단계(S230)가 수행되고, 단계(S230) 이후에 단계(S250)가 수행되는 것으로 도시되어 있으나, 상기 세 단계들(S210, S230, S250)은 실질적으로 동시에 수행될 수 있음을 알 수 있을 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 블라인드 프로그램 구간 동안 어드레스 디코더(120)와 인접하여 위치한 비트라인들에 대해 상대적으로 높은 프로그램 허용 전압을 인가한다. 이에 따라 프로그램 대상 메모리 셀들의 프로그램 속도 편차가 줄어들게 된다. 따라서 블라인드 프로그램 구간을 보다 길게 유지할 수 있으며, 프로그램 검증 단계를 보다 많이 생략할 수 있어 반도체 메모리 장치의 프로그램 속도가 향상된다.
도 17은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 18에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (13)

  1. 복수의 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블록 중 선택된 메모리 블록에 대한 프로그램 동작을 수행하는 주변 회로; 및
    상기 주변 회로의 프로그램 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 선택된 메모리 블록은 복수의 비트 라인들과 연결되고, 상기 복수의 비트 라인들은 위치에 기초하여 결정되는 제1 비트 라인 그룹 및 제2 비트 라인 그룹으로 그룹화되며,
    상기 선택된 메모리 블록의 블라인드 프로그램 동작 동안에, 상기 제어 로직은 상기 제1 비트 라인 그룹에 속하는 비트 라인들에 대하여 제1 비트 라인 전압을 프로그램 허용 전압으로서 인가하고, 상기 제2 비트 라인 그룹에 속하는 비트 라인들에 대하여 상기 제1 비트 라인 전압과 상이한 전압 레벨을 갖는 제2 비트 라인 전압을 프로그램 허용 전압으로서 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 주변 회로는 어드레스 디코더를 포함하고,
    상기 제1 비트 라인 그룹은 상대적으로 상기 어드레스 디코더에 인접하여 위치하는 비트 라인들로 구성되고,
    상기 제2 비트 라인 그룹은 상대적으로 상기 어드레스 디코더에 멀리 위치하는 비트 라인들로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 비트 라인 전압의 전압 레벨은 상기 제2 비트 라인 전압의 전압 레벨보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제2 비트 라인 전압은 접지 전압인 것을 특징으로 하는, 반도체 메모리 장치.
  5. 복수의 비트 라인과 연결된 적어도 하나의 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 메모리 블록에 포함된 복수의 메모리 셀들에 대해 프로그램 동작을 수행하는 주변 회로; 및
    블라인드 프로그램 구간 동안, 상기 복수의 메모리 셀들의 위치에 기초하여 결정되는 상이한 프로그램 허용 전압들을 상기 복수의 메모리 셀들 중 프로그램 대상 메모리 셀과 연결된 비트 라인들에 인가하도록 상기 주변 회로를 제어하는 제어 로직을 포함하는, 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 블라인드 프로그램 구간 동안, 상기 제어 로직은 상기 복수의 메모리 셀들에 대해 검증 동작을 수행하지 않도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 주변 회로는 어드레스 디코더를 포함하고,
    상기 복수의 비트 라인은 상기 어드레스 디코더에 상대적으로 인접하여 위치하는 제1 비트 라인 그룹 및 상기 어드레스 디코더에 상대적으로 멀리 위치하는 제2 비트 라인 그룹으로 그룹화되는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제어 로직은:
    상기 제1 비트 라인 그룹의 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인들에는 제1 비트 라인 전압이 인가되고,
    상기 제2 비트 라인 그룹의 비트 라인들 중 프로그램 대상 메모리 셀과 연결된 비트 라인들에는 제2 비트 라인 전압이 인가되며,
    상기 비트 라인들 중 프로그램 대상이 아닌 메모리 셀과 연결된 비트 라인들에는 프로그램 금지 전압이 인가되도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 프로그램 대상으로 선택된 메모리 블록과 연결된 비트 라인의 위치에 기초하여, 어드레스 디코더에 인접하여 위치한 비트 라인들을 제1 비트 라인 그룹으로 결정하는 단계;
    상기 제1 비트 라인 그룹에 속하는 비트 라인들 중, 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제1 비트 라인 전압을 인가하고, 상기 제1 비트 라인 그룹에 속하지 않는 비트 라인들 중, 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제2 비트 라인 전압을 인가하며, 프로그램 대상이 아닌 메모리 셀들에 연결된 비트 라인에 제3 비트 라인 전압을 인가하는 단계; 및
    상기 메모리 블록의 선택된 워드 라인에 프로그램 펄스를 인가하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서,
    상기 제1 비트 라인 전압의 전압 레벨은 상기 제2 비트 라인 전압의 전압 레벨보다 큰 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 제3 비트 라인 전압은 프로그램 금지 전압인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제10 항에 있어서, 상기 제2 비트 라인 전압은 접지 전압인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제9 항에 있어서, 상기 제1 비트 라인 그룹에 속하는 비트 라인들 중, 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제1 비트 라인 전압을 인가하고, 상기 제1 비트 라인 그룹에 속하지 않는 비트 라인들 중, 프로그램 대상 메모리 셀들에 연결된 비트 라인에 제2 비트 라인 전압을 인가하며, 프로그램 대상이 아닌 메모리 셀들에 연결된 비트 라인에 제3 비트 라인 전압을 인가하는 단계 및 상기 메모리 블록의 선택된 워드 라인에 프로그램 펄스를 인가하는 단계는, 블라인드 프로그램(blind program) 구간 동안 수행되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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