CN109817265B - 半导体存储装置及其操作方法 - Google Patents

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Abstract

半导体存储装置及其操作方法。一种半导体存储装置可以包括存储单元阵列、外围电路和控制逻辑。存储单元阵列可以包括多个存储块。所述外围电路可以对所述存储块当中的所选存储块执行编程操作。所述控制逻辑可以控制所述外围电路的编程操作。所选存储块可以与多条位线联接，并且基于与被分组成第一位线组和第二位线组的所述位线联接的存储单元的编程速度将所述位线分组成所述第一位线组和所述第二位线组。在所选存储块的盲编程操作期间，控制逻辑可以控制外围电路将不同的编程许可电压施加到至少两个位线组的位线。

Description

半导体存储装置及其操作方法
技术领域
本公开的各个实施方式总体上涉及电子装置，并且更具体地，涉及半导体存储装置和操作半导体存储装置的方法。
背景技术
通常，存储装置可以具有串水平地布置在半导体基板上的二维结构或者串垂直地层叠在半导体基板上的三维结构。三维存储装置被设计为克服二维存储装置的集成度的限制，并且可以包括垂直地层叠在半导体基板上的多个存储单元。
发明内容
本公开的实施方式可以提供一种半导体存储装置，该半导体存储装置包括：存储单元阵列，该存储单元阵列包括多个存储块；外围电路，该外围电路被配置成对所述多个存储块当中的所选存储块执行编程操作；以及控制逻辑，该控制逻辑被配置成控制所述外围电路的所述编程操作。所选存储块可以与多条位线联接。可以基于与被分组成第一位线组和第二位线组的所述多条位线联接的每个存储单元的编程速度来将所述多条位线分组成所述第一位线组和所述第二位线组。在所选存储块的盲编程操作期间，所述控制逻辑可以控制所述外围电路向属于所述第一位线组的位线施加第一位线电压作为编程许可电压，并且向属于所述第二位线组的位线施加电平与所述第一位线电压的电平不同的第二位线电压作为编程许可电压。
本公开的实施方式可以提供一种半导体存储装置，该半导体存储装置包括：存储单元阵列，该存储单元阵列包括与多条位线联接的至少一个存储块；外围电路，该外围电路被配置成对所述存储块中包括的多个存储单元执行编程操作；以及控制逻辑，该控制逻辑被配置成在盲编程时间段期间控制所述外围电路向与所述多个存储单元当中的待编程的存储单元联接的位线施加基于所述多个存储单元的编程速度确定的不同编程许可电压。
本公开的实施方式可以提供一种操作半导体存储装置的方法，该方法包括以下步骤：基于与被选择为待编程的目标的存储块联接的位线的位置，确定与地址解码器邻近设置的位线为第一位线组；向属于所述第一位线组的位线当中的与待编程的存储单元联接的位线施加第一位线电压，向不属于所述第一位线组的位线当中的与待编程的存储单元联接的位线施加第二位线电压，并且向与不被编程的存储单元联接的位线施加第三位线电压；以及向所述存储块的所选字线施加编程脉冲。
本公开的实施方式可以提供一种操作半导体存储装置的方法，该方法包括以下步骤：提供存储块中包括的多个存储单元之间的编程速度的第一偏差；将所述多个存储单元中的第二多个存储单元分组，以提供所述第二多个存储单元中的存储单元之间的编程速度的第二偏差；将所述多个存储单元中的第三多个存储单元分组，以提供所述第三多个存储单元中的存储单元之间的编程速度的第三偏差；在所述存储块的编程操作的盲编程操作期间，向与所述第二多个存储单元联接的位线施加作为第一位线电压的第一编程许可电压；以及在所述存储块的所述编程操作的所述盲编程操作期间，向与所述第三多个存储单元联接的位线施加作为第二位线电压的第二编程许可电压。所述第一位线电压的电平可以不同于所述第二位线电压的电平。
附图说明
图1是例示根据本公开的实施方式的半导体存储装置的框图。
图2是例示图1的存储单元阵列的示例的图。
图3是例示图1的存储单元阵列的示例的图。
图4是例示图1的存储单元阵列的示例的图。
图5是例示图1的存储单元阵列的示例的图。
图6是例示根据本公开的实施方式的半导体存储装置的编程操作的示例的图。
图7是例示根据本公开的实施方式的半导体存储装置的编程操作的示例的图。
图8A、图8B和图8C是例示根据本公开的实施方式的盲编程操作期间的阈值电压分布的图。
图9A和图9B是例示根据本公开的实施方式的盲编程操作的图。
图10是例示根据本公开的实施方式的取决于存储单元的位置的编程速度的框图。
图11是例示根据本公开的实施方式的两组位线所联接的存储块的示意图。
图12是详细例示图11中示出的第一组和第二组的电路图。
图13是例示根据本公开的实施方式的三组位线所联接的存储块的示意图。
图14是例示根据本公开的实施方式的四组位线所联接的存储块的示意图。
图15是例示根据本公开的实施方式的操作半导体存储装置的方法的流程图。
图16是详细例示图15的位线电压施加步骤的流程图。
图17是例示包括图1的半导体存储装置的存储系统的框图。
图18是例示图17的存储系统的应用的示例的框图。
图19是例示包括参照图18描述的存储系统的计算系统的框图。
具体实施方式
现在将在下文中参照附图描述实施方式的示例；然而，这些实施方式可以按不同的形式实施，而不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底和完整的，并且将把实施方式的示例的范围充分地传达给本领域技术人员。
在附图中，为了图示清晰起见，可夸大尺寸。应该理解，当一个元件被称为“在”两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者还可存在一个或更多个中间元件。
下文中，将参照附图来描述实施方式。本文中，参照作为实施方式的示意性例示(和中间结构)的截面图来描述实施方式。如此，将预料到由于例如制造技术和/或容差而导致的图示的形状的变化。因此，实施方式不应该被理解为限于本文中例示的区域的特定形状，而是可包括由例如制造而导致的形状的偏差。在附图中，为了清晰起见，可以夸大层和区域的长度和大小。附图中的相似的参考标号表示相似的元件。
可以使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应该限制各种组件。使用这些术语只是出于将一组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件，依次类推。此外，“和/或”可以包括所提到的组件中的任一个或组合。
此外，单数形式可包括复数形式，只要它在句子中没有具体提到。此外，说明书中使用的“包括/包含”或其变型表示存在或添加一个或更多个组件、步骤、操作和元件。
此外，除非另外定义，否则包括技术术语和科学术语的本说明书中使用的所有术语具有与相关领域的技术人员将通常理解的含义相同的含义。通用字典中定义的术语应该被理解为具有与相关领域的背景下将理解的含义相同的含义，并且除非在本说明书中另外清楚地定义，否则不应该被理解为具有理想或过于正式的含义。
还要注意，在本说明书中，“连接/联接”是指一个组件不仅可直接地联接另一个组件，而且可通过间接组件间接地联接另一个组件。另一方面，“直接地连接/直接地联接”是指在没有中间组件的情况下一个组件直接地联接另一个组件。
本公开的各个实施方式可以涉及操作速度提高的半导体存储装置。
本公开的各个实施方式可以涉及操作具有改进的操作速度的半导体存储装置的方法。
图1是例示了根据本公开的实施方式的半导体存储装置100的框图。
参照图1，半导体存储装置100包括存储单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压发生器150。
存储单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以通过字线WL与地址解码器120联接。存储块BLK1至BLKz可以通过位线BL1至BLm与读/写电路130联接。存储块BLK1至BLKz中的每一个包括多个存储单元。在实施方式中，多个存储单元可以是非易失性存储单元，并且由具有垂直沟道结构的非易失性存储单元形成。存储单元阵列110可以由具有二维结构的存储单元阵列形成。在实施方式中，存储单元阵列110可以由具有三维结构的存储单元阵列形成。存储单元阵列中包括的存储单元中的每一个可以存储至少一位数据。在实施方式中，存储单元阵列110中包括的存储单元中的每一个可以是存储1位数据的单级单元(SLC)。在实施方式中，存储单元阵列110中包括的存储单元中的每一个可以是存储2位数据的多级单元(MLC)。在实施方式中，存储单元阵列110中包括的存储单元中的每一个可以是存储3位数据的三级单元。在实施方式中，存储单元阵列110中包括的存储单元中的每一个可以是存储4位数据的四级单元。在各个实施方式中，存储单元阵列110可以包括各自存储5位或更多位的数据的多个存储单元。
地址解码器120、读/写电路130、控制逻辑140和电压发生器150作为用于驱动存储单元阵列110的外围电路进行操作。地址解码器120通过字线WL与存储单元阵列110联接。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120可以通过设置在半导体存储装置100中的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可以对接收到的地址当中的块地址进行解码。地址解码器120基于解码后的块地址来选择至少一个存储块。当在读操作期间执行读电压施加操作时，地址解码器120可以将电压发生器150所产生的读电压Vread施加到所选存储块的所选字线，并且将通过电压Vpass施加到其它未选字线。在编程验证操作期间，地址解码器120可以将电压发生器150所产生的验证电压施加到所选存储块的所选字线，并且将通过电压Vpass施加到其它未选字线。
地址解码器120可以对接收到的地址当中的列地址进行解码。地址解码器120可以将解码后的列地址发送到读/写电路130。
可基于页来执行半导体存储装置100的读或编程操作。在请求读或编程操作时接收到的地址可以包括块地址、行地址和列地址。地址解码器120可以响应于块地址和行地址而选择一个存储块和一条字线。列地址可以被地址解码器120解码并且被提供到读/写电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读/写电路130包括多个页缓冲器PB1至PBm。读/写电路130可以在存储单元阵列110的读操作期间作为读电路操作，并且在写操作期间作为写电路操作。页缓冲器PB1至PBm通过位线BL1至BLm与存储单元阵列110联接。在读操作或编程验证操作期间，为了感测存储单元的阈值电压，页缓冲器PB1至PBm可以向与存储单元联接的位线连续地供应感测电流，并且每个页缓冲器可以通过感测节点来感测取决于对应存储单元的编程状态的流动电流量的变化，并且将其作为感测数据进行锁存。读/写电路130响应于从控制逻辑140输出的页缓冲控制信号而操作。
在读操作期间，读/写电路130可以感测存储单元的数据并且暂时存储读出的数据，然后将数据DATA输出到半导体存储装置100的输入/输出缓冲器(未示出)。在实施方式中，读/写电路130可以包括列选择电路等以及页缓冲器(或页寄存器)。
控制逻辑140与地址解码器120、读/写电路130和电压发生器150联接。控制逻辑140可以通过半导体存储装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL而控制半导体存储装置100的整体操作。控制逻辑140可以输出用于控制多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读/写电路130执行存储单元阵列110的读操作。
在根据本公开的实施方式的半导体存储装置100及其操作方法中，根据每个存储单元的位置，调节将施加到对应位线的编程许可电压。因此，能够减小存储单元之间的编程速度偏差。由此，能够提高半导体存储装置100的编程速度。将参照图6至图16来描述根据按照本公开的实施方式的半导体存储装置100及其操作方法的调节将施加到位线的编程许可电压的操作的细节。
电压发生器150可以响应于从控制逻辑140输出的控制信号而在读操作期间产生读电压Vread和通过电压Vpass。电压发生器150可以包括被配置成接收内部源电压的多个抽吸电容器，以便产生具有各种电平的多个电压，并且通过在控制逻辑140的控制下选择性地启用所述多个抽吸电容器来产生多个电压。
图2是例示图1的存储单元阵列110的示例的图。
参照图2，存储单元阵列110包括多个存储块BLK1至BLKz。每个存储块可具有三维结构。每个存储块可包括层叠在基板上的多个存储单元。存储单元在+X方向、+Y方向和+Z方向上布置。将参照图3和图4来描述每个存储块的结构。
图3是例示图1的存储单元阵列110的示例的图。
参照图3，存储单元阵列110_1中包括的第一存储块BLK1至第z存储块BLKz与第一位线BL1至第m位线BLm共同联接。在图3中，为了便于说明，例示了多个存储块BLK1至BLKz当中的仅第一存储块BLK1的元件，而省略了其它存储块BLK2至BLKz中的每一个的元件的例示。应当理解，存储块BLK2至BLKz中的每一个具有与第一存储块BLK1的配置相同的配置。
存储块BLK1包括多个单元串CS1_1至CS1_m。第一单元串CS1_1至第m单元串CS1_m分别联接到第一位线BL1至第m位线BLm。
第一单元串CS1_1至第m单元串CS1_m中的每一个包括漏选择晶体管DST、彼此串联联接的多个存储单元MC1至MCn以及源选择晶体管SST。漏选择晶体管DST与漏选择线DSL1联接。第一存储单元MC1至第n存储单元MCn分别与第一字线WL1至第n字线WLn联接。源选择晶体管SST与源选择线SSL1联接。漏选择晶体管DST的漏极与对应的位线联接。第一单元串CS1_1至第m单元串CS1_m的漏选择晶体管DST分别联接到第一位线BL1至第m位线BLm。源选择晶体管SST的源极与公共源线CSL联接。在实施方式中，公共源线CSL可以与第一存储块BLK1至第z存储块BLKz共同联接。
漏选择线DSL1、第一字线WL1至第n字线WLn和源选择线SSL1受地址解码器120控制。公共源线CSL受控制逻辑140控制。第一位线BL1至第m位线BLm受读/写电路130控制。
如图3中所示，根据本公开的实施方式的半导体存储装置100的存储单元阵列110可以由具有二维结构的存储单元阵列110_1形成。然而，在各个实施方式中，半导体存储装置100的存储单元阵列110可以由具有三维结构的存储单元阵列形成。以下将在本文中参照图4和图5来描述具有三维结构的存储单元阵列。
图4是例示图1的存储单元阵列110的示例(110_2)的图。
参照图4，存储单元阵列110_2包括多个存储块BLK1至BLKz。在图4中，为了便于说明，例示了第一存储块BLK1的内部配置，而省略了其它存储块BLK2至BLKz中的每一个的内部配置。应当理解，第二存储块BLK2至第z存储块BLKz中的每一个具有与第一存储块BLK1的配置相同的配置。
参照图4，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可以被形成为“U”形。在第一存储块BLK1中，m个单元串布置在行方向(即，正(+)X方向)上。在图4中，例示了两个单元串布置在列方向(即，正(+)Y方向)上。然而，该例示是为了方便描述而进行的，并且应该理解，三个或更多个单元串可以布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管状晶体管PT和至少一个漏选择晶体管DST。
选择晶体管SST和DST以及存储单元MC1至MCn可以具有彼此相似的结构。在实施方式中，选择晶体管SST和DST和存储单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可以在每个单元串中提供用于提供沟道层的柱。在实施方式中，可以在每个单元串中提供用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源选择晶体管SST联接在公共源线CSL与存储单元MC1至MCp之间。
在实施方式中，布置在同一行中的单元串的源选择晶体管与在行方向上延伸的源选择线联接，并且布置在不同行中的单元串的源选择晶体管与不同的源选择线联接。在图4中，第一行中的单元串CS11至CS1m的源选择晶体管与第一源选择线SSL1联接。第二行中的单元串CS21至CS2m的源选择晶体管联接到第二源选择线SSL2。
在实施方式中，单元串CS11至CS1m和CS21至CS2m的源选择晶体管可以与单条源选择线共同联接。
每个单元串中的第一存储单元MC1至第n存储单元MCn联接在源选择晶体管SST和漏选择晶体管DST之间。
第一存储单元MC1至第n存储单元MCn可以被划分成第一存储单元MC1至第p存储单元MCp以及第p+1存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp在与正(+)Z方向相反的方向上依次布置，并且串联联接在源选择晶体管SST和管状晶体管PT之间。第p+1存储单元MCp+1至第n存储单元MCn可以在+Z方向上依次布置并且串联连接在管状晶体管PT和漏选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp以及第p+1存储单元MCp+1至第n存储单元MCn通过管状晶体管PT彼此联接。每个单元串的第一存储单元MC1至第n存储单元MCn的栅极可以分别与第一字线WL1至第n字线WLn联接。
每个单元串的管状晶体管PT的栅极与管线PL联接。
每个单元串的漏选择晶体管DST联接在对应位线和存储单元MCp+1至MCn之间。布置在行方向上的单元串与在行方向上延伸的漏选择线联接。第一行中的单元串CS11至CS1m的漏选择晶体管与第一漏选择线DSL1联接。第二行中的单元串CS21至CS2m的漏选择晶体管与第二漏选择线DSL2联接。
布置在列方向上的单元串可以与在列方向上延伸的位线联接。在图4中，第一列中的单元串CS11至CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m与第m位线BLm联接。
布置在行方向上的单元串中的与同一字线联接的存储单元构成单页。例如，第一行中的单元串CS11至CS1m当中的与第一字线WL1联接的存储单元形成单页。第二行中的单元串CS21至CS2m当中的与第一字线WL1联接的存储单元形成另一个单页。可以通过选择漏选择线DSL1和DSL2中的任一个来选择在单行方向上布置的单元串。可以从通过选择字线WL1至WLn中的任一条而选择的单元串当中选择一个页。
图5是例示图1的存储单元阵列110的示例(110_3)的图。
参照图5，存储单元阵列110_3包括多个存储块BLK1’至BLKz’。在图5中，为了便于说明，例示了第一存储块BLK1’的内部配置，而省略了其它存储块BLK2’至BLKz’中的每一个的内部配置。应当理解，第二存储块BLK2’至第z存储块BLKz’中的每一个具有与第一存储块BLK1’的配置相同的配置。
第一存储块BLK1’包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个在正(+)Z方向上延伸。在第一存储块BLK1’中，m个单元串布置在+X方向上。在图4中，例示了两个单元串布置在+Y方向上。然而，该例示是为了方便描述而进行的，并且应该理解，三个或更多个单元串可以布置在列方向上。
单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括至少一个源选择晶体管SST、第一存储单元MC1至第n存储单元MCn和至少一个漏选择晶体管DST。
每个单元串的源选择晶体管SST联接在公共源线CSL与存储单元MC1至MCn之间。第二行中布置的单元串的源选择晶体管与同一源选择线联接。第一行中布置的单元串CS11’至CS1m’的源选择晶体管可以与第一源选择线SSL1联接。第二行中布置的单元串CS21’至CS2m’的源选择晶体管可以与第二源选择线SSL2联接。在实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源选择晶体管可以与单条源选择线共同联接。
每个单元串中的第一存储单元MC1至第n存储单元MCn串联联接在源选择晶体管SST和漏选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极分别与第一字线WL1至第n字线WLn联接。
每个单元串的漏选择晶体管DST联接在对应位线和存储单元MC1至MCn之间。在行方向上布置的单元串的漏选择晶体管可以与在行方向上延伸的漏选择线联接。第一行中的单元串CS11’至CS1m’的漏选择晶体管可以与第一漏选择线DSL1联接。第二行中的单元串CS21’至CS2m’的漏选择晶体管可以与第二漏选择线DSL2联接。
结果，图5的存储块BLK1’具有与图4的存储块BLK1的等效电路相似的等效电路，不同之处在于每个单元串中都不包括管状晶体管PT。
图6是例示根据本公开的实施方式的半导体存储装置的编程操作的示例的图。参照图6，例示了存储2位数据的多级单元(MCL)的编程操作。详细地，图6是例示了根据最低有效位(LSB)页编程和最高有效位(MSB)页编程的存储单元的阈值电压分布的图。
参照图6，存储单元在被编程之前保持在擦除状态E。此后，随着编程操作被执行，存储2位数据的存储单元具有以下两种状态。存储单元通过LSB编程操作而具有擦除状态E或临时编程状态PT。随后，存储单元通过MSB编程操作而具有擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3。
图7是例示根据本公开的实施方式的半导体存储装置的编程操作的示例的图。以与图6的示例相同的方式，图7例示了存储2位数据的多级单元的编程操作。与图6的示例不同，参照图7，存储单元的阈值电压从擦除状态E转变为相应的编程状态PV1、PV2和PV3，而不执行将存储单元编程为临时编程状态PT的操作。这种编程方法可以被称为“一次性(one-shot)编程”。
在一次性编程的情况下，可以使用盲编程方案，在盲编程方案中，在编程操作的初始阶段中省略了验证操作。这样的原因是因为以下的事实：因为在编程操作的初始阶段中待编程的存储单元的阈值电压的移位宽度相对小，因此可以通过省略不必要的验证操作来提高整体编程速度。以下将参照图8A至图9B来描述盲编程方案。
图8A、图8B和图8C是例示根据本公开的实施方式的盲编程操作期间的阈值电压分布的图。图9A和图9B是例示根据本公开的实施方式的盲编程操作的图。下文中，将参照图8A至图9B来描述盲编程操作。
参照图8A，例示了在编程操作开始之前存储单元的阈值电压分布。在完成了编程操作之后，处于擦除状态E的存储单元可以被编程为第一编程状态PV1、第二编程状态PV2和第三编程状态PV3。在图8A中，因为没有被编程为第一编程状态PV1、第二编程状态PV2或第三编程状态PV3的存储单元，所以用虚线指示第一编程状态PV1、第二编程状态PV2和第三编程状态PV3。
参照图8B，可以理解，当编程操作开始时，编程脉冲被施加到待编程的存储单元，使得存储单元的阈值电压分布移位。换句话讲，除了存储单元当中的将保持在擦除状态E的存储单元之外，待编程为第一编程状态PV1、第二编程状态PV2和第三编程状态PV3的存储单元的阈值电压分布移位。在这种情况下，编程禁止电压被施加到与将保持在擦除状态E的存储单元联接。编程许可电压被施加到与将被编程为第一编程状态PV1、第二编程状态PV2和第三编程状态PV3的存储单元联接的位线。在这种状态下，当编程脉冲被施加到所选字线时，将保持在擦除状态E的存储单元的阈值电压保持不变，并且待编程为第一编程状态PV1、第二编程状态PV2和第三编程状态PV3的存储单元的阈值电压移位。如图8B中所示，在编程操作的初始阶段，待编程的存储单元的阈值电压PI低于第一电压R1。在图8B中示出的情况下，任何存储单元的阈值电压都未达到第一编程状态PV1，使得可以在不执行验证操作的情况下施加编程脉冲。
参照图8C，例示了待编程的存储单元中的一些的阈值电压超过第一电压R1并且达到第一编程状态PV1的情况。由于存在其阈值电压达到第一编程状态PV1的存储单元，因此通过执行验证操作来将其阈值电压已经达到目标编程状态的存储单元与其它存储单元相区分，并且选择性地改变对应存储单元的阈值电压。
参照图9A，例示了当存储单元当中存在其编程速度相对高的存储单元时的盲编程操作。参照图9B，例示了当存储单元当中不存在其编程速度相对高的存储单元时的盲编程操作。参照图9A，在盲编程时间段期间，第一编程脉冲Vp1至第四编程脉冲Vp4被施加到所选字线。在图9A的示例中，因为存在其编程速度相对高的存储单元，所以通过只向所选字线施加编程脉冲四次，对应的存储单元达到第一编程状态PV1。由此，盲编程操作终止，正常编程操作开始，使得执行使用第一验证电压Vr1、第二验证电压Vr2和第三验证电压Vr3的验证操作。
参照图9B，在盲编程时间段期间，第一编程脉冲Vp1至第七编程脉冲Vp7被施加到所选字线。在图9B的示例中，因为没有其编程速度相对高的存储单元，所以在已经施加编程脉冲七次之后，达到第一编程状态PV1的存储单元变得存在。由此，盲编程操作终止，正常编程操作开始，使得执行使用第一验证电压Vr1、第二验证电压Vr2和第三验证电压Vr3的验证操作。
参照图9A和图9B，可以理解，如果在编程操作的初始阶段长时间保持盲编程操作，则验证操作的次数减少，由此能够提高编程速度。换句话讲，在图9A的情况下，在施加第一编程脉冲Vp1至第四编程脉冲Vp4的期间省略了验证操作，但是在图9B的情况下，可以在施加第一编程脉冲Vp1至第七编程脉冲Vp7的期间省略验证操作。因此，为了提高编程速度，必须增加盲编程操作期间编程脉冲的施加次数。如上所述，在因为在存储单元之间存在大的编程速度偏差而因此存在其编程速度相对高的存储单元的情况下，盲编程操作提早终止，如图9A中所示。另一方面，在因为在存储单元之间存在小的编程速度偏差而因此不存在其编程速度相对高的存储单元的情况下，长时间保持盲编程操作，如图9B中所示，由此能够提高整体编程速度。
在根据本公开的实施方式的半导体存储装置100中，根据存储单元的位置，可以调节将施加到对应位线的编程许可电压，由此能够减小存储单元之间的编程速度偏差。因此，如图9B中所示，能够增加执行盲编程操作的时间，使得能够提高整体编程速度。
虽然已经参照图8A至图9B描述了多级单元的盲编程操作，但是应该理解，也可以按照与多级单元的方式相似的方式对存储3位数据的三级单元(TLC)或存储4位或更多位数据的存储单元执行盲编程操作。
图10是例示根据本公开的实施方式的取决于存储单元位置的编程速度的框图。参照图10，例示了包括在图1中示出的半导体存储装置100的组件当中的存储单元阵列110中的存储块(BLKi)115、地址解码器120和页缓冲器135。如上所述，存储块115通过字线WL与地址解码器120联接，并且通过位线BL与页缓冲器135联接。图10中示出的页缓冲器135可以是图1中示出的页缓冲器PB1至PBm中的任一个。
存储块115可以包括多个物理页。所述多个物理页当中的被选择为待编程的目标的物理页117可以包括多个存储单元。物理页117中包括的存储单元与单条字线联接。存储单元与相应的不同位线联接。
可能存在影响个体存储单元的编程速度的各种因素。物理页117中包括的存储单元中的每一个的编程速度可以根据作为因素之一的存储单元位置而改变。例如，与地址解码器120邻近设置的存储单元118的编程速度可以高于远离地址解码器120设置的存储单元119的编程速度。因此，如果与地址解码器120邻近设置的存储单元118的编程速度减小，则能够减小物理页117中包括的存储单元之间的编程速度偏差。因此，如图9B中所示，能够增加执行盲编程操作的时间，使得能够相对减少验证操作的次数，由此能够提高整体编程速度。在根据本公开的实施方式的半导体存储装置及其操作方法中，与设置在存储块中的存储单元联接的位线被划分成多个组，并且相对高的编程许可电压被施加到与地址解码器邻近设置的位线，以便减小对应存储单元的编程速度。由此，能够提高整体编程速度。
图11是例示两组位线所联接的存储块115的示意图。参照图11，根据位线的位置，与存储块115联接的位线可以被划分成第一组Group1和第二组Group2。另外参照图10，第一组Group1中包括的位线可以是与地址解码器120相对邻近设置的位线。第二组Group2中包括的位线可以是与地址解码器120相邻远离设置的位线。在根据本公开的半导体存储装置100及其操作方法中，将施加到属于第一组Group1的位线的编程许可电压与将施加到属于第二组Group2的位线的编程许可电压不同。详细地，将施加到属于第一组Group1的位线的编程许可电压高于将施加到属于第二组Group2的位线的编程许可电压。因此，能够减小与属于第一组Group1的位线联接并且将被编程的存储单元的编程速度。因此，物理页117中包括的存储单元之间的编程速度偏差减小，由此能够减少正常编程操作中的验证操作的次数。因此，能够提高整体编程速度。
图12是例示图11中示出的第一组Group1和第二组Group2的电路图。
图12例示了例如与存储块115联接的位线组。如上所述，存储块115包括与相应位线BL1至BLm联接的多个单元串。单元串中的每一个包括漏选择晶体管、彼此串联联接的多个存储单元以及源选择晶体管。单元串的漏选择晶体管与漏选择线DSL共同联接。每条行线上设置的存储单元与第一字线WL1至第n字线WLn中的对应一条共同联接。单元串的源选择晶体管与源选择线SSL联接。
在向所选字线施加编程脉冲的期间，可以向第一位线BL1至第m位线BLm当中的与保持在擦除状态的存储单元联接的位线施加编程禁止电压。在向所选字线施加编程脉冲的期间，可以向第一位线BL1至第m位线BLm当中的与待编程的存储单元联接的位线施加编程禁止电压。如参照图8A至图8C描述的，保持在擦除状态的存储单元可以保持在擦除状态E，而其阈值电压没有移位。为此目的，向与对应存储单元联接的位线施加编程禁止电压，以便防止阈值电压移位。如参照图8A至图8C描述的，待编程的存储单元可以是将被编程为第一编程状态PV1、第二编程状态PV2和第三编程状态PV3中的任一个的存储单元。为此目的，可以向与待编程的存储单元联接的位线施加编程许可电压。
参照图12，存储块115与第一位线BL1至第m位线BLm联接。第一位线BL1至第m位线BLm当中的第一位线BL1至第i位线BLi属于第一组Group1。第一位线BL1至第m位线BLm当中的第i+1位线BL(i+1)至第m位线BLm属于第二组Group2。第一组Group1中包括的位线BL1至BLi比第二组Group2中包括的位线BL(i+1)至BLm更靠近于地址解码器120设置。因此，作为将施加到第一位线BL1至第i位线BLi当中的与待编程的存储单元联接的位线的编程许可电压的“第一编程许可电压”的电平大于作为将施加到第i+1位线BL(i+1)至第m位线BLm当中的与待编程的存储单元联接的位线的编程许可电压的“第二编程许可电压”的电平。“第一编程许可电压VBLP1”和“第二编程许可电压VBLP2”之间的关系可以被表示为下式1。
[式1]
VBLP1＝VBLP2+ΔVBL
这里，ΔVBL可以是正值并且被选择为能够使存储单元之间的编程速度偏差最小化的值。例如，可以通过实验来确定ΔVBL。例如，第二编程许可电压VBLP2可以是具有电平为0V的电压或接地电压。
根据式1的关系，与被施加第一编程许可电压VBLP1的位线联接的存储单元的栅沟道电压差小于与被施加第二编程许可电压VBLP2的位线联接的存储单元的栅沟道电压差。因此，与被施加第一编程许可电压VBLP1的位线联接的存储单元的整体编程速度减小，而与被施加第二编程许可电压VBLP2的位线联接的存储单元的整体编程速度保持预定值。因此，能够减小存储单元之间的整体编程速度偏差。
此外，向第一位线BL1至第m位线BLm当中的与保持在擦除状态E的存储单元联接的位线施加编程禁止电压。例如，编程禁止电压可以是电源电压。这里，与被施加编程禁止电压的位线联接的单元串的沟道区电压增大。因此，即使当向字线施加编程脉冲时，对应的存储单元也不被编程。
在实施方式中，向与地址解码器120邻近设置的位线施加具有相对高的电平的编程许可电压的操作可以仅对应于图9A和图9B中示出的盲编程操作。在这种情况下，在正常编程操作期间，可以向第一组Group1和第二组Group2的位线施加具有相同电平的编程许可电压。
在实施方式中，向与地址解码器120邻近设置的位线施加具有相对高的电平的编程许可电压的操作可以不仅在图9A和图9B中示出的盲编程操作期间保持，而且在正常编程操作期间保持。在这种情况下，即使在正常编程操作期间，也可以向第一组Group1的位线施加第一编程许可电压VBLP1，并且可以向第二组Group2的位线施加第二编程许可电压VBLP2。
图11和图12中示出的位线的分组只是示例，并且位线可以按照各种其它方式进行分组。下文中，将参照图13和图14来描述将位线分组为三个或更多个组的实施方式。
图13是例示三组位线所联接的存储块115的示意图。在图13中，与存储块115联接的位线被划分成三个组Group1、Group2和Group3。向属于第一组Group1的位线当中的与待编程的存储单元联接的位线施加第一编程许可电压VBLP1。向属于第二组Group2的位线当中的与待编程的存储单元联接的位线施加第二编程许可电压VBLP2。向属于第三组Group3的位线当中的与待编程的存储单元联接的位线施加第三编程许可电压VBLP3。向属于第一组Group1至第三组Group3的全部位线当中的与保持在擦除状态的存储单元联接的位线施加编程禁止电压。
在本公开的实施方式中，第一编程许可电压VBLP1、第二编程许可电压VBLP2和第三编程许可电压VBLP3之间的关系可以被表示为下面的式2和式3。
[式2]
VBLP1＝VBLP2+ΔVBL1
[式3]
VBLP2＝VBLP3+ΔVBL2
这里，ΔVBL1和ΔVBL2可以是正值并且被选择为能够使存储单元之间的编程速度偏差最小化的值。在一个实施方式中，ΔVBL1和ΔVBL2可以是相同的值。在一些实施方式中，ΔVBL1和ΔVBL2可以是不同的值。
图14是例示四组位线所联接的存储块115的示意图。在图14中，与存储块115联接的位线被划分成四个组Group1、Group2、Group3和Group4。向属于第一组Group1的位线当中的与待编程的存储单元联接的位线施加第一编程许可电压VBLP1。向属于第二组Group2的位线当中的与待编程的存储单元联接的位线施加第二编程许可电压VBLP2。向属于第三组Group3的位线当中的与待编程的存储单元联接的位线施加第三编程许可电压VBLP3。向属于第四组Group4的位线当中的与待编程的存储单元联接的位线施加第四编程许可电压VBLP4。向属于第一组Group1至第四组Group4的全部位线当中的与保持在擦除状态的存储单元联接的位线施加编程禁止电压。
除了在位线组的数目上存在差异以外，图14的实施方式与图13的实施方式相同；因此，将省略重复的说明。
如图11、图13和图14中所示，可以按各种方式改变位线组的数目。除了上述示例之外，位线组的数目可以是五个或更多个。
图15是例示根据本公开的实施方式的操作半导体存储装置的方法的流程图。
参照图15，根据实施方式的操作半导体存储装置的方法包括：步骤S110，基于与存储块联接的位线的位置来确定与地址解码器邻近设置的位线为第一位线组；步骤S130，向与存储块联接的位线施加具有多个电压值的位线电压；以及步骤S150，向存储块的所选字线施加编程脉冲。下文中，将更详细地描述每个步骤。
在步骤S110中，如图11中所示，与地址解码器120邻近设置的位线被确定为第一位线组Group1。例如，控制逻辑140可以基于存储在存储单元阵列110中的特定区域中的数据来确定将包括在第一位线组Group1中的位线。在这种情况下，制造半导体存储装置110的制造商可以确定将包括在第一位线组Group1中的位线，并且将对应数据存储到存储单元阵列110中的特定区域。
在步骤S130中，将具有多个电压值的位线电压施加到与存储块联接的位线。在步骤S130中，可以向与存储块联接的位线当中的与保持在擦除状态的存储单元联接的位线施加编程禁止电压。另一方面，可以向与存储块联接的位线当中的与待编程的存储单元联接的位线施加编程许可电压。将参照图16来描述步骤S130。
在步骤S150中，向存储块的所选字线施加编程脉冲。因此，与被施加编程许可电压的位线联接的对应存储单元的阈值电压移位。另一方面，与被施加编程禁止电压的位线联接的对应存储单元的阈值电压没有移位。
在图15中，例示了在步骤S130之后执行步骤S150的示例，但是可以基本上同时执行两个步骤S130和S150。
图15的步骤S130和步骤S150可以形成单个编程循环。此外，在已完成图15的步骤S150之后，可以通过重复执行步骤S130和步骤S150来继续编程操作。在这种情况下，编程操作可以按图9A和图9B中示出的方式进行。特别地，步骤S130和步骤S150可以形成图9A和图9B中示出的盲编程操作。在这种情况下，可以在重复步骤S130和步骤S150的期间不执行验证操作。
图16是详细例示图15的位线电压施加步骤的流程图。
参照图16，图15的步骤S130包括：步骤S210，向属于第一位线组的位线当中的与待编程的存储单元联接的位线施加第一位线电压；步骤S230，向不属于第一位线组的位线当中的与待编程的存储单元联接的位线施加第二位线电压；步骤S250，向所有位线当中的与不被编程的存储单元联接的位线施加第三位线电压。下文中，将更详细地描述每个步骤。
在步骤S210中，向属于第一组Group1的位线当中的与待编程的存储单元联接的位线施加第一位线电压。换句话讲，步骤S210的第一位线组可以是图11和图12中示出的第一组Group1。第一位线电压可以是上述第一编程许可电压VBLP1。在步骤S230中，向不属于第一组Group1的第二组Group2的位线当中的与待编程的存储单元联接的位线施加第二位线电压。第二位线电压可以是上述第二编程许可电压VBLP2。在步骤S250中，向与存储块联接的所有位线当中的与将保持在擦除状态而不被编程的存储单元联接的位线施加第三位线电压。第三位线电压可以是编程禁止电压。
在图16中，例示了在步骤S210之后执行步骤S230并且在步骤S230之后执行步骤S250的示例。然而，三个步骤S210、S230和S250可以基本上同时执行。
如上所述，在根据本公开的实施方式的操作半导体存储装置的方法中，在盲编程时间段期间，向与地址解码器120邻近设置的位线施加相对高的编程许可电压。由此，减小了待编程的存储单元之间的编程速度偏差。因此，能够增加执行盲编程操作的时间段。能够减少编程验证操作的次数。因此，能够提高半导体存储装置的整体编程速度。
图17是例示包括图1的半导体存储装置100的存储系统1000的框图。
参照图17，存储系统1000可以包括半导体存储装置100和控制器1100。半导体存储装置100可以具有与参照图1描述的半导体存储装置的配置和操作相同的配置和操作。下文中，将省略重复的说明。
控制器1100与主机Host和半导体存储装置100联接。控制器1100可以响应于来自主机Host的请求而访问半导体存储装置100。例如，控制器1100可以控制半导体存储装置100的读操作、写操作、擦除操作和后台操作。控制器1100可以提供主机Host和半导体存储装置100之间的接口。控制器1100可以驱动用于控制半导体存储装置100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储接口1140和纠错块1150。RAM 1110可以被用作处理单元1120的操作存储器、半导体存储装置100与主机Host之间的高速缓存存储器以及半导体存储装置100与主机Host之间的缓冲存储器中的至少一种。处理单元1120可以控制控制器1100的整体操作。另外，控制器1100可以在写操作期间暂时地存储从主机Host提供的程序数据。
主机接口1130可包括用于执行主机Host和控制器1100之间的数据交换的协议。在实施方式中，控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议和专用协议这样的各种接口协议中的至少一种来与主机Host通信。
存储接口1140可与半导体存储装置100通过接口连接。例如，存储接口可包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测并纠正从半导体存储装置100接收的数据中的错误。处理单元1120可根据来自纠错块1150的纠错结果来调节读电压，并且控制半导体存储装置100执行重新读。在实施方式中，纠错块可以被提供为控制器1100的元件。
控制器1100和半导体存储装置100可被集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储装置100可被集成到单个半导体装置中，以形成存储卡。例如，控制器1100和半导体存储装置100可以被集成到单个半导体装置中，并且形成诸如个人计算机存储卡国际协会(PCMCIA)、小型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存存储器(UFS)这样的存储卡。
控制器1100和半导体存储装置100可以被集成到单个半导体装置中，以形成固态驱动器(SSD)。SSD可以包括被配置成将数据存储到半导体存储器的存储装置。当使用存储系统1000作为SSD时，与存储系统1000联接的主机Host的操作速度能够显著地提高。
在一个实施方式中，存储系统1000可以被提供为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置、用于形成计算系统的各种元件中的一个等这样的电子装置的各种元件中的一个。
在一个实施方式中，半导体存储装置100或存储系统1000可被内置在各种类型的封装中。例如，半导体存储装置100或存储系统1000可以按诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包中晶片、晶圆中晶片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形(SOIC)、缩小外形封装(SSOP)、薄型小外形(TSOP)、薄型四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)这样的类型进行封装。
图18是例示图17的存储系统的应用的示例的框图。
参照图18，存储系统2000可以包括半导体存储装置2100和控制器2200。半导体存储装置2100可以包括多个半导体存储芯片。半导体存储芯片被划分成多个组。
在图18中，例示了相应组通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储芯片可以具有与参照图1描述的半导体存储装置100的实施方式的配置和操作相同的配置和操作。
每个组可以通过一个公共通道与控制器2200进行通信。控制器2200具有与参照图17描述的控制器1100的配置相同的配置，并且被配置成通过多个通道CH1至CHk来控制半导体存储装置2100的多个存储芯片。
图19是例示包括参照图18描述的存储系统2000的计算系统3000的框图。
计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可以通过系统总线3500与CPU 3100、RAM 3200、用户接口3300和电源3400电联接。通过用户接口3300提供的数据或者由CPU 3100处理的数据可以被存储在存储系统2000中。
在图19中，半导体存储装置2100已经被例示为通过控制器2200与系统总线3500联接。此外，半导体存储装置2100可以与系统总线3500直接联接。控制器2200的功能可以由CPU 3100和RAM 3200执行。
在图19中，例示了提供参照图18描述的存储系统2000。在实施方式中，参照图17描述的存储系统1000可以用存储系统2000替代。在实施方式中，计算系统3000可以由参照图17和图18描述的存储系统1000和存储系统2000二者形成。
本公开的各个实施方式可以提供操作速度提高的半导体存储装置。
本公开的各个实施方式可以提供能够提高半导体存储装置的操作速度的操作方法。
本文中已经公开了实施方式的示例，并且虽然采用了具体术语，但是使用这些术语并且只用一般描述性含义进行解释，而非出于限制目的。在一些情形下，如自提交本申请起对于本领域普通技术人员将清楚的，结合特定实施方式描述的特征、特性和/或元件可以被单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外具体指明。因此，本领域技术人员将理解的是，可以在不脱离所附的权利要求所阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年11月20日在韩国知识产权局提交的韩国专利申请号10-2017-0154514的优先权，该韩国专利申请的全部公开以引用方式并入本文中。

Claims (19)

1.一种半导体存储装置，该半导体存储装置包括：
存储单元阵列，该存储单元阵列包括多个存储块；
外围电路，该外围电路被配置成对所述多个存储块当中的所选存储块执行编程操作；以及
控制逻辑，该控制逻辑被配置成控制所述外围电路的所述编程操作，
其中，所选存储块与多条位线联接，并且基于与被分组成第一位线组和第二位线组的所述多条位线联接的每个存储单元的编程速度来将所述多条位线分组成所述第一位线组和所述第二位线组，
其中，在所选存储块的盲编程操作期间，所述控制逻辑控制所述外围电路向属于所述第一位线组的位线施加第一位线电压作为编程许可电压，并且向属于所述第二位线组的位线施加电平与所述第一位线电压的电平不同的第二位线电压作为编程许可电压，并且
其中，在所选存储块的所述盲编程操作之后的正常编程操作期间，所述控制逻辑控制所述外围电路向属于所述第一位线组的位线和属于所述第二位线组的位线施加相同的位线电压作为编程许可电压。
2.根据权利要求1所述的半导体存储装置，其中，每个存储单元的编程速度取决于与所述第一位线组和所述第二位线组中包括的位线联接的所述存储单元的位置。
3.根据权利要求2所述的半导体存储装置，
其中，所述外围电路包括地址解码器，
其中，与所述第二位线组的位线相比，所述第一位线组由与所述地址解码器相对邻近设置的位线形成，并且
其中，与所述第一位线组的位线相比，所述第二位线组由与所述地址解码器相对远离设置的位线形成。
4.根据权利要求3所述的半导体存储装置，其中，所述第一位线电压的电平大于所述第二位线电压的电平。
5.根据权利要求4所述的半导体存储装置，其中，所述第二位线电压是接地电压。
6.一种半导体存储装置，该半导体存储装置包括：
存储单元阵列，该存储单元阵列包括与多条位线联接的至少一个存储块；
外围电路，该外围电路被配置成对所述存储块中包括的多个存储单元执行编程操作；以及
控制逻辑，该控制逻辑被配置成在盲编程时间段期间控制所述外围电路向与所述多个存储单元当中的待编程的存储单元联接的位线施加基于所述多个存储单元的编程速度确定的不同编程许可电压，
其中，在所述盲编程时间段之后的正常编程时间段期间，所述控制逻辑控制所述外围电路向与所述多个存储单元当中的待编程的存储单元联接的所述位线施加相同的编程许可电压作为编程许可电压。
7.根据权利要求6所述的半导体存储装置，其中，所述多个存储单元中的每个存储单元的编程速度取决于分别与所述多个存储单元当中的所述待编程的存储单元联接的所述位线的位置。
8.根据权利要求7所述的半导体存储装置，其中，在所述盲编程时间段期间，所述控制逻辑控制所述外围电路不对所述多个存储单元执行验证操作。
9.根据权利要求8所述的半导体存储装置，
其中，所述外围电路包括地址解码器，并且
其中，与第二位线组相比，所述多条位线被分组成与所述地址解码器相对邻近设置的第一位线组，由此与所述第一位线组相比，第二位线组与所述地址解码器相对远离地设置。
10.根据权利要求9所述的半导体存储装置，其中，所述控制逻辑控制所述外围电路，使得：
向所述第一位线组的位线当中的与待编程的存储单元联接的位线施加第一位线电压；
向所述第二位线组的位线当中的与待编程的存储单元联接的位线施加第二位线电压；并且
向所述位线当中的与不编程的存储单元联接的位线施加编程禁止电压。
11.一种操作半导体存储装置的方法，该方法包括以下步骤：
基于与被选择为待编程的目标的存储块联接的位线的位置，确定与地址解码器邻近设置的位线为第一位线组；
在盲编程时间段期间，向属于所述第一位线组的位线当中的与待编程的存储单元联接的位线施加第一位线电压，向不属于所述第一位线组的位线当中的与待编程的存储单元联接的位线施加第二位线电压，并且向与不被编程的存储单元联接的位线施加第三位线电压；以及
向所述存储块的所选字线施加编程脉冲，
其中，在所述盲编程时间段之后的正常编程时间段期间，向属于所述第一位线组的位线当中的与待编程的存储单元联接的位线以及不属于所述第一位线组的位线当中的与待编程的存储单元联接的位线二者施加相同的位线电压。
12.根据权利要求11所述的方法，其中，所述第一位线电压的电平大于所述第二位线电压的电平。
13.根据权利要求12所述的方法，其中，所述第三位线电压是编程禁止电压。
14.根据权利要求12所述的方法，其中，所述第二位线电压是接地电压。
15.一种操作半导体存储装置的方法，该方法包括以下步骤：
提供存储块中包括的多个存储单元之间的编程速度的第一偏差；
将所述多个存储单元中的第二多个存储单元分组，以提供所述第二多个存储单元中的存储单元之间的编程速度的第二偏差；
将所述多个存储单元中的第三多个存储单元分组，以提供所述第三多个存储单元中的存储单元之间的编程速度的第三偏差；
在所述存储块的编程操作的盲编程操作期间，向与所述第二多个存储单元联接的位线施加作为第一位线电压的第一编程许可电压；以及
在所述存储块的所述编程操作的所述盲编程操作期间，向与所述第三多个存储单元联接的位线施加作为第二位线电压的第二编程许可电压，
其中，所述第一位线电压的电平不同于所述第二位线电压的电平，并且
其中，在所述盲编程操作之后的正常编程操作期间，向与所述第二多个存储单元联接的位线以及与所述第三多个存储单元联接的位线施加相同的编程许可电压。
16.根据权利要求15所述的方法，其中，所述第一位线电压的电平和所述第二位线电压的电平被设置成使在所述存储块的所述编程操作中执行的验证操作的次数最小化。
17.根据权利要求15所述的方法，其中，基于所述第二多个存储单元和所述第三多个存储单元的编程速度来确定所述第一位线电压和所述第二位线电压。
18.根据权利要求15所述的方法，其中，基于所述位线的位置来确定所述第一位线电压和所述第二位线电压。
19.根据权利要求15所述的方法，
其中，所述多个存储单元之间的编程速度的所述第一偏差大于所述第二多个存储单元中的所述存储单元之间的编程速度的所述第二偏差，并且
其中，所述多个存储单元之间的编程速度的所述第一偏差大于所述第三多个存储单元中的所述存储单元之间的编程速度的所述第三偏差。
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