CN114388037A - 半导体存储器设备和操作半导体存储器设备的方法 - Google Patents

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Abstract

本公开的实施例涉及半导体存储器设备和操作半导体存储器设备的方法。半导体存储器设备包括存储器块和外围电路。存储器块包括正常页和缓冲器页。正常页中的每个正常页包括存储N位数据的存储器单元。缓冲器页中的每个缓冲器页包括存储一位数据的存储器单元。外围电路接收第一页数据，并且在第一缓冲器页中对第一页数据执行单级单元(SLC)编程。另外，外围电路接收第二页数据，并且在第二缓冲器页中对第二页数据执行SLC编程。另外，外围电路基于分别在第一和第二缓冲器页中编程的第一和第二页数据，对正常页执行多级编程操作。

Description

半导体存储器设备和操作半导体存储器设备的方法
相关申请的交叉引用
本申请要求于2020年10月20日在韩国知识产权局提交的韩国专利申请号10-2020-0136174的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及一种电子设备，并且更具体地，涉及一种半导体存储器设备和操作该半导体存储器设备的方法。
背景技术
半导体存储器设备可以形成为其中串被水平地布置在半导体衬底上的二维结构，或者形成为其中串被竖直地堆叠在半导体衬底上的三维结构。三维半导体存储器设备是被设计用于解决二维存储器半导体设备的集成限制的存储器设备，并且可以包括被竖直地堆叠在半导体衬底上的多个存储器单元。
发明内容
根据本公开的实施例的半导体存储器设备包括存储器块和外围电路。存储器块包括多个存储器单元。外围电路对存储器块执行编程操作。存储器块包括多个正常页和多个缓冲器页。多个正常页中的每个正常页包括存储N位数据的存储器单元(N是等于或大于2的自然数)。多个缓冲器页中的每个缓冲器页包括存储一位数据的存储器单元。外围电路接收第一页数据，并且在多个缓冲器页中的至少第一缓冲器页中对第一页数据执行单级单元(SLC)编程。另外，外围电路接收第二页数据，并且在多个缓冲器页中的至少第二缓冲器页中对第二页数据执行SLC编程。另外，外围电路被配置为基于在第一缓冲器页中编程的第一页数据和在第二缓冲器页中编程的第二页数据，对多个正常页中的所选择的正常页执行多级编程操作。
根据本公开的另一实施例，提供了一种操作半导体存储器设备以用于对包括多个缓冲器页和多个正常页的存储器块中的数据进行编程的方法。多个缓冲器页和正常页中的每个页包括多个存储器单元。多个缓冲器页属于缓冲器页组，并且多个正常页属于正常页组。操作半导体存储器设备的方法包括：基于第一和第二编程数据对缓冲器页组执行单级单元(SLC)编程操作；以及基于在缓冲器页组中编程的第一和第二编程数据对正常页组执行多级编程操作。
根据本公开的另一实施例的半导体存储器设备包括存储器块和外围电路。存储器块包括多个存储器单元。外围电路对存储器块执行编程操作。存储器块包括多个正常页和多个缓冲器页。多个正常页中的每个正常页包括存储N位数据的存储器单元(N是等于或大于2的自然数)。多个缓冲器页中的每个缓冲器页包括存储一位数据的存储器单元。外围电路接收页数据，并且在多个缓冲器页中的至少一个缓冲器页中对页数据执行单级单元(SLC)编程。另外，外围电路基于在至少一个缓冲器页中编程的页数据，对多个正常页中的所选择的正常页执行多级编程操作。
附图说明
图1是图示了具有控制器和半导体存储器设备的存储器系统的框图。
图2是图示了图1的半导体存储器设备的示例性实施例的框图。
图3是图示了图2的存储器单元阵列110的实施例的框图。
图4是图示了图3的存储器块BLK1至BLKz中的任何一个存储器块BLKa的电路图。
图5是图示了图3的存储器块BLK1至BLKz中的任何一个存储器块BLKb的另一实施例的电路图。
图6是图示了在图2的存储器单元阵列110中包括的存储器块BLK1至BLKz中的任何一个存储器块BLKc的实施例的电路图。
图7是图示了根据示例性实施例的半导体存储器设备的编程操作的框图。
图8是图示了根据本公开的实施例的半导体存储器设备的编程操作的框图。
图9是图示了根据本公开的实施例的用于执行半导体存储器设备的编程操作的存储器块的结构的电路图。
图10是示意性地图示了根据本公开的实施例的用于执行半导体存储器设备的编程操作的存储器块的结构的框图。
图11A是图示了用于对多级单元(MLC)进行编程的逻辑代码的示例性实施例的表。
图11B是图示了根据图11A中所示的逻辑代码编程的存储器单元的阈值电压分布的示图。
图12是图示了操作根据本公开的实施例的半导体存储器设备的方法的流程图。
图13是图示了图12的步骤S110的示例性实施例的流程图。
图14A是图示了图13的步骤S230的示例性实施例的流程图。同时，图14B是图示了图13的步骤S270的示例性实施例的流程图。
图15A是图示了根据本公开的实施例的基于第一和第二编程数据对缓冲器页组执行SLC编程操作的方法的框图。
图15B是图示了用于图15A中的编程操作的逻辑代码和要在缓冲器页组中编程的数据的示例性实施例的表。
图16是图示了通过SLC编程操作编程的存储器单元的阈值电压分布的示图。
图17是图示了图12的步骤S130的示例性实施例的流程图。
图18A是图示了通过图17的步骤S430加载与第一编程状态PV1有关的编程不完整单元信息的步骤的框图。
图18B是图示了根据图17的步骤S430加载与第一编程状态PV1有关的编程不完整单元信息的步骤的表。
图19是图示了图17的步骤S450的框图。
图20是图示了图17的步骤S460和S470的框图。
图21A是图示了通过图17的步骤S430加载与第二编程状态PV2有关的编程不完整单元信息的步骤的框图。
图21B是图示了根据图17的步骤S430加载与第二编程状态PV2有关的编程不完整单元信息的步骤的表。
图22A是图示了通过图17的步骤S430加载与第三编程状态PV3有关的编程不完整单元信息的步骤的框图。
图22B是图示了根据图17的步骤S430加载与第三编程状态PV3有关的编程不完整单元信息的步骤的表。
图23是图示了根据本公开的另一实施例的半导体存储器设备的编程操作的框图。
图24A是图示了用于对三级单元(TLC)进行编程的逻辑代码的示例性实施例的表。
图24B是图示了根据图24A中所示的逻辑代码编程的存储器单元的阈值电压分布的示图。
图25是示意性地图示了根据本公开的实施例的用于执行半导体存储器设备的编程操作的存储器块的结构的框图。
图26是图示了用于图25中的编程操作的逻辑代码和在缓冲器页组中编程的数据的示例性实施例的表。
图27是图示了具有图2的半导体存储器设备100的存储器系统1000的框图。
图28是图示了图27的存储器系统的应用示例的框图。
图29是图示了具有参照图25描述的存储器系统的计算系统的框图。
具体实施方式
在本说明书或申请中公开的根据本发明构思的实施例的具体结构或功能描述仅被图示以描述根据本公开的发明构思的实施例。可以以各种形式来施行根据本公开的发明构思的实施例，并且这些描述不限于在本说明书或申请中描述的实施例。
本公开的实施例提供一种能够减小外围电路的尺寸的半导体存储器设备及其操作方法。
本技术可以提供一种能够减小外围电路的尺寸的半导体存储器设备及其操作方法。
图1是图示了具有控制器和半导体存储器设备的存储器系统的框图。
参照图1，存储器系统1000可以包括半导体存储器设备100和控制器200。另外，存储器系统1000可以与主机300通信。另外，控制器200可以通过基于从主机300接收的请求传输命令CMDs来控制半导体存储器设备100的总体操作。另外，控制器200可以将与命令CMDs中的每个命令相对应的数据DATA传输到半导体存储器设备100，或者可以从半导体存储器设备100接收数据DATA。例如，当从主机300接收到编程请求和编程数据时，控制器200可以将与其相对应的编程命令和编程数据传输到半导体存储器设备100。在另一示例中，当从主机300接收到读取请求时，控制器200可以将与其相对应的读取命令传输到半导体存储器设备100。之后，半导体存储器设备100可以将与读取命令相对应的读取数据传输到控制器200。
当存储器系统1000从关断状态切换到接通状态时，可以执行存储器系统1000的引导操作。存储器系统1000的引导操作可以包括如下操作：扫描在半导体存储器设备100中包括的多个存储器块的当前状态，并将每个存储器块的扫描状态存储在位于控制器200内部的存储器中。例如，在半导体存储器设备100中包括的多个存储器块可以处于擦除状态(或已擦除状态)、编程状态(或已编程状态)和开放状态(或已开放状态)中的一种状态。当在存储器块中包括的所有物理页中数据都未被存储并且在对应存储器块中包括的所有单元都处于擦除状态时，存储器块处于擦除状态。当数据被存储在存储器块中包括的所有物理页中时，存储器块处于编程状态。当数据被存储在存储器块中包括的物理页中的一些物理页中而在一些物理页中数据未被存储时，对应存储器块处于开放状态。可以通过顺序地读取在存储器块中包括的页的数据来确定对应存储器块的状态。为此，控制器200可以生成用于读取在存储器块中包括的页的数据的多个读取命令，并且将多个读取命令传输到半导体存储器设备100。半导体存储器设备100可以执行与接收到的读取命令相对应的读取操作，并且可以将作为读取操作的结果而被读取的数据传输到控制器200。
图2是图示了图1的半导体存储器设备的示例性实施例的框图。
参照图2，半导体存储器设备100可以包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140和电压生成器150。
存储器单元阵列110可以包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz可以通过字线WL连接到地址解码器120。多个存储器块BLK1至BLKz可以通过位线BL1至BLm连接到读取和写入电路130。多个存储器块BLK1至BLKz中的每个存储器块可以包括多个存储器单元。作为实施例，多个存储器单元是非易失性存储器单元，并且可以由具有竖直沟道结构的非易失性存储器单元配置而成。存储器单元阵列110可以被配置为二维结构的存储器单元阵列。根据实施例，存储器单元阵列110可以被配置为三维结构的存储器单元阵列。同时，在存储器单元阵列中包括的多个存储器单元中的每个存储器单元可以存储至少一位数据。在实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储一位数据的单级单元(SLC)。在另一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储两位数据的多级单元(MLC)。在又一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储三位数据的三级单元(TLC)。在又一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储四位数据的四级单元(QLC)。根据实施例，存储器单元阵列110可以包括多个存储器单元，每个存储器单元存储五位或更多位数据。
地址解码器120、读取和写入电路130以及电压生成器150可以作为驱动存储器单元阵列110的外围电路进行操作。这时，外围电路基于控制逻辑140进行操作。地址解码器120可以通过字线WL连接到存储器单元阵列110。地址解码器120可以被配置为响应于控制逻辑140的控制而操作。地址解码器120可以通过半导体存储器设备100内部的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可以被配置为对接收到的地址中的块地址进行解码。地址解码器120可以根据解码后的块地址选择至少一个存储器块。另外，地址解码器120可以在读取操作期间在读取电压施加操作时将在电压生成器150中生成的读取电压Vread施加到所选择的存储器块的所选择的字线，并且可以将通过电压Vpass施加到剩余未选择的字线。另外，在编程验证操作期间，地址解码器120可以将在电压生成器150中生成的验证电压施加到所选择的存储器块的所选择的字线，并且可以将通过电压Vpass施加到剩余未选择的字线。
地址解码器120可以被配置为对接收到的地址的列地址进行解码。地址解码器120可以将解码后的列地址发送到读取和写入电路130。
半导体存储器设备100的读取操作和编程操作可以以页为单位来执行。在请求读取操作和编程操作时接收到的地址可以包括块地址、行地址和列地址。地址解码器120可以基于块地址和行地址来选择一个存储器块和一个字线。列地址可以由地址解码器120解码，并且可以被提供给读取和写入电路130。连接到一个字线的多个存储器单元可以配置一个物理页。当半导体存储器设备中包括的多个存储器单元中的每个存储器单元是存储一位的单级单元(SLC)时，一个逻辑页数据可以被存储在一个物理页中。当半导体存储器设备中包括的多个存储器单元中的每个存储器单元是存储两位的多级单元(MLC)时，两个逻辑页数据(例如，最高有效位(MSB)页数据和最低有效位(LSB)页数据)可以被存储在一个物理页中。当半导体存储器设备中包括的多个存储器单元中的每个存储器单元是存储三位的三级单元(TLC)时，三个逻辑页数据(例如，MSB页数据、中央有效位(CSB)页数据和LSB页数据)可以被存储在一个物理页中。当半导体存储器设备中包括的多个存储器单元中的每个存储器单元是存储四位的四级单元(QLC)时，四个逻辑页数据(例如，MSB页数据、高中央有效位(HCSB)页数据、低中央有效位(LCSB)页数据和LSB页数据)可以被存储在一个物理页中。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读取和写入电路130可以包括多个页缓冲器PB1至PBm。读取和写入电路130可以在存储器单元阵列110的读取操作期间用作“读取电路”，并且可以在存储器单元阵列110的写入操作期间用作“写入电路”。多个页缓冲器PB1至PBm可以通过位线BL1至BLm连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm可以在向连接到存储器单元的位线连续供应感测电流的同时，通过感测节点，基于对应存储器单元的编程状态，来感测流过的电流量的变化，并且可以将感测到的变化锁存作为感测数据。读取和写入电路130可以响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读取操作期间，读取和写入电路130可以感测存储器单元的数据，可以临时存储读取的数据，并且可以将数据DATA输出到半导体存储器设备100的输入/输出缓冲器(未示出)。作为示例性实施例，除页缓冲器(或页寄存器)之外，读取和写入电路130还可以包括列选择电路等。
控制逻辑140可以连接到地址解码器120、读取和写入电路130和电压生成器150。控制逻辑140可以通过半导体存储器设备100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可以被配置为响应于控制信号CTRL来控制半导体存储器设备100的总体操作。另外，控制逻辑140可以输出控制信号，该控制信号调节多个页缓冲器PB1至PBm的感测节点预充电电位电平。控制逻辑140可以控制读取和写入电路130以执行存储器单元阵列110的读取操作。控制逻辑可以控制电压生成器150以生成在存储器单元阵列110的编程操作期间使用的各种电压。另外，控制逻辑140可以控制地址解码器120以将由电压生成器150生成的电压传输到要通过全局线操作的存储器块的局部线。同时，控制逻辑140可以控制读取和写入电路130以通过位线BL1至BLm读取存储器块的所选择的页的数据，并且可以在读取操作期间将数据存储在页缓冲器PB1至PBm中。另外，控制逻辑140可以控制读取和写入电路130以在编程操作期间对在所选择的页中的页缓冲器PB1至PBm中存储的数据进行编程。
电压生成器150可以响应于从控制逻辑140输出的控制信号在读取操作期间生成读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压生成器150可以包括接收内部电源电压的多个泵浦电容器，并且通过响应于控制逻辑140的控制选择性地激活多个泵浦电容器来生成多个电压。
地址解码器120、读取和写入电路130以及电压生成器150可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路可以基于控制逻辑140的控制对存储器单元阵列110执行读取操作、写入操作和擦除操作。
图3是图示了图2的存储器单元阵列110的实施例的框图。
参照图3，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块具有三维结构。每个存储器块可以包括在衬底上堆叠的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向布置。参照图3和图4更详细地描述每个存储器块的结构。
图4是图示了图3的存储器块BLK1至BLKz中的任何一个存储器块BLKa的电路图。
参照图4，存储器块BLK可以包括多个单元串CS11至CS1m和CS21至CS2m。作为实施例，多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以被形成为“U”形。在存储器块BLKa中，m个单元串可以布置在行方向(即，+X方向)上。在图4中，两个单元串可以布置在列方向(即，+Y方向)上。然而，这是为了便于描述，并且可以理解的是，三个或更多单元串可以沿列方向布置。
多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管式晶体管(pipe transistor)PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1到MCn中的每一个可以具有相似的结构。作为实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。作为实施例，可以在每个单元串中设置用于提供沟道层的柱(pillar)。作为实施例，可以在每个单元串中设置用于提供以下中的至少一者的柱：沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。
每个单元串的源极选择晶体管SST可以被连接在公共源极线CSL和存储器单元MC1至MCp之间。
作为实施例，布置在相同行中的单元串的源极选择晶体管可以连接到可以沿列方向延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可以连接到不同源极选择线。在图3中，第一行的单元串CS11至CS1m的源极选择晶体管可以连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管可以连接到第二源极选择线SSL2。
作为另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接到一个源极选择线。
每个单元串的第一至第n存储器单元MC1至MCn可以连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被分为第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可以顺序地布置在-Z方向上，并且可以在源极选择晶体管SST和管式晶体管PT之间串联连接。第(p+1)至第n存储器单元MCp+1至MCn顺序地布置在+Z方向上，并且可以在管式晶体管PT和漏极选择晶体管DST之间串联连接。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn可以通过管式晶体管PT彼此连接。每个单元串的第一至第n存储器单元MC1至MCn的栅极可以分别连接到第一至第n字线WL1至WLn。
每个单元串的管式晶体管PT的栅极可以连接到管线PL。
每个单元串的漏极选择晶体管DST可以连接在对应的位线和存储器单元MCp+1至MCn之间。沿行方向布置的单元串可以连接到可以沿列方向延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管可以连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管可以连接到第二漏极选择线DSL2。
沿列方向布置的单元串可以连接到沿列方向延伸的位线。在图5中，第一列的单元串CS11和CS21可以连接到第一位线BL1。第m列的单元串CS1m和CS2m可以连接到第m位线BLm。
连接到沿行方向布置的单元串中的相同字线的存储器单元可以构成一个页。例如，在第一行的单元串CS11至CS1m中连接到第一字线WL1的存储器单元可以构成一个页。在第二行的单元串CS21至CS2m中连接到第一字线WL1的存储器单元可以构成另一页。在一个行方向上布置的单元串可以通过选择漏极选择线DSL1和DSL2中的任一个来进行选择。可以通过选择字线WL1至WLn中的任一个来选择所选择的单元串的一个页。
作为另一实施例，可以提供偶数位线和奇数位线，代替第一至第m位线BL1至BLm。另外，沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的偶数编号的单元串可以分别连接到位线，并且沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的奇数编号的单元串可以分别连接到奇数位线。
作为实施例，第一至第n存储器单元MC1至MCn中的至少一个存储器单元可以被用作虚设存储器单元。例如，可以提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。备选地，可以提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供更多的虚设存储器单元，存储器块BLKa的操作的可靠性得到改进，然而，存储器块BLKa的尺寸却增加了。随着提供更少的存储器单元，存储器块BLKa的尺寸可以被减小，然而，针对存储器块BLKa的操作的可靠性可能降低。
为了高效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKa的擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制向连接到相应虚设存储器单元的虚设字线施加的电压，虚设存储器单元可以具有所需的阈值电压。
图5是图示了图4的存储器块BLK1至BLKz中的任何一个存储器块BLKb的另一实施例的电路图。
参照图5，存储器块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串可以沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串可以包括在存储器块BLK1'下方的衬底(未示出)上堆叠的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST可以连接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管可以连接到相同源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可以连接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可以连接到第二源极选择线SSL2。作为另一实施例，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同连接到一个源极选择线。
每个单元串的第一至第n存储器单元MC1至MCn可以在源极选择晶体管SST和漏极选择晶体管DST之间串联连接。第一至第n存储器单元MC1至MCn的栅极可以分别连接到第一至第n字线WL1至WLn。
每个单元串的漏极选择晶体管DST可以连接在对应的位线和存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管可以连接到沿列方向延伸的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管可以连接到第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管可以连接到第二漏极选择线DSL2。
结果，除了从每个单元串中排除了管式晶体管PT之外，图5的存储器块BLKb可以具有与图4的存储器块BLKa的电路相似的等效电路。
作为另一实施例，可以提供偶数位线和奇数位线，代替第一至第m位线BL1至BLm。另外，沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'中的偶数编号的单元串可以分别连接到偶数位线，并且沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数编号的单元串可以分别连接到奇数位线。
作为实施例，第一至第n存储器单元MC1至MCn中的至少一个存储器单元可以被用作虚设存储器单元。例如，可以提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，可以提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供更多的虚设存储器单元，存储器块BLKb的操作的可靠性得到改进，然而，存储器块BLKb的尺寸却增加了。随着提供更少的存储器单元，存储器块BLKb的尺寸可以被减小，然而，针对存储器块BLKb的操作的可靠性可能降低。
为了高效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKb的擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制向连接到相应虚设存储器单元的虚设字线施加的电压，虚设存储器单元可以具有所需的阈值电压。
图6是图示了在图2的存储器单元阵列110中包括的存储器块BLK1至BLKz中的任何一个存储器块BLKc的实施例的电路图。
参照图6，存储器块BLKc可以包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别连接到多个位线BL1至BLm。单元串CS1至CSm中的每个单元串可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1到MCn中的每一个可以具有相似的结构。作为实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。作为实施例，可以在每个单元串中设置提供沟道层的柱。作为实施例，可以在每个单元串中设置提供以下中的至少一者的柱：沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。
每个单元串的源极选择晶体管SST可以连接在公共源极线CSL和存储器单元MC1至MCn之间。
每个单元串的第一至第n存储器单元MC1至MCn可以连接在源极选择晶体管SST和漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST可以连接在对应的位线和存储器单元MC1至MCn之间。
连接到相同字线的存储器单元构成一个页。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。可以通过选择字线WL1至WLn中的一个字线来选择所选择的单元串中的一个页。
作为另一实施例，可以提供偶数位线和奇数位线，代替第一至第m位线BL1至BLm。单元串CS1至CSm中的偶数编号的单元串可以分别连接到偶数位线，并且奇数编号的单元串可以分别连接到奇数位线。
如图3至图5所示，半导体存储器设备100的存储器单元阵列110可以被配置为三维结构的存储器单元阵列。另外，如图6所示，半导体存储器设备100的存储器单元阵列110可以被配置为二维结构的存储器单元阵列。
图7是图示了根据示例性实施例的半导体存储器设备的编程操作的框图。参照图7，示意性地示出了成为编程操作的目标的所选择的存储器块BLKs以及与其连接的读取和写入电路130a。在图7中，为了便于描述，省略了除了所选择的存储器块BLKs之外的存储器块。参照图7，读取和写入电路130a可以包括LSB锁存器组131a和MSB锁存器组132a。LSB锁存器组131a可以包括多个锁存器，该多个锁存器分别存储在LSB页数据DLSB中所包括的位。MSB锁存器组132a可以包括多个锁存器，该多个锁存器分别存储在MSB页数据DMSB中所包括的位。为了便于描述，在图7中，读取和写入电路130a可以仅包括LSB锁存器组131a和MSB锁存器组132a。然而，除了LSB锁存器组131a和MSB锁存器组132a之外，读取和写入电路130a还可以包括其他锁存器组，诸如感测锁存器组、主锁存器组或高速缓存锁存器组。
图7示出了MLC的编程操作。对于MLC编程操作，半导体存储器设备的读取和写入电路130a可以接收MSB页数据DMSB和LSB页数据DLSB。LSB页数据DLSB可以被存储在LSB锁存器组131a中。MSB页数据DMSB可以被存储在MSB锁存器组132a中。
LSB锁存器组131a和MSB锁存器组132a中的每一个可以包括与在所选择的页PAGE中所包括的存储器单元的数目相对应的数据锁存器。基于存储在LSB锁存器组131a中的LSB页数据DLSB和存储在MSB锁存器组132a中的MSB页数据DMSB，对在存储器块BLKs中所包括的多个页中的所选择的页PAGEs的MLC编程操作可以被执行。当对所选择的页PAGEs的MLC编程完成时，LSB页数据DLSB和MSB页数据DMSB可以被存储在所选择的页PAGEs中。
同时，在对所选择的页PAGEs的MLC编程操作被执行时，可能需要LSB锁存器组131a和MSB锁存器组132a分别维持LSB页数据DLSB和MSB页数据DMSB。如上所述，根据图7所示的实施例，为了将LSB页数据DLSB和MSB页数据DMSB存储在所选择的页PAGEs中，可能需要在读取和写入电路130a中包括LSB锁存器组131a和MSB锁存器组132a。因此，在读取和写入电路130a中包括的锁存器的数目可以增加，这成为导致读取和写入电路130a以及具有该读取和写入电路130a的外围电路的面积增加的因素。
根据本公开的实施例的半导体存储器设备及其操作方法，可以将从控制器接收的LSB页数据DLSB和MSB页数据DMSB存储在位于所选择的存储器块内部的缓冲器页组中。之后，在所选择的页的MLC编程操作期间，可以通过使用存储在缓冲器页组中的LSB页数据DLSB和MSB页数据DMSB来执行验证操作。因此，可能不需要在读取和写入电路中包括LSB锁存器组和MSB锁存器组，结果，可以减小读取和写入电路以及具有该读取和写入电路的外围电路的面积。
图8是图示了根据本公开的实施例的半导体存储器设备的编程操作的框图。
参照图8，所选择的存储器块BLKs可以被分为正常页组GRNP和缓冲器页组GRBP。缓冲器页组GRBP可以包括多个缓冲器页。可以以SLC编程方法将LSB页数据DLSB存储在缓冲器页组GRBP中所包括的多个缓冲器页中的至少一个缓冲器页中。另外，可以以SLC编程方法将MSB页数据DMSB存储在缓冲器页组GRBP中所包括的多个缓冲器页中的至少一个缓冲器页中。
同时，正常页组GRNP可以包括多个正常页。可以基于MLC编程操作将数据存储在正常页中。读取和写入电路130b可以基于以SLC编程方法存储在缓冲器页组GRBP中的LSB页数据DLSB和MSB页数据DMSB，对正常页组GRNP中的所选择的页执行MLC编程操作。因此，可能不需要在读取和写入电路130b中包括LSB锁存器组和MSB锁存器组，结果，可以减小读取和写入电路130b以及具有该读取和写入电路的外围电路的面积。
图9是图示了根据本公开的实施例的用于执行半导体存储器设备的编程操作的存储器块的结构的电路图。
参照图9，示出了具有多个存储器单元的存储器块的结构。图9所示的存储器块与图6所示的存储器块BLKc基本相同。在图9中，示出了其中一个单元串包括16个存储器单元的实施例。然而，这是示例，并且存储器块可以被配置为使得各种其他数目的存储器单元被包括在一个单元串中。
参照图9，具有连接到第一至第五字线WL1至WL5的存储器单元的页可以被包括在缓冲器页组中，并且具有连接到第六至第十六字线WL6至WL16的存储器单元的页可以被包括在正常页组中。稍后将参照图10描述在缓冲器页组中包括的多个缓冲器页的配置。
图10是示意性地图示了根据本公开的实施例的用于执行半导体存储器设备的编程操作的存储器块的结构的框图。
参照图10，存储器块可以包括第一至第n页。第一至第n页可以分别连接到第一至第n字线WL1至WLn。在N为16的情况下，第一至第n字线WL1至WLn可以对应于图9所示的第一至第十六字线WL1至WL16。
缓冲器页组可以包括验证(VFY)缓冲器页、LSB缓冲器页、MSB缓冲器页、反相LSB(LSB_N)缓冲器页和反相MSB(MSB_N)缓冲器页。验证缓冲器页可以连接到第五字线WL5。LSB缓冲器页可以连接到第四字线WL4。MSB缓冲器页可以连接到第三字线WL3。反相LSB(LSB_N)缓冲器页可以连接到第二字线WL2。反相MSB(MSB_N)缓冲器页可以连接到第一字线WL1。然而，这是示例，并且验证缓冲器页、LSB缓冲器页、MSB缓冲器页、反相LSB(LSB_N)缓冲器页和反相MSB(MSB_N)缓冲器页可以分别连接到第一至第n字线WL1至WLn中的任何字线。在这种情况下，验证缓冲器页、LSB缓冲器页、MSB缓冲器页、反相LSB(LSB_N)缓冲器页和反相MSB(MSB_N)缓冲器页可能未连接的剩余字线可以连接到正常页。
在图10的示例中，正常页可以连接到第六字线WL6至第n字线WLn。同时，所选择的页可以连接到第六字线WL6至第n字线WLn中的第s字线WLs。因此，第六至第(s-1)字线WL6至WLs-1和第(s+1)至第n字线WLs+1至WLn可以连接到未选择的页。
当读取和写入电路130b接收到LSB页数据DLSB时，读取和写入电路130b可以对LSB缓冲器页中的LSB页数据DLSB执行SLC编程。同时，读取和写入电路130b可以对反相LSB(LSB_N)缓冲器页中的经反相的LSB页数据
Figure BDA0003095094970000181
执行SLC编程。
另外，当读取和写入电路130b接收到MSB页数据DMSB时，读取和写入电路130b可以对MSB缓冲器页中的MSB页数据DMSB执行SLC编程。同时，读取和写入电路130b可以对反相MSB(MSB_N)缓冲器页中的经反相的MSB页数据
Figure BDA0003095094970000182
执行SLC编程。
同时，验证(VFY)缓冲器页可以存储验证结果数据，该验证结果数据指示在所选择的页中包括的存储器单元是否被编程为目标编程状态。在编程操作开始时，在校验(VFY)缓冲器页中包括的存储器单元中的每个存储器单元可以存储擦除状态的数据，即为1的数据。随着编程过程的进行，当对所选择的页中包括的存储器单元的编程被完成到目标编程状态时，可以对与之对应的验证缓冲器页的存储器单元执行SLC编程，并且存储器单元可以被更新以存储为0的数据。读取和写入电路130b可以控制位线电压，使得不再基于在验证缓冲器页中存储的数据来对被编程为目标编程状态的存储器单元进行编程。
图11A是图示了用于对MLC进行编程的逻辑代码的示例性实施例的表。图11A是用于MLC编程的逻辑代码的示例性图。然而，这是示例，并且还可以使用用于MLC编程的各种其他逻辑代码。
图11B是图示了基于图11A所示的逻辑代码编程的存储器单元的阈值电压分布的示图。在图11B中，水平轴线指示存储器单元的阈值电压Vth，并且竖直轴线指示与每个阈值电压相对应的存储器单元的数目。
参照图11B，当基于图11A所示的逻辑代码将数据存储在所选择的页中时，在所选择的页中包括的存储器单元的阈值电压状态被示出。在所选择的页中包括的存储器单元中，其中LSB为1且MSB为1的存储器单元维持擦除状态E。在所选择的页中包括的存储器单元中，其中LSB为1且MSB为0的存储器单元被编程为第一编程状态PV1。第一验证电压VFY1可以用于验证其LSB为1且MSB为0的存储器单元是否被编程为第一编程状态PV1。在所选择的页中包括的存储器单元中，其LSB为0且MSB为0的存储器单元被编程为第二编程状态PV2。第二验证电压VFY2可以用于验证其LSB为0且MSB为0的存储器单元是否被编程为第二编程状态PV2。在所选择的页中包括的存储器单元中，其LSB为0且MSB为1的存储器单元可以被编程为第三编程状态PV3。第三验证电压VFY3可以用于验证其LSB为0且MSB为1的存储器单元是否被编程为第三编程状态PV3。
在对所选择的页的编程完成之后，可以在对所选择的页的读取操作期间使用第一至第三读取电压R1至R3。在这种情况下，可以将读取通过电压Vrp施加到连接到未选择的页的字线。
图12是图示了操作根据本公开的实施例的半导体存储器设备的方法的流程图。
参照图12，可以基于操作根据本公开的实施例的半导体存储器设备的方法来执行对所选择的页的MLC编程操作。操作根据本公开的实施例的半导体存储器设备的方法可以包括：基于从控制器接收的第一和第二编程数据，对所选择的存储器块的缓冲器页组执行SLC编程操作(S110)，并且基于在缓冲器页组中编程的第一和第二编程数据，对所选择的存储器块的正常页组执行MLC编程操作(S130)。
在步骤S110中，可以执行图8所示的SLC编程操作。在实施例中，步骤S110的第一编程数据可以是LSB页数据，并且第二编程数据可以是MSB页数据。在另一实施例中，步骤S110的第一编程数据可以是MSB页数据，并且第二编程数据可以是LSB页数据。参照图13、图14A和图14B更详细地描述步骤S110。
在步骤S130中，可以执行图8所示的MLC编程操作。在这种情况下，读取和写入电路130b可能不使用存储在单独的锁存电路中的第一和第二编程数据，而是可以使用在步骤S110中在缓冲器页组中编程的第一和第二编程数据来执行对在正常页组中包括的所选择的页的MLC编程操作。参照图15A至图22B更详细地描述步骤S130。
图13是图示了图12的步骤S110的示例性实施例的流程图。
参照图13，步骤S110可以包括：从控制器接收第一编程数据(S210)，基于第一编程数据对在缓冲器页组中包括的至少一个缓冲器页进行编程(S230)，从控制器接收第二编程数据(S250)，并且基于第二编程数据对在缓冲器页组中包括的至少一个缓冲器页进行编程(S270)。
根据本公开的实施例，读取和写入电路130b可能不在接收到第一编程数据和第二编程数据两者之后对对应数据进行编程。换句话说，在接收到第一编程数据之后，读取和写入电路130b可以立即在缓冲器页组中对第一编程数据进行编程。然后，在接收到第二编程数据之后，读取和写入电路130b可以立即在缓冲器页组中对第二编程数据进行编程。因此，可以最小化读取和写入电路130b中所需的锁存器的数目。
图14A是图示了图13的步骤S230的示例性实施例的流程图。同时，图14B是图示了图13的步骤S270的示例性实施例的流程图。
参照图14A，图13的步骤S230可以包括：以SLC方法在第一缓冲器页中对第一编程数据进行编程(S310a)，并且以SLC方法在第一反相缓冲器页中对经反相的第一编程数据进行编程(S330a)。
当第一编程数据是LSB页数据时，在步骤S310a中，可以以SLC方法在图10所示的LSB缓冲器页中对LSB页数据进行编程。在这种情况下，根据实施例，可以省略验证操作，并且可以通过将编程脉冲施加到第四字线WL4至少一次来在LSB缓冲器页中对LSB页数据进行编程。在这种情况下，第一缓冲器页可以是图10的LSB缓冲器页。
同时，当第一编程数据是LSB页数据时，在步骤S330a中，LSB页数据可以被反相，并且可以在图10所示的反相LSB(LSB_N)缓冲器页中对经反相的LSB页数据
Figure BDA0003095094970000211
进行编程。在这种情况下，第一反相缓冲器页可以是图10的反相LSB(LSB_N)缓冲器页。可以通过使LSB页中包括的多个位中的每个位反相来执行对LSB页数据的反相操作。
参照图14B，图13的步骤S270可以包括：以SLC方法在第二缓冲器页中对第二编程数据进行编程(S310b)，并且以SLC方法在第二反相缓冲器页中对经反相的第二编程数据进行编程(S330b)。
当第二编程数据是MSB页数据时，在步骤S310b中，可以以SLC方法在图10所示的MSB缓冲器页中对MSB页数据进行编程。在这种情况下，根据实施例，可以省略验证操作，并且可以通过将编程脉冲施加到第三字线WL3至少一次来在MSB缓冲器页中对MSB页数据进行编程。在这种情况下，第二缓冲器页可以是图10的MSB缓冲器页。
同时，当第二编程数据是MSB页数据时，在步骤S330b中，MSB页数据可以被反相，并且可以在图10所示的反相MSB(MSB_N)缓冲器页中对经反相的MSB页数据
Figure BDA0003095094970000212
进行编程。在这种情况下，第二反相缓冲器页可以是图10的反相MSB(MSB_N)缓冲器页。可以通过使MSB页中包括的多个位中的每个位反相来执行对MSB页数据的反相操作。
图15A是图示了根据本公开的实施例的基于第一和第二编程数据对缓冲器页组执行SLC编程操作的方法的框图。
图15B是图示了用于图15A中的编程操作的逻辑代码和要在缓冲器页组中编程的数据的示例性实施例的表。
参照图15A，可以通过图14A的步骤S310a以SLC方法在LSB缓冲器页中对LSB页数据DLSB进行编程，并且可以以SLC方法在反相LSB(LSB_N)缓冲器页中对通过图14A的步骤S330a反相的LSB页数据
Figure BDA0003095094970000221
进行编程。同时，参照图15A，可以通过图14B的步骤S310b以SLC方法在MSB缓冲器页中对MSB页数据DMSB进行编程，并且可以以SLC方法在反相MSB(MSB_N)缓冲器页中对通过图14B的步骤S330b反相的MSB页数据
Figure BDA0003095094970000222
进行编程。
参照图15B，基于LSB、MSB、经反相的LSB(LSB_N)和经反相的MSB(MSB_N)的位数据的存储器单元的编程状态作为表被示出。
图16是图示了通过SLC编程操作编程的存储器单元的阈值电压分布的示图。
参照图16，基于SLC编程操作，存储器单元可以具有指示位“1”的擦除状态或指示位“0”的编程状态之一的阈值电压状态。当低通电压VPL被施加到连接到对其执行SCL编程的存储器单元的字线时，具有擦除状态的阈值电压的存储器单元可以被接通，并且具有编程状态的阈值电压的存储器单元可以被关断。同时，当高通电压VPH被施加到连接到对其执行SLC编程的存储器单元的字线时，无论存储器单元的阈值电压状态如何，连接到对应字线的所有存储器单元都可以被接通。使用这种特征，通过选择性地将低通电压VPL或高通电压VPH施加到分别连接到LSB缓冲器页、MSB缓冲器页、反相LSB(LSB_N)缓冲器页和反相MSB(MSB_N)缓冲器页的字线，可以执行MLC编程操作。
图17是图示了图12的步骤S130的示例性实施例的流程图。
图12的步骤S130，即，MLC编程操作可以包括多个编程循环。多个编程循环中的每个编程循环可以包括编程步骤和验证步骤。当通过重复编程循环将所有存储器单元编程为目标状态时，可以结束步骤S130。图17是示例性地图示了多个编程循环中的一个编程循环的流程图。在图17中，步骤S410和S420可以被包括在编程步骤中，并且步骤S430至S470可以被包括在验证步骤中。
在步骤S410中，基于存储在验证缓冲器页中的数据，可以设置用于所选择的页的编程的多个位线电压。在验证缓冲器页中，与其编程可能被完成的存储器单元有关的数据被存储。因此，可以将编程禁止电压施加到连接到其编程被完成的存储器单元的位线，并且可以将编程允许电压施加到连接到其编程未完成的存储器单元的位线。
在步骤S420中，可以将编程通过电压Vpp施加到连接到未选择的页的字线，并且可以将编程电压VPGM施加到连接到所选择的页的字线。通过步骤S420，其编程未完成的存储器单元的阈值电压增加。
之后，在步骤S430中，基于存储在第一和第二缓冲器页以及第一和第二反相缓冲器页中的数据，可以将与目标编程状态有关的编程不完整单元信息加载到在读取和写入电路内部的感测锁存器中。因此，可以将要被编程为目标编程状态(例如，第一编程状态PV1)的存储器单元中的其编程未完成的存储器单元的信息加载在读取和写入电路的感测锁存器中。
在步骤S450中，可以将与目标编程状态相对应的验证电压施加到连接到所选择的页的字线，并且可以将读取通过电压Vrp施加到连接到未选择的页的字线。当目标编程状态是第一编程状态PV1时，在步骤S450中，可以将第一验证电压VFY1施加到连接到所选择的页的字线。可以将读取通过电压施加到剩余字线，因此，可以感测在所选择的页中包括的存储器单元中的要被编程为第一编程状态PV1的存储器单元的阈值电压。
在步骤S460中，可以基于步骤S450的验证结果来设置用于验证缓冲器页的编程的多个位线电压。例如，在随后的编程循环中，可能需要将编程禁止电压施加到连接到要被编程为第一编程状态PV1的存储器单元中的其阈值电压高于第一验证电压VFY1的存储器单元的位线。因此，为了将验证结果更新到验证缓冲器页，可以设置位线电压。
在步骤S470中，可以将编程通过电压施加到连接到除了验证缓冲器页外的剩余页的字线，并且可以将编程电压施加到连接到验证缓冲器页的字线。可以通过步骤S470来更新在验证缓冲器页中包括的存储器单元的阈值电压状态。例如，在要被编程为第一编程状态PV1的存储器单元中，验证缓冲器页的存储器单元的阈值电压可以对应于在步骤S420之前其编程未完成的存储器单元，并且阈值电压可以增加，因而，可以根据步骤S420将编程完成到第一编程状态PV1，其基于步骤S470增加。当完成步骤S470的执行时，可以完成一个编程循环。当在步骤S470的执行之后通过了针对所有编程状态PV1至PV3的验证时，可以结束整个编程操作。当在执行步骤S470之后未通过所有编程状态PV1至PV3中的至少一个编程状态的验证时，该方法返回到步骤S410，并且可以执行随后的编程循环。
下文中，将参照图18A至图22A更详细地描述图17所示的步骤。
图18A是图示了通过图17的步骤S430加载与第一编程状态PV1有关的编程不完整单元信息的步骤的框图。图18B是图示了根据图17的步骤S430加载与第一编程状态PV1有关的编程不完整单元信息的步骤的表。在下文中，一起参照图17、图18A和图18B来进行描述。
参照图18A，可以将读取通过电压Vrp施加到连接到在正常页组中包括的页的字线。因此，可以接通在正常页组中包括的所有存储器单元。
另外，可以将低通电压VPL施加到连接到验证缓冲器页的字线，并且可以将低通电压VPL施加到连接到LSB缓冲器页的字线。因此，在验证缓冲器页和LSB缓冲器页中包括的存储器单元中，擦除状态的存储器单元可以被接通，并且编程状态的存储器单元可以被关断。
同时，可以将高通电压VPH施加到连接到MSB缓冲器页和反相LSB(LSB_N)缓冲器页的字线。因此，无论MSB缓冲器页和反相LSB(LSB_N)缓冲器页中包括的每个存储器单元的阈值电压如何，MSB缓冲器页和反相LSB(LSB_N)缓冲器页中包括的所有存储器单元都可以被接通。
同时，可以将低通电压VPL施加到连接到反相MSB(MSB_N)缓冲器页的字线。因此，在反相MSB(MSB_N)缓冲器页中包括的存储器单元中，擦除状态的存储器单元可以被接通，并且编程状态的存储器单元可以被关断。
总之，在除了验证缓冲器页、LSB缓冲器页和反相MSB缓冲器页之外的页中包括的所有存储器单元都可以被接通。因此，可以通过分别存储在验证缓冲器页、LSB缓冲器页和反相MSB缓冲器页中的数据的组合来确定通过位线传输到读取和写入电路130b的感测锁存器组135b的PV1信息。更具体地，可以通过对分别存储在验证缓冲器页、LSB缓冲器页和反相MSB缓冲器页中的数据以位为单位执行AND运算来生成PV1信息。
参照图18B，示出了表，该表图示了对分别存储在LSB缓冲器页和反相MSB缓冲器页中的数据进行以位为单位的AND运算的结果。在图18B的表中，由于在MSB缓冲器页和反相LSB(LSB_N)缓冲器页中包括的所有单元被接通，因此，为了方便，省略了对应的页数据。
在LSB缓冲器页中包括的存储器单元中的存储为1的位的存储器单元可以被接通。参照图18B，在LSB缓冲器页中包括的存储器单元中的存储为1的位的存储器单元可以对应于在所选择的页中包括的存储器单元中的要被编程为擦除状态E和第一编程状态PV1的存储器单元中的每个存储器单元。
同时，在反相MSB缓冲器页中包括的存储器单元中的存储为1的位的存储器单元可以被接通。参照图18B，在反相MSB缓冲器页中包括的存储器单元中的存储为1的位的存储器单元可以对应于第一编程状态PV1和第二编程状态PV2。
因此，当以位为单位对分别在LSB缓冲器页和反相MSB缓冲器页中存储的数据执行AND运算时，可以选择连接到与第一编程状态PV1对应的存储器单元的位线。
可以考虑另外对在验证缓冲器页中存储的数据和上述结果执行AND运算的处理。当在与第一编程状态PV1相对应的存储器单元中，以位为单位对在LSB缓冲器页、反相MSB缓冲器页和验证缓冲器页中存储的数据执行AND运算时，可以选择其编程操作未完成的位线。
结果，PV1信息可以是指示要被编程为第一编程状态PV1的存储器单元中的其编程尚未完成的存储器单元的信息。具体地，在连接到读取和写入电路130b的位线中，可以将较高电压的信号传输到连接到要被编程到第一编程状态PV1的存储器单元中的其编程尚未完成的存储器单元的位线，并且可以将较低电压的信号传输到剩余位线。一组这种位线信号可以是PV1信息。PV1信息可以被存储在读取和写入电路130b的感测锁存器组135b中。之后，存储在感测锁存器组135b中的PV1信息可以用于PV1验证操作。
图19是图示了图17的步骤S450的框图。
参照图19，可以将读取通过电压Vrp施加到连接到正常页组中包括的页中的未选择的页的字线，并且可以将第一验证电压VFY1施加到连接到所选择的页的字线。同时，连接到在缓冲器页组中包括的页的字线的电压条件可以与图18相同。
因此，在所选择的页中要被编程为第一编程状态PV1的存储器单元中，可以将第一验证信息(VFY1信息)(其是关于具有高于第一验证电压VFY1的阈值电压的存储器单元的信息)传输到读取和写入电路130b。在实施例中，第一验证信息可以被存储在位于读取和写入电路130b内部的感测锁存器组135b中。在另一实施例中，第一验证信息可以被存储在除了感测锁存器组135b之外的锁存器组中。
图20是图示了图17的步骤S460和S470的框图。
参照图20，可以将编程通过电压Vpp施加到连接到正常页组中包括的页的字线。同时，可以将编程通过电压Vpp施加到连接到在缓冲器页组中包括的页中的除了验证缓冲器页之外的页的字线。可以将编程电压VPGM施加到连接到验证缓冲器页的字线。
此时，读取和写入电路130b可以基于在步骤S450中接收到的第一验证信息(VFY1信息)来设置位线电压。因此，可以将编程允许电压施加到连接到在要被编程为第一编程状态PV1的存储器单元中的其编程被完成的存储器单元的位线。可以将编程禁止电压施加到剩余位线。由于如上所述在其中设置了位线电压的状态下将编程电压VPGM施加到连接到验证缓冲器页的字线，因此可以在验证缓冲器页中对其中要被编程为第一编程状态PV1的存储器单元的阈值电压状态被更新的数据进行编程。在验证缓冲器页中被编程的数据可以用在随后的编程循环的步骤S410中。
图21A是图示了通过图17的步骤S430加载与第二编程状态PV2有关的编程不完整单元信息的步骤的框图。图21B是图示了根据图17的步骤S430加载与第二编程状态PV2有关的编程不完整单元信息的步骤的表。
参照图18A和图18B，描述了加载与第一编程状态PV1有关的编程不完整单元信息的步骤。可以执行与之相似的操作以加载与第二编程状态PV2有关的编程不完整单元信息。
参照图21A，可以将读取通过电压Vrp施加到连接到在正常页组中包括的页的字线。因此，可以接通在正常页组中包括的所有存储器单元。
另外，可以将低通电压VPL施加到连接到验证缓冲器页的字线，并且可以将高通电压HPL施加到连接到LSB缓冲器页和HSB缓冲器页的字线。因此，在验证缓冲器页中包括的存储器单元中，擦除状态的存储器单元可以被接通，并且编程状态的存储器单元可以被关断。另外，在LSB缓冲器页和MSB缓冲器页中包括的所有存储器单元都可以被接通。
同时，可以将低通电压VPL施加到连接到反相LSB(LSB_N)缓冲器页和反相MSB(MSB_N)缓冲器页的字线。因此，在反相LSB(LSB_N)缓冲器页和反相MSB(MSB_N)缓冲器页中包括的存储器单元中，擦除状态的存储器单元可以被接通，并且编程状态的存储器单元可以被关断。
总之，在除了验证缓冲器页、反相LSB缓冲器页和反相MSB缓冲器页之外的页中包括的所有存储器单元都可以被接通。因此，可以通过分别在验证缓冲器页、反相LSB缓冲器页和反相MSB缓冲器页中存储的数据的组合来确定通过位线传输到读取和写入电路130b的感测锁存器组135b的PV2信息。更具体地，可以通过对分别在验证缓冲器页、反相LSB缓冲器页和反相MSB缓冲器页中存储的数据以位为单位执行与(AND)运算来生成PV2信息。
参照图21B，示出了表，该表图示了分别对在反相LSB缓冲器页和反相MSB缓冲器页中存储的数据进行以位为单位的AND运算的结果。与图18B相似，当以位为单位对在反相LSB缓冲器页和反相MSB缓冲器页中分别存储的数据执行AND运算时，可以选择连接到与第二编程状态PV2相对应的存储器单元的位线。
可以考虑另外对在验证缓冲器页中存储的数据和上述结果执行AND运算的处理。当在与第二编程状态PV2相对应的存储器单元中，以位为单位对在反相LSB缓冲器页、反相MSB缓冲器页和验证缓冲器页中存储的数据执行AND运算时，可以选择其编程操作未完成的位线。
结果，PV2信息可以是指示要被编程为第二编程状态PV2的存储器单元中的其编程尚未完成的存储器单元的信息。具体地，在连接到读取和写入电路130b的位线中，可以将较高电压的信号传输到连接到要被编程到第二编程状态PV2的存储器单元中的其编程尚未完成的存储器单元的位线，并且可以将较低电压的信号传输到剩余位线。一组这种位线信号可以是PV2信息。PV2信息可以被存储在读取和写入电路130b的感测锁存器组135b中。之后，存储在感测锁存器组135b中的PV2信息可以用于PV2验证操作。
图22A是图示了通过图17的步骤S430加载与第三编程状态PV3有关的编程不完整单元信息的步骤的框图。图22B是图示了根据图17的步骤S430加载与第三编程状态PV3有关的编程不完整单元信息的步骤的表。
参照图18A和图18B，描述了加载与第一编程状态PV1有关的编程不完整单元信息的步骤。参照图21A和图21B，描述了加载与第二编程状态PV2有关的编程不完整单元信息的步骤。可以执行与之相似的操作以加载与第三编程状态PV3有关的编程不完整单元信息。因此，省略重复描述。
参照图22B，示出了表，该表图示了分别对在反相LSB缓冲器页和反相MSB缓冲器页中存储的数据进行以位为单位的AND运算的结果。与图18B或图21B相似，当以位为单位对在反相LSB缓冲器页和反相MSB缓冲器页中分别存储的数据执行AND运算时，可以选择连接到与第三编程状态PV3相对应的存储器单元的位线。
可以考虑另外对在验证缓冲器页中存储的数据和上述结果执行AND运算的处理。当在与第三编程状态PV3相对应的存储器单元中，以位为单位对在反相LSB缓冲器页、MSB缓冲器页和验证缓冲器页中存储的数据执行AND运算时，可以选择其编程操作未完成的位线。
结果，PV3信息可以是指示要被编程为第三编程状态PV3的存储器单元中的其编程尚未完成的存储器单元的信息。具体地，在连接到读取和写入电路130b的位线中，可以将较高电压的信号传输到连接到要被编程到第三编程状态PV3的存储器单元中的其编程尚未完成的存储器单元的位线，并且可以将较低电压的信号传输到剩余位线。一组这种位线信号可以是PV3信息。PV3信息可以被存储在读取和写入电路130b的感测锁存器组135b中。之后，存储在感测锁存器组135b中的PV3信息可以用于PV3验证操作。
图23是图示了根据本公开的另一实施例的半导体存储器设备的编程操作的框图。参照图7至图22，描述了MLC的编程方法。然而，这是示例，并且本公开不限于此。例如，本公开可以被应用于TLC编程操作。
参照图23，所选择的存储器块BLKs可以被分为正常页组GRNP和缓冲器页组GRBP。缓冲器页组GRBP可以包括多个缓冲器页。可以以SLC编程方法将LSB页数据DLSB存储在缓冲器页组GRBP中包括的多个缓冲器页中的至少一个缓冲器页中。可以以SLC编程方法将CSB页数据DCSB存储在缓冲器页组GRBP中包括的多个缓冲器页中的至少一个缓冲器页中。另外，可以以SLC编程方法将MSB页数据DMSB存储在缓冲器页组GRBP中包括的多个缓冲器页中的至少一个缓冲器页中。
同时，正常页组GRNP可以包括多个正常页。可以基于TLC编程操作将数据存储在正常页中。读取和写入电路130c可以基于以SLC编程方法存储在缓冲器页组GRBP中的LSB页数据DLSB、CSB页数据DCSB和MSB页数据DMSB对正常页组GRNP中的所选择的页执行TLC编程操作。因此，可能不需要在读取和写入电路130c中包括LSB锁存器组、CSB锁存器组和MSB锁存器组，结果，可以减小读取和写入电路130c以及具有该读取和写入电路的外围电路的面积。
图24A是图示了用于对TLC进行编程的逻辑代码的示例性实施例的表。图24A是用于TLC编程的逻辑代码的示例性图。然而，这是示例，并且还可以使用用于TLC编程的各种其他逻辑代码。
图24B是图示了基于图24A所示的逻辑代码编程的存储器单元的阈值电压分布的示图。在图24B中，水平轴线指示存储器单元的阈值电压Vth，并且竖直轴线指示与每个阈值电压相对应的存储器单元的数目。
参照图24B，当基于图24A所示的逻辑代码将数据存储在所选择的页中时，可以示出在所选择的页中包括的存储器单元的阈值电压状态。可以基于要存储在每个存储器单元中的LSB、CSB和MSB来确定存储器单元的阈值电压。即，存储器单元可以维持擦除状态E，或者存储器单元可以基于要存储的位的组合被编程为第一至第七编程状态PV1至PV7中的一个。
图25是示意性地图示了根据本公开的实施例的用于执行半导体存储器设备的编程操作的存储器块的结构的框图。
参照图25，存储器块可以包括第一至第n页。第一至第n页可以分别连接到第一至第n字线WL1至WLn。
缓冲器页组可以包括验证(VFY)缓冲器页、LSB缓冲器页、CSB缓冲器页、MSB缓冲器页、反相LSB(LSB_N)缓冲器页、反相CSB缓冲器页和反相MSB(MSB_N)缓冲器页。验证缓冲器页可以连接到第七字线WL7。LSB缓冲器页可以连接到第六字线WL6。CSB缓冲器页可以连接到第五字线WL5。MSB缓冲器页可以连接到第四字线WL4。反相LSB(LSB_N)缓冲器页可以连接到第三字线WL3。反相CSB(CSB_N)缓冲器页可以连接到第二字线WL2。反相MSB(MSB_N)缓冲器页可以连接到第一字线WL1。
在图25的示例中，正常页可以连接到第八字线WL8至第n字线WLn。同时，所选择的页可以连接到第八字线WL8至第n字线WLn中的第s字线WLs。因此，第八至第(s-1)字线WL8至WLs-1和第(s+1)至第n字线WLs+1至WLn可以连接到未选择的页。
当读取和写入电路130c接收到LSB页数据DLSB时，读取和写入电路130c可以对LSB缓冲器页中的LSB页数据DLSB执行SLC编程。同时，读取和写入电路130b可以对反相LSB(LSB_N)缓冲器页中的经反相的LSB页数据
Figure BDA0003095094970000311
执行SLC编程。
另外，当读取和写入电路130c接收到CSB页数据DCSB时，读取和写入电路130c可以对CSB缓冲器页中的CSB页数据DCSB执行SLC编程。同时，读取和写入电路130c可以对反相CSB(CSB_N)缓冲器页中的经反相的CSB页数据
Figure BDA0003095094970000312
执行SLC编程。
另外，当读取和写入电路130c接收到MSB页数据DMSB时，读取和写入电路130c可以对MSB缓冲器页中的MSB页数据DMSB执行SLC编程。同时，读取和写入电路130c可以对反相MSB(MSB_N)缓冲器页中的经反相的MSB页数据
Figure BDA0003095094970000313
执行SLC编程。
同时，验证(VFY)缓冲器页可以存储验证结果数据，该验证结果数据指示在所选择的页中包括的存储器单元是否被编程为目标编程状态。在编程操作开始时，在校验(VFY)缓冲器页中包括的所有存储器单元中的每个存储器单元可以存储擦除状态的数据，即为1的数据。随着编程过程的进行，当对所选择的页中包括的存储器单元的编程被完成到目标编程状态时，可以对与之对应的验证缓冲器页的存储器单元执行SLC编程，并且可以更新存储器单元以存储为0的数据。读取和写入电路130c可以控制位线电压，使得不再基于在验证缓冲器页中存储的数据来对被编程为目标编程状态的存储器单元进行编程。
图26是图示了用于图25中的编程操作的逻辑代码和在缓冲器页组中编程的数据的示例性实施例的表。与图15B相似，同样在TLC编程的情况下，基于LSB、CSB、MSB、经反相的LSB(LSB_N)、经反相的CSB(CSB_N)和经反相的MSB(MSB_N)的每个位数据的存储器单元的编程状态可以作为图26所示的表被示出。
如上所述，根据本公开的实施例的半导体存储器设备及其操作方法可以被应用于其中一个存储器单元存储两位数据的MLC和其中一个存储器单元存储三位数据的TLC。另外，本公开不限于此，并且可以被应用于其中一个存储器单元存储四位数据的QLC和其中一个存储器单元存储多于四位的数据的存储器单元。即，根据本公开的实施例的半导体存储器设备及其操作方法可以被应用于其中一个存储器单元存储两位或更多位数据的多级编程操作。
图27是图示了具有图2的半导体存储器设备100的存储器系统1000的框图。
参照图27，存储器系统1000可以包括半导体存储器设备100和控制器1100。半导体存储器设备100可以是参照图2描述的半导体存储器设备。在下文中，省略重复的描述。
控制器1100可以连接到主机Host和半导体存储器设备100。控制器1100可以被配置为响应于来自主机Host的请求而访问半导体存储器设备100。例如，控制器1100可以被配置为控制半导体存储器设备100的读取、写入、擦除和后台操作。控制器1100可以被配置为提供半导体存储器设备100与主机Host之间的接口。控制器1100可以被配置为驱动用于控制半导体存储器设备100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110被用作以下中的至少一者：处理单元1120的操作存储器、在半导体存储器设备100与主机Host之间的高速缓存存储器、以及在半导体存储器设备100与主机Host之间的缓冲存储器。处理单元1120可以控制控制器1100的总体操作。另外，控制器1100可以在写入操作期间临时存储从主机Host提供的编程数据。
主机接口1130可以包括用于在主机Host与控制器1100之间执行数据交换的协议。作为示例性实施例，控制器1100可以被配置为通过各种接口协议中的至少一个与主机Host进行通信，各种接口协议诸如是通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议。
存储器接口1140与半导体存储器设备100接口连接。例如，存储器接口可以包括NAND接口或NOR接口。
纠错块1150可以被配置为使用纠错码(ECC)来检测和纠正从半导体存储器设备100接收的数据的错误。作为示例性实施例，纠错块可以被提供为控制器1100的组件。
控制器1100和半导体存储器设备100可以被集成到一个半导体设备中。作为示例性实施例，控制器1100和半导体存储器设备100可以被集成到一个半导体设备中以配置存储器卡。例如，控制器1100和半导体存储器设备100可以被集成到一个半导体设备中，以形成存储器卡，诸如PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、存储器棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)。
控制器1100和半导体存储器设备100可以被集成到一个半导体设备中，以形成半导体驱动装置(固态驱动装置(SSD))。半导体驱动装置(SSD)可以包括被配置为将数据存储在半导体存储器中的存储设备。当存储器系统1000被用作半导体驱动装置(SSD)时，可以显著提高连接到存储器系统1000的主机Host的操作速度。
作为另一个示例，存储器系统1000可以被提供为电子设备的各种组件之一，电子设备诸如是计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、web平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送和接收信息的设备、配置家庭网络的各种电子设备之一、配置计算机网络的各种电子设备之一、配置远程信息处理网络的各种电子设备之一、RFID设备、或配置计算系统的各种组件之一。
作为示例性实施例，半导体存储器设备100或存储器系统1000可以被安装为各种类型的封装。例如，半导体存储器设备100或存储器系统1000可以用诸如以下方法来封装和安装：叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、waffle封装式裸片、晶圆形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形(SOIC)、紧缩小外形封装(SSOP)、薄型小外形(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工堆叠封装(WSP)。
图28是图示了图27的存储器系统的应用示例的框图。
参照图28，存储器系统2000可以包括半导体存储器设备2100和存储器控制器2200。半导体存储器设备2100可以包括多个半导体存储器芯片。多个半导体存储器芯片可以被分为多个组。
在图28中，多个组可以分别通过第一至第k信道CH1至CHk与存储器控制器2200通信。每个半导体存储器芯片可以与参照图2描述的半导体存储器设备100相似地配置和操作。
每个组可以被配置为通过一个公共信道与存储器控制器2200通信。存储器控制器2200可以与参照图27描述的控制器1100相似地配置，并且可以被配置为通过多个信道CH1至CHk来控制半导体存储器设备2100的多个存储器芯片。
图29是图示了具有参照图28描述的存储器系统的计算系统的框图。
计算系统3000可以包括中央处理设备3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可以通过系统总线3500电连接到中央处理设备3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由中央处理设备3100处理的数据可以被存储在存储器系统2000中。
在图29中，半导体存储器设备2100可以通过存储器控制器2200连接到系统总线3500。然而，半导体存储器设备2100可以被配置为直接连接到系统总线3500。此时，存储器控制器2200的功能可以由中央处理设备3100和RAM 3200执行。
在图29中，提供了参照图28描述的存储器系统2000。然而，可以用参照图27描述的存储器系统1000来代替存储器系统2000。作为示例性实施例，计算系统3000可以被配置为包括参照图27和图28描述的存储器系统1000和2000两者。

Claims (17)

1.一种半导体存储器设备，包括：
存储器块，包括多个存储器单元；以及
外围电路，对所述存储器块执行编程操作，
其中所述存储器块包括多个正常页和多个缓冲器页，所述多个正常页中的每个正常页包括存储N位数据的存储器单元，N是等于或大于2的自然数，并且所述多个缓冲器页中的每个缓冲器页包括存储一位数据的存储器单元，并且
其中所述外围电路：
接收第一页数据，并且在所述多个缓冲器页中的至少第一缓冲器页中对所述第一页数据执行单级单元(SLC)编程；
接收第二页数据，并且在所述多个缓冲器页中的至少第二缓冲器页中对所述第二页数据执行所述SLC编程；以及
基于在所述第一缓冲器页中编程的所述第一页数据和在所述第二缓冲器页中编程的所述第二页数据，对所述多个正常页中的所选择的正常页执行多级编程操作。
2.根据权利要求1所述的半导体存储器设备，其中所述外围电路：
使所述第一页数据反相，并且在所述多个缓冲器页中的第一反相缓冲器页中对经反相的所述第一页数据执行所述SLC编程；以及
使所述第二页数据反相，并且在所述多个缓冲器页中的第二反相缓冲器页中对经反相的所述第二页数据执行所述SLC编程。
3.根据权利要求2所述的半导体存储器设备，其中所述外围电路基于第一验证信息对所述多个缓冲器页中的验证缓冲器页执行所述SLC编程，所述第一验证信息指示对要在至少一种目标编程状态下被编程的存储器单元的编程是否完成。
4.根据权利要求3所述的半导体存储器设备，其中所述N为2，并且所述多级编程操作是多级单元(MLC)编程操作。
5.根据权利要求3所述的半导体存储器设备，其中所述外围电路通过将低通电压或高通电压中的一者选择性地施加到被连接到所述验证缓冲器页、所述第一缓冲器页、所述第二缓冲器页、所述第一反相缓冲器页和所述第二反相缓冲器页中的每者的字线，来检查对在所述所选择的正常页中包括的所述多个存储器单元中的每个存储器单元的编程是否完成，
其中所述低通电压是能够在对其执行了所述SLC编程的所述第一缓冲器页和所述第二缓冲器页中包括的存储器单元中接通擦除状态的存储器单元并且关断编程状态的存储器单元的电压，以及
其中所述高通电压是能够接通在对其执行了所述SLC编程的所述第一缓冲器页和所述第二缓冲器页中包括的所有存储器单元的电压。
6.根据权利要求2所述的半导体存储器设备，其中所述外围电路：进一步接收第三页数据，在所述多个缓冲器页中的至少第三缓冲器页中对所述第三页数据执行所述SLC编程，并且基于在所述第一缓冲器页中编程的述第一页数据、在所述第二缓冲器页中编程的所述第二页数据和在所述第三缓冲器页中编程的所述第三缓冲器页数据，对所述所选择的正常页执行所述多级编程操作。
7.根据权利要求6所述的半导体存储器设备，其中所述外围电路使所述第三页数据反相，并且在所述多个页中的第三反相缓冲器页中对经反相的所述第三页数据执行所述SLC编程。
8.根据权利要求7所述的半导体存储器设备，其中所述N为3，并且所述多级编程操作是三级单元(TLC)编程操作。
9.根据权利要求8所述的半导体存储器设备，其中所述外围电路通过将从低通电压和高通电压选择的电压的组合选择性地施加到被连接到所述验证缓冲器页、所述第一缓冲器页、所述第二缓冲器页、所述第三缓冲器页、所述第一反相缓冲器页、所述第二反相缓冲器页和所述第三反相缓冲器页中的每者的字线，来检查对在所述所选择的正常页中包括的所述多个存储器单元中的每个存储器单元的编程是否完成，
其中所述低通电压是能够在对其执行了所述SLC编程的所述第一缓冲器页、所述第二缓冲器页和所述第三缓冲器页中包括的存储器单元中接通擦除状态的存储器单元并且关断编程状态的存储器单元的电压，以及
其中所述高通电压是能够接通在对其执行了所述SLC编程的所述第一缓冲器页、所述第二缓冲器页和所述第三缓冲器页中包括的所有存储器单元的电压。
10.一种操作半导体存储器设备以用于对存储器块中的数据进行编程的方法，所述存储器块包括属于缓冲器页组的多个缓冲器页和属于正常页组的多个正常页，每个页均包括多个存储器单元，所述方法包括：
基于第一编程数据和第二编程数据，对所述缓冲器页组执行单级单元(SLC)编程操作；以及
基于在所述缓冲器页组中编程的所述第一编程数据和所述第二编程数据，对所述正常页组执行多级编程操作。
11.根据权利要求10所述的方法，其中对所述缓冲器页组执行所述SLC编程操作包括：
执行第一SLC编程操作，所述第一SLC编程操作将所述第一编程数据存储在所述缓冲器页组中包括的所述缓冲器页中的至少一个缓冲器页中；以及
执行第二SLC编程操作，所述第二SLC编程操作将所述第二编程数据存储在所述缓冲器页组中包括的所述缓冲器页中的至少另一缓冲器页中。
12.根据权利要求11所述的方法，其中执行所述第一SLC编程操作包括：
在SLC方法中，在所述缓冲器页中的第一缓冲器页中对所述第一编程数据进行编程；以及
使所述第一编程数据反相，并且在所述SLC方法中，在所述缓冲器页中的第一反相缓冲器页中对经反相的所述第一编程数据进行编程。
13.根据权利要求12所述的方法，其中执行所述第二SLC编程操作包括：
在所述SLC方法中，在所述缓冲器页中的第二缓冲器页中对所述第二编程数据进行编程；以及
使所述第二编程数据反相，并且在所述SLC方法中，在所述缓冲器页中的第二反相缓冲器页中对经反相的所述第二编程数据进行编程。
14.根据权利要求13所述的方法，其中基于在所述缓冲器页组中编程的所述第一编程数据和所述第二编程数据对所述正常页组执行所述多级编程操作包括：
针对对在所述正常页组中包括的正常页中的所选择的正常页的编程，设置位线电压；
将编程通过电压施加到被连接到未选择的正常页的字线，并且将编程电压施加到被连接到所述所选择的正常页的字线；以及
基于在所述缓冲器页组中包括的验证缓冲器页、所述第一缓冲器页、所述第二缓冲器页、所述第一反相缓冲器页和所述第二反相缓冲器页中存储的数据，针对在所述所选择的正常页中包括的存储器单元中的其编程未被完成到目标编程状态的存储器单元，加载编程不完整单元信息。
15.根据权利要求14所述的方法，其中针对在所述所选择的正常页中包括的所述存储器单元中的其所述编程未被完成到所述目标编程状态的所述存储器单元加载所述编程不完整单元信息包括：通过将低通电压或高通电压中的一者选择性地施加到被连接到所述验证缓冲器页、所述第一缓冲器页、所述第二缓冲器页、所述第一反相缓冲器页和所述第二反相缓冲器页中的每者的字线，来检查对要被编程为多个目标编程状态中的所选择的目标编程状态的存储器单元的编程是否完成，
其中所述低通电压是能够在对其执行了所述SLC编程的缓冲器页中包括的存储器单元中接通擦除状态的存储器单元并且关断编程状态的存储器单元的电压，以及
其中所述高通电压是能够接通在对其执行了所述SLC编程的所述缓冲器页中包括的所有存储器单元的电压。
16.根据权利要求15所述的方法，还包括：
将与所述目标编程状态对应的验证电压施加到被连接到所述所选择的页的字线，并且将读取通过电压施加到被连接到所述未选择的页的字线；
响应于施加所述验证电压的结果，针对所述所选择的页的后续编程操作设置位线电压；以及
将编程通过电压施加到被连接到除了所述验证缓冲器页之外的剩余页的字线，将编程电压施加到被连接到所述验证缓冲器页的字线，并且更新在所述验证缓冲器页中存储的数据。
17.一种半导体存储器设备，包括：
存储器块，包括多个存储器单元；以及
外围电路，对所述存储器块执行编程操作，
其中所述存储器块包括多个正常页和多个缓冲器页，
其中所述多个正常页中的每个正常页包括存储N位数据的存储器单元，N是等于或大于2的自然数，并且所述多个缓冲器页中的每个缓冲器页包括存储一位数据的存储器单元，以及
其中所述外围电路：
接收页数据，并且在所述多个缓冲器页中的至少一个缓冲器页中对所述页数据执行单级单元(SLC)编程；
基于在所述至少一个缓冲器页中编程的所述页数据，对所述多个正常页中的所选择的正常页执行多级编程操作。
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