KR102180595B1 - 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 시스템 - Google Patents

불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 시스템 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 외부 장치로부터 복수의 서브 페이지 데이터 및 쓰기 커맨드를 수신하는 단계; 수신된 복수의 서브 페이지 데이터 중 적어도 하나의 서브 페이지 데이터를 메인 영역에 포함된 메모리 셀들에 선 메인 프로그램하는 단계; 복수의 서브 페이지 데이터 중 나머지 서브 페이지 데이터를 버퍼 영역에 포함된 메모리 셀들에 버퍼 프로그램하는 단계; 및 버퍼 영역에 버퍼 프로그램된 데이터를 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램하는 단계를 포함한다.

Description

불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 시스템{OPERATING METHOD OF NONVOLATILE MEMORY DEVICE AND NONVOLATILE MEMORY SYSTEM}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
최근에는 반도체 기술이 발달함에 따라 플래시 메모리를 기반으로 하는 솔리드 스테이트 드라이브가 개발되고 있다. 플래시 메모리는 종래의 하드 디스크와 비교하여 빠른 동작 속도, 저전력, 및 저소음 등의 장점을 갖는다. 그러나, 호스트 또는 AP(application processor)의 신호 처리 속도, 인터페이스의 신호 전송 속도 등과 비교하여 플래시 메모리의 동작 속도가 느리기 때문에 이를 보상하기 위한 다양한 기술들이 개발되고 있다.
본 발명의 목적은 버퍼 영역의 사용을 최소화하여 온-칩 버퍼 프로그램 동작을 수행함으로써 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 버퍼 영역 및 메인 영역을 포함하는 불휘발성 메모리 장치의 동작 방법은 외부 장치로부터 복수의 서브 페이지 데이터 및 쓰기 커맨드를 수신하는 단계; 상기 수신된 복수의 서브 페이지 데이터 중 적어도 하나의 서브 페이지 데이터를 상기 메인 영역에 포함된 메모리 셀들에 선 메인 프로그램하는 단계; 상기 복수의 서브 페이지 데이터 중 나머지 서브 페이지 데이터를 상기 버퍼 영역에 포함된 메모리 셀들에 버퍼 프로그램하는 단계; 및 상기 버퍼 영역에 버퍼 프로그램된 데이터를 상기 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램하는 단계를 포함하되, 상기 버퍼 영역의 메모리 셀들 각각은 n(n은 자연수) 비트의 데이터를 저장하고, 상기 메인 영역의 메모리 셀들 각각은 m(m은 n보다 큰 자연수) 비트의 데이터를 저장하고, 상기 복수의 서브 페이지 데이터는 상기 불휘발성 메모리 장치의 하나의 페이지에 저장되는 데이터를 가리키고, 상기 선 메인 프로그램은 상기 복수의 서브 페이지 데이터 중 일부 서브 페이지 데이터를 상기 메인 영역의 메모리 셀들이 프로그램하는 동작이다.
실시 예로서, 상기 버퍼 영역에 버퍼 프로그램된 데이터를 상기 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램하는 단계는 상기 버퍼 영역에 버퍼 프로그램된 데이터를 읽는 단계; 및 상기 읽은 데이터를 상기 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램하는 단계를 포함한다.
실시 예로서, 상기 재 메인 프로그램은 상기 복수의 서브 페이지 데이터 중 상기 나머지 서브 페이지 데이터를 상기 선 메인 프로그램된 메모리 셀들에 더 프로그램하는 동작이다.
실시 예로서, 상기 쓰기 커맨드는 온-칩 버퍼 프로그램(OBP) 커맨드이다.
실시 예로서, 상기 외부 장치로부터 어드레스를 수신하는 단계를 더 포함하고, 상기 메인 영역의 메모리 셀들 중 상기 어드레스와 대응되는 메모리 셀들에 상기 수신된 복수의 서브 페이지 데이터 중 적어도 하나의 서브 페이지 데이터를 선-메인 프로그램한다.
실시 예로서, 상기 외부 장치로부터 버퍼 어드레스를 수신하는 단계를 더 포함하고, 상기 버퍼 영역의 메모리 셀들 중 상기 버퍼 어드레스와 대응되는 메모리 셀들에 상기 복수의 서브 페이지 데이터 중 나머지 서브 페이지 데이터를 상기 버퍼 영역에 포함된 메모리 셀들에 버퍼 프로그램한다.
실시 예로서, 상기 불휘발성 메모리 장치는 상기 버퍼 영역 및 상기 메인 영역을 포함하는 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들; 상기 복수의 메모리 셀들과 상기 기판 사이에 제공되는 접지 선택 트랜지스터; 및 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함한다.
실시 예로서, 비트 오더링을 기반으로 상기 선 메인 프로그램 및 상기 재 메인 프로그램을 수행하되, 상기 비트 오더링은 상기 메인 영역의 메모리 셀에 저장되는 데이터 및 복수의 프로그램 상태의 대응 관계를 가리킨다.
실시 예로서, 상기 복수의 서브 페이지 데이터 중 상기 선 메인 프로그램되는 적어도 하나의 서브 페이지 데이터는 기준 조건을 만족하도록 미리 정해진 서브 페이지 데이터이고, 상기 기준 조건은 상기 선 메인 프로그램된 메모리 셀들의 프로그램 상태의 문턱 전압 산포의 상한 값이 최대가 되는 조건을 가리킨다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템은 복수의 메모리 셀들을 각각 포함하는 버퍼 영역 및 메인 영역을 포함하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 외부 장치로부터 복수의 서브 페이지 데이터를 수신하고, 상기 수신된 복수의 서브 페이지 데이터 중 상기 메인 영역에 선 메인 프로그램될 서브 페이지 데이터를 선택하고, 상기 선택된 서브 페이지 데이터가 상기 버퍼 영역의 메모리 셀들 에 선 메인 프로그램되도록 상기 불휘발성 메모리 장치를 제어하고, 상기 선택된 서브 페이지 데이터 이외의 서브 페이지 데이터가 상기 버퍼 영역에 버퍼 프로그램되도록 상기 불휘발성 메모리 장치를 제어하고, 상기 버퍼 영역에 버퍼 프로그램된 서브 페이지 데이터가 상기 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램 되도록 상기 불휘발성 메모리 장치를 제어한다.
실시 예로서, 상기 버퍼 영역의 메모리 셀들은 n 비트(n은 자연수)의 데이터를 저장하는 멀티 레벨 셀들이고, 상기 메인 영역의 메모리 셀들은 m 비트(m은 n보다 작은 자연수)의 데이터를 저장하는 멀티 레벨 셀들이고, 상기 n은 m보다 작은 자연수이다.
실시 예로서, 상기 메모리 컨트롤러는 비트 오더링을 기반으로 상기 수신된 복수의 서브 페이지 데이터 중 상기 메인 영역에 선 메인 프로그램될 서브 페이지 데이터를 선택하는 선택부를 포함하고, 상기 비트 오더링은 상기 메인 영역의 메모리 셀에 저장되는 데이터 및 복수의 프로그램 상태의 대응 관계를 가리킨다.
실시 예로서, 상기 메모리 컨트롤러는 상기 선택된 서브 페이지 데이터 정보를 기반으로 상기 선 메인 프로그램, 상기 버퍼 프로그램, 및 상기 재 메인 프로그램을 수행하도록 상기 불휘발성 메모리 장치를 제어한다.
실시 예로서, 상기 불휘발성 메모리 장치는 상기 버퍼 영역 및 상기 메인 영역을 포함하는 메모리 셀 어레이; 복수의 비트 라인들을 통해 상기 메모리 셀 어레이와 연결되고 버퍼 영역의 메모리 셀들로부터 읽은 데이터를 임시 저장하는 페이지 버퍼; 복수의 워드 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 외부 장치로부터 수신된 어드레스를 기반으로 상기 복수의 워드 라인들 중 적어도 하나의 워드 라인을 선택하는 어드레스 디코더; 및 상기 메모리 컨트롤러의 제어에 따라 상기 선택된 서브 페이지 데이터가 상기 메인 영역에 선 메인 프로그램되도록 상기 페이지 버퍼 및 상기 어드레스 디코더를 제어하고, 상기 복수의 서브 페이지 데이터 중 나머지 서브 페이지 데이터를 상기 복수의 서브 페이지 데이터 중 나머지 서브 페이지 데이터가 상기 버퍼 영역에 버퍼 프로그램되도록 상기 페이지 버퍼 및 상기 어드레스 디코더를 제어하고, 상기 버퍼 영역에 버퍼 프로그램된 데이터가 상기 선 메인 프로그램된 메인 영역에 재 메인 프로그램되도록 상기 페이지 버퍼 및 상기 어드레스 디코더를 제어하는 제어 로직을 포함한다.
실시 예로서, 상기 메모리 셀 어레이는 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 기판에 수직한 방향으로 적층된 복수의 메모리 셀들; 상기 기판 및 상기 복수의 메모리 셀들 사이에 제공되는 접지 선택 트랜지스터; 및 상기 복수의 메모리 셀들 및 상기 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함한다.
본 발명에 따르면 불휘발성 메모리 장치는 버퍼 영역의 사용을 최소화하여 온-칩 버퍼 프로그램(OBP; On-Chip Buffered Program) 동작을 수행할 수 있다. 따라서, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이에 포함된 블록들 중 하나의 블록을 예시적으로 보여주는 회로도이다.
도 3 및 4는 도 1에 도시된 불휘발성 메모리 장치의 버퍼 프로그램 및 메인 프로그램을 설명하기 위한 도면들이다.
도 5는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 6 및 도 7은 도 5에 도시된 불휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 8 및 도 9는 버퍼 프로그램, 메인 프로그램, 선 메인 프로그램 및 재 메인 프로그램의 동작들을 설명하기 위한 문턱 전압 산포도들이다.
도 10은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 13은 도 12에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 14는 도 13에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 15는 도 13에 도시된 메모리 컨트롤러의 다른 동작을 보여주는 순서도이다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 솔리드 스테이트 드라이브(SSD) 시스템을 보여주는 블록도이다.
도 17은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 제어 로직(130), 페이지 버퍼(140), 및 입출력 회로(150)를 포함한다.
메모리 셀 어레이(110)은 버퍼 영역(111) 및 메인 영역(112)을 포함한다. 버퍼 영역(111)은 외부 장치(예를 들어, 메모리 컨트롤러)로부터 수신된 데이터를 임시 저장하는 영역이다. 메인 영역(112)은 버퍼 영역(111)에 저장된 데이터를 메인 프로그램하여 저장하는 영역이다. 예시적으로, 불휘발성 메모리 장치(100)는 버퍼 영역(111)에 저장된 데이터를 읽고, 읽은 데이터를 메인 영역(112)에 다시 프로그램할 수 있다. 이러한 프로그램 동작은 온칩 버퍼 프로그램(On-Chip Buffered Programming)이라 불린다.
메모리 셀 어레이(110)은 복수의 워드 라인들(WL)을 통해 어드레스 디코더(120)와 연결되고, 복수의 비트 라인들(BL)을 통해 페이지 버퍼(140)와 연결된다. 메모리 셀 어레이(110)은 복수의 메모리 블록들을 포함할 수 있다. 예시적으로, 복수의 메모리 블록들은 3차원 구조를 가질 수 있다. 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 1-비트의 데이터를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)로 제공될 수 있다. 복수의 메모리 셀들은 복수의 워드 라인들(WL)과 연결된다. 예시적으로, 버퍼 영역 및 메인 영역(111, 112)은 각각 복수의 메모리 블록들을 포함할 수 있다. 또는, 버퍼 영역 및 메인 영역(111, 112)은 각각 물리적 영역으로 분할될 수 있다. 또는 버퍼 영역 및 메인 영역(111, 112)은 외부 장치(예를 들어, 메모리 컨트롤러)의 관리에 의해 논리적 영역으로 분할될 수 있다. 예시적으로, 버퍼 영역(111)은 메인 영역(112)과 동일한 칩 내부에 포함되어 온-칩 버퍼(On-Chip Buffer)로 제공될 수 있다.
예시적으로, 버퍼 영역(111)의 메모리 셀들은 1-비트의 데이터를 저장하는 싱글 레벨 셀(SLC; Single Level Cell)로 동작할 수 있고, 메인 영역(112)의 메모리 셀들은 적어도 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)로 동작할 수 있다. 또는, 버퍼 영역(111)의 메모리 셀들은 n-비트의 데이터를 저장하는 멀티 레벨 셀로 동작할 수 있고, 메인 영역(112)의 메모리 셀들은 m-비트(m은 n보다 큰 자연수)의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)로 동작할 수 있다.
어드레스 디코더(120)는 복수의 워드 라인, 스트링 선택 라인, 접지 선택 라인(WL, SSL, GSL)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부 장치로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 기반으로 복수의 워드라인들(WL)의 워드 라인 전압을 제어할 수 있다.
제어 로직(130)은 외부 장치로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(120), 페이저 버퍼(140), 및 입출력 회로(150)를 회로를 제어할 수 있다.
페이지 버퍼(140)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)와 연결된다. 페이지 버퍼(140)는 입출력 회로(150)로부터 수신된 데이터(DATA) 또는 메모리 셀 어레이(110)로부터 독출된 데이터를 임시 저장할 수 있다.
입출력 회로(150)는 외부 장치로부터 데이터(DATA)를 수신하거나 또는 외부 장치로 데이터(DATA)를 전송할 수 있다.
예시적으로, 데이터(DATA)는 복수의 페이지 데이터들(PD; Page Data)을 포함할 수 있다. 페이지 데이터(PD; Page Data)는 복수의 서브 페이지 데이터(sPD;sub-Page Data)를 포함할 수 있다. 서브 페이지 데이터(sPD)는 하나의 페이지에 대응하는 데이터들을 포함한다. 예를 들어, 메인 영역(112)의 메모리 셀들이 2-비트를 저장하는 멀티 레벨 셀(MLC)로 동작하는 경우, 페이지 데이터(PD)는 최상위 비트(MSB; Most Signification Bit)에 대응되는 제 1 서브 페이지 데이터 및 최하위 비트(LSB; Least Signification Bit)와 대응되는 제 2 서브 페이지 데이터를 포함할 수 있다.
예시적으로, 불휘발성 메모리 장치(100)는 외부 장치로부터 수신된 데이터(DATA)를 버퍼 영역(111)에 기입할 수 있다. 불휘발성 메모리 장치(100)는 버퍼 영역(111)에 기입된 데이터를 읽고, 읽은 데이터를 메인 영역(112)에 다시 기입할 수 있다. 이하에서, 버퍼 영역(111)에 데이터가 프로그램되는 동작은 버퍼 프로그램(BP; Buffer Program)이라 칭한다. 버퍼 영역(111)에 저장된 데이터를 메인 영역(112)에 다시 프로그램하는 동작을 메인 프로그램(MP; Main Program)이라 칭한다. 예시적으로, 버퍼 프로그램(BP)은 싱글 레벨 셀의 프로그램 동작일 수 있고, 메인 프로그램(MP)은 멀티 레벨 셀의 프로그램 동작일 수 있다. 또는 버퍼 프로그램(BP)의 프로그램 시간은 메인 프로그램(MP)의 프로그램 시간보다 짧을 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이에 포함된 블록들 중 하나의 블록을 예시적으로 보여주는 회로도이다. 도 2를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CNS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
불휘발성 메모리 장치(100)는 워드 라인(WL1~WL8)에 연결된 메모리 셀들의 단위로 프로그램할 수 있다. 예를 들어, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(CS11, CS12, CS13)에 속해 있는 메모리 셀을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1)이 선택된다. 불휘발성 메모리 장치(100)는 선택된 제 1 워드 라인(WL1)과 연결된 메모리 셀들에 하나 또는 둘 이상의 서브 페이지 데이터를 프로그램할 수 있다. 이 때, 불휘발성 메모리 장치(100)는 MLC 프로그램 방식 또는 고속 프로그램 방식(HSP; High Speed Programming scheme)을 기반으로 프로그램 동작을 수행할 수 있다. 고속 프로그램 방식은 둘 이상의 서브 페이지 데이터를 한번의 프로그램 동작을 통해 프로그램하는 방식을 가리킨다.
도 3 및 4는 도 1에 도시된 불휘발성 메모리 장치의 버퍼 프로그램 및 메인 프로그램을 설명하기 위한 도면들이다. 간결한 설명을 위하여, 버퍼 프로그램(BP; Buffer Program) 및 메인 프로그램(MP; Main Program)을 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 도 3 및 도 4에 도시된 버퍼 영역 및 메인 영역(111, 112)은 각각 하나의 메모리 블록을 포함하고, 하나의 메모리 블록은 제 1 내지 제 4 워드 라인들(WL1~WL4)과 연결된 메모리 셀들을 포함하는 것으로 가정한다.
또한, 버퍼 영역(111)의 메모리 셀들은 1-비트의 데이터를 저장하는 싱글 레벨 셀로 동작하고, 메인 영역(112)의 메모리 셀들은 2-비트의 데이터를 저장하는 멀티 레벨 셀로 동작하는 것으로 가정한다.
또한, 불휘발성 메모리 장치(100)는 제 1 내지 제 8 서브 페이지 데이터(sPD1~sPD8)을 수신하고, 수신된 서브 페이지 데이터(sPD1~sPD8)를 제 1 내지 제 4 페이지 데이터(PD1~PD4)로서 메인 영역(112)에 저장할 것이다.
예시적으로, 페이지 데이터(PD)는 복수의 서브 페이지 데이터(sPD)를 포함할 수 있다. 서브 페이지 데이터(sPD)는 하나의 페이지에 대응되는 데이터를 가리킬 수 있다. 예를 들어, 버퍼 영역(111) 및 메인 영역(112)의 메모리 셀들은 복수의 비트들을 포함하는 데이터를 저장하는 멀티 레벨 셀(MLC)일 수 있다. 이 때, 페이지 데이터(PD)는 하나의 워드라인에 연결된 메모리 셀들에 저장되는 데이터를 가리킬 수 있다. 서브 페이지 데이터(sPD)는 하나의 워드 라인에 연결된 메모리 셀들 각각에 저장되는 복수의 비트들 중 어느 하나의 비트들로 구성된 데이터일 수 있다. 즉, 메인 영역(112)의 메모리 셀들이 2-비트의 데이터를 저장하는 멀티 레벨 셀로 동작하는 경우, 페이지 데이터(PD)는 최상위 비트(MSB)로 구성된 제 1 서브 페이지 데이터 및 최하위 비트(LSB)로 구성된 제 2 서브 페이지 데이터로 구성될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1 내지 도 4를 참조하면, 메모리 셀 어레이(110)는 버퍼 영역(111) 및 메인 영역(112)을 포함한다. 프로그램 동작시, 불휘발성 메모리 장치(100)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 수신된 데이터(DATA)를 버퍼 영역(111)에 버퍼 프로그램(BP)할 수 있다.(도 3의 ① 참조) 예를 들어, 불휘발성 메모리 장치(100)는 외부 장치로부터 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4)를 수신할 수 있다. 도 4의 제 1 섹션(1st section)에 도시된 바와 같이, 불휘발성 메모리 장치(100)는 수신된 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4)를 버퍼 영역(111)에 버퍼 프로그램(BP)할 수 있다. 예시적으로, 버퍼 영역(111)의 메모리 셀들은 싱글 레벨 셀(SLC)로 동작하기 때문에, 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4) 각각은 서로 다른 워드 라인들에 연결된 메모리 셀들에 버퍼 프로그램될 것이다.
이 후, 불휘발성 메모리 장치(100)는 버퍼 영역(111)에 저장된 데이터(다시 말해서, sPD1~sPD4)를 읽고,(도 3의 ② 참조) 읽은 데이터를 메인 영역(112)에 메인 프로그램(MP)할 수 있다.(도 3의 ③ 참조) 예를 들어, 도 4의 제 2 섹션(2nd section)에 도시된 바와 같이 불휘발성 메모리 장치(100)는 버퍼 영역(111)에 저장된 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4)를 읽고, 읽은 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4)를 메인 영역(112)에 메인 프로그램(MP)할 수 있다. 이 때, 메인 영역(112)의 메모리 셀들은 2-비트를 저장하는 멀티 레벨 셀(MLC)로 동작하기 때문에, 메인 영역(112)의 제 1 워드 라인(WL1)과 연결된 메모리 셀들에 제 1 및 제 2 서브 페이지 데이터(sPD1, sPD2)가 제 1 페이지 데이터(PD1)로서 저장된다. 또한, 메인 영역(112)의 제 2 워드 라인(WL2)과 연결된 메모리 셀들에 제 3 및 제 4 서브 페이지 데이터(sPD3, sPD4)가 제 2 페이지 데이터(PD2)로서 저장된다. 예시적으로, 불휘발성 메모리 장치(100)는 외부 장치(예를 들어, 메모리 컨트롤러)의 제어에 따라 메인 프로그램(MP)을 수행할 수 있다.
이 후, 도 4의 제 3 섹션(3rd section)에 도시된 바와 같이, 버퍼 영역(111)은 소거(erase)될 수 있다.
이 후, 불휘발성 메모리 장치(100)는 외부 장치로부터 데이터를 수신하고, 수신된 데이터를 소거된 버퍼 영역(111)에 버퍼 프로그램할 수 있다. 예를 들어, 도 4의 제 4 섹션(4th section)에 도시된 바와 같이 불휘발성 메모리 장치(100)는 수신된 제 5 내지 제 8 서브 페이지 데이터(sPD5~sPD8)를 버퍼 영역(111)에 버퍼 프로그램(BP)할 수 있다. 예시적으로, 버퍼 영역(111)의 메모리 셀들은 싱글 레벨 셀(SLC)로 동작하기 때문에, 제 5 내지 제 8 서브 페이지 데이터(sPD5~sPD8) 각각은 서로 다른 워드 라인과 연결된 메모리 셀들에 저장될 것이다. 이 후, 도 4의 제 5 섹션(5th section)에 도시된 바와 같이 불휘발성 메모리 장치(100)는 버퍼 영역(111)에 저장된 제 5 내지 제 8 서브 페이지 데이터(sPD5~sPD8)를 읽고, 읽은 제 5 내지 제 8 서브 페이지 데이터(sPD5~sPD8)를 메인 영역(112)에 메인 프로그램(MP)할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제 5 및 제 6 서브 페이지 데이터(sPD5, sPD6)를 제 3 페이지 데이터(PD3)로서 메인 영역(112)의 제 3 워드 라인(WL3)에 연결된 셀들에 메인 프로그램(MP)할 수 있다. 불휘발성 메모리 장치(100)는 제 7 및 제 8 서브 페이지 데이터(sPD7, sPD8)를 제 4 페이지 데이터(PD4)로서 메인 영역(112)의 제 4 워드 라인(WL)에 연결된 메모리 셀들에 메인 프로그램할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다. 도 6 및 도 7은 도 5에 도시된 불휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
예시적으로, 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(200)는 외부로부터 수신된 데이터 중 일부 데이터(예를 들어, 일부 서브 페이지 데이터)를 메인 영역(212)에 프로그램하고, 나머지 데이터(예를 들어, 나머지 서브 페이지 데이터)를 버퍼 영역(211)에 버퍼 프로그램(BP)할 수 있다. 이 후, 불휘발성 메모리 장치(200)는 버퍼 영역(211)에 프로그램된 나머지 데이터를 읽고, 읽은 데이터를 메인 영역(212)에 재프로그램할 수 있다. 이하에서, 수신된 데이터 중 일부 데이터를 메인 영역(212)에 프로그램하는 동작은 선 메인 프로그램(PMP; Pre-Main Programming)이라 칭하고, 버퍼 영역(211)에 저장된 데이터를 메인 영역(212)에 재프로그램하는 동작은 재 메인 프로그램(RMP; Re-Main Programming)이라 칭한다.
간결한 설명을 위하여, 버퍼 영역(211) 및 메인 영역(212)은 각각 하나의 메모리 블록으로 구성되고, 버퍼 영역(211) 및 메인 영역(212)의 메모리 셀들은 제 1 내지 제 4 워드 라인들(WL1~WL4)와 연결되는 것으로 가정한다. 또한, 버퍼 영역(211)의 메모리 셀들은 1-비트의 데이터를 저장하는 싱글 레벨 셀(SLC)로 동작하고, 메인 영역(212)의 메모리 셀들은 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC)로 동작하는 것으로 가정한다.
또한, 불휘발성 메모리 장치(200)는 제 1 내지 제 8 서브 페이지 데이터(sPD1~sPD8)를 수신하고, 수신된 제 1 내지 제 8 서브 페이지 데이터(sPD1~sPD8)를 제 1 내지 제 4 페이지 데이터(PD1~PD4)로서 메인 영역(212)에 저장하는 것으로 가정한다. 이 때, 제 1 페이지 데이터(PD1)는 제 1 및 제 2 서브 페이지 데이터(sPD1, sPD2)를 포함하고, 제 2 페이지 데이터(PD2)는 제 3 및 제 4 서브 페이지 데이터(sPD3, sPD4)를 포함하고, 제 3 페이지 데이터(PD3)는 제 5 및 제 6 서브 페이지 데이터(sPD5, sPD6)를 포함하고, 제 4 페이지 데이터(PD4)는 제 7 및 제 8 서브 페이지 데이터(sPD7, sPD8)를 포함할 것이다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
먼저, 도 5 및 도 6을 참조하면, S110 단계에서, 불휘발성 메모리 장치(200)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 데이터(DATA) 및 커맨드(CMD)를 수신할 수 있다. 예시적으로, 커맨드(CMD)는 OBP 동작을 가리키는 커맨드 또는 데이터 쓰기 동작을 가리키는 커맨드일 수 있다. 예시적으로, 데이터(DATA)는 복수의 페이지 데이터(PD)를 포함할 수 있다. 복수의 페이지 데이터 각각은 복수의 서브 페이지 데이터(sPD)를 포함할 수 있다. 복수의 서브 페이지 데이터(sPD) 각각은 하나의 페이지(다시 말해서, 최하위 비트, 중간 비트, 또는 최상위 비트와 대응되는 하나의 페이지)를 포함할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(200)는 복수의 서브 페이지 데이터 중 적어도 하나를 메인 영역(212)에 선 메인 프로그램(PMP)할 수 있다.(도 6의 ⓛ 참조) S130 단계에서, 불휘발성 메모리 장치(200)는 나머지 서브 페이지 데이터를 버퍼 영역(211)에 버퍼 프로그램(BP)할 수 있다.(도 6의 ② 참조)
S140 단계에서, 불휘발성 메모리 장치(100)는 버퍼 영역(211)에 프로그램된 데이터를 읽을 수 있다.(도 6의 ③ 참조) 예를 들어, 불휘발성 메모리 장치(200)는 S130 단계에서 버퍼 영역(211)에 버퍼 프로그램된 데이터를 읽을 수 있다.
S150 단계에서, 불휘발성 메모리 장치(200)는 읽은 데이터를 메인 영역(212)에 프로그램할 수 있다.(도 6의 ④ 참조) 예시적으로, 불휘발성 메모리 장치(200)는 읽은 데이터를 메인 영역(212)에 재 메인 프로그램(RMP)할 수 있다.
다음으로, 도 5 내지 도 7을 참조하여 불휘발성 메모리 장치(200)의 동작이 더욱 상세하게 설명된다. 도 5 내지 도 7을 참조하면, 불휘발성 메모리 장치(200)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA) 중 일부를 메인 영역(212)에 선 메인 프로그램(PMP)할 수 있다.(도 6의 ① 참조, 도 5의 S120 단계) 불휘발성 메모리 장치(200)는 나머지 데이터를 버퍼 영역(211)에 버퍼 프로그램(BP)할 수 있다.(도 6의 ② 참조, 도 5의 S130 단계)
예를 들어, 불휘발성 메모리 장치(200)는 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4)를 외부 장치로부터 수신할 수 있다. 도 7의 제 1 섹션(1st section)에 도시된 바와 같이 불휘발성 메모리 장치(200)는 메인 영역(212)의 메모리 셀들 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들에 제 1 서브 페이지 데이터(sPD1)를 선 메인 프로그램(PMP)할 수 있다. 불휘발성 메모리 장치(200)는 제 3 서브 페이지 데이터(sPD3)를 메인 영역(212)의 메모리 셀들 중 제 2 워드 라인(WL2)과 연결된 메모리 셀들에 선 메인 프로그램(PMP)할 수 있다.
불휘발성 메모리 장치(200)는 제 2 및 제 4 서브 페이지 데이터(sPD2, sPD4)를 버퍼 영역(211)의 메모리 셀들 중 제 1 및 제 2 워드 라인들(WL1, WL2)에 연결된 메모리 셀들에 각각 버퍼 프로그램(BP)할 수 있다. 예시적으로, 제 1 서브 페이지 데이터(sPD1)는 제 1 페이지 데이터(PD1)의 최하위 비트(LSB)에 대응되는 데이터를 포함할 수 있다. 제 3 서브 페이지 데이터(sPD3)는 제 2 페이지 데이터(PD2)의 최하위 비트(LSB)에 대응되는 데이터를 포함할 수 있다.
이 후, 불휘발성 메모리 장치(200)는 버퍼 영역(211)에 저장된 데이터(sPD2, sPD4)를 읽고,(도 6의 ③ 참조, 도 5의 S140 단계) 읽은 데이터를 메인 영역(212)에 재 메인 프로그램(RMP)할 수 있다.(도 6의 ④ 참조, 도 5의 S150 단계) 예를 들어, 도 7에 도시된 바와 같이 불휘발성 메모리 장치(200)는 버퍼 영역(211)에 저장된 제 2 및 제 4 서브 페이지 데이터(sPD2, sPD4)를 읽고, 읽은 제 2 및 제 4 서브 페이지 데이터(sPD2, sPD4)를 메인 영역(212)에 재 메인 프로그램(RMP)할 수 있다. 이 때, 불휘발성 메모리 장치(200)는 제 1 서브 페이지 데이터(sPD1)가 선 메인 프로그램된 메모리 셀들(즉, 제 5 워드 라인(WL5)과 연결된 메모리 셀들)에 제 2 서브 페이지 데이터(sPD2)가 기입되도록 재 메인 프로그램(RMP)할 수 있다. 즉, 제 1 서브 페이지 데이터(sPD1)가 저장된 메모리 셀들에 제 2 서브 페이지 데이터(sPD2)를 재 메인 프로그램(RMP)함으로써 제 1 페이지 데이터(PD1)가 메인 영역(212)에 저장될 것이다.
이 후, 불휘발성 메모리 장치(200)는 제 5 내지 제 8 서브 페이지 데이터(sPD5~sPD8)를 수신할 수 있다. 도 7의 제 3 섹션(3rd section)에 도시된 바와 같이 불휘발성 메모리 장치(200)는 메인 영역(212)의 메모리 셀들 중 제 3 워드 라인(WL3)과 연결된 메모리 셀들에 제 5 서브 페이지 데이터(sPD5)를 선 메인 프로그램(PMP)하고, 메인 영역(212)의 메모리 셀들 중 제 4 워드 라인(WL4)과 연결된 메모리 셀들에 제 7 서브 페이지 데이터(sPD7)를 선 메인 프로그램(PMP)할 수 있다. 불휘발성 메모리 장치(200)는 버퍼 영역(211)의 메모리 셀들 중 제 3 및 제 4 워드 라인들(WL3, WL4)과 연결된 메모리 셀들에 제 6 및 제 8 서브 페이지 데이터(sPD6, sPD8)를 버퍼 프로그램(BP)할 수 있다.
이 후, 도 7의 제 4 섹션(4th section)에 도시된 바와 같이 불휘발성 메모리 장치(200)는 버퍼 영역(211)에 저장된 제 6 및 제 8 서브 페이지 데이터(sPD6, sPD8)를 읽고, 읽은 제 6 및 제 8 서브 페이지 데이터(sPD6, sPD8)를 메인 영역(212)에 재 메인 프로그램(RMP)할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 제 5 서브 페이지 데이터(sPD5)가 선 메인 프로그램된 메모리 셀들(즉, 제 3 워드 라인(WL3)과 연결된 메모리 셀들)에 제 6 서브 페이지 데이터(sPD6)가 기입되도록 재 메인 프로그램(RMP)할 수 있다. 불휘발성 메모리 장치(200)는 제 7 서브 페이지 데이터(sPD7)가 선 메인 프로그램된 메모리 셀들(즉, 제 4 워드 라인(WL4)과 연결된 메모리 셀들)에 제 8 서브 페이지 데이터(sPD8)가 기입되도록 재 메인 프로그램(RMP)할 수 있다.
상술된 본 발명의 다른 실시 예에 따르면, 불휘발성 메모리 장치(200)는 버퍼 영역(211) 및 메인 영역(212)을 포함한다. 불휘발성 메모리 장치(200)는 프로그램될 데이터 중 일부를 메인 영역(212)에 선 메인 프로그램(PMP)하고, 나머지 데이터를 버퍼 영역(211)에 버퍼 프로그램(BP)한다. 불휘발성 메모리 장치(200)는 버퍼 영역(211)에 버퍼 프로그램된 데이터를 읽고, 읽은 데이터를 메인 영역(212)에 재 메인 프로그램(RMP)한다. 따라서, 버퍼 영역(211)의 사용을 최소화하여 OBP 동작을 수행할 수 있으므로, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 장치가 제공된다.
도 8 및 도 9는 버퍼 프로그램, 메인 프로그램, 선 메인 프로그램 및 재 메인 프로그램의 동작들을 설명하기 위한 문턱 전압 산포도들이다. 예시적으로, 도 8를 참조하여 버퍼 프로그램 및 메인 프로그램 동작들이 설명되고, 도 9을 참조하여 선 메인 프로그램(PMP) 및 재 메인 프로그램(RMP) 동작들이 설명된다. 예시적으로, 도 8 및 도 9에 도시된 산포도들의 X축들은 문턱 전압들(Vth)을 가리키고, Y축들은 메모리 셀의 개수들을 가리킨다. 간결한 설명을 위하여, 버퍼 영역(111 or 211)의 메모리 셀들은 싱글 레벨 셀로 동작하고, 메인 영역(112 or 212)의 메모리 셀들은 멀티 레벨 셀(MLC)로 동작하는 것으로 가정한다. 즉, 버퍼 프로그램(BP)은 SLC 프로그램 동작일 수 있고, 메인 프로그램(MP)은 MLC 프로그램 동작일 수 있다.
먼저, 도 1 및 도 8을 참조하면, 버퍼 영역(111)의 메모리 셀들은 소거 상태(E) 및 버퍼 프로그램 상태(bP1) 중 어느 하나의 상태를 갖도록 버퍼 프로그램(BP)될 수 있다. 메인 영역(112)의 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3) 중 어느 하나의 상태를 갖도록 메인 프로그램(MP)될 수 있다. 버퍼 프로그램(BP)의 프로그램 속도를 향상시키기 위하여 버퍼 프로그램 상태(bP1)가 제 1 내지 제 3 프로그램 상태들(P1~P3)과 비교하여 넓은 문턱 전압 산포를 갖도록 버퍼 프로그램(BP)이 수행된다. 예시적으로, 불휘발성 메모리 장치(100)는 고속 프로그램 방식(HSP scheme; High Speed Programming scheme)을 기반으로 메인 프로그램(MP) 동작을 수행할 수 있다.
다음으로, 도 6 및 도 9를 참조하면, 메인 영역(212)의 메모리 셀들은 소거 상태(E) 및 선 메인 프로그램 상태(pP1) 중 어느 하나의 상태를 갖도록 선 메인 프로그램(PMP)될 수 있다. 선 메인 프로그램(PMP)된 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3) 중 어느 하나의 상태를 갖도록 재 메인 프로그램(RMP)될 수 있다.
도 9에 도시된 선 메인 프로그램 상태(pP1)는 도 8에 도시된 버퍼 프로그램 상태(bP1)와 비교하여 낮은 문턱 전압 및 좁은 문턱 전압 산포를 갖는다. 다시 말해서, 선 메인 프로그램(PMP)의 프로그램 펄스 증가량은 버퍼 프로그램(BP)의 프로그램 펄스 증가량보다 작을 수 있다. 즉, 선 메인 프로그램(PMP)의 프로그램 시간은 버퍼 프로그램(BP)의 프로그램 시간보다 길 수 있다. 도 9에 도시된 재 메인 프로그램(RMP) 동작은 선 메인 프로그램(PMP)된 메모리 셀들을 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3) 중 어느 하나의 상태를 갖도록 프로그램하는 동작을 가리킨다. 즉, 도 8에 도시된 메인 프로그램(MP)과 비교하여 메모리 셀들의 문턱전압 변화량이 적기 때문에 도 9의 재 메인 프로그램 속도는 도 8의 메인 프로그램 속도보다 빠를 수 있다.
상술된 바와 같이, 선 메인 프로그램(PMP)의 프로그램 속도는 버퍼 프로그램(BP)의 프로그램 속도보다 느릴 수 있으나, 재 메인 프로그램(RMP)의 프로그램 속도가 메인 프로그램(MP)의 프로그램 속도보다 빠르기 때문에, 종래의 OBP 동작 속도보다 빠른 프로그램 속도가 제공된다. 또한, 버퍼 영역(211)의 사용을 최소함으로써 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 장치가 제공된다.
도 10은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 도면이다. 예시적으로, 메인 영역(212)의 메모리 셀들은 4-비트의 데이터를 저장하는 멀티 레벨 셀(MLC, 또는 QLC)로 동작하는 것으로 가정한다. 또한, 불휘발성 메모리 장치(200)는 1개의 서브 페이지 데이터를 하나의 워드라인과 연결된 메모리 셀들에 선 메인 프로그램(PMP)하는 것으로 가정한다.
도 1 및 도 10을 참조하면, 불휘발성 메모리 장치(100)는 비트 오더링(BTS)를 기반으로 선 메인 프로그램(PMP) 및 재 메인 프로그램(RMP) 동작들을 수행할 수 있다. 비트 오더링(BTS)은 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4)에 대응되는 프로그램 상태를 예시적으로 보여주는 4-비트 스테이트 오더링일 수 있다. 예를 들어, 비트 오더링(BTS)은 하나의 메모리 셀에 저장되는 4-비트의 데이터를 기반으로 4비트 데이터 및 소거 상태(E) 및 복수의 프로그램 상태들(P1~P5)의 대응 관계를 가리킬 수 있다.
예시적으로, 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4) 각각은 최하위 비트(LSB), 제 1 중간 비트(CSB1), 제 2 중간 비트(CSB2), 및 최상위 비트(MSB)와 대응되는 데이터를 포함할 수 있다.
예시적으로, 비트 오더링(BTS)은 인접한 프로그램 상태들 간 논리 비트 변화량이 가장 적은 비트 오더링일 수 있다. 예시적으로, 인접한 프로그램 상태는 메모리 셀들의 문턱 전압 산포도에서 인접한 문턱 전압 산포를 갖는 프로그램 상태를 가리킨다.
예시적으로, 선 메인 프로그램된 메모리 셀들의 문턱 전압의 범위(window)를 크게할수록 선 메인 프로그램(PMP)의 프로그램 속도가 향상된다. 예를 들어, 문턱 전압의 범위가 좁을 경우, 선 메인 프로그램 상태들의 문턱 전압 산포는 좁아질 것이다. 이 경우, 선 메인 프로그램된 메모리 셀들의 문턱 전압 산포를 좁게 하기 위해서 프로그램 펄스의 증가량이 작아질 수 있다. 이와 반대로, 문턱 전압의 범위가 넓은 경우는 문턱 전압 범위가 좁은 경우와 비교하여, 선 메인 프로그램 상태들의 문턱 전압 산포가 넓어지고, 프로그램 펄스 증가량이 클 것이다. 즉, 선 메인 프로그램된 메모리 셀들의 문턱 전압 범위가 증가할수록 선 메인 프로그램(PMP)의 프로그램 속도가 증가할 수 있다.
예시적으로, 비트 오더링(BTS)에 따라 소거 상태(E) 및 복수의 프로그램 상태들(P1~P15)과 대응되는 논리 비트들이 결정될 수 있다. 이 때, 비트 오더링(BTS)을 기반으로 미리 결정된 서브 페이지 데이터가 메인 영역(212)에 선 메인 프로그램(PMP)될 수 있다. 예시적으로, 미리 결정된 서브 페이지 데이터는 기준 조건을 만족하도록 미리 정해질 수 있다. 기준 조건은 선 메인 프로그램된 메모리 셀들의 문턱 전압 산포의 상한값이 최대치가 되도록 하는 조건을 가리킬 수 있다. 또는, 기준 조건은 선 메인 프로그램된 메모리 셀들이 재 메인 프로그램될 때, 문턱 전압 변화량이 최소인 조건을 가리킬 수 있다.
예를 들어, 제 2 서브 페이지 데이터(sPD2)는 미리 결정된 서브 페이지 데이터일 수 있다. 예시적으로, 제 2 서브 페이지 데이터(sPD2)는 제 1 중간 비트(CSB1)와 대응되는 데이터를 포함할 수 있다. 이 때, 제 2 서브 페이지 데이터(sPD2)는 상술된 기준 조건을 만족하는 서브 페이지 데이터일 수 있다. 불휘발성 메모리 장치(200)는 제 2 서브 페이지 데이터(sPD2)를 기반으로 메인 영역(212)에 포함된 메모리 셀들이 소거 상태(E) 및 선 메인 프로그램 상태(pP1) 중 어느 하나의 상태를 갖도록 선 메인 프로그램(PMP)할 것이다. 불휘발성 메모리 장치(200)는 제 2 서브 페이지 데이터(sPD2)에 포함된 데이터 중 데이터"1"과 대응되는 메모리 셀들을 소거 상태(E)를 갖도록 선 메인 프로그램(PMP)할 것이다. 불휘발성 메모리 장치(200)는 제 2 서브 페이지 데이터(sPD2)에 포함된 데이터 중 논리 비트"0"과 대응되는 메모리 셀들을 제 1 선 메인 프로그램 상태(pP1)를 갖도록 선 메인 프로그램(PMP)할 것이다. 예시적으로, 제 1 선 메인 프로그램 상태(pP1)의 문턱 전압 산포는 제 6 프로그램 상태(P6)의 문턱 전압(Vth6)보다 작거나 같을 것이다.
계속해서 도 1 및 도 10을 참조하면, 불휘발성 메모리 장치(200)는 소거 상태(E)를 갖는 메모리 셀들을 소거 상태(E), 제 1, 제 2, 제 3, 제 4, 제 5, 제 12, 및 제 13 프로그램 상태들(P1, P2, P3, P4, P5, P12, P13) 중 어느 하나의 상태를 갖도록 재 메인 프로그램(RMP)할 수 있다. 이 때, 소거 상태(E), 제 1, 제 2, 제 3, 제 4, 제 5, 제 12, 및 제 13 프로그램 상태들(P1, P2, P3, P4, P5, P12, P13)과 대응되는 제 2 서브 페이지 데이터(sPD2)의 논리비트는 데이터 "1"일 것이다. 제 1, 제 2, 제 3, 제 4, 제 5 프로그램 상태들(P1, P2, P3, P4, P5)은 서로 인접한 프로그램 상태들이다.
불휘발성 메모리 장치(200)는 제 1 선 메인 프로그램 상태(pP1)를 갖는 메모리 셀들을 제 6, 제 7, 제 8, 제 9, 제 10, 제 14, 및 제 15 프로그램 상태들(P6, P7, P8, P9, P10, P14, P15) 중 어느 하나의 상태를 갖도록 재 메인 프로그램(RMP)할 수 있다. 이 때, 제 6, 제 7, 제 8, 제 9, 제 10, 제 11, 제 14, 및 제 15 프로그램 상태들(P6, P7, P8, P9, P10, P11, P14, P15)과 대응되는 제 2 서브 페이지 데이터(sPD2)의 논리 비트는 데이터 "0"일 것이다. 제 6 내지 제 11 프로그램 상태들(P6, P7, P8, P9, P10, P11)은 서로 인접한 프로그램 상태들일 것이다. 즉, 불휘발성 메모리 장치(200)는 제 2 서브 페이지 데이터(sPD2)를 선 메인 프로그램(PMP)함으로써, 재 메인 프로그램(RMP) 수행시 메모리 셀들의 문턱 전압 변화량을 최소화할 수 있다.
예시적으로, 기준 조건은 선 메인 프로그램된 메모리 셀들의 문턱 전압의 상한값이 각각이 기준 프로그램 상태의 문턱 전압 산포의 상한값보다 작거나 같은 조건일 수 있다. 예를 들어, 제 1 선 메인 프로그램 상태(pP1)의 문턱 전압 산포의 상한값은 제 6 프로그램 상태(P6)의 문턱 전압 산포의 상한값(Vth6)보다 낮을 수 있다. 즉, 제 6 프로그램 상태(P6)는 기준 프로그램 상태는 제 1 선 메인 프로그램 상태(pP1)에 대한 기준 프로그램 상태일 수 있다.
상술된 바와 같이 불휘발성 메모리 장치(200)는 기준 조건을 만족하도록 미리 결정된 서브 페이지 데이터를 메인 영역(212)에 선 메인 프로그램할 수 있다. 이 후, 불휘발성 메모리 장치(200)는 선 메인 프로그램(PMP)된 메모리 셀들을 재 메인 프로그램할 수 있다. 예시적으로, 기준 조건은 선 메인 프로그램 상태의 문턱 전압 범위가 최대가 되도록 하는 조건을 가리킨다. 따라서, 선 메인 프로그램(PMP)의 프로그램 속도가 향상되므로, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 장치가 제공된다.
도 11은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 도면이다. 예시적으로, 메인 영역(212)의 메모리 셀들은 4-비트의 데이터를 저장하는 멀티 레벨 셀(MLC, 또는 QLC)로 동작하는 것으로 가정한다. 또한, 불휘발성 메모리 장치(200)는 2개의 서브 페이지 데이터를 하나의 워드라인과 연결된 메모리 셀들에 선 메인 프로그램(PMP)하는 것으로 가정한다.
도 1 및 도 11을 참조하면, 불휘발성 메모리 장치(200)는 비트 오더링(BTS)을 기반으로 선 메인 프로그램(PMP) 및 재 메인 프로그램(RMP) 동작들을 수행할 수 있다. 비트 오더링(BTS)은 도 11을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 11을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(200)는 기준 조건을 만족하도록 미리 결정된 적어도 하나의 서브 페이지 데이터를 메인 영역(212)에 선 메인 프로그램(RMP)할 수 있다. 예시적으로, 비트 오더링(BTS)에 따라 소거 상태(E) 및 복수의 프로그램 상태들(P1~P15)과 대응되는 논리 비트들이 결정될 수 있다. 이 때, 테이블(BTS)을 기반으로 미리 결정된 서브 페이지 데이터가 메인 영역(212)에 선 메인 프로그램(PMP)될 수 있다. 예시적으로, 미리 결정된 서브 페이지 데이터는 기준 조건을 만족하도록 미리 정해질 수 있다. 기준 조건은 선 메인 프로그램된 메모리 셀들의 문턱 전압 산포의 상한값이 최대치가 되도록 하는 조건을 가리킬 수 있다. 또는, 기준 조건은 선 메인 프로그램된 메모리 셀들이 재 메인 프로그램될 때, 문턱 전압 변화량이 최소인 조건을 가리킬 수 있다.
예를 들어, 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)는 미리 결정된 서브 페이지 데이터일 수 있다. 예시적으로, 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)는 각각 제 1 중간 비트(CSB1) 및 제 2 중간 비트(CSB2)와 대응되는 데이터를 포함할 수 있다. 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)는 상술된 기준 조건을 만족하도록 미리 결정된 서브 페이지 데이터일 수 있다.
불휘발성 메모리 장치(200)는 비트 오더링(BTS), 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)를 기반으로 메인 영역(212)의 메모리 셀들이 소거 상태(E), 제 1 내지 제 3 선 메인 프로그램 상태(pP1, pP2, pP3) 중 어느 하나의 상태를 갖도록 선 메인 프로그램(PMP)할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)의 데이터 "11"과 대응되는 메인 영역(212)의 메모리 셀들이 소거 상태(E)가 되도록 선 메인 프로그램(PMP)할 수 있다. 불휘발성 메모리 장치(200)는 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)의 데이터 "10"과 대응되는 메인 영역(212)의 메모리 셀들이 제 1 선 메인 프로그램 상태(pP1)가 되도록 선 메인 프로그램(PMP)할 수 있다. 불휘발성 메모리 장치(200)는 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)의 데이터 "00"과 대응되는 메인 영역(212)의 메모리 셀들이 제 2 선 메인 프로그램 상태(pP2)가 되도록 선 메인 프로그램(PMP)할 수 있다. 불휘발성 메모리 장치(200)는 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)의 데이터 "01"과 대응되는 메인 영역(212)의 메모리 셀들이 제 3 선 메인 프로그램 상태(pP3)가 되도록 선 메인 프로그램(PMP)할 수 있다.
예시적으로, 제 1 선 메인 프로그램 상태(pP1)의 문턱 전압 산포의 상한값은 제 3 프로그램 상태(P3)의 문턱 전압 산포의 상한 값(Vth3)보다 작거나 같을 수 있다. 제 2 선 메인 프로그램 상태(pP2)의 문턱 전압 산포의 상한 값은 제 6 프로그램 상태(P6)의 문턱 전압 산포의 상한 값(Vth6)보다 작거나 같을 수 있다. 제 3 선 메인 프로그램 상태(pP3)의 문턱 전압 산포의 상한 값은 제 8 프로그램 상태(P8)의 문턱 전압 산포의 상한 값(Vth8)보다 작거나 같을 수 있다.
계속해서 도 1 및 도 11을 참조하면, 불휘발성 메모리 장치(200)는 소거 상태(E)를 갖는 메모리 셀들을 소거 상태(E), 제 1, 제 2, 및 제 13 프로그램 상태들(P1, P2, P13) 중 어느 하나의 상태를 갖도록 재 메인 프로그램(RMP)할 수 있다. 예시적으로, 소거 상태(E), 제 1, 제 2, 및 제 13 프로그램 상태들(P1, P2, P13)과 대응되는 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)는 데이터 "11"이다. 제 1 및 제 2 프로그램 상태들(P1, P2)은 서로 인접한 프로그램 상태들이다.
불휘발성 메모리 장치(200)는 제 1 선 메인 프로그램 상태(pP1)를 갖는 메모리 셀들을 제 3, 제 4, 제 5, 및 제 12 프로그램 상태들(P3, P4, P5, P12) 중 어느 하나의 상태를 갖도록 재 메인 프로그램(RMP)할 수 있다. 예시적으로, 제 3, 제 4, 제 5, 및 제 12 프로그램 상태들(P3, P4, P5, P12)과 대응되는 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)는 데이터 "10"이다. 제 3 내지 제 5 프로그램 상태들(P3~P5)은 서로 인접한 프로그램 상태들이다.
불휘발성 메모리 장치(200)는 제 2 선 메인 프로그램 상태(pP2)를 갖는 메모리 셀들을 제 6, 제 7, 제 8, 및 제 11 프로그램 상태들(P6, P7, P8, P11) 중 어느 하나의 상태를 갖도록 재 메인 프로그램(RMP)할 수 있다. 예시적으로, 제 6, 제 7, 제 8, 및 제 11 프로그램 상태들(P6, P7, P8, P11)과 대응되는 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)는 데이터 "00"이다. 제 6 내지 제 8 프로그램 상태들(P6~P8)은 서로 인접한 프로그램 상태들이다.
불휘발성 메모리 장치(200)는 제 3 선 메인 프로그램 상태(pP3)를 갖는 메모리 셀들을 제 9, 제 10, 제 14, 및 제 15 프로그램 상태들(P9, P10, P14, P15) 중 어느 하나의 상태를 갖도록 재 메인 프로그램(RMP)할 수 있다. 예시적으로, 제 9, 제 10, 제 14, 및 제 15 프로그램 상태들(P9, P10, P14, P15)과 대응되는 제 2 및 제 3 서브 페이지 데이터(sPD2, sPD3)는 데이터 "01"이다. 제 9 및 제 10 프로그램 상태들(P9, P10)은 서로 인접한 프로그램 상태들이다.
상술된 바와 같이, 불휘발성 메모리 장치(200)는 기준 조건을 만족하도록 미리 결정된 서브 페이지 데이터를 선 메인 프로그램함으로써, 선 메인 프로그램(PMP)의 프로그램 속도를 향상시킬 뿐만 아니라, 재 메인 프로그램(RMP)의 프로그램 속도 또한 향상된다. 따라서, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 장치가 제공된다.
도 12는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)를 포함한다. 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)로 어드레스(ADDR), 쓰기 커맨드(CMD_w), OBP 커맨드(CMD_OBP)및 제어 신호(CTRL)를 전송할 수 있다. 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)와 데이터(DATA)를 주고 받을 수 있다. 예시적으로, 어드레스(ADDR)는 불휘발성 메모리 장치(1200)에 포함된 메인 영역(1220)의 물리적 어드레스 및 버퍼 영역(1210)의 물리적 어드레스를 포함할 수 있다. 예시적으로, 데이터(DATA)는 복수의 페이지 데이터(PD)를 포함할 수 있고, 복수의 페이지 데이터(PD) 각각은 복수의 서브 페이지 데이터(sPD)를 포함할 수 있다.
불휘발성 메모리 장치(1200)는 버퍼 영역(1210) 및 메인 영역(1220)을 포함할 수 있다. 불휘발성 메모리 장치(1200)는 수신된 신호들에 응답하여 프로그램 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(1200)는 수신된 신호들에 응답하여 도 4 내지 도 12를 참조하여 설명된 선 메인 프로그램, 버퍼 프로그램, 및 재 메인 프로그램 동작을 기반으로 수신된 데이터(DATA) 중 일부를 메인 영역(1220)에 선 메인 프로그램(PMP)하고, 나머지를 버퍼 영역(1210)에 버퍼 프로그램(BP)할 수 있다. 이 후, 버퍼 영역(1210)에 버퍼 프로그램(BP)된 데이터를 읽고, 읽은 데이터를 선 메인 프로그램(PMP)된 메인 영역(1220)에 재 메인 프로그램(RMP)할 수 있다. 예시적으로, 불휘발성 메모리 장치(1200)는 미리 정해진 순서에 따라 버퍼 영역(1210)에 데이터를 버퍼 프로그램할 수 있다.
예시적으로, 재 메인 프로그램(RMP)은 메모리 컨트롤러(1100)의 제어에 따라 수행될 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 데이터(DATA)가 불휘발성 메모리 장치(1200)에 선 메인 프로그램 또는 버퍼 프로그램되도록 불휘발성 메모리 장치(1200)를 제어할 수 있다. 이 후, 메모리 컨트롤러(1100)는 소정의 시간동안 유휴 상태(IDLE state)가 유지될 때, 버퍼 프로그램된 데이터가 재 메인 프로그램되도록 불휘발성 메모리 장치(1200)를 제어할 수 있다.
도 13은 도 12에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 12 및 도 13을 참조하면, 메모리 컨트롤러(1100)는 프로세서(1110), ROM(1120), 호스트 인터페이스(1130), 버퍼 인터페이스(1140), 플래시 인터페이스(1150), 선택부(1121), 및 재배열부(1122)를 포함할 수 있다.
프로세서(1110)는 메모리 컨트롤러(1100)의 제반 동작을 제어할 수 있다. ROM(1120)은 메모리 컨트롤러(1100)가 동작하는데 요구되는 데이터 또는 프로그램들을 포함할 수 있다. ROM(1120)에 포함된 데이터 또는 프로그램들은 펌웨어(firmware) 형식으로 제공될 수 있다.
메모리 컨트롤러(1100)는 호스트 인터페이스(1130)를 기반으로 호스트(HOST)와 통신할 수 있다. 메모리 컨트롤러(1100)는 버퍼 인터페이스(1140)를 기반으로 외부 버퍼 메모리(미도시)와 통신할 수 있다. 메모리 컨트롤러(1100)는 플래시 인터페이스(1150)를 기반으로 불휘발성 메모리 장치(1200)와 통신할 수 있다.
선택부(1121)는 페이지 데이터(PD)에 포함된 복수의 서브 페이지 데이터(sPD) 중 선 메인 프로그램될 서브 페이지 데이터를 선택할 수 있다. 예를 들어, 선택부(1121)는 도 1 내지 도 12를 참조하여 설명된 방법을 기반으로 선 메인 프로그램될 서브 페이지 데이터를 선택할 수 있다. 예시적으로, 선택부(1121)에 의해 선택된 서브 페이지 데이터와 관련된 정보가 ROM(1120)에 저장될 수 있다.
재배열부(1122)는 선택된 서브 페이지 데이터와 관련된 정보를 기반으로 호스트(HOST)로부터 수신된 데이터를 재배열할 수 있다. 예를 들어, 호스트(HOST)로부터 수신된 복수의 서브 페이지 데이터 중 선택된 서브 페이지 데이터와 대응되는 서브 페이지 데이터가 다른 서브 페이지 데이터보다 불휘발성 메모리 장치(1200)로 먼저 전송되도록 복수의 서브 페이지 데이터를 재배열할 수 있다.
예시적으로, 선택부(1121) 및 재배열부(1122)는 펌웨어 형태로 구현되어 ROM(1120)에 저장되고, 프로세서(1110)에 의해 구동될 수 있다.
도 14는 도 13에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다. 예시적으로, 도 14를 참조하여 메모리 컨트롤러의 선택부의 동작 방법이 설명된다.
도 12 내지 도 14를 참조하면, S1100 단계에서, 메모리 컨트롤러(1100)는 비트 오더링을 기반으로 서브 페이지 데이터(sPD)를 선택할 수 있다. 예를 들어, 불휘발성 메모리 장치(1200)가 4-비트의 데이터를 저장하는 멀티 레벨 셀(MLC 또는 QLC)을 포함하는 경우 하나의 페이지 데이터(PD)는 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4)로 구성될 것이다. 이 때, 메모리 컨트롤러(1100)는 도 1 내지 도 11을 참조하여 설명된 방법에 따라 비트 오더링을 기반으로 제 1 내지 제 4 서브 페이지 데이터(sPD1~sPD4) 중 선 메인 프로그램될 서브 페이지 데이터를 선택할 수 있다.
S1200 단계에서, 메모리 컨트롤러(1100)는 선택된 서브 페이지 데이터의 정보를 ROM(1120)에 저장할 수 있다. 예시적으로, ROM(1120)에 저장된 정보를 기반으로 복수의 서브 페이지 데이터 중 일부 서브 페이지 데이터가 선 메인 프로그램될 수 있다. 예시적으로, 선택된 서브 페이지 데이터의 정보는 다른 저장 회로(예를 들어, 레지스터, 퓨즈 등)에 저장될 수 있다.
도 15는 도 13에 도시된 메모리 컨트롤러의 다른 동작을 보여주는 순서도이다. 예시적으로, 도 15를 참조하여 메모리 컨트롤러(1100)의 재배열부(1121)의 동작이 설명된다.
도 12 내지 도 15를 참조하면, S2100 단계에서, 메모리 컨트롤러(1100)는 외부 장치(예를 들어, 호스트)로부터 복수의 서브 페이지 데이터(sPD)를 수신할 수 있다.
S2200 단계에서, 메모리 컨트롤러(1100)는 수신된 복수의 서브 페이지 데이터(sPD)를 재배열할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 도 13을 참조하여 설명된 정보(즉, 선택된 서브 페이지 데이터의 정보)를 기반으로 수신된 복수의 서브 페이지 데이터(sPD)를 재배열할 수 있다. 예시적으로, 복수의 서브 페이지 데이터(sPD)는 도 13을 참조하여 설명된 선택된 서브 페이지 데이터와 대응되는 서브 페이지가 불휘발성 메모리 장치로 먼저 전송되도록 재배열될 수 있다.
S2300 단계에서, 메모리 컨트롤러(1100)는 재배열된 서브 페이지 데이터를 불휘발성 메모리 장치(1200)로 전송한다. 예를 들어, 복수의 서브 페이지 데이터(sPD)는 선택된 서브 페이지 데이터가 먼저 불휘발성 메모리 장치로(1200)로 전송되도록 재배열되었을 것이다. 메모리 컨트롤러(1100)는 재배열된 서브 페이지 데이터를 기반으로 선택된 서브 페이지 데이터를 불휘발성 메모리 장치(1200)로 먼저 전송할 수 있다. 예시적으로, 메모리 컨트롤러(1100)는 선택된 서브 페이지 데이터 및 OBP 커맨드(CMD_obp)를 함께 전송할 수 있다.
예시적으로, 불휘발성 메모리 장치(1200)는 선택된 서브 페이지 데이터를 수신하고 수신된 데이터를 메인 영역(1220)에 선 메인 프로그램(PMP)할 것이다.
상술된 본 발명의 또 다른 실시 예에 따르면, 메모리 컨트롤러(1100)는 페이지 데이터(PD)를 구성하는 복수의 서브 페이지 데이터(sPD) 중 선 메인 프로그램될 서브 페이지 데이터를 선택할 수 있다. 메모리 컨트롤러(1100)는 선택 정보를 기반으로 불휘발성 메모리 장치(1200)의 메인 영역(1220)에 선택된 서브 페이지 데이터가 선 메인 프로그램(PMP)되도록 불휘발성 메모리 장치(1200)를 제어할 수 있다. 따라서, 버퍼 영역(1210)의 사용을 최소화하여 OBP 동작을 수행할 수 있으므로, 향상된 수명 및 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 솔리드 스테이트 드라이브(SSD) 시스템을 보여주는 블록도이다. 도 16을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다.
호스트(2100)는 SSD(2200)에 데이터를 쓰거나, SSD(2200)에 저장된 데이터를 읽는다. 호스트(2100)는 커맨드, 어드레스, 상태 정보와 같은 신호(SGL)를 호스트 인터페이스(2101)를 통해 SSD(4200)와 주고 받을 수 있다. 예시적으로, 호스트 인터페이스(2101)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
SSD(2200)는 호스트 인터페이스(2101)를 통해 호스트(100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 2102)를 통해 전원을 입력받는다. SSD(2200)는 복수의 불휘발성 메모리(2221~222n), SSD 컨트롤러(2210), 그리고 보조 전원 장치(2230)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리 장치들(2221~222n)은 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리 장치들(2221~222n)은 SSD(2200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(2221~222n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(2210)는 호스트 인터페이스(2201)를 통해 호스트(2100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(2210)는 호스트(2100)의 커맨드에 따라 해당 불휘발성 메모리 장치에 데이터를 쓰거나 해당 불휘발성 메모리 장치로부터 데이터를 읽어낸다.
보조 전원 장치(2230)는 전원 커넥터(2202)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
예시적으로, 복수의 불휘발성 메모리 장치들(2221~222n) 각각은 도 1 내지 도 11을 참조하여 설명된 프로그램 방법을 기반으로 동작할 수 있다. 또는 SSD 컨트롤러(4210) 및 복수의 불휘발성 메모리 장치들(4221~422n) 각각은 도 12 내지 도 15를 참조하여 설명된 방법을 기반으로 동작할 수 있다.
도 17은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 17을 참조하면, 사용자 시스템(3000)은 응용 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다. 예시적으로, 사용자 시스템(3000)은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 어느 하나로 제공될 수 있다.
응용 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, OS(Operating system) 등을 구동시킬 수 있다. 예시적으로, 응용 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 그래픽 엔진, 및 다양한 인터페이스들을 포함할 수 있다.
메모리 모듈(3200)은 사용자 시스템(3000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR DRAM, LPDDR2 DRAM, LPDDR3 DRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 외부로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 응용 프로세서(3400)로 전송할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(3400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있다. 복수의 불휘발성 메모리 장치들은 도 1 내지 도 11을 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 또는 스토리지 모듈(5400)은 도 4 내지 도 12를 참조하여 설명된 OBP 동작을 기반으로 프로그램 동작을 수행할 수 있다. 예시적으로, 스토리지 모듈(3400)은 메모리 컨트롤러 및 복수의 불휘발성 메모리 장치들을 포함할 수 있다. 메모리 컨트롤러 및 복수의 불휘발성 메모리 장치들은 도 12 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
사용자 인터페이스(3500)는 사용자 시스템(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 카메라, 터치 스크린, 동작 인식 모듈, 마이크 등과 같은 입력 장치들 또는 디스플레이, 스피커, 터치 스크린 등과 같인 출력 장치들을 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치는 버퍼 영역 및 메인 영역을 포함하고, 온-칩 버퍼 프로그램(OBP) 동작을 수행할 수 있다. 이 때, 불휘발성 메모리 장치는 데이터 중 일부를 메인 영역에 선 메인 프로그램(PMP)하고, 나머지 데이터를 버퍼 영역에 버퍼 프로그램한다. 이 후에 불휘발성 메모리 장치는 버퍼 영역에 버퍼 프로그램된 데이터를 읽고, 읽은 데이터를 선 메인 프로그램(PMP)된 메인 영역에 재 메인 프로그램한다. 불휘발성 메모리 장치는 상술된 동작을 기반으로 OBP 동작을 수행한다.
따라서, 불휘발성 메모리 장치는 버퍼 영역의 사용을 최소화하여 OBP 동작을 수행하므로 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 장치가 제공된다.
상술된 본 발명의 실시 예들에서 메모리 셀 어레이는 3차원 구조를 갖는 것으로 가정하였으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 기술적 사상은 2차원 구조를 갖는 불휘발성 메모리 장치(예를 들어, 2D NAND)에 적용될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
111 : 버퍼 영역
112 : 메인 영역
120 : 어드레스 디코더
130 : 제어로직
140 : 페이지 버퍼
150 : 입출력 회로
PD : 페이지 데이터
sPD : 서브 페이지 데이터
pP1~pP3 : 제 1 내지 제 3 선 메인 프로그램 상태들
P1~P15 : 제 1 내지 제 15 프로그램 상태들

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 버퍼 영역 및 메인 영역을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서,
    외부 장치로부터 복수의 서브 페이지 데이터 및 쓰기 커맨드를 수신하는 단계;
    상기 수신된 복수의 서브 페이지 데이터 중 적어도 하나의 서브 페이지 데이터를 상기 메인 영역에 포함된 메모리 셀들에 선 메인 프로그램하는 단계;
    상기 복수의 서브 페이지 데이터 중 나머지 서브 페이지 데이터를 상기 버퍼 영역에 포함된 메모리 셀들에 버퍼 프로그램하는 단계; 및
    상기 버퍼 영역에 버퍼 프로그램된 데이터를 상기 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램하는 단계를 포함하되,
    상기 버퍼 영역의 메모리 셀들 각각은 n(n은 자연수) 비트의 데이터를 저장하고, 상기 메인 영역의 메모리 셀들 각각은 m(m은 n보다 큰 자연수) 비트의 데이터를 저장하고, 상기 복수의 서브 페이지 데이터는 상기 불휘발성 메모리 장치의 하나의 페이지에 저장되는 데이터를 가리키고, 상기 선 메인 프로그램은 상기 복수의 서브 페이지 데이터 중 일부 서브 페이지 데이터를 상기 메인 영역의 메모리 셀들이 프로그램하는 동작이고,
    비트 오더링을 기반으로 상기 선 메인 프로그램 및 상기 재 메인 프로그램을 수행하되,
    상기 비트 오더링은 상기 메인 영역의 메모리 셀에 저장되는 데이터 및 복수의 프로그램 상태의 대응 관계를 가리키는 동작 방법.
  2. 제 1 항에 있어서,
    상기 버퍼 영역에 버퍼 프로그램된 데이터를 상기 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램하는 단계는
    상기 버퍼 영역에 버퍼 프로그램된 데이터를 읽는 단계; 및
    상기 읽은 데이터를 상기 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램하는 단계를 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 재 메인 프로그램은 상기 복수의 서브 페이지 데이터 중 상기 나머지 서브 페이지 데이터를 상기 선 메인 프로그램된 메모리 셀들에 더 프로그램하는 동작인 동작 방법.
  4. 제 1 항에 있어서,
    상기 쓰기 커맨드는 온-칩 버퍼 프로그램(OBP) 커맨드인 동작 방법.
  5. 제 1 항에 있어서,
    상기 외부 장치로부터 어드레스를 수신하는 단계를 더 포함하고,
    상기 메인 영역의 메모리 셀들 중 상기 어드레스와 대응되는 메모리 셀들에 상기 수신된 복수의 서브 페이지 데이터 중 적어도 하나의 서브 페이지 데이터를 선-메인 프로그램하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 외부 장치로부터 버퍼 어드레스를 수신하는 단계를 더 포함하고,
    상기 버퍼 영역의 메모리 셀들 중 상기 버퍼 어드레스와 대응되는 메모리 셀들에 상기 복수의 서브 페이지 데이터 중 나머지 서브 페이지 데이터를 상기 버퍼 영역에 포함된 메모리 셀들에 버퍼 프로그램하는 동작 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 복수의 서브 페이지 데이터 중 상기 선 메인 프로그램되는 적어도 하나의 서브 페이지 데이터는 기준 조건을 만족하도록 미리 정해진 서브 페이지 데이터이고,
    상기 기준 조건은 상기 선 메인 프로그램된 메모리 셀들의 프로그램 상태의 문턱 전압 산포의 상한 값이 최대가 되는 조건을 가리키는 동작 방법.
  9. 복수의 메모리 셀들을 각각 포하하는 버퍼 영역 및 메인 영역을 포함하는 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 외부 장치로부터 복수의 서브 페이지 데이터를 수신하고, 상기 수신된 복수의 서브 페이지 데이터 중 상기 메인 영역에 선 메인 프로그램될 서브 페이지 데이터를 선택하고, 상기 선택된 서브 페이지 데이터가 상기 버퍼 영역의 메모리 셀들 에 선 메인 프로그램되도록 상기 불휘발성 메모리 장치를 제어하고, 상기 선택된 서브 페이지 데이터 이외의 서브 페이지 데이터가 상기 버퍼 영역에 버퍼 프로그램되도록 상기 불휘발성 메모리 장치를 제어하고, 상기 버퍼 영역에 버퍼 프로그램된 서브 페이지 데이터가 상기 선 메인 프로그램된 메모리 셀들에 재 메인 프로그램 되도록 상기 불휘발성 메모리 장치를 제어하고,
    상기 메모리 컨트롤러는
    비트 오더링을 기반으로 상기 수신된 복수의 서브 페이지 데이터 중 상기 메인 영역에 선 메인 프로그램될 서브 페이지 데이터를 선택하는 선택부를 포함하고,
    상기 비트 오더링은 상기 메인 영역의 메모리 셀에 저장되는 데이터 및 복수의 프로그램 상태의 대응 관계를 가리키는 불휘발성 메모리 시스템.
  10. 삭제
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