KR20150103932A - 불휘발성 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 불휘발성 메모리 장치; 및 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 불휘발성 메모리 장치는 복수의 플레인들을 포함하고, 복수의 플레인들 각각은 복수의 메모리 블록들을 포함하고, 메모리 컨트롤러는 복수의 플레인들 각각의 복수의 메모리 블록들을 복수의 그룹들로 분류하여 관리하고, 복수의 그룹들을 기반으로 적어도 두개의 메모리 블록들을 선택하고, 선택된 적어도 두 개의 메모리 블록들이 멀티 블록 소거되도록 불휘발성 메모리 장치를 제어한다.

Description

불휘발성 메모리 시스템 및 그것의 동작 방법{NONVOLATILE MEMORY SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
반도체 기술이 발달함에 따라 플래시 메모리를 기반으로 하는 스토리지 장치가 개발되고 있다. 플래시 메모리는 페이지 단위로 데이터를 읽거나 쓰고, 메모리 블록 단위로 소거 동작을 수행한다. 플래시 메모리가 종래의 하드디스크와 비교하여 빠른 읽기 속도를 갖지만, 상술된 바와 같이 플래시 메모리는 덮어 쓰기가 불가능한 물리적 특징을 갖는다. 이와 같은 플래시 메모리의 물리적 특성으로 인하여 소거 동작시 많은 시간이 소요되는 단점을 갖는다.
본 발명의 목적은 복수의 메모리 블록들(다시 말해서, 동일한 플레인에 포함된 적어도 두 개 이상의 메모리 블록들)을 함께 소거함으로써 향상된 성능을 갖는 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 복수의 플레인들을 포함하고, 상기 복수의 플레인들 각각은 복수의 메모리 블록들을 포함하고, 상기 메모리 컨트롤러는 상기 복수의 플레인들 각각의 복수의 메모리 블록들을 복수의 그룹들로 분류하여 관리하고, 상기 복수의 그룹들을 기반으로 적어도 두개의 메모리 블록들을 선택하고, 상기 선택된 적어도 두 개의 메모리 블록들이 멀티 블록 소거되도록 상기 불휘발성 메모리 장치를 제어한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 그룹들을 관리하는 멀티 블록 관리부; 및 상기 복수의 플레인들 각각의 복수의 메모리 블록들 중 상기 복수의 그룹들로 분류되지 않은 메모리 블록들을 관리하는 싱글 블록 관리부를 포함한다.
실시 예로서, 상기 멀티 블록 관리부는 상기 복수의 그룹들을 기반으로 상기 적어도 두 개의 메모리 블록들을 선택한다.
실시 예로서, 상기 메모리 컨트롤러는 멀티 블록 소거 커맨드 및 상기 적어도 두 개의 메모리 블록들의 멀티 블록 어드레스를 상기 불휘발성 메모리 장치로 전송한다.
실시 예로서, 상기 불휘발성 메모리 장치는 상기 멀티 블록 소거 커맨드에 응답하여 상기 적어도 두 개의 메모리 블록들을 멀티 블록 소거한다.
실시 예로서, 상기 불휘발성 메모리 장치는 복수의 소거 루프들을 기반으로 상기 적어도 두 개의 메모리 블록들을 멀티 블록 소거하고, 상기 복수의 소거 루프들 각각은 소거 전압을 인가하는 소거 단계; 및 상기 적어도 두개의 메모리 블록들 각각의 소거 상태를 검증하는 소거 검증 단계를 포함한다.
실시 예로서, 상기 불휘발성 메모리 장치는 상기 복수의 소거 루프들을 수행하는 도중에 상기 소거 검증 단계의 소거 검증 결과를 상기 메모리 컨트롤러로 전송한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 소거 검증 결과를 기반으로 상기 적어도 두 개의 메모리 블록들 중 소거 완료된 메모리 블록을 자유 메모리 블록으로 설정한다.
실시 예로서, 상기 불휘발성 메모리 장치는 상기 멀티 블록 어드레스를 수신하고 수신된 멀티 블록 어드레스를 디코딩하여 상기 복수의 메모리 블록들 중 상기 멀티 블록 어드레스와 대응되는 메모리 블록을 선택하는 어드레스 디코더를 포함하고, 상기 복수의 메모리 블록들은 상기 어드레스 디코더의 코딩 정보를 기반으로 사기 복수의 그룹들로 분류된다.
실시 예로서, 상기 복수의 메모리 블록들 각각은 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 직렬 연결된 복수의 메모리 셀들, 상기 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 비트 라인 사이에 연결된 스트링 선택 트랜지스터, 그리고 직렬 연결된 복수의 메모리 셀들 및 공통 소스 라인 사이에 연결된 접지 선택 트랜지스터를 포함한다.
실시 예로서, 상기 복수의 플레인들 각각에 포함된 복수의 메모리 블록들은 상기 비트 라인을 공유한다.
본 발명의 다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템의 동작 방법은 상기 메모리 컨트롤러가 상기 복수의 메모리 블록들은 각각 복수의 그룹들로 분류하여 관리하고, 상기 분류된 복수의 그룹들을 기반으로 상기 적어도 두개의 메모리 블록들을 선택하는 단계; 상기 선택된 두 개의 메모리 블록들을 기반으로 멀티 블록 어드레스 및 멀티 블록 소거 커맨드를 상기 불휘발성 메모리 장치로 전송하는 단계; 및 상기 불휘발성 메모리 장치는 상기 멀티 블록 어드레스 및 상기 멀티 블록 소거 커맨드를 수신하고, 상기 수신된 멀티 블록 소거 커맨드에 응답하여 상기 멀티 블록 어드레스에 대응되는 메모리 블록들을 멀티 블록 소거하는 단계를 포함한다.
실시 예로서, 상기 분류된 그룹을 기반으로 상기 복수의 메모리 블록들 중 적어도 두 개의 메모리 블록들을 선택하는 단계는, 소거될 메모리 블록 및 상기 소거될 메모리 블록과 동일한 그룹에 포함된 메모리 블록들 중 무효 상태인 메모리 블록을 선택하는 단계를 포함한다.
실시 예로서, 상기 불휘발성 메모리 시스템의 동작 방법은, 상기 불휘발성 메모리 장치가 상기 멀티 블록 소거 동작이 완료되기 전에 상기 멀티 블록 소거 동작의 소거 검증 결과를 상기 메모리 컨트롤러로 전송하는 단계를 더 포함한다.
실시 예로서, 상기 불휘발성 메모리 시스템의 동작 방법은, 상기 메모리 컨트롤러가 상기 수신된 소거 검증 결과를 기반으로 상기 적어도 두 개의 메모리 블록들을 프리 블록으로 설정하는 단계를 더 포함한다.
본 발명에 따르면, 메모리 컨트롤러는 복수의 메모리 블록들을 각각 복수의 그룹들로 분류하여 관리할 수 있다. 메모리 컨트롤러는 복수의 메모리 블록들 중 적어도 두 개의 메모리 블록들이 멀티 블록 소거되도록 불휘발성 메모리 장치를 제어할 수 있다. 따라서, 복수의 메모리 블록들에 대한 소거 시간이 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 4는 도 3에 도시된 메모리 셀 어레이를 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 블록을 보여주는 회로도이다.
도 6은 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 7은 도 3에 도시된 불휘발성 메모리 장치를 보여주는 블록도이다.
도 8은 도 7에 도시된 불휘발성 메모리 장치를 더욱 상세하게 보여주는 도면이다.
도 9는 복수의 메모리 블록들 및 복수의 그룹들의 관계를 설명하기 위한 도면이다.
도 10은 도 3에 도시된 불휘발성 메모리 장치의 멀티 블록 소거 동작을 보여주는 순서도이다.
도 11은 도 10에 도시된 멀티 블록 소거 동작을 설명하기 위한 도면이다.
도 12는 도 11에 도시된 복수의 소거 루프들을 상세하게 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러의 다른 동작을 보여주는 순서도이다.
도 14는 도 5에 도시된 복수의 메모리 블록들 중 제 1 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 15는 도 14에 도시된 메모리 블록의 등가 회로도이다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 솔리드 스테이트 드라이브(SSD) 시스템을 보여주는 블록도이다.
도 17은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 메모리 컨트롤러 및 불휘발성 메모리 장치를 포함한다. 메모리 컨트롤러는 불휘발성 메모리 장치에 포함된 복수의 메모리 블록들 중 적어도 두 개 이상의 메모리 블록이 동시에 소거되도록 불휘발성 메모리 장치를 제어할 수 있다. 즉, 본 발명에 따른 불휘발성 메모리 시스템은 멀티 블록 소거 동작을 지원할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 기입된 데이터가 소거(erase)되도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 페이지들(page)을 포함할 수 있다. 불휘발성 메모리 장치(120)는 페이지 단위로 데이터를 읽고 쓸 수 있다. 불휘발성 메모리 장치(120)는 메모리 블록 단위로 데이터를 소거(erase)할 수 있다. 이러한 불휘발성 메모리 장치(120)의 물리적 특성으로 인하여 복수의 메모리 블록들 중 일부 메모리 블록들은 무효 데이터(invalid data)를 포함한 무효 메모리 블록들일 수 있다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 소정의 시간동안 유휴 상태(idle state)일 때, 무효 메모리 블록들을 소거(erase)할 수 있다. 또는 메모리 컨트롤러(110)는 외부 장치(예를 들어, 호스트, 응용 프로세서(AP; Application Processor) 등)로부터 수신된 요청(예를 들어, 트림(trim) 요청)에 응답하여 무효 메모리 블록들을 소거할 수 있다. 소거된 메모리 블록들은 메모리 컨트롤러(110)에 의해 자유 블록으로 관리될 수 있다.
메모리 컨트롤러(110)는 상술된 소거 동작을 수행하기 위하여 멀티 블록 소거 커맨드(CMD_ers) 및 멀티 블록 어드레스(ADDR_blk)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 예시적으로, 멀티 블록 소거 커맨드(CMD_ers)은 복수의 메모리 블록들을 소거하기 위한 커맨드일 수 있다. 멀티 블록 어드레스(ADDR_blk)는 복수의 메모리 블록들에 대응하는 어드레스일 수 있다. 멀티 블록 어드레스(ADDR_blk)는 적어도 두 개 이상의 메모리 블록들 각각의 블록 어드레스를 포함할 수 있다. 즉, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 적어도 두 개 이상의 메모리 블록들(이하에서, '멀티 블록'이라 칭한다.)을 소거하도록 불휘발성 메모리 장치를 제어할 수 있다.
예시적으로, 멀티 블록은 하나의 플레인(plane)에 포함된 적어도 두 개 이상의 메모리 블록들을 가리킨다. 플레인(plane)은 복수의 메모리 블록들을 포함하고, 하나의 플레인에 포함된 복수의 메모리 블록들은 동일한 비트 라인들을 공유한다. 플레인 및 메모리 블록은 도 4 및 도 5를 참조하여 더욱 상세하게 설명된다.
메모리 컨트롤러(110)는 멀티 블록 관리부(111) 및 싱글 블록 관리부(112)를 포함할 수 있다. 멀티 블록 관리부(111)는 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 블록들을 소정의 그룹의 분류할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 제 1 내지 제 8 메모리 블록들을 포함할 수 있다.
멀티 블록 관리부(111)는 제 1 내지 제 4 메모리 블록들을 제 1 그룹으로 분류하고, 제 4 내지 제 8 메모리 블록들을 제 2 그룹으로 분류할 수 있다. 예시적으로, 멀티 블록 관리부(111)는 적어도 두 개의 메모리 블록들을 선택할 수 있다. 선택된 적어도 두 개의 메모리 블록들은 복수의 그룹들 중 어느 하나의 그룹에 포함될 것이다. 예시적으로, 멀티 블록 관리부(111)는 블록 어드레스 코딩 정보를 기반으로 복수의 메모리 블록들을 분류할 수 있다. 블록 어드레스 코딩 정보는 도 7 및 도 8을 참조하여 더욱 상세하게 설명된다.
싱글 블록 관리부(112)는 멀티 블록 관리부(111)에 의해 분류되지 않은 메모리 블록들을 관리할 수 있다. 예를 들어, 복수의 메모리 블록들 중 일부 메모리 블록은 배드 블록일 수 있다. 이 경우, 메모리 컨트롤러(110)는 배드 블록과 대응되는 블록 어드레스를 정상 블록의 블록 어드레스로 교체할 수 있다. 싱글 블록 관리부(112)는 배드 블록 교체 등으로 인하여 멀티 블록 관리부(111)에 의해 분류되지 않은 메모리 블록들을 관리할 수 있다. 예시적으로, 싱글 블록 관리부(112)에 의해 관리되는 메모리 블록들은 멀티 블록으로 선택되지 않을 것이다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 멀티 블록 어드레스(ADDR_blk) 및 멀티 블록 소거 커맨드(CMD_ers)에 응답하여 적어도 두 개 이상의 메모리 블록들을 소거할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 복수의 소거 루프들을 통해 소거 동작을 수행할 수 있다. 복수의 소거 루프들 각각은 소거 전압이 인가되는 소거 단계(erase step) 및 소거 상태를 검증하는 소거 검증 단계(erase verify step)를 포함한다. 불휘발성 메모리 장치(120)는 복수의 소거 루프들 각각의 검증 동작에 대한 소거 검증 결과(EV)를 메모리 컨트롤러(110)로 전송할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 수신된 소거 검증 결과를 기반으로 소거된 메모리 블록들을 자유 블록으로 관리할 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 멀티 블록 관리부(111), 싱글 블록 관리부(112) 프로세서(113), SRAM(114), ROM(115), 호스트 인터페이스(116), 및 플래시 인터페이스(117)를 포함한다.
멀티 블록 관리부(111)는 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 블록들을 각각 복수의 그룹으로 분류할 수 있다. 예를 들어, 멀티 블록 관리부(111)는 하나의 플레인 내에 포함된 복수의 메모리 블록들 중 적어도 두 개 이상의 메모리 블록들을 하나의 그룹으로 분류할 수 있다. 예시적으로, 멀티 블록 관리부(111)는 블록 어드레스 코딩 정보를 기반으로 하나의 플레인 내에 포함된 복수의 메모리 블록들 중 적어도 두 개 이상의 메모리 블록들을 하나의 그룹으로 분류할 수 있다.
싱글 블록 관리부(112)는 멀티 블록 관리부(111)에 의해 분류되지 않은 메모리 블록들을 관리할 수 있다. 예를 들어, 제 1 플레인에 포함된 복수의 메모리 블록들은 멀티 블록 관리부(111)에 의해 각각 복수의 그룹들로 분류될 것이다. 이 때, 복수의 메모리 블록들 중 일부 메모리 블록이 배드 블록일 수 있다. 메모리 컨트롤러(110)에 포함된 플래시 변환 계층(FTL; Flash Translation Layer)은 배드 블록을 다른 메모리 블록으로 교체할 것이다. 교체된 메모리 블록은 멀티 블록 관리부(111)에 의해 그룹으로 분류되지 않을 수 있다. 싱글 블록 관리부(112)는 이러한 메모리 블록들(즉, 멀티 블록 관리부(111)에 의해 그룹으로 분류되지 않은 메모리 블록들)을 관리할 수 있다.
예시적으로, 멀티 블록 관리부(111) 및 싱글 블록 관리부(112)는 펌웨어(firmware) 형태로 제공될 수 있다. 펌웨어 형태로 제공되는 멀티 블록 관리부(111) 및 싱글 블록 관리부(112)는 ROM(115)에 저장되고, 프로세서(113)에 의해 구동될 수 있다.
예시적으로, 메모리 컨트롤러(110)는 멀티 블록 관리부(111)에 의해 분류된 그룹을 기반으로 멀티 블록 소거될 메모리 블록들을 선택할 수 있다. 메모리 컨트롤러(110)는 싱글 블록 관리부(112)에 의해 관리되는 메모리 블록들에 대하여 싱글 블록 소거 동작을 수행할 수 있다. 예시적으로, 싱글 블록 소거 동작은 하나의 메모리 블록에 대한 소거 동작을 가리킨다.
프로세서(113)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(114)은 프로세서(113)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로서 동작할 수 있다. ROM(115)은 메모리 컨트롤러(110)가 동작하는데 요구되는 정보를 펌웨어 형태로 저장할 수 있다. 메모리 컨트롤러(110)는 호스트 인터페이스(116)를 통해 외부 장치(예를 들어, 호스트, AP 등)와 통신할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(117)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다.
시스템 버스(118)는 프로세서(113), SRAM(114), ROM(115), 호스트 인터페이스(116), 플래시 인터페이스(117)와 연결되어 데이터 및 신호를 전송하는 채널을 제공할 수 있다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 및 전압 발생기(123), 및 페이지 버퍼(124)를 포함한다.
메모리 셀 어레이(121)는 복수의 플레인들을 포함한다. 복수의 플레인들 각각은 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 스트링들을 포함한다. 복수의 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 각각 복수의 워드 라인들과 연결된다. 복수의 메모리 셀들 각각은 1-비트의 데이터를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)로 제공될 수 있다. 복수의 플레인들, 복수의 메모리 블록들, 및 복수의 스트링들은 도 4 및 도 5를 참조하여 더욱 상세하게 설명된다.
어드레스 디코더(122)는 스트링 선택 라인(SSL), 워드 라인(WL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(121)와 연결된다. 어드레스 디코더(122)는 블록 구동기(122a)를 포함할 수 있다. 블록 구동기(122a)는 메모리 컨트롤러(110)로부터 수신된 멀티 블록 어드레스(ADDR_blk)를 디코딩하여 메모리 셀 어레이(121)에 포함된 복수의 메모리 블록들 중 적어도 두 개 이상을 선택할 수 있다. 블록 구동기(122a)는 선택된 메모리 블록들과 연결된 스트링 선택 라인(SSL), 워드 라인(WL), 및 접지 선택 라인(GSL)을 활성화할 수 있다.
제어 로직 및 전압 발생기(123)는 메모리 컨트롤러(110)로부터 수신된 멀티 블록 소거 커맨드(CMD_ers)에 응답하여, 메모리 셀 어레이(121)에 포함된 복수의 메모리 블록들 중 멀티 블록 어드레스(ADDR_blk)와 대응되는 메모리 블록들이 소거되도록 어드레스 디코더를 제어하고, 메모리 셀 어레이(121)의 기판으로 소거 전압(Vers)을 인가할 수 있다. 제어 로직 및 전압 발생기(123)는 소거된 메모리 블록들을 검증하기 위하여 어드레스 디코더(122) 및 페이지 버퍼(124)를 제어할 수 잇따. 제어 로직 및 전압 발생기(123)는 소거 검증 결과(EV)를 메모리 컨트롤러(110)로 전송할 수 있다.
페이지 버퍼(124)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 페이지 버퍼(124)는 선택된 메모리 블록들의 소거가 완료되었는지 소거 검증 동작을 수행할 수 있다. 예시적으로, 페이지 버퍼(124)는 선택된 메모리 블록들을 순차적으로 소거 검증 동작을 수행할 수 있다.
도 4는 도 3에 도시된 메모리 셀 어레이를 보여주는 블록도이다. 도 3 및 도 4를 참조하면, 메모리 셀 어레이(121)는 제 1 및 제 2 플레인들(PL1, PL2)을 포함한다. 제 1 플레인(PL1)은 제 1 내지 제 n 메모리 블록들(BLK11~BLK1n)을 포함한다. 제 2 플레인(PL2)은 제 1 내지 제 n 메모리 블록들(BLK21~BLK2n)을 포함한다.
복수의 메모리 블록들(BLK11~BLK1n, BLK21~BLK2n)은 비트 라인들(BL1, BL2)을 통해 페이지 버퍼(124)와 연결될 수 있다. 예를 들어, 제 1 플레인(PL1)에 포함된 메모리 블록들(BLK11~BLK1n)은 제 1 비트 라인들(BL1)을 통해 페이지 버퍼(124)와 연결된다. 제 2 플레인(PL2)에 포함된 메모리 블록들(BLK21~BLK2n)은 제 2 비트 라인들(BL2)을 통해 페이지 버퍼(124)와 연결된다. 즉, 제 1 플레인(PL1)에 포함된 메모리 블록들(BLK11~BLK1n)은 제 1 비트 라인들(BL1)을 공유한다. 제 2 플레인(PL2)에 포함된 메모리 블록들(BLK21~BLK2n)은 제 2 비트 라인들(BL2)을 공유한다.
예시적으로, 제 1 및 제 2 플레인들(PL1, PL2)이 도 4에 도시되었으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀 어레이(121)는 복수의 플레인들을 더 포함할 수 있다.
도 5는 도 4에 도시된 메모리 블록을 보여주는 회로도이다. 예시적으로, 도 5를 참조하여 제 1 플레인(PL1)에 포함된 제 1 메모리 블록(BLK11)이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며 다른 메모리 블록들(BLK12~BLK1n, BLK21~BLK2n) 또한 제 1 메모리 블록(BLK11)과 동일한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 제 1 메모리 블록(BLK11)은 복수의 스트링들(STR)을 포함한다. 복수의 스트링들(STR) 각각은 제 1 비트 라인들(BL11~BL1m)을 통해 페이지 버퍼(124)와 연결된다.
복수의 스트링들(STR) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MCn), 및 접지 선택 트랜지스터(GST)를 포함한다. 복수의 메모리 셀들(MC1~MCn)은 직렬 연결된다. 복수의 메모리 셀들(MC1~MCn)은 각각 복수의 워드 라인들(WL1~WLn)과 연결된다. 접지 선택 트랜지스터(GST)는 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 공통 소스 라인(CSL) 사이에 제공된다. 스트링 선택 트랜지스터(SST)는 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 비트 라인(BL1) 사이에 연결된다.
비록 도면에 도시되지는 않았으나, 직렬 연결된 복수의 메모리 셀들(MC1~MCn), 접지 선택 트랜지스터(GST), 및 스트링 선택 트랜지스터(SST) 사이에 더미 셀들(미도시)이 더 제공될 수 있고, 더미 셀들은 더미 워드 라인들(미도시)과 연결될 수 있다.
상술된 바와 같이 제 1 메모리 블록(BLK11)은 복수의 스트링들(STR)을 포함하고, 복수의 스트링들(STR) 각각은 직렬 연결된 복수의 메모리 셀들(MC1~MCn), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 제 1 비트 라인들(BL11~BL1n) 사이에 연결된 스트링 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 공통 소스 라인(CSL) 사이에 연결된 접지 선택 트랜지스터(GST)를 포함한다.
도 6은 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다. 도 1, 도 4, 및 도 6을 참조하면, S110 단계에서, 메모리 컨트롤러(110)는 분류된 그룹들을 기반으로 소거될 멀티 블록들을 선택할 수 있다. 예를 들어, 제 1 플레인(PL1)에 포함된 복수의 메모리 블록들(BLK11~BLK1n)은 블록 어드레스 코딩 정보를 기반으로 각각 복수의 그룹들로 분류될 수 있다. 예시적으로, 블록 어드레스 코딩 정보는 어드레스 디코더(122, 도 2 참조)에 의해 블록 어드레스가 디코딩되는 디코딩 정보를 가리킨다. 블록 어드레스 코딩 정보는 도 10 및 도 11을 참조하여 더욱 상세하게 설명된다.
제 1 내지 제 4 메모리 블록들(BLK11~BLK14)은 블록 어드레스 코딩 정보에 따라 제 1 그룹으로 분류될 수 있다. 메모리 컨트롤러(110)는 제 1 메모리 블록(BLK11)을 소거할 수 있다. 이 때, 메모리 컨트롤러(110)는 제 1 그룹에 포함된 제 2 내지 제 4 메모리 블록들(BLK12~BLK14) 중 제 1 메모리 블록(BLK11)과 함께 소거될(즉, 멀티 블록 소거될) 메모리 블록들을 선택할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 하나의 그룹에 포함된 메모리 블록들 중 무효 메모리 블록(invalid memory block)인 메모리 블록들을 멀티 블록으로 선택할 수 있다. 예를 들어, 제 1 그룹은 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)을 포함할 수 있다. 제 1 내지 제 3 메모리 블록들(BLK11~BLK13)은 무효 메모리 블록(invalid memory block)일 수 있다. 제 4 메모리 블록은 유효 메모리 블록일 수 있다. 메모리 컨트롤러(110)는 제 1 내지 제 3 메모리 블록들(BLK11~BLK13)을 멀티 블록으로서 선택할 수 있다.
S120 단계에서, 메모리 컨트롤러(110)는 멀티 블록 소거 커맨드(CMD_ers) 및 멀티 블록 어드레스(ADDR_blk)를 불휘발성 메모리 장치(120)로 전송한다. 예시적으로, 멀티 블록 어드레스(ADDR_blk)는 S210 단계에서 선택된 멀티 블록들과 대응되는 블록 어드레스를 가리킬 수 있다.
예시적으로, 불휘발성 메모리 장치(120)는 멀티 블록 소거 커맨드(CMD_ers) 및 멀티 블록 어드레스(ADDR_blk)를 수신하고, 수신된 멀티 블록 소거 커맨드(CMD_ers)에 응답하여 멀티 블록 어드레스(ADDR_blk)와 대응되는 메모리 블록들을 소거할 수 있다. 불휘발성 메모리 장치의 멀티 블록 소거 동작은 도 11 내지 도 13을 참조하여 더욱 상세하게 설명된다.
도 7은 도 3에 도시된 불휘발성 메모리 장치를 보여주는 블록도이다. 예시적으로, 도 7을 참조하여 블록 어드레스 코딩 정보 및 메모리 컨트롤러의 블록 분류 동작이 설명된다. 간결한 설명을 위하여 블록 어드레스 코딩 정보 및 블록 분류 동작을 설명하는데 불필요한 구성 요소들은 생략된다.
먼저 도 1 및 도 10을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 및 전압 발생기(123) 및 페이지 버퍼(124)를 포함한다. 메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK11~BLK18)을 포함한다. 복수의 메모리 블록들(BLK11~BLK18)은 비트 라인(BL1)을 통해 페이지 버퍼(124)와 연결된다. 복수의 메모리 블록들(BLK11~BLK18) 각각은 도 5를 참조하여 설명된 메모리 블록(BLK11)과 동일한 구조를 가질 수 있다.
어드레스 디코더(122)는 메모리 컨트롤러(110)로부터 수신된 멀티 블록 어드레스(ADDR_blk)를 디코딩하고, 디코딩된 어드레스를 기반으로 복수의 메모리 블록들(BLK11~BLK18) 중 일부 메모리 블록을 선택할 수 있다. 예시적으로, 선택된 메모리 블록들은 복수의 그룹들 중 어느 하나의 그룹에 포함될 것이다.
어드레스 디코더(122)는 블록 드라이버(122a) 및 제 1 내지 제 8 선택 회로들(SC1~SC8)을 포함한다. 블록 드라이버(122a)는 제 1 및 제 2 블록 구동부들(122a_1, 122a_2)을 포함한다. 제 1 블록 구동부(122a_1)는 제 1 내지 제 4 선택 회로들(SC1~SC4)과 연결된다. 제 1 블록 구동부(122a_1)는 멀티 블록 어드레스(ADDR_blk)를 디코딩하여 제 1 내지 제 4 선택 회로들(SC1~SC4)를 제어할 수 있다. 예를 들어, 멀티 블록 어드레스(ADDR_blk)는 제 1 내 제 3 메모리 블록들(BLK11~BLK13)에 대응하는 어드레스일 수 있다. 이 경우, 제 1 블록 구동부(122a_1)는 제어 로직 및 전압 발생기(123)로부터 출력되는 전압이 제 1 내지 제 3 메모리 블록들(BLK11~BLK13)과 연결된 스트링 선택 라인(SSL), 워드 라인(WL), 및 접지 선택 라인(GSL)으로 공급되도록 제 1 내지 제 3 선택 회로들(SC1~SC3)을 제어할 수 있다.
제 2 블록 구동부(122a_2)는 제 5 내지 제 8 선택 회로들(SC5~SC8)과 연결된다. 제 2 블록 구동부(122a_2)는 멀티 블록 어드레스(ADDR_blk)를 디코딩하여 제 5 내지 제 8 선택 회로들(SC5~SC8)를 제어할 수 있다.
예시적으로, 제 1 블록 구동부(122a_1)는 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)을 선택하도록 구성되고, 제 2 블록 구동부(122a_2)는 제 5 내지 제 8 메모리 블록들(BLK15~BLK18)을 선택하도록 구성된다.
예시적으로, 블록 어드레스 코딩 정보는 상술된 바와 같이 블록 구동부 및 블록 구동부에 의해 선택 가능한 메모리 블록의 관계를 가리킨다.
즉, 블록 어드레스 코딩 정보에 따라 메모리 컨트롤러(110)는 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)을 제 1 그룹으로 분류하고, 제 5 내지 제 8 메모리 블록들(BLK15~BLK18)을 제 2 그룹으로 분류할 수 있다. 제 1 및 제 2 블록 구동부들(122a_1, 122a_2)은 각각 제 1 그룹으로 분류된 메모리 블록들(BLK11~BLK14) 및 제 2 그룹으로 분류된 메모리 블록들(BLK15~BLK16)을 선택하도록 구성될 수 있다.
예시적으로, 제 1 및 제 2 블록 구동부들(122a_1, 122a_2)은 블록 선택 신호를 활성화하기 위한 전원 전압을 서로 다른 라인을 통해 공급받을 수 있다. 예를 들어, 제 1 블록 구동부(122a_1)는 제 1 라인(L01)을 통해 제어 로직 및 전압 발생기(123)로부터 전원 전압을 공급 받을 수 있다. 제 2 블록 구동부(122b_2)는 제 2 라인(L02)을 통해 제어 로직 및 전압 발생기(123)로부터 전원 전압을 공급 받을 수 있다.
예시적으로, 메모리 컨트롤러(110)는 도 9를 참조하여 설명된 바와 같은 블록 어드레스 코딩 정보를 기반으로 복수의 메모리 블록들을 복수의 그룹들로 분류할 수 있다.
도 8은 도 7에 도시된 불휘발성 메모리 장치를 더욱 상세하게 보여주는 도면이다. 도면의 간결성을 위하여 제 1 블록 구동부(122a_1), 제 1 내지 제 4 선택 회로들(SC1~SC4), 제 1 내지 제 4 메모리 블록들(BLK11~BLK14), 제어 로직 및 전압 발생기(123), 및 페이지 버퍼(124) 이외의 구성요소들은 생략된다.
도 8을 참조하면, 불휘발성 메모리 장치(120)는 제 1 블록 구동부(122a_1), 제 1 내지 제 4 선택 회로들(SC1~SC4), 제 1 내지 제 4 메모리 블록들(BLK11~BLK14), 제어 로직 및 전압 발생기(123), 및 페이지 버퍼(124)를 포함한다.
제 1 내지 제 4 메모리 블록들(BLK11~BLK14) 각각은 스트링 선택 라인(SSL), 워드 라인들(WL1~WLn-1), 및 접지 선택 라인(GSL)을 통해 제 1 내지 제 4 선택 회로들(SC1~SC4)과 연결된다. 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)은 비트 라인(BL1)을 통해 페이지 버퍼(124)와 연결된다.
제 1 내지 제 4 선택 회로들(SC1~SC4) 각각은 제 1 내지 제 4 블록 선택 신호(BS1~BS4)에 응답하여 제어 로직 및 전압 발생기(123)로부터 출력되는 전압들을 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)로 전달할 수 있다.
제 1 블록 구동부(122a_1)는 멀티 블록 어드레스(ADDR_blk)를 디코딩하고, 디코딩된 블록 어드레스를 기반으로 제 1 내지 제 4 블록 선택 신호들(BS1~BS4)을 제어할 수 있다. 예를 들어, 멀티 블록 어드레스(ADDR_blk)가 제 1 및 제 2 메모리 블록들(BLK11, BLK12)과 대응하는 어드레스일 수 있다. 이 경우, 제 1 블록 구동부(122a_1)는 멀티 블록 어드레스(ADDR_blk)를 디코딩하여 제 1 및 제 2 블록 선택 신호들(BS1, BS2)을 활성화할 수 있다. 활성화된 제 1 및 제 2 블록 선택 신호들(BS1, BS2)은 고전압일 수 있다. 또는 활성화된 제 1 및 제 2 블록 선택 신호들(BS1, BS2)은 제 1 및 제 2 선택 회로들(SC1, SC2)에 포함된 트랜지스터들의 턴-온 전압일 수 있다. 제 1 및 제 2 선택 회로들(SC1, SC2)에 포함된 트랜지스터들은 활성화된 제 1 및 제 2 블록 선택 신호들(BS1, BS2)에 응답하여 턴-온된다.
상술된 바와 같이 제 1 블록 구동부(122a_1)는 멀티 블록 어드레스(ADDR_blk)를 디코딩하여 제 1 내지 제 4 메모리 블록들(BLK11~BLK14) 중 일부를 선택할 수 있다.
도 9는 복수의 메모리 블록들 및 복수의 그룹들의 관계를 설명하기 위한 도면이다. 도 2 및 도 9를 참조하면, 복수의 메모리 블록들(BLK11~BLK18, BLK21~BLK28)은 블록 어드레스 코딩 정보에 따라 제 1 내지 제 4 그룹들(GR1~GR4)로 분류될 수 있다. 예를 들어, 제 1 플레인(PL1)에 포함된 제 1 내지 제 3 메모리 블록들(BLK11~BLK13)은 블록 어드레스 코딩 정보에 따라 제 1 그룹(GR1)으로 분류될 수 있다. 즉, 제 1 내지 제 3 메모리 블록들(BLK11~BLK13)은 하나의 블록 구동부와 연결될 것이다.
제 1 플레인(PL1)에 포함된 제 5 내지 제 7 메모리 블록들(BLK15~BLK17)은 블록 어드레스 코딩 정보에 따라 제 2 그룹(GR2)으로 분류될 수 있다. 제 2 플레인(PL2)에 포함된 제 1 내지 제 4 메모리 블록들(BLK21~BLK24)은 블록 어드레스 코딩 정보에 따라 제 3 그룹(GR3)으로 분류될 수 있다. 제 2 플레인(PL2)에 포함된 제 5 내지 제 7 메모리 블록들(BLK25~BLK27)은 블록 어드레스 코딩 정보에 따라 제 4 그룹(GR4)으로 분류될 수 있다.
예시적으로, 메모리 셀 어레이(121)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록이 배드 블록으로 결정될 수 있다. 이 경우, 메모리 컨트롤러(110)는 배드 블록을 다른 정상 메모리 블록과 교체할 수 있다. 다시 말해서, 메모리 컨트롤러(110)는 배드 블록의 읽기, 쓰기, 또는 소거 명령시 교체된 정상 메모리 블록에 읽기, 쓰기, 또는 소거 동작이 수행되도록 배드 블록의 논리적 어드레스 및 정상 메모리 블록의 논리적 어드레스를 교체할 것이다. 즉, 배드 블록으로 인하여 교체된 메모리 블록은 도 10 및 도 11을 참조하여 설명된 블록 어드레스 코딩 정보에 부합되지 않을 것이다. 메모리 컨트롤러(110)는 상술된 바와 같이 교체된 메모리 블록들을 싱글 블록으로 복수의 그룹들(GR1~GR4)과 분리하여 관리할 수 있다.
예를 들어, 제 1 플레인(PL1)에 포함된 제 4 및 제 8 메모리 블록들(BLK4, BLK8) 및 제 2 플레인(PL2)에 포함된 제 8 메모리 블록(BLK28)은 배드 블록일 수 있다. 제 4 및 제 8 메모리 블록들(BLK4, BLK8)은 다른 정상 메모리 블록들(BLK19, BLK20, BLK29)으로 교체될 수 있다. 이 경우, 메모리 컨트롤러는 교체된 메모리 블록들(BLK19, BLK20, BLK29)를 싱글 블록으로서 관리할 수 있다.
예시적으로, 상술된 제 1 내지 제 4 그룹들(GR1~GR4)의 관리는 도 2을 참조하여 설명된 멀티 블록 관리부(111)에 의해 수행되거나, 또는 멀티 블록 관리부(111)의 동작 방식을 기반으로 프로세서(111)에 의해 수행될 수 있다. 상술된 싱글 블록 관리는 도 2을 참조하여 설명된 싱글 블록 관리부(112)에 의해 수행되거나, 또는 싱글 블록 관리부(112)의 동작 방식을 기반으로 프로세서(111)에 의해 수행될 수 있다.
예시적으로, 상술된 제 1 내지 제 4 그룹들(GR1~GR4)의 정보 및 싱글 블록의 정보는 도 2를 참조하여 설명된 SRAM(114)에 저장될 수 있다.
도 10은 도 3에 도시된 불휘발성 메모리 장치의 멀티 블록 소거 동작을 보여주는 순서도이다. 도 3 및 도 10을 참조하면, S210 단계에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 멀티 블록 소거 커맨드(CMD_ers) 및 멀티 블록 어드레스(ADDR_blk)를 수신할 수 있다. 예시적으로, 멀티 블록 어드레스(ADDR_blk)는 복수의 블록들 중 일부 메모리 블록들 각각에 대한 블록 어드레스들을 포함할 수 있다.
S220 단계에서, 불휘발성 메모리 장치(120)는 소거 단계를 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 멀티 블록 소거 커맨드(CMD_ers)에 응답하여, 멀티 블록 어드레스(ADDR_blk)와 대응되는 메모리 블록들에 대하여 소거 단계를 수행할 수 있다. 예시적으로, 소거 단계는 메모리 셀 어레이(121)의 기판에 소거 전압(Vers)을 인가하는 동작을 가리킨다.
S230 단계에서, 불휘발성 메모리 장치(120)는 복수의 메모리 블록들 각각에 대하여 소거 검증 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 소거 단계를 완료한 이후, 멀티 블록 어드레스(ADDR_blk)에 대응되는 메모리 블록들 각각에 대하여 순차적으로 소거 검증 동작을 수행할 수 있다.
S240 단계에서, 불휘발성 메모리 장치(120)는 소거 검증 결과를 메모리 컨트롤러(110)로 전송할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 멀티 블록 소거 동작이 완료되기 전에 멀티 블록 소거 중인 메모리 블록들에 대한 소거 검증 결과(EV)를 메모리 컨트롤러(110)로 전송할 수 있다.
S250 단계에서, 불휘발성 메모리 장치(120)는 모든 소거 루프가 완료되었는지 또는 멀티 블록 어드레스(ADDR_blk)와 대응되는 메모리 블록들 전부가 소거되었는지 판별할 수 있다. 예시적으로, 소거 루프는 멀티 블록을 소거하기 위하여 메모리 셀 어레이(121)에 소거 전압(Vers)을 인가하는 소거 단계 및 멀티 블록의 소거 상태를 검증하기 위한 소거 검증 단계를 포함한다. 예시적으로, 소거 동작은 복수의 소거 루프들을 통해 수행된다.
판별 결과에 따라 모든 소거 루프가 완료되지 않고, 멀티 블록 어드레스와 대응되는 메모리 블록들 전부가 소거되지 않은 경우, S260 단계에서, 불휘발성 메모리 장치(120)는 소거 패스된 메모리 블록들을 제외한 나머지 메모리 블록들에 대하여 다음 소거 단계를 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 복수의 소거 루프들을 수행하여 멀티 블록 소거 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 멀티 블록 어드레스(ADDR_blk)와 대응되는 메모리 블록들 중 S130 단계에 따라 소거 패스된 메모리 블록들을 제외는 나머지 메모리 블록들에 대하여 다음 소거 단계를 수행할 수 있다. 예시적으로, 다음 소거 단계는 S220 단계의 소거 단계에서 인가되는 소거 전압(Vers)보다 높은 소거 전압(Vers)을 인가하는 단계를 가리킬 수 있다.
S260 단계 이후에, 불휘발성 메모리 장치(120)는 S230 단계를 다시 수행할 수 있다.
판별 결과에 따라, 모든 소거 루프가 완료되었거나또는 멀티 블록 어드레스(ADDR_blk)와 대응되는 메모리 블록들 전부가 소거된 경우, 불휘발성 메모리 장치(120)는 소거 동작을 종료할 수 있다.
도 11은 도 10에 도시된 멀티 블록 소거 동작을 설명하기 위한 도면이다. 간결한 설명을 위하여, 불휘발성 메모리 장치(120)는 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)을 멀티 블록 소거하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 3, 도 4, 도 10 및 도 11을 참조하면, 불휘발성 메모리 장치(120)는 제 1 플레인(PL1)에 포함된 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)에 대하여 멀티 블록 소거 동작을 수행할 수 있다.
멀티 블록 소거 동작은 복수의 소거 루프들(Erase Loop_1~Erase Loop_n)을 포함할 수 있다. 복수의 소거 루프들(Erase Loop_1~Erase Loop_n) 각각은 소거 단계(erase step) 및 소거 검증 단계(erase verify step)를 포함한다. 예를 들어, 제 1 소거 루프(Erase Loop_1)에 포함된 소거 단계(erase step)에서 제 1소거 전압(Vers1)이 인가될 수 있다. 예시적으로, 제 1 소거 전압(Vers1)은 소거 시작 전압일 수 있다. 제 1 소거 전압(Vers1)은 메모리 셀 어레이(121)의 기판으로 공급될 수 있다.(도 10의 S230 단계 참조)
이 후, 제 1 소거 루프(Erase Loop_1)에 포함된 소거 검증 단계(erase verify step)에서 제 1 내지 제 4 소거 검증 전압들(Vvfy1, Vvfy2, Vvfy3, Vvfy4)이 인가될 수 있다. 예시적으로, 제 1 내지 제 4 소거 검증 전압들(Vvfy1, Vvfy2, Vvfy3, Vvfy4)은 각각 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)과 연결된 워드 라인들에 순차적으로 인가될 수 있다. 예를 들어, 제 1 소거 검증 전압(Vvfy1)은 제 1 메모리 블록(BLK11)과 연결된 워드 라인들에 공급될 수 있다. 제 1 메모리 블록(BLK11)에 포함된 메모리 셀들이 모두 소거 상태인 경우,(즉, 제 1 메모리 블록(BLK11)이 소거 완료된 경우) 제 1 메모리 블록(BLK11)의 메모리 셀들은 모두 턴-온 상태일 것이다. 불휘발성 메모리 장치(110)는 제 1 메모리 블록(BLK11)과 연결된 워드라인들에 제 1 소거 검증 전압(Vvfy1)을 인가하여 턴 온된 메모리 셀을 감지할 수 있다. 불휘발성 메모리 장치(110)는 제 1 메모리 블록(BLK11)의 모든 메모리 셀들이 턴-온 상태인 경우, 제 1 메모리 블록(BLK11)이 소거 완료된 것으로 판단할 것이다.(도 10의 S240 단계 참조)
이와 반대로, 제 1 메모리 블록(BLK11)에 포함된 메모리 셀들 중 적어도 하나가 소거 상태가 아닌 경우,(즉, 제 1 메모리 블록(BLK11)이 소거가 완료되지 않은 경우) 제 1 메모리 블록(BLK11)의 소거 상태가 아닌 메모리 셀들 턴-오프 상태일 것이다. 불휘발성 메모리 장치(120)는 제 1 메모리 블록(BLK11)의 메모리 셀들 중 턴-오프된 셀이 감지되는 경우 제 1 메모리 블록(BLK11)이 소거 완료되지 않은 것으로 판단할 것이다.
불휘발성 메모리 장치(120)는 제 2 내지 제 4 소거 검증 전압들(Vvfy2, Vvfy3, Vvfy4)을 제 2 내지 제 4 메모리 블록들(BLK12~BLK14)과 연결된 워드 라인들에 순차적으로 인가하고, 상술된 방법에 따라 제 2 내지 제 4 메모리 블록들(BLK12~BLK14)의 소거 상태를 검증할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 소거 검증 결과(EV)를 메모리 컨트롤러(110)로 전송할 수 있다.
이 후, 불휘발성 메모리 장치(120)는 제 2 소거 루프(Erase Loop_2)를 수행할 수 있다. 불휘발성 메모리 장치(120)는 제 2 소거 루프(Erase Loop_2)의 소거 단계(Erase step)에서 제 2 소거 전압(Vers2)을 기판에 공급할 수 있다. 예시적으로, 제 2 소거 전압(Vers2)은 제 1 소거 전압(Vers1)보다 △Vers만큼 증가한 레벨일 수 있다. 이 후, 불휘발성 메모리 장치(120)는 상술된 바와 같은 검증 동작을 다시 수행할 수 있다.
예시적으로, 복수의 소거 루프들(Erase Loop_1~Erase Loop_n)을 수행하는 도중에 제 1 내지 제 4 메모리 블록들(BLK11~BLK14) 중 어느 하나의 메모리 블록의 소거가 완료될 수 있다. 예를 들어, 제 3 소거 루프(Erase Loop_3)를 수행한 후, 제 1 메모리 블록(BLK11)이 소거 완료될 수 있다. 이 경우, 제 4 내지 제 n 소거 루프들(Erase Loop_4~Erase Loop_n)을 수행하는 동안 제 1 메모리 블록(BLK11)은 소거 금지(Erase inhibit)될 것이다. 또한, 제 4 내지 제 n 소거 루프들(Erase Loop_4~Erase Loop_n)의 소거 검증 단계들에서 제 1 검증 전압(Vvfy1)이 인가되지 않을 수 있다. 즉, 소거 완료된 메모리 블록들을 소거 금지 및 소거 검증 단계를 생략함으로써 멀티 블록 각각에 대하여 서로 다른 횟수의 소거 루프가 적용될 수 있다.
도 12는 도 11에 도시된 복수의 소거 루프들을 상세하게 설명하기 위한 도면이다. 도 11 및 도 12를 참조하면, 불휘발성 메모리 장치(120)는 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)에 대하여 멀티 블록 소거 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 복수의 소거 루프들(Erase Loop 1~Erase Loop n)을 수행하여 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)을 소거할 수 있다. 이 때, 불휘발성 메모리 장치(120)는 제 1 및 제 2 소거 루프들(Erase Loop 1, Erase Loop 2) 동안 제 1 내지 제 4 메모리 블록들(BLK11~BLK14)을 소거할 수 있다. 제 2 소거 루프(Erase Loop 2)에 포함된 검증 단계에서 제 4 메모리 블록(BLK13)이 소거 완료된 것으로 판별될 수 있다.
이 후, 불휘발성 메모리 장치(120)는 제 1 내지 제 3 메모리 블록들(BLK11~BLK13)에 대하여 제 3 및 제 4 소거 루프들(Erase Loop 3, Erase Loop 4)을 수행할 수 있다. 즉, 소거 완료된 제 4 메모리 블록(BLK14)은 소거 금지(erase inhibit)된다. 예시적으로, 불휘발성 메모리 장치(120)는 제 3 소거 루프(Erase Loop 3)를 수행하는 도중에 메모리 컨트롤러(110)로 소거 검증 결과(EV)를 전송할 수 있다.
제 4 소거 루프(Erase Loop 4)에 포함된 검증 단계에서 제 3 메모리 블록(BLK13)이 소거 완료된 것으로 판별될 수 있다. 이 후, 불휘발성 메모리 장치(110)는 제 5 내지 제 n 소거 루프들(Erase Loop 5~Erase Loop n)을 수행할 수 있다. 즉, 소거 완료된 제 3 및 제 4 메모리 블록들(BLK13, BLK14)은 소거 금지된다. 제 n 소거 루프(Erase Loop n)에 포함된 검증 단계에서 제 2 메모리 블록(BLK12)이 소거 완료된 것으로 판별될 수 있다.
이 후, 불휘발성 메모리 장치(110)는 모든 소거 루프들을 수행하였으므로, 제 1 메모리 블록(BLK11)의 소거 페일 정보를 메모리 컨트롤러(110)로 전송할 수 있다.
예시적으로, 불휘발성 메모리 장치(120)는 각 소거 루프가 수행될 때마다 소거 검증 결과를 메모리 컨트롤러(110)로 전송할 수 있다. 또는 불휘발성 메모리 장치(120)는 소정의 횟수의 소거 루프들이 수행될 때마다 소거 검증 결과를 메모리 컨트롤러(110)로 전송할 수 있다. 또는 불휘발성 메모리 장치(110)는 소거 완료된 메모리 블록이 검출될 때마다 메모리 컨트롤러(110)로 소거 검증 결과를 전송할 수 있다.
예시적으로, 불휘발성 메모리 장치(120)는 복수의 소거 루프들을 수행하는 도중에 소거 검증 결과(EV)를 메모리 컨트롤러(110)로 전송할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러의 다른 동작을 보여주는 순서도이다. 도 2 및 도 13을 참조하면, S310 단계에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 소거 검증 결과를 수신한다. 예를 들어, 도 10의 S240 단계에서, 불휘발성 메모리 장치(120)는 소거 검증 결과(EV)를 메모리 컨트롤러(110)로 전송한다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 소거 검증 결과(EV)를 수신할 수 있다. 예시적으로, 소거 검증 결과(EV)는 멀티 블록에 포함된 적어도 두 개 이상의 메모리 블록들 각각의 소거 검증 결과를 포함할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 복수의 소거 루프들을 수행하는 도중에 소거 검증 결과(EV)를 메모리 컨트롤러(110)로 전송할 수 있다.
S320 단계에서, 메모리 컨트롤러(110)는 수신된 소거 검증 결과(EV)를 기반으로 프리 블록을 결정할 수 있다. 예를 들어, 수신된 소거 검증 결과는 멀티 블록에 포함된 메모리 블록들 중 소거 완료된 메모리 블록의 정보를 포함할 수 있다. 이 경우, 메모리 컨트롤러(110)는 소거 완료된 메모리 블록을 프리 블록으로 결정할 수 있다. 이 후, 메모리 컨트롤러(110)는 프리 블록으로 결정된 메모리 블록들에 대하여 쓰기 동작을 수행할 수 있다.
예시적으로, 불휘발성 메모리 장치(120)가 소거 동작을 수행하는 도중에 외부 장치(예를 들어, 호스트, 응용 프로세서 등)로부터 높은 우선 순위를 갖는 프로그램 요청이 수신될 수 있다. 이 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 멀티 블록 소거 동작을 중단하고,(suspend) 높은 우선 순위를 갖는 프로그램 동작을 수행할 수 있다. 이 때, 메모리 컨트롤러(110)는 프리 블록으로 결정된 메모리 블록을 쓰기 메모리 블록으로 할당할 수 있다.
도 14는 도 5에 도시된 복수의 메모리 블록들 중 제 1 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다. 예시적으로, 복수의 메모리 블록들(BLK11~BLK1n, BLK21~BLK2n) 중 하나의 메모리 블록(BLK11)이 도 14에 도시된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 14를 참조하면, 메모리 블록(BLK11)은 게이트 전극막(gate electrode layer), 절연막(insulation layer), 수직 활성 패턴(Vertical Active Pattern), 전하 저장막(information storage layer)를 포함한다. 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분은 채널 반도체로 구성될 수 있고, 내부는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
계속해서 도 14를 참조하면, 메모리 블록(BLK11)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK11)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)을 형성할 수 있다. 도 14에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 15는 도 14에 도시된 메모리 블록의 등가 회로도이다. 도 15를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(CS11, CS12, CS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1)이 선택된다.
예시적으로, 도 14 및 도 15를 참조하여 설명된 3차원 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치는 도 1 내지 도 13을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 솔리드 스테이트 드라이브(SSD) 시스템을 보여주는 블록도이다. 도 16을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
호스트(1100)는 SSD(1200)에 데이터를 쓰거나, SSD(1200)에 저장된 데이터를 읽는다. 호스트(1100)는 커맨드, 어드레스, 상태 정보와 같은 신호(SGL)를 호스트 인터페이스(1101)를 통해 SSD(1200)와 주고 받을 수 있다. 예시적으로, 호스트 인터페이스(1101)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
SSD(1200)는 호스트 인터페이스(1101)를 통해 호스트(1100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 2102)를 통해 전원을 입력받는다. SSD(1200)는 복수의 불휘발성 메모리(1221~122n), SSD 컨트롤러(1210), 그리고 보조 전원 장치(1230)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리 장치들(1221~122n)은 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리 장치들(1221~122n)은 SSD(1200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(1221~122n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(1210)는 호스트 인터페이스(1201)를 통해 호스트(1100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1210)는 호스트(1100)의 커맨드에 따라 해당 불휘발성 메모리 장치에 데이터를 쓰거나 해당 불휘발성 메모리 장치로부터 데이터를 읽어낸다.
보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(1230)는 SSD(1200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1230)는 메인 보드에 위치하며, SSD(1200)에 보조 전원을 제공할 수도 있다.
예시적으로, 복수의 불휘발성 메모리 장치들(1221~122n) 각각은 도 1 내지 도 7을 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 복수의 불휘발성 메모리 장치들(1221~122n) 각각은 복수의 메모리 블록들을 포함하고, 복수의 불휘발성 메모리 장치들(1221~122n) 각각은 도 10 내지 도 13을 참조하여 설명된 멀티 소거 방법을 기반으로 소거 동작을 수행할 수 있다. 또한, SSD 컨트롤러(1210)는 도 1 내지 도 14를 참조하여 설명된 동작 방법을 기반으로 동작하거나 또는 복수의 불휘발성 메모리 장치들(1221~122n)을 제어할 수 있다.
도 17은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 17을 참조하면, 사용자 시스템(2000)은 응용 프로세서(2100), 메모리 모듈(2200), 네트워크 모듈(2300), 스토리지 모듈(2400), 및 사용자 인터페이스(2500)를 포함한다. 예시적으로, 사용자 시스템(2000)은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 어느 하나로 제공될 수 있다.
응용 프로세서(2100)는 사용자 시스템(2000)에 포함된 구성 요소들, OS(Operating system) 등을 구동시킬 수 있다. 예시적으로, 응용 프로세서(2100)는 사용자 시스템(2000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 그래픽 엔진, 및 다양한 인터페이스들을 포함할 수 있다.
메모리 모듈(2200)은 사용자 시스템(2000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(2200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR DRAM, LPDDR2 DRAM, LPDDR3 DRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(2300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(2300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
스토리지 모듈(2400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(2400)은 외부로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(2400)은 스토리지 모듈(2400)에 저장된 데이터를 응용 프로세서(3400)로 전송할 수 있다. 예시적으로, 스토리지 모듈(2400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(2400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있다. 복수의 불휘발성 메모리 장치들은 도 10 내지 도 12를 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 또는 스토리지 모듈(2400)은 도 1 내지 도 13을 참조하여 설명된 메모리 컨트롤러를 포함할 수 있다. 즉, 스토리지 모듈(2400)은 도 1 내지 도 13을 참조하여 설명된 멀티 블록 소거 방법을 기반으로 소거 동작을 수행할 수 있다.
사용자 인터페이스(2500)는 사용자 시스템(2100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(2500)는 카메라, 터치 스크린, 동작 인식 모듈, 마이크 등과 같은 입력 장치들 또는 디스플레이, 스피커, 터치 스크린 등과 같인 출력 장치들을 포함할 수 있다.
상술된 본 발명의 실시 예에 따르면, 불휘발성 메모리 시스템은 메모리 컨트롤러 및 불휘발성 메모리 장치를 포하한다. 메모리 컨트롤러는 블록 어드레스 코딩 정보를 기반으로 하나의 플레인에 포함된 복수의 메모리 블록들을 각각 복수의 그룹으로 분류할 수 있다. 메모리 컨트롤러는 분류된 그룹을 기반으로 하나의 플레인에 포함된 복수의 메모리 블록들 중 적어도 두 개 이상의 메모리 블록들(즉, 멀티 블록)을 선택하여 멀티 블록 소거할 수 있다. 불휘발성 메모리 장치는 메모리 컨트롤러의 제어에 따라 멀티 블록을 함께 소거할 수 있다. 따라서, 복수의 메모리 블록들이 동시에 소거될 수 있으므로, 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것을 포함하는 불휘발성 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 시스템
110 : 메모리 컨트롤러
111 : 멀티 블록 관리부
112 : 싱글 블록 관리부
120 : 불휘발성 메모리 장치
PL1, PL2 : 제 1 및 제 2 플레인들
BLK11~BLK2n : 복수의 메모리 블록들
GR1~GR4 : 제 1 내지 제 4 그룹들
ADDR_blk : 멀티 블록 어드레스
CMD_ers : 멀티 블록 소거 커맨드

Claims (10)

  1. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는 복수의 플레인들을 포함하고, 상기 복수의 플레인들 각각은 복수의 메모리 블록들을 포함하고,
    상기 메모리 컨트롤러는 상기 복수의 플레인들 각각의 복수의 메모리 블록들을 복수의 그룹들로 분류하여 관리하고, 상기 복수의 그룹들을 기반으로 적어도 두개의 메모리 블록들을 선택하고, 상기 선택된 적어도 두 개의 메모리 블록들이 멀티 블록 소거되도록 상기 불휘발성 메모리 장치를 제어하는 불휘발성 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는
    상기 복수의 그룹들을 관리하는 멀티 블록 관리부; 및
    상기 복수의 플레인들 각각의 복수의 메모리 블록들 중 상기 복수의 그룹들로 분류되지 않은 메모리 블록들을 관리하는 싱글 블록 관리부를 포함하는 불휘발성 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 멀티 블록 관리부는 상기 복수의 그룹들을 기반으로 상기 적어도 두 개의 메모리 블록들을 선택하는 불휘발성 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 멀티 블록 소거 커맨드 및 상기 적어도 두 개의 메모리 블록들의 멀티 블록 어드레스를 상기 불휘발성 메모리 장치로 전송하는 불휘발성 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 멀티 블록 소거 커맨드에 응답하여 상기 적어도 두 개의 메모리 블록들을 멀티 블록 소거하는 불휘발성 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 불휘발성 메모리 장치는 복수의 소거 루프들을 기반으로 상기 적어도 두 개의 메모리 블록들을 멀티 블록 소거하고,
    상기 복수의 소거 루프들 각각은
    소거 전압을 인가하는 소거 단계; 및
    상기 적어도 두개의 메모리 블록들 각각의 소거 상태를 검증하는 소거 검증 단계를 포함하는 불휘발성 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 복수의 소거 루프들을 수행하는 도중에 상기 소거 검증 단계의 소거 검증 결과를 상기 메모리 컨트롤러로 전송하는 불휘발성 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 컨트롤러는 상기 소거 검증 결과를 기반으로 상기 적어도 두 개의 메모리 블록들 중 소거 완료된 메모리 블록을 자유 메모리 블록으로 설정하는 불휘발성 메모리 시스템.
  9. 제 4 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 멀티 블록 어드레스를 수신하고 수신된 멀티 블록 어드레스를 디코딩하여 상기 복수의 메모리 블록들 중 상기 멀티 블록 어드레스와 대응되는 메모리 블록을 선택하는 어드레스 디코더를 포함하고,
    상기 복수의 메모리 블록들은 상기 어드레스 디코더의 코딩 정보를 기반으로 사기 복수의 그룹들로 분류되는 불휘발성 메모리 시스템.
  10. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템의 동작 방법에 있어서,
    상기 메모리 컨트롤러가 상기 복수의 메모리 블록들은 각각 복수의 그룹들로 분류하여 관리하고, 상기 분류된 복수의 그룹들을 기반으로 상기 적어도 두개의 메모리 블록들을 선택하는 단계;
    상기 선택된 두 개의 메모리 블록들을 기반으로 멀티 블록 어드레스 및 멀티 블록 소거 커맨드를 상기 불휘발성 메모리 장치로 전송하는 단계; 및
    상기 불휘발성 메모리 장치는 상기 멀티 블록 어드레스 및 상기 멀티 블록 소거 커맨드를 수신하고, 상기 수신된 멀티 블록 소거 커맨드에 응답하여 상기 머티 블록 어드레스에 대응되는 메모리 블록들을 멀티 블록 소거하는 단계를 포함하는 동작 방법.

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