KR101716713B1 - 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

플래시 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명의 실시 예에 따른 플래시 메모리 장치는 3차원 구조를 갖는 메모리 셀 어레이; 상기 메모리 셀 어레이로 패스 전압 및 프로그램 전압을 제공하기 위한 전압 발생기; 및 프로그램 동작 시에 프로그램 루프별로 패스 전압의 라이징 슬롭을 조절하는 제어 로직을 포함한다. 본 발명에 의하면, 프로그램 루프에 따라 패스 전압의 라이징 슬롭을 조절함으로, 프로그램 속도를 빠르게 할 수 있다.

Description

플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 3차원 구조를 갖는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 플래시 메모리 시스템이 데이터 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키고 있다. 그러나 종래의 2차원 플래시 메모리는 제조 공정상 집적도를 증가시키는 데에는 제한이 있다. 이러한 제약을 극복하기 위해, 3차원 플래시 메모리가 제안되고 있다. 3차원 플래시 메모리는 기판과 수직으로 여러 층을 쌓고 채널 홀(channel hole)을 뚫어서 제조된다. 하지만, 3차원 플래시 메모리의 채널 홀을 일정하게 뚫는 것은 매우 어렵다. 3차원 플래시 메모리의 채널 홀의 단면이 일정하지 않으면, 서로 다른 워드 라인 사이에서 워드 라인 전압의 라이징 슬롭(rising slope)이 달라질 수 있다.
본 발명의 목적은 워드 라인 전압의 라이징 슬롭을 가변할 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 3차원 구조를 갖는 메모리 셀 어레이; 및 상기 메모리 셀 어레이로 패스 전압 및 프로그램 전압을 제공하기 위한 전압 발생기; 및 프로그램 동작 시에 프로그램 루프별로 패스 전압의 라이징 슬롭을 가변하는 제어 로직을 포함한다.
실시 예로서, 상기 제어 로직은 프로그램 루프가 증가함에 따라 패스 전압의 라이징 슬롭을 증가할 수 있다. 상기 제어 로직은 패스 전압의 라이징 슬롭을 가변하기 위한 전압 슬로퍼를 포함할 수 있다.
다른 실시 예로서, 상기 전압 발생기는 복수의 램핑 레벨을 갖는 패스 전압을 생성하기 위한 전압 램퍼를 포함할 수 있다. 상기 전압 슬로퍼는 상기 전압 램퍼로 램프 활성화 신호를 제공할 수 있다. 상기 전압 램퍼는 동일 프로그램 루프에서 복수의 워드 라인에 동일한 라이징 슬롭을 갖는 패스 전압을 제공할 수 있다. 상기 전압 램퍼는 램프 활성화 신호의 천이 간격을 조정함으로, 패스 전압의 라이징 슬롭을 조절할 수 있다.
본 발명은 3차원 구조를 갖는 메모리 셀 어레이를 포함하는 플래시 메모리 장치의 프로그램 방법에 관한 것이다. 플래시 메모리 장치의 프로그램 방법은 프로그램 명령을 입력받는 단계; 프로그램 루프에 따라 패스 전압의 라이징 슬롭을 가변하는 단계; 및 워드 라인에 라이징 슬롭이 가변된 패스 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 플래시 메모리 장치 및 그것의 프로그램 방법에 의하면, 프로그램 루프에 따라 패스 전압의 라이징 슬롭을 조절함으로, 프로그램 속도를 빠르게 할 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 5는 도 3에 도시된 메모리 블록(BLK1)의 A, B 단면을 보여주는 평면도이다.
도 6은 워드 라인의 높이에 따른 워드 라인 전압의 라이징 슬롭(rising slope)을 예시적으로 보여주는 도면이다.
도 7은 도 2에 도시된 전압 램퍼의 실시 예를 보여주는 회로도이다.
도 8은 도 7에 도시된 전압 램퍼의 동작을 예시적으로 보여주는 타이밍도이다.
도 9 및 도 10은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 보여주는 타이밍도이다.
도 11은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 12는 기판에 두 개의 필라(pillar)가 형성되는 플래시 메모리 장치를 보여주는 단면도이다.
도 13 내지 도 15는 본 발명에 따른 플래시 메모리 시스템의 다양한 적용 예를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 메모리 카드에 적용한 예를 보여준다.
도 17은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 18은 도 17에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 플래시 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 플래시 메모리 시스템(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 플래시 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
플래시 메모리 장치(1100)는 전압 슬로퍼(voltage sloper, 1165)를 포함할 수 있다. 전압 슬로퍼(1165)는 플래시 메모리 장치(1100)의 프로그램 전압(Vpgm), 패스 전압(Vpass) 등의 슬롭(slope)을 조절할 수 있다. 전압 슬로퍼(1165)는 프로그램 전압(Vpgm)의 슬롭을 조절하는 Vpgm 슬로퍼와 패스 전압(Vpass)의 슬롭을 조절하는 Vpass 슬로퍼를 별도로 구비할 수 있다.
전압 슬로퍼(1165)는 하드웨어 또는 소프트웨어 형태로 구현될 수 있다. 한편, 전압 슬로퍼(1165)는 메모리 컨트롤러(1200) 내에 포함될 수도 있다. 이 경우에, 전압 슬로퍼(1165)는 플래시 변환 계층(FTL)에 의해 관리될 수 있다. 도 1에 도시된 플래시 메모리 시스템(1000)은 전압 슬로퍼(1165)를 이용하여 프로그램 속도를 빠르게 할 수 있다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다. 제어 로직(1160)은 전압 슬로퍼(1165)를 포함한다. 전압 슬로퍼(1165)는 앞에서 설명한 바와 같이, 프로그램 전압(Vpgm) 또는 패스 전압(Vpass)의 슬롭(slope)을 조절할 수 있다.
계속해서 도 2를 참조하면, 메모리 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 플래시 메모리 장치(1100)의 소거 단위를 이룬다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 동작 시에 워드 라인을 선택한다. 선택된 워드 라인으로 프로그램 전압 또는 읽기 전압이 제공된다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성된다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결(all BL 구조)되거나, 두 개 또는 그 이상의 비트 라인이 연결(shield BL 구조)될 수도 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용될 수 있다.
계속해서 도 2를 참조하면, 전압 발생기(1150)는 Vpgm 발생기(1151)와 Vpass 발생기(1152)를 포함할 수 있다. Vpgm 발생기(1151)는 프로그램 동작 시에 선택 워드 라인에 제공되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압(Vpgm)은 프로그램 루프가 진행됨에 따라 점차적으로 증가할 수 있다. Vpass 발생기(1152)는 프로그램 동작 시에 선택 및 비선택 워드 라인에 제공되는 패스 전압(Vpass)을 생성한다. 패스 전압(Vpass)은 일반적으로 프로그램 루프가 진행되더라도 일정하게 유지된다.
한편, 전압 발생기(1150)는 전압 램퍼(voltage ramper, 1153)를 더 포함할 수 있다. 전압 램퍼(1153)는 프로그램 전압(Vpgm) 또는 패스 전압(Vpass)을 입력받으며, 램프 활성화 신호(RMP_EN)에 응답하여 워드 라인 전압(VWL)의 슬롭을 조절한다. 전압 램퍼(1153)의 구성 및 동작 원리는 도 7을 참조하여 상세하게 설명된다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지에 프로그램 데이터가 제공되도록 할 수 있다.
한편, 제어 로직(1160)은 전압 슬로퍼(1165)를 포함할 수 있다. 전압 슬로퍼(1165)는 프로그램 전압(Vpgm)이나 패스 전압(Vpass)의 슬롭을 조절하기 위한 램프 활성화 신호(RMP_EN)를 발생할 수 있다. 예를 들면, 전압 슬로퍼(1165)는 프로그램 루프가 진행됨에 따라 패스 전압(Vpass)의 슬롭을 증가함으로, 프로그램 속도를 빠르게 할 수 있다. 한편, 전압 슬로퍼(1165)는 제어 로직(1160) 외부에 별도로 위치하도록 구성될 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.
게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부느 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
계속해서 도 3을 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 4를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL1~GSL3)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 4를 참조하면, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1, GSL1)이 선택된다.
하나의 메모리 셀에는 싱글 비트 데이터 또는 두 비트 이상의 멀티 비트 데이터가 저장될 수 있다. 싱글 비트 데이터가 저장될 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부르고, 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다.
도 5는 도 3에 도시된 메모리 블록(BLK1)의 A, B 단면을 보여주는 평면도이다. A 단면은 제 8 워드 라인(WL8)에 대응하는 평면의 단면도이고, B 단면은 제 1 워드 라인(WL1)에 대응하는 평면의 단면도이다.
A 및 B 단면을 살펴보면, 셀 트랜지스터는 필라 내부에서부터 순차적으로 충전 유전 패턴(filing dielectric pattern), 수직 활성 패턴(vertical active pattern), 정보 저장막(information storage layer), 그리고 게이트 전극막(gate electrode layer)으로 구성될 수 있다. 필라 내부의 충전 유전 패턴은 실리콘 산화물(Silicon Oxide)이나 에어갭(Air gap)으로 형성될 수 있다. 수직 활성 패턴은 P 타입의 실리콘층으로 형성될 수 있으며, 셀 트랜지스터의 채널로 동작한다.
정보 저장막은 터널 산화막, 전하 저장막, 그리고 블록킹 산화막으로 구성될 수 있다. 터널 산화막(tunnel oxide)은 터널링 효과에 의해서 전하가 이동하는 터널링 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 산화막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 산화막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 산화막, 전하 저장막, 그리고 블록킹 산화막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
도 3에 도시된 바와 같이, 3차원 구조를 갖는 메모리 블록은 여러 층의 박막을 한 번에 에칭하여 홀(Hole)을 형성하고, 그 내부에 실리콘 채널막을 형성함으로써 만들어진다. 이때, 에칭 공정을 통해 형성된 홀(Hole)의 지름은 깊이에 따라 달라질 수 있으며, 통상적으로는 기판(SUB) 쪽으로 내려갈수록 그 지름이 작아진다. 즉, 제 8 워드 라인(WL8)에 대응하는 충전 유전 패턴의 반지름(R)은 제 1 워드 라인(WL1)에 대응하는 충전 유전 패턴의 반지름(r)보다 크다.
이러한 현상은 식각 깊이 차이에 기인하는 현상으로, 제 8 워드 라인(WL8)에 연결되는 셀 트랜지스터와 제 1 워드 라인(WL1)에 연결되는 셀 트랜지스터의 특성 차이의 요인이 되고 있다. 통상적으로 필라의 지름이 커질수록, 게이트 전극막의 유효면적이 감소하여 저항이 커진다. 그리고, 각 막들 사이에 형성되는 용량의 크기도 증가하게 된다. 따라서, 필라의 지름이 커질수록 셀 트랜지스터의 커플링 용량과 저항은 증가하게 된다. 결국, 필라의 최상층에 위치하는 제 8 워드 라인(WL8)의 저항(R)과 용량(C)이 최대가 될 것이다.
워드 라인의 저항(R)과 용량(C)이 증가하면, 프로그램 전압(Vpgm)이나 패스 전압(Vpass)의 슬롭도 증가할 수 있다. 이때 워드 라인의 높이에 따라 워드 라인 전압의 슬롭이 달라질 수 있다. 이것은 프로그램 동작 시에, 프로그램 속도의 차이 및 디스터번스 특성이 워드 라인에 따라 달라져서, 메모리 블록의 문턱 전압의 산포가 커지게 된다.
도 6은 워드 라인의 높이에 따른 워드 라인 전압의 라이징 슬롭(rising slope)을 예시적으로 보여주는 도면이다. 앞에서 설명한 바와 같이, 필라의 깊이에 따른 단면적은 공정상의 특성 또는 오차에 의해 기판과 가까울수록 감소한다. 필라의 단면적 감소는 게이트 전극막의 단면적 증가를 의미한다. 즉, 워드 라인의 단면적이 기판과 가까울수록 증가한다. 즉, 제 1 워드 라인(WL1)의 단면적은 제 8 워드 라인(WL8)의 단면적 보다 크다. 따라서, 워드 라인의 저항은 단면적에 반비례하기 때문에, 제 1 워드 라인(WL1)의 저항은 제 8 워드 라인(WL8)의 저항보다 작다.
따라서, 기판과 가까운 워드 라인에 제공되는 워드 라인 전압은 기판과 먼 워드 라인에 인가되는 워드 라인 전압보다 큰 라이징 슬롭을 갖는다. 이러한 라이징 슬롭의 차이는 프로그램 속도 차에 따른 읽기 마진의 감소 등을 야기할 수 있다.
계속해서 도 6을 참조하면, 프로그램 동작 시에, 제 1 워드 라인(WL1)에 제공되는 전압은 패스 전압(Vpass)까지 상승하는 동안 'γ'의 라이징 슬롭을 갖는다. 반면에 제 7 워드 라인(WL7)에 제공되는 전압은 패스 전압(Vpass)까지 증가하는 동안 'α'의 라이징 슬롭을 갖는다. 즉, 패스 전압(Vpass)까지 상승하는 동안, 제 1 워드 라인 전압의 라이징 슬롭은 제 8 워드 라인 전압의 라이징 슬롭보다 크다.
또한, 제 1 및 제 8 워드 라인 전압은 패스 전압(Vpass)에서 프로그램 전압(Vpgm)까지 상승하는 동안 각각 'δ' 및 'β'의 라이징 슬롭을 갖는다. 즉, 프로그램 전압(Vpgm)까지 상승하는 동안, 제 1 워드 라인 전압의 라이징 슬롭은 제 8 워드 라인 전압의 라이징 슬롭보다 크다.
따라서, 제 1 및 제 8 워드 라인(WL1, WL8)에 연결된 메모리 셀들이 각각 프로그램되는 경우, 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 제 8 워드 라인(WL8)에 연결된 메모리 셀들에 비하여 빨리 프로그램된다. 이러한 메모리 셀들의 프로그램 속도 차이는 읽기 마진의 감소를 야기한다.
이와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 플래시 메모리 장치(1100)는 전압 램퍼(1153)를 이용하여 프로그램 동작 시에 동일 프로그램 루프에서 프로그램 전압이나 패스 전압이 동일한 슬롭을 갖도록 할 수 있다. 또한, 플래시 메모리 장치(1100)는 전압 램퍼(1153) 및 전압 슬로퍼(1165)를 이용하여 프로그램 루프가 진행됨에 따라 패스 전압의 슬롭을 증가함으로 프로그램 속도를 빠르게 할 수 있다.
도 7은 도 2에 도시된 전압 램퍼의 실시 예를 보여주는 회로도이다. 도 7에서는 예시적으로, Vpass 발생기(1152)로부터 패스 전압(Vpass)을 전달받는다고 가정한다. 도 7을 참조하면, 전압 슬로퍼(1153)는 제 1 내지 제 6 스위치(S/W1~S/W6), 그리고 제 1 내지 제 11 트랜지스터(NM1~NM11)를 포함한다.
제 1 내지 제 6 스위치(S/W1~S/W6)는 각각 고전압(Vpp)을 입력받는다. 고전압(Vpp)은 전원 전압(Vcc)보다 높은 전압으로, 외부로부터 인가받은 전압일 수 있고, 내부적으로 생성될 수도 있다. 제 1 내지 제 6 스위치(S/W1~S/W6)는 각각 제 1 내지 제 6 램프 활성화 신호(RMP_EN_1~RMP_EN_6)를 전달받는다. 제 1 내지 제 6 스위치(S/W1~S/W6)는 대응하는 램프 활성화 신호에 응답하여, 고전압(Vpp)을 대응하는 제 6 내지 제 11 트랜지스터(NM6~NM11)의 게이트에 전달한다.
제 1 내지 제 5 트랜지스터(NM1~NM5)는 일렬로 연결된다. 즉, 제 1 내지 제 4 트랜지스터(NM1~NM4)의 게이트 및 소스는 각각 제 2 내지 제 5 트랜지스터(NM2~NM5)의 드레인에 연결된다. 제 1 트랜지스터(NM1)의 드레인은 제 6 트랜지스터(NM6)의 드레인에 연결되고, 제 5 트랜지스터(NM5)의 소스는 패스 전압(Vpass)에 연결된다.
제 6 내지 제 11 트랜지스터(NM6~NM11)의 게이트는 각각 제 1 내지 제 6 스위치(S/W1~S/W6)에 연결된다. 제 6 내지 제 11 트랜지스터(NM6~NM11)의 드레인은 각각 제 1 내지 제 5 트랜지스터(NM1~NM5)의 소스에 연결된다. 제 6 내지 제 11 트랜지스터(NM6~NM11)의 소스는 동일 노드에 연결되며, 워드 라인 전압(VWL)을 발생한다.
도 8은 도 7에 도시된 전압 램퍼의 동작을 예시적으로 보여주는 타이밍도이다. 도 7 및 도 8을 참조하면, 우선, 제 1 램프 활성화 신호(RMP_EN_1)가 활성화된다. 제 1 스위치(S/W1)는 활성화된 제 1 램프 활성화 신호(RMP_EN_1)에 응답하여, 고전압(Vpp)을 제 6 트랜지스터(NM6)의 게이트에 전달한다. 따라서, 제 6 트랜지스터(NM6)는 턴 온(turn on) 된다. 제 6 트랜지스터(NM6)의 드레인이 제 1 트랜지스터(NM1)의 드레인에 연결되어 있기 때문에, 패스 전압(Vpass)에서 제 1 내지 제 5 트랜지스터들(NM1~NM5)의 문턱 전압만큼 전압 강하된 전압레벨이 워드 라인 전압(VWL)으로 출력된다. 이 경우, 워드 라인 전압(VWL)의 전압레벨은 제 1 램핑 레벨(1st Ramping Level)이라 칭해질 수 있다.
이 후, 제 2 램프 활성화 신호(RMP_EN_2)가 활성화되면, 제 7 트랜지스터(NM7)가 턴 온 되고, 패스 전압(Vpass)에서 제 2 내지 제 5 트랜지스터(NM2~NM5)의 문턱 전압만큼 전압 강화된 전압레벨이 워드 라인 전압(VWL)으로 출력된다. 이 경우, 워드 라인 전압(VWL)의 전압레벨은 제 2 램핑 레벨(2nd Ramping Level)이라 칭해질 수 있다. 제 2 램핑 레벨은 제 1 램핑 레벨에 비하여 제 1 트랜지스터(NM1)의 문턱 전압만큼 높다.
같은 방식으로, 제 3 내지 제 6 활성화 신호(RMP_EN_3~RMP_EN_6)가 순차적으로 활성화되면, 워드 라인 전압(VWL)은 제 2 내지 제 5 트랜지스터(NM2~NM5)의 문턱 전압만큼 단계적으로 상승한다. 결국, 워드 라인 전압(VWL)은 패스 전압(Vpass) 레벨까지 단계적으로 상승한다.
본 발명의 실시 예에 따른 플래시 메모리 장치(1100)는 동일 프로그램 루프에서 워드 라인 전압(VWL)의 라이징 슬롭을 조절할 수 있다. 예를 들어, 각 램프 활성화 신호들의 천이 간격들(t1~t5)을 조정함으로써, 제 1 워드 라인 전압의 라이징 슬롭은 제 8 워드 라인 전압의 라이징 슬롭과 동일하게 조정될 수 있다. 다른 예로, 전압 램퍼(1153)의 트랜지스터의 개수를 달리함으로써, 제 1 워드 라인 전압(VWL)의 라이징 슬롭은 제 8 워드 라인 전압의 라이징 슬롭과 동일하게 조정될 수 있다.
도 9는 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 보여주는 타이밍도이다. 플래시 메모리 장치(도 2 참조, 1100)는 각각의 프로그램 루프에서 선택 및 비선택 워드 라인에 패스 전압을 인가한 다음에, 선택 워드 라인에 프로그램 전압을 인가한다. 플래시 메모리 장치(1100)는 프로그램 루프가 진행됨에 따라, 프로그램 전압을 점진적으로 증가한다. 반면에, 패스 전압은 일정하게 유지된다.
본 발명에 따른 플래시 메모리 장치(1100)는 전압 슬로퍼(1165)를 이용하여, 프로그램 루프가 진행됨에 따라 패스 전압의 슬롭을 조절할 수 있다. 프로그램 루프가 진행될수록 프로그램이 종료되어 프로그램 금지(program inhibit) 되는 셀들이 늘어난다. 프로그램 금지 셀이 늘어나면 워드 라인 로딩(loading) 중에 컨트롤 게이트와 채널 간의 면적 커패시턴스(area capacitance)가 줄어든다.
3차원 플래시 메모리의 경우, 워드 라인 로딩 중에 면적 커패시턴스가 2차원 플래시 메모리 장치에 비해 훨씬 많은 비중을 차지한다. 이는 가장 느린 워드 라인의 로딩이 줄어들게 되므로 프로그램 시작 시에 비해 빠르게 워드 라인 전압의 슬롭을 제어할 수 있다. 본 발명에 따른 플래시 메모리 장치는 프로그램 루프가 진행될수록 패스 전압의 슬롭을 증가함으로, 패스 전압 디벨롭 시간을 줄이고, 프로그램 속도를 빠르게 할 수 있다.
도 9를 참조하면, 제 1 프로그램 루프에서 패스 전압의 라이징 슬롭은 S1이라고 가정한다. 플래시 메모리 장치(1100)는 제 i 프로그램 루프에서 패스 전압의 라이징 슬롭을 S2로 증가할 수 있고, 제 n 프로그램 루프에서 S3으로 증가할 수 있다. 도 9에서 보는 바와 같이, 패스 전압의 라이징 슬롭을 S2, S3로 증가할 때, Vpass 디벨롭 시간이 각각 Δt1, Δt2만큼 줄어든다. Vpass 디벨롭 시간이 줄어든 만큼, 프로그램 속도는 빨라질 수 있다.
다시 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(1100)는 전압 램퍼(1153)를 이용하여 프로그램 동작 시에 동일 프로그램 루프에서 프로그램 전압이나 패스 전압이 동일한 슬롭을 갖도록 할 수 있다. 또한, 플래시 메모리 장치(1100)는 전압 램퍼(1153) 및 전압 슬로퍼(1165)를 이용하여 프로그램 루프가 진행됨에 따라 패스 전압의 라이징 슬롭을 증가함으로 프로그램 속도를 빠르게 할 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 도 2에 도시된 전압 램퍼를 사용하지 않는 경우에도 적용될 수 있다. 도 10을 참조하면, 프로그램 루프가 진행됨에 따라 패스 전압의 라이징 슬롭은 증가하고, Vpass 디벨롭 시간이 각각 Δt1, Δt2만큼 줄어든다. Vpass 디벨롭 시간이 줄어든 만큼, 프로그램 속도는 빨라질 수 있다.
도 11은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다. S110 단계에서, 프로그램 명령이 플래시 메모리 장치에 제공된다. S120 단계에서, 플래시 메모리 장치는 프로그램 루프에 따라 패스 전압의 슬롭을 조절한다. S130 단계에서 패스 전압을 워드 라인에 인가한다.
한편, 본 발명의 실시 예에 따른 플래시 메모리 장치 및 그것의 프로그램 방법은, 도 12에 도시된 바와 같이 기판에 두 개 또는 그 이상의 필라(pillar)가 형성되는 경우에도 적용될 수 있다. 도 12를 참조하면, 제 4 및 제 5 워드 라인(WL4, WL5) 사이에 더미 워드 라인(DWL)이 존재할 수 있다. 또한, 본 발명은 2D (수평 구조) 플래시 메모리가 수직으로 형성된 경우에도 적용될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템은 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템은 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 13 내지 도 15는 본 발명에 따른 플래시 메모리 시스템의 다양한 적용 예를 보여주는 블록도이다. 도 13 내지 15를 참조하면, 플래시 메모리 시스템(2001~2003)은 저장 장치(2100) 및 호스트(2200)를 포함한다. 저장 장치(2100)는 플래시 메모리(2110) 및 메모리 컨트롤러(2120)를 포함한다.
저장 장치(2100)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 포함한다. 저장 장치(2100)는 호스트(2200)와 연결되어 사용될 수 있다. 저장 장치(2100)는 호스트 인터페이스를 통해 호스트와 데이터를 주고 받는다. 저장 장치(2100)는 호스트(2200)로부터 전원을 공급받아서 내부 동작을 수행할 수 있다.
도 13을 참조하면, 전압 슬로퍼(2121)는 메모리 컨트롤러(2120) 내에 포함될 수 있다. 도 14를 참조하면, 전압 슬로퍼(2111)는 플래시 메모리(2110) 내에 포함될 수 있다. 도 15를 참조하면, 전압 슬로퍼(2201)는 호스트(2200) 내에 포함될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템(2001~2003)은 전압 슬로퍼을 이용하여, 프로그램 속도를 향상시킬 수 있다.
도 16은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다. 여기에서, 호스트 컨트롤러(3110), 카드 컨트롤러(3220) 또는 플래시 메모리(3230)는 앞에서 설명한 전압 슬로퍼(도시되지 않음)를 포함할 수 있다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리 장치(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다. 도 16에 도시된 메모리 카드(3200)는 전압 슬로퍼(도시되지 않음)를 이용하여, 플래시 메모리(3230)의 프로그램 속도를 향상시킬 수 있다.
도 17은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 17을 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다.
SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 플래시 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다. 여기에서, 복수의 플래시 메모리(4201~420n) 또는 SSD 컨트롤러(4210)는 앞에서 설명한 전압 슬로퍼(도시되지 않음)를 포함할 수 있다.
복수의 플래시 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 18를 참조하여 상세하게 설명된다.
보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
도 18은 도 17에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 18를 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), ECC 회로(4213), 중앙 처리 장치(CPU, 4214), 버퍼 메모리(4215), 그리고 전압 슬로퍼(4216)를 포함한다.
NVM 인터페이스(4211)는 버퍼 메모리(4215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(4211)는 플래시 메모리(4201~420n)로부터 읽은 데이터를 버퍼 메모리(4215)로 전달한다. 여기에서, NVM 인터페이스(4211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(4210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(4213)는 플래시 메모리(4201~420n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(4201~420n)의 스페어 영역(spare area)에 저장된다. ECC 회로(4213)는 플래시 메모리(4201~420n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(4213)는 검출된 에러를 정정한다.
중앙 처리 장치(4214)는 호스트(4100, 도 17 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 플래시 메모리(4201~420n)를 제어한다. 중앙 처리 장치(4214)는 SSD(4200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리 장치(4201~420n)의 동작을 제어한다.
버퍼 메모리(4215)는 호스트(4100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4215)는 플래시 메모리(4201~420n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(4215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(4201~420n)에 저장된다. 버퍼 메모리(4215)에는 DRAM, SRAM 등이 포함될 수 있다. 도 17 및 도 18에 도시된 솔리드 스테이트 드라이브(4000)는 앞에서 설명한 바와 같이, 전압 슬로퍼(4216)를 이용하여 프로그램 속도를 향상시킬 수 있다.
도 19는 본 발명의 실시 예에 따른 플래시 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 19를 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다. 메모리 시스템(5100)은 앞에서 설명한 바와 같이, 전압 슬로퍼(도시되지 않음)를 이용하여 프로그램 속도를 향상시킬 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 플래시 메모리 시스템 1100: 플래시 메모리 장치
1110: 메모리 셀 어레이 1120: 어드레스 디코더
1130: 페이지 버퍼 회로 1140: 데이터 입추력 회로
1150: 전압 발생기 1151: 프로그램 전압 발생기
1152: 패스 전압 발생기 1153: 전압 램퍼
1160: 제어 로직 1165: 전압 슬로퍼

Claims (15)

  1. 3차원 구조를 갖는 메모리 셀 어레이;
    상기 메모리 셀 어레이로 패스 전압 및 프로그램 전압을 제공하기 위한 전압 발생기; 및
    프로그램 동작 시에 프로그램 루프별로 패스 전압의 라이징 슬롭을 상이하게 가변하는 제어 로직을 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 프로그램 루프가 증가함에 따라 패스 전압의 라이징 슬롭을 증가하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 로직은 패스 전압의 라이징 슬롭을 가변하기 위한 전압 슬로퍼를 포함하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 전압 발생기는 복수의 램핑 레벨을 갖는 패스 전압을 생성하기 위한 전압 램퍼를 포함하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 전압 슬로퍼는 상기 전압 램퍼로 램프 활성화 신호를 제공하는 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 전압 램퍼는 동일 프로그램 루프에서 복수의 워드 라인에 동일한 라이징 슬롭을 갖는 패스 전압을 제공하는 플래시 메모리 장치.
  7. 제 4 항에 있어서,
    상기 전압 램퍼는 램프 활성화 신호의 천이 간격을 조정함으로, 패스 전압의 라이징 슬롭을 조절하는 플래시 메모리 장치.
  8. 3차원 구조를 갖는 메모리 셀 어레이를 포함하는 플래시 메모리 장치의 프로그램 방법에 있어서,
    프로그램 명령을 입력받는 단계;
    프로그램 루프에 따라 패스 전압의 라이징 슬롭을 상이하게 가변하는 단계; 및
    워드 라인에 라이징 슬롭이 가변된 패스 전압을 인가하는 단계를 포함하는 프로그램 방법.
  9. 제 8 항에 있어서,
    프로그램 루프가 증가함에 따라 패스 전압의 라이징 슬롭을 증가하는 프로그램 방법.
  10. 제 8 항에 있어서,
    상기 패스 전압의 라이징 슬롭을 가변하는 단계에서, 패스 전압이 복수의 램핑 레벨을 갖도록 하는 프로그램 방법.
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