KR100721013B1 - 낸드 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 복수의 워드 라인에 연결된 셀 어레이, 그리고 행 어드레스에 따라 다른 상승 기울기를 갖는 프로그램 전압을 상기 행 어드레스에 의해 선택된 워드 라인에 인가하는 워드 라인 전압 컨트롤러를 포함한다. 상기 워드 라인 전압 컨트롤러는 상기 행 어드레스에 따라 상기 프로그램 전압의 상승 시간을 조절한다. 상기 프로그램 전압이 스텝 전압이면, 상기 스텝 전압은 상기 행 어드레스에 따라 상승 시간을 달리한다. 상기 프로그램 전압의 상승 시간은 스텝 전압의 상승 폭(ΔV), 스텝 수, 스텝 시간(ΔT)에 따라 달라진다. 본 발명에 의하면, 프로그램 속도가 빨라지고, 프로그램 시간이 단축된다.

Description

낸드 플래시 메모리 장치 및 그것의 프로그램 방법 {NAND FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1은 낸드 플래시 메모리 장치의 셀 어레이를 보여주는 회로도이다.
도 2는 본 발명에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 프로그램 전압 컨트롤러의 제 1 실시예를 보여주는 블록도이다.
도 4는 도 3에 도시된 프로그램 전압 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2에 도시된 프로그램 전압 컨트롤러의 제 2 실시예를 보여주는 블록도이다.
도 6은 도 5에 도시된 프로그램 전압 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 2에 도시된 프로그램 전압 컨트롤러의 제 3 실시예를 보여주는 블록도이다.
도 8은 도 7에 도시된 프로그램 전압 컨트롤러를 포함한 낸드 플래시 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
도 9는 도 2에 도시된 프로그램 전압 컨트롤러의 제 4 실시예를 설명하기 위 한 도면이다.
도 10은 도 9에 도시된 낸드 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 낸드 플래시 메모리 장치 110: 셀 어레이
115: 클록 발생기 120: 프로그램 전압 발생회로
130, 131, 132, 133, 134: 프로그램 전압 컨트롤러
140: 워드 라인 디코더 150: 페이지 버퍼
160: CSL 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 낸드 플래시 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(nonvolatile memory device)이다. 불휘발성 메모리 장치 는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 일반적으로 낸드형과 노아형으로 나누어진다.
낸드 플래시 메모리 장치는 일반적으로 셀 어레이 및 워드 라인 디코더를 포함한다. 셀 어레이와 워드 라인 디코더는 선택 라인과 복수의 워드 라인을 통해 연결되어 있다. 낸드 플래시 메모리 장치는 프로그램 동작 시에, 선택된 워드 라인에는 약 18V의 프로그램 전압(Vpgm)을 인가한다. 워드 라인에 제공되는 프로그램 전압(Vpgm)은 일정한 상승 기울기를 갖는다. 프로그램 전압의 상승 기울기는 일반적으로 가장 좋지 않은 경우(worst case)를 고려하여 결정된다.
선택 라인과 인접한 워드 라인에 빠른 상승 기울기(fast rising slope)를 갖는 프로그램 전압(Vpgm)이 인가되면, 선택 라인의 전압은 라인 커패시턴스 커플링(line capacitance coupling)에 의해 순간적으로 상승한다. 선택 라인의 전압이 갑자기 상승하면, 프로그램 금지 셀(program inhibit cell)이 프로그램되는 등 프로그램 동작 특성에 좋지 않은 결과를 초래한다. 이를 방지하기 위해 낸드 플래시 메모리 장치는 느린 상승 기울기(slow rising slope)를 갖는 프로그램 전압(Vpgm)을 선택된 워드 라인에 제공한다.
그러나 종래의 낸드 플래시 메모리 장치는 선택된 워드 라인에 관계없이 느린 상승 기울기를 갖는 프로그램 전압을 제공한다. 즉, 종래의 낸드 플래시 메모리 장치는 선택 라인과 인접하지 않는 워드 라인에도 느린 상승 기울기를 갖는 프로그램 전압을 인가한다. 이것은 낸드 플래시 메모리 장치의 프로그램 속도를 느리게 하는 주요 원인이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 전압의 상승 기울기를 조절하여 프로그램 속도를 빠르게 할 수 있는 낸드 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 낸드 플래시 메모리 장치는, 복수의 워드 라인에 연결된 셀 어레이; 및 행 어드레스에 따라 다른 상승 기울기를 갖는 프로그램 전압을 상기 행 어드레스에 의해 선택된 워드 라인에 인가하는 워드 라인 전압 컨트롤러를 포함한다.
실시예로서, 상기 워드 라인 전압 컨트롤러는 상기 행 어드레스에 따라 상기 프로그램 전압의 상승 시간을 조절한다. 상기 프로그램 전압이 스텝 전압이면, 상기 스텝 전압은 상기 행 어드레스에 따라 상승 시간을 달리한다. 상기 스텝 전압의 상승 시간은 스텝 전압의 상승 폭(ΔV), 스텝 수, 스텝 시간(ΔT)에 따라 달라진다.
본 발명에 따른 낸드 플래시 메모리 장치의 다른 일면은, 복수의 워드 라인에 연결된 셀 어레이; 행 어드레스에 따라 다른 상승 기울기를 갖는 프로그램 전압을 발생하는 프로그램 전압 컨트롤러; 및 상기 행 어드레스에 의해 선택된 워드 라인에 상기 프로그램 전압을 인가하는 워드 라인 디코더를 포함한다.
실시예로서, 상기 프로그램 전압은 스텝 전압이다. 상기 프로그램 전압 컨트 롤러는, 상기 스텝 전압을 발생하는 스텝 전압 발생기; 상기 스텝 전압의 상승 폭(ΔV)을 조절하는 스텝 전압 컨트롤러; 및 상기 스텝 전압의 스텝 시간(ΔT)을 조절하는 타임 컨트롤러를 포함한다. 상기 스텝 전압 컨트롤러는 상기 행 어드레스에 따라 상기 스텝 전압의 상승 폭(ΔV), 스텝 수, 그리고 스텝 시간(ΔT)을 달리한다.
본 발명에 따른 낸드 플래시 메모리 장치의 또 다른 일면은, 선택 라인 및 복수의 워드 라인에 연결된 셀 어레이; 제 1 프로그램 전압을 발생하는 프로그램 전압 발생회로; 상기 제 1 프로그램 전압을 입력받고, 상기 제 1 프로그램 전압의 상승 기울기를 조절한 제 2 프로그램 전압을 발생하며, 행 어드레스에 따라 상기 제 1 프로그램 전압 또는 상기 제 2 프로그램 전압을 선택적으로 제공하는 프로그램 전압 컨트롤러; 및 상기 프로그램 전압 컨트롤러에서 제공된 프로그램 전압을 상기 행 어드레스에 의해 선택된 워드 라인에 인가하는 워드 라인 디코더를 포함한다.
실시예로서, 상기 프로그램 전압 컨트롤러는, 상기 제 1 프로그램 전압을 입력받고 상기 제 2 프로그램 전압을 발생하는 램퍼; 및 상기 행 어드레스에 따라 상기 제 1 프로그램 전압 또는 상기 제 2 프로그램 전압을 선택적으로 제공하는 선택회로를 포함한다. 상기 선택회로는 상기 선택 라인에 인접한 워드 라인을 선택하기 위한 행 어드레스가 입력될 때, 상기 제 2 프로그램 전압을 상기 워드 라인 디코더에 제공한다. 상기 선택회로는 상기 선택 라인에 인접하지 않은 워드 라인을 선택하기 위한 행 어드레스가 입력될 때, 상기 제 1 프로그램 전압을 상기 워드 라인 디코더에 제공한다.
본 발명에 따른 낸드 플래시 메모리 장치의 프로그램 방법은, 행 어드레스에 따라 프로그램 전압의 상승 기울기를 조절하고; 상기 행 어드레스에 의해 선택된 워드 라인에 상승 기울기가 조절된 프로그램 전압을 제공한다.
실시예로서, 상기 프로그램 전압은 스텝 전압이다. 상기 낸드 플래시 메모리 장치는 상기 행 어드레스에 따라 상기 스텝 전압의 상승 시간을 조절한다. 상기 스텝 전압의 상승 시간은 상기 스텝 전압의 상승 폭(ΔV), 스텝 수, 그리고 스텝 시간(ΔT)에 의해 조절된다.
본 발명의 다른 일면에 따른 낸드 플래시 메모리 장치의 프로그램 방법은, 제 1 프로그램 전압을 발생하고; 선택 라인에 인접한 워드 라인을 선택하기 위한 행 어드레스를 검출하고; 검출된 행 어드레스에 따라 상기 제 1 프로그램 전압 또는 상기 제 1 프로그램 전압의 상승 기울기를 조절한 제 2 프로그램 전압을 선택된 워드 라인에 제공한다. 상기 선택 라인에 인접한 워드 라인을 선택하기 위한 행 어드레스가 검출될 때, 상기 제 2 프로그램 전압을 선택된 워드 라인에 제공한다. 상기 선택 라인에 인접하지 않은 워드 라인을 선택하기 위한 행 어드레스가 검출될 때, 상기 제 1 프로그램 전압을 선택된 워드 라인에 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예들을 첨부된 도면을 참조하여 설명한다.
도 1은 낸드 플래시 메모리 장치의 셀 어레이를 보여준다. 도 1을 참조하면, 셀 어레이(1)는 복수의 셀 스트링(cell string; 10~1n)으로 구성된다. 셀 스트링(10~1n)은 비트 라인(BL0~BLn)과 공통 소스 라인(CSL) 사이에 연결되어 있다.
셀 스트링(10)은 비트 라인(BL0)에 연결된다. 셀 스트링(10)에는 접지 선택 트랜지스터(Ground Selection Transistor; GST), 복수의 메모리 셀(MC0~MC31), 그리고 스트링 선택 트랜지스터(String Selection Transistor; SST)가 직렬로 연결되어 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(Common Source Line; CSL)에 연결되고, 스트링 선택 트랜지스터(SST)는 비트 라인(BL0)에 연결된다. 복수의 메모리 셀(MC0~MC31)의 게이트에는 복수의 워드 라인(WL0~WL31)이 연결되고, 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(String Selection Line; SSL)이 연결되고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(Ground Selection Line; GSL)이 연결된다. 여기에서, 워드 라인의 수는 공정에 따라 16개, 32개, 64개 등으로 다양하게 변할 수 있다.
도 1을 참조하면, 비트 라인(BL0)의 전압 레벨은 전원 전압(Vcc)이고, 비트 라인(BLn)의 전압 레벨은 접지 전압(OV)이다. 메모리 셀에 프로그램되는 데이터는 비트 라인의 전압에 따라 달라진다. 비트 라인의 전압이 전원 전압(Vcc)이면 프로그램 금지(program inhibit)된다. 이때, 메모리 셀은 소거 상태(erase state)를 유지하며, 데이터 '1'을 저장한다. 반면에, 비트 라인의 전압이 접지 전압(0V)이면 프로그램된다. 이때 메모리 셀은 프로그램 상태(program state)에 있으며, 데이터 '0'을 저장한다.
프로그램 동작 시에, 선택된 워드 라인에는 프로그램 전압(Vpgm; 예를 들면, 약 18V)이 인가된다. 이때, 선택된 워드 라인이 선택 라인(GSL, SSL)에 인접한 것이라면, 선택 라인의 전압은 순간적으로 상승한다. 선택 라인의 전압이 순간적으로 상승하면, 선택 트랜지스터(GST, SST)는 컷-오프(cut-off) 상태를 유지하지 못하고 턴-온 된다. 이때, 프로그램 금지 셀(MC0, MC31)의 채널 전압이 낮아져서, 프로그램 금지 셀(MC0, MC31)은 원치 않게 프로그램될 수 있다. 이를 방지하기 위해 낸드 플래시 메모리 장치는 프로그램 동작 시에 느린 상승 기울기(slow rising slope)를 프로그램 전압을 선택된 워드 라인에 인가한다.
그러나 앞에서 설명한 것처럼, 모든 워드 라인에 느린 상승 기울기를 갖는 프로그램 전압을 인가하면, 프로그램 속도가 느려지는 문제가 있다. 프로그램 동작 시에, 워드 라인에 따라 다른 상승 기울기를 갖는 프로그램 전압을 인가하면, 프로그램 속도를 빠르게 할 수 있다.
도 2는 본 발명에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 본 발명에 따른 낸드 플래시 메모리 장치(100)는 워드 라인에 따라 다른 상승 기울기를 갖는 프로그램 전압을 선택된 워드 라인에 제공할 수 있다. 도 2를 참조하면, 낸드 플래시 메모리 장치(100)는 셀 어레이(110), 클록 발생기(115), 프로그램 전압 발생회로(120), 프로그램 전압 컨트롤러(130), 그리고 워드 라인 디코더(140)를 포함한다.
셀 어레이(110)는, 도 1에서 설명한 바와 같이, 스트링 선택 라인(SSL), 복수의 워드 라인(WL0~WL31), 접지 선택 라인(GSL) 그리고 공통 소스 라인(CSL)에 연결되어 있다. 공통 소스 라인(CSL)은 CSL 드라이버(160)에 연결되어 있다. 셀 어레 이(110)는 비트 라인(BL)을 통해 페이지 버퍼(150)에 연결되어 있다.
클록 발생기(115)는 프로그램 동작에 필요한 클록신호(HV_CLK, CLK)를 발생한다. 여기에서, 클록신호(HV_CLK)는 프로그램 전압 발생회로(120)에 제공되고, 클록신호(CLK)는 프로그램 전압 컨트롤러(130)에 제공된다.
프로그램 전압 발생회로(120)는 제 1 프로그램 전압(Vpgm1)을 발생한다. 여기에서, 제 1 프로그램 전압(Vpgm1)은 프로그램 동작을 수행하는데 필요한 전압을 의미한다. 낸드 플래시 메모리 장치는 프로그램 동작을 수행하는 데 전원전압(Vcc)보다 높은 프로그램 전압(예를 들면, 약 18V)을 필요로 한다. 프로그램 전압 발생회로(120)는 클록 발생기(115)로부터 클록신호(HV_CLK)를 입력받고, 차지 펌핑(charge pumping) 동작을 통해 제 1 프로그램 전압(Vpgm1)을 발생한다.
프로그램 전압 컨트롤러(130)는 프로그램 전압 발생회로(120)로부터 제 1 프로그램 전압(Vpgm1) 및 클록 발생기(115)로부터 클록신호(CLK)를 입력받는다. 그리고 프로그램 전압 컨트롤러(130)는 행 어드레스(Row Address; RA)에 따라 제 1 프로그램 전압(Vpgm1)의 상승 기울기(rising slope)를 조절한다. 프로그램 전압 컨트롤러(130)는 행 어드레스(RA)에 따라 상승 기울기를 달리하는 제 2 프로그램 전압(Vpgm2)을 발생한다. 여기에서, 행 어드레스(RA)는 복수의 워드 라인(WL0~WL31) 중에서 하나의 워드 라인을 선택하기 위한 것이다. 프로그램 전압 컨트롤러(130)의 구성 및 동작은 도 3 내지 도 10을 참조하여 상세히 설명된다.
워드 라인 디코더(140)는 프로그램 동작 시에 행 어드레스(RA)에 의해 선택된 워드 라인에 제 2 프로그램 전압(Vpgm2)을 제공한다. 워드 라인 디코더(140)에 입력되는 행 어드레스(RA)는 프로그램 전압 컨트롤러(130)에 입력된 행 어드레스(RA)와 동일하다.
도 3 및 도 4는 도 2에 도시된 프로그램 전압 컨트롤러의 제 1 실시예를 보여준다. 도 3을 참조하면, 프로그램 전압 컨트롤러(131)는 스텝 전압 발생기(step voltage generator, 31), 스위치 회로(switch circuit, 32), 타임 컨트롤러(time controller, 33), 그리고 스텝 전압 컨트롤러(step voltage controller, 34)를 포함한다.
스텝 전압 발생기(31)는 복수의 다이오드(D1~Dn)로 구성된다. 각각의 다이오드는 드레인과 게이트가 연결된 NMOS 트랜지스터로 구성된다. 제 1 프로그램 전압(Vpgm1)은 다이오드를 지날 때마다 NMOS 트랜지스터의 문턱 전압(Vth)만큼 낮아진다. 예를 들어, 제 1 프로그램 전압(Vpgm1)은 18V이고, NMOS 트랜지스터의 문턱 전압은 1V라고 가정하자. 만약, 스텝 전압 발생기(31)가 5개의 다이오드로 구성된다면, V5=18V, V4=17V, V3=16V, V2=15V, V1=14V, 그리고 V0=13V이다.
도 3에서는 스텝 전압 발생기(31)가 다이오드로 구성되어 있다. 그러나 본 발명에 사용되는 스텝 전압 발생기는 다이오드 이외에 여러 가지 다른 수단들(예를 들면, 저항기)을 통해서도 구현할 수 있다.
스위치 회로(32)는 복수의 스위치(S1~Sn)로 구성된다. 스위치는 다이오드의 입력단 및 출력단에 연결되어 있다. 제 2 프로그램 전압(Vpgm2)은 각 스위치의 온 또는 오프에 따라 결정된다. 예를 들면, 스위치 SO가 온(on)이면, 제 2 프로그램 전압(Vpgm2)은 V0이다. 스위치 Sn이 온(on)이면, 제 2 프로그램 전압(Vpgm2)은 Vn 이다.
타임 컨트롤러(33)는 클록 발생기(도 2 참조, 115)로부터 클록신호(CLK)를 입력받고, 시간에 의해 제어되는 클록신호(time controlled clock signal; 이하 TCK 신호라 함)를 발생한다.
스텝 전압 컨트롤러(34)는 타임 컨트롤러(33)에서 발생한 TCK 신호의 천이에 동기 되어 스위치 회로(32)에 선택신호(SELj; j=0~n)를 제공한다. 스텝 전압 컨트롤러(34)는 행 어드레스(RAi; i=0~31)에 응답하여 스텝 전압의 상승 폭(ΔV)을 조절한다. 스텝 전압 컨트롤러(34)의 동작은 도 4를 참조하여 상세히 설명된다.
도 4는 도 3에 도시된 프로그램 전압 컨트롤러(131)의 동작을 설명하기 위한 타이밍도이다. 도 4에서, (a)는 클록신호(CLK)의 파형이다. (b)는 TCK 신호의 파형이다. (c) 내지 (e)는 행 어드레스(RA0, RA1, RA2)에 따라 스텝 전압의 상승 폭(ΔV)을 달리하는 제 2 프로그램 전압(Vpgm2)이다.
도 4(a) 및 도 4(b)를 참조하면, 클록신호(CLK)의 주기는 T 이고, TCK 신호의 주기는 T0 이다. 여기에서, TCK 신호의 주기(T0)는 미리 정해진다. 도 4(b)에서, TCK 신호의 주기는 예로서 3*T 이다. 타임 컨트롤러(33)는 클록신호(CLK)를 입력받고, 클록신호(CLK)의 세 주기(3*T)에 해당하는 TCK 신호를 발생한다. 스텝 전압 컨트롤러(도 3 참조, 34)는 TCK 신호의 천이(C0~C8)에 동기 되어 선택신호(SELj; j=0~n)를 발생한다.
도 4의 (c) 내지 (e)를 참조하면, 제 2 프로그램 전압(Vpgm2)은 행 어드레스(예를 들면, RA0, RA1, RA2)에 따라 스텝 전압의 상승 폭(ΔV)을 달리한다. 행 어 드레스가 RA0이면, 스텝 전압의 상승 폭은 V1-V0 이다. 행 어드레스가 RA1이면, 스텝 전압의 상승 폭은 V2-V0 이다. 그리고 행 어드레스가 RA2이면, 스텝 전압의 상승 폭은 V4-V0 이다.
행 어드레스가 RA0일 때, 스텝 전압 컨트롤러(34)는 TCK 신호의 천이(C0~C8)에 응답하여 선택신호(SEL0~SEL8)를 순차적으로 발생한다. 그리고 스위치 회로(32)는 선택신호(SEL1~SEL8)에 응답하여 스위치(S0~S8)를 순차적으로 턴 온 한다. 도 4(c)를 참조하면, 제 2 프로그램 전압(Vpgm2)은 V1-V0의 스텝 폭과 8*T0의 상승 시간을 갖는다.
행 어드레스가 RA1일 때, 스텝 전압 컨트롤러(34)는 TCK 신호의 천이(C0~C4)에 응답하여 선택신호(SELj; j=0, 2, 4, 6, 8)를 순차적으로 발생한다. 그리고 스위치 회로(32)는 선택신호(SELj; j=0, 2, 4, 6, 8)에 응답하여 스위치(S0, S2, S4, S6, S8)를 순차적으로 턴 온 한다. 도 4(d)를 참조하면, 제 2 프로그램 전압(Vpgm2)은 V2-V0의 스텝 폭과 4*T0의 상승 시간을 갖는다.
행 어드레스가 RA2일 때, 스텝 전압 컨트롤러(34)는 TCK 신호의 천이(C0~C2)에 응답하여 선택신호(SELj; j=0, 4, 8)를 순차적으로 발생한다. 그리고 스위치 회로(32)는 선택신호(SELj; j=0, 4, 8)에 응답하여 스위치(S0, S4, S8)를 순차적으로 턴 온 한다. 도 4(e)를 참조하면, 제 2 프로그램 전압(Vpgm2)은 V4-V0의 스텝 폭과 2*T0의 상승 시간을 갖는다.
도 4의 (c) 내지 (e)에서 보는 바와 같이, 본 발명에 따른 낸드 플래시 메모리 장치는 행 어드레스(RA)에 따라 스텝 전압의 상승 폭(ΔV)을 달리하는 프로그램 전압을 선택된 워드 라인에 제공할 수 있다. 여기에서, 스텝 전압의 상승 폭(ΔV)이 달라지면, 스텝 전압의 스텝 수와 스텝 전압의 상승 시간도 달라진다.
도 5 및 도 6은 도 2에 도시된 프로그램 전압 컨트롤러의 제 2 실시예를 보여준다. 도 5를 참조하면, 프로그램 전압 컨트롤러(132)는 스텝 전압 발생기(step voltage generator, 51), 스위치 회로(switch circuit, 52), 타임 컨트롤러(time controller, 53), 그리고 스텝 전압 컨트롤러(step voltage controller, 54)를 포함한다. 여기에서, 스텝 전압 발생기(51)와 스위치 회로(52)는 도 3에서 설명한 것과 동일하다.
타임 컨트롤러(53)는 클록 발생기(도 2 참조, 115)로부터 클록신호(CLK)를 입력받고, 행 어드레스(RAi; i=0~31)에 응답하여 스텝 전압의 스텝 시간(ΔT)을 조절하기 위한 TCK 신호를 발생한다. 스텝 전압 컨트롤러(54)는 TCK 신호의 천이에 동기되어 스위치 회로(52)에 선택신호(SELj; j=0~n)를 제공한다. 타임 컨트롤러(53) 및 스텝 전압 컨트롤러(54)의 동작은 도 6을 참조하여 상세히 설명된다.
도 6은 도 5에 도시된 프로그램 전압 컨트롤러(132)의 동작을 설명하기 위한 타이밍도이다. 도 6에서, (a)는 클록신호(CLK)의 파형이다. (b) 내지 (d)는 행 어드레스에 따라 주기를 달리하는 TCK 신호이다. (e) 내지 (g)는 행 어드레스(RA)에 따라 스텝 전압의 스텝 시간(ΔT)을 달리하는 제 2 프로그램 전압(Vpgm2)이다.
도 6의 (a) 내지 (d)를 참조하면, 클록신호(CLK)의 주기는 T이고, TCK 신호의 주기는 각각 T0, T1, T2 이다. 여기에서, T0=6*T, T1=4*T, T2=2*T 이다. 즉, 타임 컨트롤러(53)는 행 어드레스(예를 들면, RA0, RA1, RA2)에 따라 다른 주기를 갖 는 TCK0 신호, TCK1 신호, TCK2 신호를 발생한다. TCK0 신호는 행 어드레스 RA0에 응답하여 발생한다. TCK1 신호는 행 어드레스 RA1에 응답하여 발생한다. TCK2 신호는 행 어드레스 RA2에 응답하여 발생한다.
도 6(e)는 타임 컨트롤러(54)가 행 어드레스 RA0를 입력받은 경우이다. 스텝 전압 컨트롤러(54)는 TCK0 신호의 천이(D0~D4)에 응답하여 선택신호(SEL0~SEL4)를 발생한다. 스위치 회로(52)는 선택신호(SEL0~SEL4)에 응답하여 스위치(S0~S4)를 순차적으로 턴 온 한다. 이때, 제 2 프로그램 전압(Vpgm2)은 V0부터 V4까지 순차적으로 증가하는 스텝 전압이 된다. 여기에서, 스텝 전압의 스텝 시간은 T0이고, 제 2 프로그램 전압(Vpgm2)의 상승 시간은 4*T0이다.
도 6(f)는 타임 컨트롤러(54)가 행 어드레스 RA1을 입력받은 경우이다. 스텝 전압 컨트롤러(54)는 TCK1 신호의 천이(E0~E4)에 응답하여 선택신호(SEL0~SEL4)를 발생한다. 스위치 회로(52)는 선택신호(SEL0~SEL4)에 응답하여 스위치(S0~S4)를 순차적으로 턴 온 한다. 이때, 스텝 전압의 스텝 시간은 T1이고, 제 2 프로그램 전압(Vpgm2)의 상승 시간은 4*T1이다.
도 6(g)는 타임 컨트롤러(54)가 행 어드레스 RA2를 입력받은 경우이다. 스텝 전압 컨트롤러(54)는 TCK2 신호의 천이(F0~F4)에 응답하여 선택신호(SEL0~SEL4)를 발생한다. 스위치 회로(52)는 선택신호(SEL0~SEL4)에 응답하여 스위치(S0~S4)를 순차적으로 턴 온 한다. 이때, 스텝 전압의 스텝 시간은 T2이고, 제 2 프로그램 전압(Vpgm2)의 상승 시간은 4*T2이다.
도 6의 (e) 내지 (g)에서 보는 바와 같이, 본 발명에 따른 낸드 플래시 메모 리 장치는 행 어드레스(RA)에 따라 스텝 전압의 스텝 시간(T0, T1, T2)을 달리하는 프로그램 전압을 선택된 워드 라인에 제공할 수 있다. 여기에서, 스텝 전압의 스텝 시간이 달라지면, 제 2 프로그램 전압의 상승 시간도 달라진다.
도 7 및 도 8은 도 2에 도시된 프로그램 전압 컨트롤러의 제 3 실시예를 보여준다. 도 7을 참조하면, 프로그램 전압 컨트롤러(133)는 램퍼(ramper, 70)와 선택회로(74)를 포함한다.
램퍼(70)는 도 3 및 도 5에서 설명한 스텝 전압 발생기, 스위치 회로, 타임 컨트롤러, 그리고 스텝 전압 컨트롤러를 포함한다. 램퍼(70)는 제 1 프로그램 전압(Vpgm1)과 클록신호(CLK)를 입력받고, 제 2 프로그램 전압(Vpgm2)을 발생한다. 여기에서, 제 1 프로그램 전압(Vpgm1)은 프로그램 전압 발생회로(도 2 참조)에서 발생한다. 그리고 제 2 프로그램 전압(Vpgm2)은 도 4(c) 또는 도 6(e)와 같은 파형을 갖는다.
선택회로(74)는 검출기(detector, 75)와 멀티플렉서(MUX, 76)를 포함한다. 선택회로(74)는 행 어드레스(RAi; i=0~31)에 따라 제 1 프로그램 전압(Vpgm1) 또는 제 2 프로그램 전압(Vpgm2)을 선택적으로 워드 라인 디코더(도 2 참조, 140)에 제공한다. 도 7에서, 워드 라인 전압(VWL)은 제 1 프로그램 전압(Vpgm1) 또는 제 2 프로그램 전압(Vpgm2)이다.
검출기(75)는 행 어드레스(RAi; i=0~31)를 입력받고, 선택 라인(도 1 참조, GSL, SSL)과 인접한 워드 라인(WL0, WL31)을 선택하는 행 어드레스(RA0, RA31)를 검출한다. 검출기(75)는 행 어드레스(RA1~RA30)를 입력받으면 선택신호(SEL0)를 발생하고, 행 어드레스(RA0, RA31)를 입력받으면 선택신호(SEL1)를 발생한다. 선택기(76)는 선택신호(SEL0)에 응답하여 제 1 프로그램 전압(Vpgm1)을 제공하고, 선택신호(SEL1)에 응답하여 제 2 프로그램 전압(Vpgm2)을 제공한다.
도 8은 도 7에 도시된 프로그램 전압 컨트롤러(133)를 포함한 낸드 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
S810 단계에서는, 제 1 프로그램 전압(Vpgm1)이 발생한다. 제 1 프로그램 전압(Vpgm1)은 도 2에 도시된 바와 같이 프로그램 전압 발생회로(120)로부터 발생한다.
S820 단계에서는, 선택 라인에 인접한 워드 라인을 선택하기 위한 어드레스가 입력되는지를 검출한다. 도 1에서, 선택 라인(GSL, SSL)에 인접한 워드 라인은 WL0, WL31이고, 이들을 선택하기 위한 행 어드레스는 RA0, RA31이다. 도 7에서, 검출기(75)는 입력되는 행 어드레스가 RA0 또는 RA31인지를 검출한다.
S830 단계에서는, 선택 라인에 인접한 워드 라인을 선택하기 위한 어드레스가 아닌 경우에, 선택된 워드 라인에 제 1 프로그램 전압(Vpgm1)이 인가된다. 선택 라인(GSL, SSL)에 인접하지 않은 워드 라인은 WL1~WL30이고, 이들을 선택하기 위한 행 어드레스는 RA1~RA30이다.
S840 및 S850 단계에서는, 선택 라인에 인접한 워드 라인을 선택하기 위한 어드레스인 경우에, 제 2 프로그램 전압(Vpgm2)이 발생하고(S840) 선택된 워드 라인에 제 2 프로그램 전압(Vpgm2)이 인가된다(S850).
S860 단계에서는, 선택된 워드 라인에 제 1 프로그램 전압(Vpgm1) 또는 제 2 프로그램 전압(Vpgm2)이 인가된 다음에, 프로그램 동작이 실행된다.
도 7 및 도 8에서 설명한 바와 같이, 본 발명에 따른 낸드 플래시 메모리 장치는 행 어드레스(RA)에 따라 제 1 프로그램 전압(Vpgm1) 또는 제 2 프로그램 전압(Vpgm2)을 선택적으로 워드 라인에 제공할 수 있다. 즉, 본 발명에 따른 낸드 플래시 메모리 장치는 선택 라인과 인접한 워드 라인에는 제 2 프로그램 전압(Vpgm2)을 제공하고, 선택 라인에 인접하지 않은 워드 라인에는 제 1 프로그램(Vpgm1)을 제공하기 때문에 프로그램 속도를 빠르게 할 수 있다.
도 9는 도 2에 도시된 프로그램 전압 컨트롤러의 제 4 실시예를 설명하기 위한 도면이다. 도 9는 프로그램 전압 컨트롤러(134)의 동작 특성을 보여준다. 도 9를 참조하면, 프로그램 전압 컨트롤러(134)는 프로그램 전압 발생회로(120)로부터 제 1 프로그램 전압(Vpgm1)을 입력받는다. 도 9(a)는 제 1 프로그램 전압(Vpgm1)의 파형이다. 프로그램 전압 컨트롤러(134)는 행 어드레스(RAi; i=0~31)에 따라 상승 기울기(ΔS)를 달리하는 제 2 프로그램 전압(Vpgm2)을 생성한다. 도 9(b)는 제 2 프로그램 전압(Vpgm2)의 파형이다. 제 2 프로그램 전압(Vpgm2)은 행 어드레스에 따라 상승 기울기를 달리한다.
도 10은 도 9에 도시된 프로그램 전압 컨트롤러를 포함하는 낸드 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. (a)는 선택 라인에 인접한 워드 라인(예를 들면, WL0)에 프로그램 전압을 인가하는 경우이고, (b)는 선택 라인에 인접하지 않은 워드 라인(예를 들면, WL1)에 프로그램 전압을 인가하는 경우이다.
도 10(a)를 참조하면, 낸드 플래시 메모리 장치는 호스터(도시되지 않음)로부터 어드레스(ADDR; RA0), 데이터(DATA), 그리고 프로그램 커맨드(PGM_CMD)를 입력 받는다. 낸드 플래시 메모리 장치는 프로그램 커맨드(PGM_CMD)에 응답하여 호스트에 레디/비지 신호(Ready/Busy)를 제공한다. 레디/비지 신호가 발생할 때, 낸드 플래시 메모리 장치는 선택된 워드 라인(WL0)에 제 2 프로그램 전압(Vpgm2)을 인가하고, 선택되지 않은 워드 라인에 패스 전압(Vpass)을 인가한다. 도 10(a)를 참조하면, 프로그램 동작을 수행하는 데 걸린 시간은 Tpgm0이다.
도 10(a)를 참조하면, 제 2 프로그램 전압(Vpgm2)은 느린 상승 기울기(slow rising slope; S0)를 갖는다. 그리고 제 2 프로그램 전압(Vpgm2)은 증가형 스텝 펄스 프로그램 스킴(Increment Step Pulse Programming scheme; 이하 'ISPP'라 한다.)을 갖는다. ISPP에 의하면, 제 2 프로그램 전압(Vpgm2)은 프로그램 구간(Tpgm0) 동안에 단계적으로 증가하는 펄스 형태이다. ISPP는 "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming scheme"이라는 제목으로, IEEE Journal of Solid-State Circuits, vol. 30, No. 11, Nov. 1995, pp.1149-1156 (Suh, Kang-Deog, et al.)에 개시되어 있다.
도 10(b)를 참조하면, 낸드 플래시 메모리 장치는 선택된 워드 라인(WL1)에 S0보다 빠른 상승 기울기(fast rising slope; S1)를 갖는 제 2 프로그램 전압(Vpgm2)을 인가한다. 도 10(b)에서, 프로그램 동작을 수행하는 데 걸린 시간은 Tpgm1이다.
도 10을 참조하면, 낸드 플래시 메모리 장치는 선택 라인에 인접한 워드 라인(WL0)에 느린 상승 기울기(S0)를 갖는 프로그램 전압을 제공하고, 선택 라인에 인접하지 않은 워드 라인(WL1)에 빠른 상승 기울기(S1)를 갖는 프로그램 전압을 제공한다. 따라서, 본 발명에 따른 낸드 플래시 메모리 장치는 워드 라인(WL1)에 프로그램 전압을 인가하는 경우에 종래와 비교하여 Tpgm0-Tpgm1 만큼의 프로그램 시간이 단축된다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 낸드 플래시 메모리 장치는 프로그램 동작시 워드 라인에 따라 프로그램 전압의 상승 기울기(rising slope) 또는 상승 시간(rising time)을 달리할 수 있다. 본 발명에 의하면, 프로그램 속도가 빨라진다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 낸드 플래시 메모리 장치는 프로그램 전압 컨트롤러를 포함하여 워드 라인에 따라 상승 기울기를 달리하는 프로그램 전압을 제공할 수 있다. 본 발명에 의하면, 프로그램 속도가 빨라지고, 프로그램 시간이 단축된다.

Claims (26)

  1. 복수의 워드 라인에 연결된 셀 어레이; 및
    행 어드레스에 따라 다른 상승 기울기를 갖는 프로그램 전압을 상기 행 어드레스에 의해 선택된 워드 라인에 인가하는 워드 라인 전압 컨트롤러를 포함하되,
    상기 워드 라인 전압 컨트롤러는 상기 행 어드레스에 따라 상기 프로그램 전압의 상승 시간을 조절하는 낸드 플래시 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 프로그램 전압은 스텝 전압인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 프로그램 전압은 상기 행 어드레스에 따라 상기 스텝 전압의 상승 시간을 달리하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프로그램 전압은 상기 행 어드레스에 따라 스텝 전압의 상승 폭(ΔV)을 달리하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 프로그램 전압은 상기 행 어드레스에 따라 스텝 전압의 스텝 수를 달리하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  7. 제 4 항에 있어서,
    상기 프로그램 전압은 상기 행 어드레스에 따라 스텝 전압의 스텝 시간(ΔT)을 달리하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  8. 복수의 워드 라인에 연결된 셀 어레이;
    행 어드레스에 따라 다른 상승 기울기를 갖는 프로그램 전압을 발생하는 프로그램 전압 컨트롤러; 및
    상기 행 어드레스에 의해 선택된 워드 라인에 상기 프로그램 전압을 인가하는 워드 라인 디코더를 포함하되,
    상기 프로그램 전압은 스텝 전압인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 프로그램 전압 컨트롤러는,
    상기 스텝 전압을 발생하는 스텝 전압 발생기;
    상기 스텝 전압의 상승 폭(ΔV)을 조절하는 스텝 전압 컨트롤러; 및
    상기 스텝 전압의 스텝 시간(ΔT)을 조절하는 타임 컨트롤러를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 스텝 전압 컨트롤러는 상기 행 어드레스에 따라 상기 스텝 전압의 상승 폭(ΔV)을 달리하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  12. 제 10 항에 있어서,
    상기 스텝 전압 컨트롤러는 상기 행 어드레스에 따라 상기 스텝 전압의 스텝 수를 달리하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  13. 제 10 항에 있어서,
    상기 타임 컨트롤러는 상기 행 어드레스에 따라 상기 스텝 전압의 스텝 시간(ΔT)을 달리하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  14. 선택 라인 및 복수의 워드 라인에 연결된 셀 어레이;
    제 1 프로그램 전압을 발생하는 프로그램 전압 발생회로;
    상기 제 1 프로그램 전압을 입력받고, 상기 제 1 프로그램 전압의 상승 기울기를 조절한 제 2 프로그램 전압을 발생하며, 행 어드레스에 따라 상기 제 1 프로그램 전압 또는 상기 제 2 프로그램 전압을 선택적으로 제공하는 프로그램 전압 컨트롤러; 및
    상기 프로그램 전압 컨트롤러에서 제공된 프로그램 전압을 상기 행 어드레스에 의해 선택된 워드 라인에 인가하는 워드 라인 디코더를 포함하는 낸드 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 프로그램 전압 컨트롤러는,
    상기 제 1 프로그램 전압을 입력받고 상기 제 2 프로그램 전압을 발생하는 램퍼; 및
    상기 행 어드레스에 따라 상기 제 1 프로그램 전압 또는 상기 제 2 프로그램 전압을 선택적으로 제공하는 선택회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 선택회로는 상기 선택 라인에 인접한 워드 라인을 선택하기 위한 행 어 드레스가 입력될 때, 상기 제 2 프로그램 전압을 상기 워드 라인 디코더에 제공하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  17. 제 15 항에 있어서,
    상기 선택회로는 상기 선택 라인에 인접하지 않은 워드 라인을 선택하기 위한 행 어드레스가 입력될 때, 상기 제 1 프로그램 전압을 상기 워드 라인 디코더에 제공하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  18. 낸드 플래시 메모리 장치의 프로그램 방법에 있어서:
    상기 낸드 플래시 메모리 장치는
    복수의 워드 라인에 연결된 셀 어레이; 및
    상기 복수의 워드 라인 중에서 선택된 워드 라인으로 프로그램 전압을 제공하기 위한 워드 라인 전압 컨트롤러를 포함하고,
    상기 낸드 플래시 메모리 장치의 프로그램 방법은
    행 어드레스를 입력받고, 상기 복수의 워드 라인 중에서 특정 워드 라인을 선택하는 단계;
    상기 행 어드레스에 따라 상기 선택된 워드 라인으로 제공될 프로그램 전압의 상승 기울기를 조절하는 단계; 및
    상기 선택된 워드 라인에 상승 기울기가 조절된 프로그램 전압을 제공하는 단계를 포함하되,
    상기 프로그램 전압은 스텝 전압이고, 상기 프로그램 전압의 상승 기울기는 상기 스텝 전압의 상승 시간에 의해 조절되는 프로그램 방법.
  19. 삭제
  20. 삭제
  21. 제 20 항에 있어서,
    상기 스텝 전압의 상승 시간은 상기 스텝 전압의 상승 폭(ΔV)에 의해 조절되는 것을 특징으로 하는 프로그램 방법.
  22. 제 20 항에 있어서,
    상기 스텝 전압의 상승 시간은 상기 스텝 전압의 스텝 수에 의해 조절되는 것을 특징으로 하는 프로그램 방법.
  23. 제 20 항에 있어서,
    상기 스텝 전압의 상승 시간은 상기 스텝 전압의 스텝 시간(ΔT)에 의해 조절되는 것을 특징으로 하는 프로그램 방법.
  24. 낸드 플래시 메모리 장치의 프로그램 방법에 있어서:
    제 1 프로그램 전압을 발생하고;
    선택 라인에 인접한 워드 라인을 선택하기 위한 행 어드레스를 검출하고;
    검출된 행 어드레스에 따라 상기 제 1 프로그램 전압 또는 상기 제 1 프로그램 전압의 상승 기울기를 조절한 제 2 프로그램 전압을 선택된 워드 라인에 제공하는 프로그램 방법.
  25. 제 24 항에 있어서,
    상기 선택 라인에 인접한 워드 라인을 선택하기 위한 행 어드레스가 검출될 때, 상기 제 2 프로그램 전압을 선택된 워드 라인에 제공하는 것을 특징으로 하는 프로그램 방법.
  26. 제 24 항에 있어서,
    상기 선택 라인에 인접하지 않은 워드 라인을 선택하기 위한 행 어드레스가 검출될 때, 상기 제 1 프로그램 전압을 선택된 워드 라인에 제공하는 프로그램 방법.
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